JPS63302622A

JPS63302622A - インタフエ−ス回路

Info

Publication number: JPS63302622A
Application number: JP62138759A
Authority: JP
Inventors: Yoji Nishio; 洋二西尾; Fumio Murabayashi; 文夫村林; Shoichi Furutoku; 古徳　正一; Yasuo Kaminaga; 神長　保男
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-06-02
Filing date: 1987-06-02
Publication date: 1988-12-09
Anticipated expiration: 2011-11-06
Also published as: JP2551586B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ＬＳＩチップ間の信号を高速に伝達する入出
力インタフェース回路に関する。

〔従来の技術〕

従来、入出力インタフェースがＥ　ＣＬ　（Ｅａ＋１ｔ
ｔｅｒＣｏｕｐｌｅｄ　Ｌｏｇｉｃ）レベルであるバイ
ポーラＣＭＯＳ複合ＬＳＩの入出力回路として、日経エ
レクトロニクスＮ１１３９０のｐｐ２０９〜Ｐｐ２１０
に記載のような回路が知られている。

第１１図はこの従来回路の要部の構成を示すもので、第
１のＬＳＩＩから第２のＬＳＩ２へ信号が伝播する場合
を考えるものとすると、信号を出力するＬＳＩＩの出力
回路７は、ＬＳｌｌの電源電位にほぼ等しい論理レベル
を持つ１”レベルあるいは“Ｏ″レベル信号３６が入力
される前段部９と、コレクタを電圧ｖ１の電源１０に接
続したエミッタフォロワのＮＰＮトランジスタ８とから
構成されている。一方、信号を受けるＬＳＩ２の入力回
路１１は、差動入力段３．レベルシフト段４．シングル
エンドのゲイン段５．及びバイポーラＣＭＯ８複合回路
６とから成っている。この場合、差動入力段３とレベル
シフト段４はその接続位置を入れ換えることも可能であ
る。

動作について次に説明する。まず信号３６の論理レベル
に対応してＮＰＮ　トランジスタ８のエミッタから出力
されるＬＳＩＩの出力信号２２がＬＳＩ２の差動入力段
３に入力される。出力信号２２のレベルは電源１０のレ
ベルを接地電位とすると、′１”レベルは約−〇、９６
Ｖ、“Ｏ”レベルは約−１，７ｖである。このようなレ
ベルの信号２２を受けて差動入力段３は相補出力２３゜
２４を出力する。レベルシフト段４は、相補出力２３．
２４のレベルをそれぞれ０．７Ｖ下げた相補出力２５．
２６を出力する。その相補出力２５゜２６を受けてシン
グルエンドのゲイン段５は信号２５．２６の信号レベル
に応じてＬＳＩ２の電源電位にほぼ等しい論理レベルを
持つ“１”レベル出力あるいはｉｔ　Ｏｕレベルの出力
２７を出力する。

バイポーラＣＭＯ８複合回路６は信号２７を受けてＬＳ
Ｉ２の電源電位にほぼ等しい論理レベルを持つ“１”レ
ベル出力あるいは“０”レベル出力２８を出力する。入
力回路１１が反転接続されていれば、信号２８と信号２
２は反転レベル関係となり、非反転接続されていれば信
号２８と信号２２は同レベル関係となる。但し、電位的
には信号２２はＥＣレベルであり、信号２８は電源電位
レベルである。

〔発明が解決しようとする問題点〕

ところが、上記の構成のインタフェース回路では、特に
入力回路１１の信号通過段数が多く、この入力回路１１
での遅れが大きく、信号の高速伝達を行うことができな
いという問題があった。

本発明の目的は、バイポーラｃＭＯ８ｍ合ＬＳＩにおい
て、ＥＣＬレベルの信号を高速に伝達することができる
入出力インタフェース回路を提供することにある。

〔問題点を解決するための手段〕

上記目的は、シングルエンドのゲイン段とバイポーラＣ
ＭＯ８複合回路とから成るＥＣＩ、インタフエ・−スの
入力回路と、相補出力を出力するようにしたＥＣＬイン
タフェースの出力回路を組み合わせることにより、達成
される。

（作用〕相補出力を出力するＥＣＬインタフェース出力回路を設
けることにより、ＥＣＬインタフェース入力回路におい
ては、差動入力段とレベルシフト段を除去でき、この結
果として信号通過段数が少くなるので、高速な入出力イ
ンタフェース回路を実現できる。

〔実施例〕

以下、本発明を図示する実施例に従って説明する。

第１図は本発明の一実施例を示すブロック図であり、Ｌ
ＳＩＩの出力をＬＳＩ２へ入力する場合を示している。

信号を出力するＬＳＩＩの出力回路２９は、前段部９と
、コレクタを電圧ｖ１の電源１ｏに接続したエミッタフ
ォロワのＮＰＮトランジスタ８および１２から構成され
ている。一方、信号を受けるＬＳＩ２の入力回路３０は
シングルエンドのゲイン段５、及びバイポーラＣＭＯ３
複合回路６から成っている。

次に動作について説明する。出力回路２９の前段部９に
は、ＬＳＩＩの電源電位にほぼ等しい論理レベルを持つ
“１″レベルあるいは“Ｏ”レベル信号３６が入力され
、前段部９はその論理レベルに応じて相補出力３１，３
２を出力する。ＮＰＮトランジスタ８と１２のベースに
は、前段部９から出力される相補出力３１，３２が入力
される。

この場合、相補出力を出す方法はいくつか考えられるが
、例えば、前段部９に差動部が含まれていれば、容易に
取り出せる。

ＮＰＮ　トランジスタ８と１２は相補信号３１゜３２に
応じて約０．７ｖだけレベルシフトした相補出力信号２
２．３３を各エミッタから出力する。

出力信号２２．３３のレベルは電源１０のレベルを接地
電位とすると、各々“１”レベルは約−Ｑ、９６Ｖ、”
Ｏ”レベルは−１，７ｖである。

相補出力信号２２．２３がＬＳＩ２に入力されると、こ
れらの信号はＬＳＩ２の入力回路３０のシングルエンド
のゲイン段５に入力される。その相補出力２２，３３を
受けてシングルエンドのゲイン段５は、信号２２．３３
の論理レベルによって電源電位にほぼ等しい論理レベル
を持つ“１′″レベル出力あるいは“０”レベル出力３
４を出力する。

バイポーラＣＭＯ３複合回路６は信号３４を受けて、信
号３４の論理レベルに対応してＬＳＩ２の電源電位にほ
ぼ等しい論理レベルを持つ“１”レベル出力あるいは“
０”レベル出力３５を出力する。

本実施例によれば、従来構成と比べて判るように、入力
回路３０の差動入力段及びレベルシフト段が除去できる
ので、ＥＣＬインタフェース入出力回路部を高速化でき
る。

第２図は入力回路３０の具体的構成を示す回路図であり
、第１図と同一部品は同一符号で示している。まず、シ
ングルエンドのゲイン段５は、他のＬＳＩからの相補出
力が入る入力端子に各々ゲートが接続され、ソースが各
々電圧ｖ１の電源３７に接続され、ドレインがそれぞれ
ＮＭＯＳ４２．４３のドレインに接続されたＰＭＯ８４
０゜４１と、ゲートが各々ＰＭＯ８４０のドレインに接
続され、ソースが各々電圧ｖ２の電源３８に接続された
ＮＭＯ３４２，４３とから構成されている。

バイポーラＣＭＯ８複合回路６は、電圧ｖ２の電源３８
との間にトーテムポール接続されたＮＰＮトランジスタ
４６．４７を出力段とし、ゲートが各々入力端子に接続
され、ソースおよびドレインが各々ＮＰＮトランジスタ
４６．４７のコレクタ。

ベース間に接続されたＰＭＯ８４４，ＮＭＯ８４５と、
ＮＰＮトランジスタ４６．４７のベース、エミッタ間に
接続された抵抗４８．４９とから構成されている。

次に動作について説明する。ここでは通常のＥＣＬレベ
ルである電源３７のレベルを接地電位、電源３８のレベ
ルを−４，５ｖとする。まず他のＬＳＩからの相補信号
２２が“０”レベルで、信号３３が“１″レベルの時の
動作を説明する。

電源３７のレベルを接地電位とすると、信号２２が約−
１，７ｖ、信号３３が約−０，９６Ｖ（７）時にはゲー
ト電圧はＰＭＯＳ４１の方が４０よりも低いので、ＰＭ
Ｏ８４１が強くオンし、ＰＭＯ３４０は弱くオンする。

したがって、ＰＭＯ３４０のドレイン電流は小さく、ダ
イオード接続しているＮＭＯ８４２（７）働きでＮＭＯ
５４３（７）ゲート電圧は上がらず、ＮＭＯ３４３は弱
くオンする。

この結果、強くオンしているＰＭＯ３４１を通して電源
３７から電流が流れ、信号３４のレベルカ上がり、はぼ
接地電位になる。この高いレベルの信号３４がバイポー
ラＣＭＯ８複合回路６に六方サレルト、ＰＭＯ３４４が
オフし、ＮＭＯ８４５がオンする。したがって、ＮＰＮ
トランジスタ４６がオフし、逆に４７がオンする。故に
、出力信号３５はＯ“レベルとなる。この場合には、電
源３８が−４，５ｖの時には信号３５は−４，５Ｖとな
る。

逆に、他のＬＳＩからの相補信号２２が“１”レベルで
、信号３３が０”レベルの時、即ち、信号２２が約−〇
、９６　Ｖテ、信号３３が−１，７Ｖの時には、ゲイン
段５のゲート電圧はＰＭＯ８４０の方が４１よりも低い
ので、ＰＭＯ８４０が強くオンし、ＰＭＯ８４１は弱く
オンする。したがって、ＰＭＯ８４０のドレイン電流は
大きく、ダイオード接続しているＮＭＯ８４２の働きで
ＮＭＯ８４３のゲート電圧が上がる。その結果、ＮＭＯ
３４３が強くオンする。ＰＭＯ８４１は弱くオンしてい
るので、強くオンしているＮＭＯＳ４３を通して電源３
８へ電流が流れ、信号３４のレベルが下がり、はぼ−４
，５ｖになる。この低いレベルの信号３４がバイポーラ
ＣＭＯ８複合回路６に入力されると、ＰＭＯ８４４がオ
ンし、ＮＭＯ８４５がオフする。したがって、ＮＰＮト
ランジスタ４６がオンし、４７がオフする。故に、出力
信号３５は“１“レベルになる。この場合には、電源３
７が接地電位ならば、パ１ｎレベルは接地電位である。

本実施例によれば、表１に示すようにＥ　ＣＬレベルの
相補信号２２．２３を電源３７の振幅の信号３５に論理
伝達できるので、バイポーラＣＭＯ５複合ＬＳＩ用の高
速、低消費電力のＥＣＬインタフェース入力回路を実現
できる。

表　　１なお、バイポーラＣＭＯ３複合回路６は遅延時間の負荷
容量依存性が小さいという特長を持っているが、負荷容
量が小さい場合には信号３４を入力回路３０の出力とし
て用いることも可能である。

その場合には、シングルエンドのゲイン段５はＣＭＯ８
のみで構成されているので、側０３ＬＳＩ用の高速、低
消費電力のＥＣＬインタフェース回路を実現することが
できる。

第３図は出力回路２９の具体的構成を示す回路図であり
、第１図と同一部品は同一符号で示している。図におい
て、出力回路の前段部９は、差動回路を形成している抵
抗５６，５７およびＮＰＮトランジスタ５３．５４なら
びに定電流源５９と。

ＮＰＮトランジスタ５３の飽和を防ぐために、入力信号
３６を約０．７ｖ　レベルダウンさせるレベルシフト回
路を形成しているＮＰＮトランジスタ５２および定電流
１１ｊ（５８とから構成されており、差動対を構成して
いるＮＰＮトランジスタ５３゜５４の出力信号がエミッ
タフォロワを形成しているＮＰＮトランジスタ８と１２
のベースへ各々供給されている。

次に動作について説明する。入力端子には信号３６が入
力される。この入力信号３６はＮＰＮトランジスタ５２
によって約０．７Ｖ　　レベルダウンされてＮＰＮトラ
ンジスタ５３のベースに入力される。ＮＰＮトランジス
タ５４のベース５１は、電源１０と電源５０の中間電圧
値程度の電位に設定されている。したがって、信号３６
が１１パレベルであると、ＮＰＮトランジスタ５３はオ
ンし。

ＮＰＮトランジスタ５４はオフする。したがって、信号
３１はレベルを下げ、信号３２はレベルを上げる。これ
らの信号３１．３２はエミッタフォロワのＮＰＮトラン
ジスタ８と１２によって約０．７Ｖシフトダウンされて
ＥＣＬレベルの相補出力信号２２，２３となる。この場
合、信号２２が０”レベルで、信号３３が“１”レベル
である。逆に、入力信号３６が゛０″レベルであると、
ＮＰＮトランジスタ５３はオフし、５４はオンする。し
たがって、上記の場合と逆に信号２２が“１″レベル、
信号３３が“０”レベルとなる。

本実施例によれば表２に示すように、電源電位レベル振
幅の信号３６を、ＥＣＬレベルの相補信号２２，２３に
変換して伝達できるので、バイポーラＣＭＯ５複合ＬＳ
Ｉ用の相補出力ＥＣＬインタフェース出力回路を実現で
きる。また、エミッタフォロワのＮＰＮトランジスタ１
２を付加するのみで相補出力を取り出せるので、素子の
増加分を極力少なくできる効果がある。

表　　２第４図は入力回路３０の他の構成例を示す回路図であり
、第１図と同一部品は同一符号で示している。この回路
は第２図の入力回路３０と同一機能であるが、異なる点
は第２図のシングルエンドのゲイン段５とバイポーラＣ
ＭＯ３複合回路６を一体化した点である。図において、
他のＬＳＩからの相補出力２２，２３が入力される入力
端子に各々ゲートが接続され、ソースが各々電源３７に
接続され、ドレインがＮＭＯ８１３，１４のドレインに
接続されたＰＭＯ８６０，６１と、ゲートがＰＭＯ８６
０のドレインに接続され、ソースが電源３８に接続され
たＮＭＯ３１３，１４とから構成されるシングルエンド
のゲイン段、電源３７と電源３８の間のトーテムポール
接続したＮＰＮトランジスタ１７，１８、このＮＰＮト
ランジスタ１８のコレクタとベース間にドレインとソー
スが接続されたＰＭＯ８１５，ＮＰＮトランジスタ１８
のベースとエミッタ間に接続された抵抗１６から成り、
ＮＰＮ）−ランジスタ１７のベースとＰＭＯ８１５のゲ
ートには、シングルエンドのゲイン段の出力信号６２が
入力されている。

次に動作について説明する。ここでは、電源３７のレベ
ルを接地電位、電源３８のレベルを−４，５Ｖ　　とす
る。まず、他のＬＳＩからの相補信号２２がＲＩ　１１
で、もう一方の信号３３が“０″レベルの時を説明する
。この時、信号２２は約−０，９６Ｖ　、信号３３は約
−１，７Ｖ　である。

ゲイン段におけるゲート電圧はＰＭＯ８６１の方が６０
よりも低いので、ＰＭＯ８６１が強くオンし、ＰＭＯ５
６０は弱くオンする。したがって、ＰＭＯ８６０のドレ
イン電流は小さく、ダイオード接続している８ＭＯ８１
３の働きでＮＭＯＳ１４のゲート電圧は上がらず、ＮＭ
ＯＳ１４は弱くオンする。この結果１強くオンしている
ＰＭＯ８６１を通して、電源ｖ１３７から電流が流れ、
信号６２のレベルはほぼ接地電位になる。故に、ＰＭＯ
３１５とＮＰＮ　トランジスタ１８はオフし、ＮＰＮト
ランジスタ１７はオンするので、出力信号３５は“１”
レベルになる。この場合、信号３５は−０，７Ｖ程度で
ある。

逆に、他のＬＳＩからの相補信号２２が“０”レベルで
、信号３３が“１”レベルの時、即ち。

信号２２が約−１，７ｖで、信号３３が約−０，９６Ｖ
の時は、ゲート電圧はＰＭＯ８６０の方が６１よりも低
いので、ＰＭＯ８６０が強くオンし、ＰＭＯ５６１は弱
くオンする。したがって、ＰＭＯ５６０のドレイン電流
は大きく、ダイオード接続している８ＭＯ８１３の働き
でＮＭｏ５１４のゲート電圧が上がる。その結果、ＮＭ
ＯＳ１４が強くオンする。ＰＭＯ５６１は弱くオンして
いるので。

強くオンしているＮＭＯＳ１４を通して電源３８へ電流
が流れ、信号６２のレベルが下がり、はぼ−４，５Ｖ　
になる、この低いレベルの信号６２がＮＰＮｌ’５：／
ジスタ１７のベースとＰＭｏＳ１５のゲートに入力され
ているので、ＮＰＮトランジスタ１７はオフし、ＮＰＮ
トランジスタ１８はオン状態のＮＭＯＳ１５を通してベ
ース電流が供給されるのでオンする。故に、信号３５は
“Ｏ”レベルになる。この場合、信号３５は電源３８の
電位−４，５ｖからＰＭＯ８１５のＸＬ／シホールド電
圧の絶対値である約０．６ｖだけ浮上したー３．９程度
である。

本実施例によれば、表３に示すように、ＥＣＬレベルの
相補信号２２．３３を電源３７の振幅に近い振幅の信号
３５に論理伝達できるので、バイポーラＣＭＯ８複合Ｌ
ＳＩ用の高速、低消費電力のＥＣＬインタフェース入力
回路を実現できる。

さらに、この実施例では第２図のシングルエンドのゲイ
ン段５とバイポーラＣＭＯ３複合回路６を一体化してい
るので信号の伝達を更に高速化できる。

第５図は入力回路３０の他の構成例を示す回路図であり
、第４図と同一部品は同一符号で示している。この回路
は第４図の入力回路３０と同一機能であるが、異なる点
はシングルエンドのゲイン段の出力段に相当する部分を
もう一組用意し、その出力をバイポーラトランジスタの
トーテムポール出力と結線したことである。従って、こ
の変更点の構成についてのみ説明する。まず電源３７と
電源３８の間にＰＭＯ８６３とＮＭＯＳ　６４を直列接
続し、それらのゲートはＰＭＯ８６１とＮＭらと１４の
ゲートに接続し、ＰＭＯ８６３とＮＭＯＳ６４のドレイ
ンは、ＮＰＮトランジスタ１７と１８の出力部に接続し
ている。

次に動作について説明する。ここでは、電源３７（電圧
ｖ１）レベルを接地電位、電源３８（電圧Ｖ２）のレベ
ルを−４，５ｖとする。第４図と同一部分は既に説明済
みであるで変更部分について述べる。まず、他のＬＳＩ
からの相補信号２２が１”レベルで、信号３３が“０”
レベルの時は、信号２２は約−〇、９６Ｖ、信号３３は
約−１，７ｖである。ＰＭＯ８６０とＰＭＯ８６３のゲ
ート電圧は、ＰＭＯ８６３の方が低いのでＰＭＯ８６０
は弱くオンし、ＰＭＯ８６３は強くオンする。したがっ
て、ＰＭＯ８６０のドレイン電流は小さく、ダイオード
接続しているＮＭＯＳ１３の働きで、ＮＭＯＳ６４のゲ
ート電圧は上がらず、ＮＭＯＳ６４は弱くオンする。こ
の結果、強くオンしているＰＭＯＳ６３を通して、電源
３７より電流が流れ、信号６５のレベルはほぼ接地電位
になる。即ち、′１”レベルとなる・第５図の説明にお
ける表３を見ると判るようにトーテムポール出力（信号
３５）もこの時に“１”レベル（電位的には一〇、７Ｖ
）になっているので、論理的に不具合は起こしていない
、最終的には出力レベルはほぼ接地電位になる。

逆に、他のＬＳＩからの相補信号２２が“′０”レベル
で、信号３３が“１”レベルの時、即ち。

信号２２が約−１，７ｖで信号３３が約−０，９６ｖの
時は、ＰＭＯ８６０とＰＭＯ８６３はＰＭＯ３６０のゲ
ート電圧の方が低いので、ＰＭＯ８６０は強くオンし、
ＰＭＯ８６３は弱くオンする。したがって、ＰＭＯ８６
０のドレイン電流は大きく、ダイオード接続しているＮ
ＭＯ３１３の働きで、ＮＭＯＳ　６４のゲート電圧が上
がる。その結果、ＮＭＯＳ　６４が強くオンする。ＰＭ
Ｏ８６３は弱くオンしているので５強くオンしているＮ
ＭＯＳ６４を通して電源３８へ電流が流れ、信号６５の
レベルが下がり、はぼ−４，５ｖになる。即ち、“０”
レベルとなる。表３を見ると判るようにトーテムポール
出力（信号３５）もこの時に“０”レベル（電位的には
約−３，９Ｖ）になっているので論理的に不具合は起こ
していない、最終的には出力レベルはほぼ−４，５ｖに
なる。

本実施例によれば、ＣＭＯ８出力とバイポーラ出力の論
理和をとる形になっているので、第６図に示すように、
遅延時間の負荷依存性の大きいＣＭＯ８出力と）負荷依
存性の小さいバイポーラ出力の遅延時間の小さい方の特
性を得ることができ、全ての負荷容量領域で高速化を図
ることができる利点がある。

第７図は第４図あるいは第５図で示したＮＰＮトランジ
スタ１８のベース電荷引抜き用の抵抗１６の代わりにＮ
ＭＯＳ　６６を用いた例である。

なお、ＮＭＯ８６６のゲートは出力に接続しているが、
ＮＰＮトランジスタ１７のベースに接続してもよい０次
に動作を説明する。

信号６２が“１″レベルになると、ＮＰＮトランジスタ
１７はオンになり、ＰＭＯ８１５はオフになる。したが
って、出力３５は“１”レベルになり、ＮＭＯ８６６は
強くオンになり、ＮＰＮトランジスタ１８のベース電荷
を引抜き、ＮＰＮトランジスタ１８は完全にオフになる
。逆に、信号６２が０”レベルになると、ＮＰＮトラン
ジスタ１７はオフになり、ＰＭＯ８１５はオンになる。

故に、ＮＰＮ１８のベース電流が供給され、ＮＰＮトラ
ンジスタ１８はオンになり、出力３５は“ＯＩＩレベル
になる。したがって、ＮＭＯ８６６はオフになり、ＮＰ
Ｎトランジスタ１８へのベース電流が充分供給される。

本実施例によれば、第４図および第５図の実施例の回路
に比べて更に高速化が図れ、また、抵抗用のマスク枚数
を減らすことのできる効果もある。

第８図は入力回路３０の他の実施例を示すブロック図で
あり、入力回路３０を２組の入力回路３０Ａ、３０Ｂで
構成したもので、第１図と同じ構成の出力回路２９から
の信号２２．３３を受けるＬＳＩ２の入力回路３０Ａ、
３０Ｂはそれぞれシングルエンドのゲイン段５Ａ、５Ｂ
とバイポーラＣＭＯ８複合回路６Ａ、６Ｂとから成って
いる。

入力回路３０Ａは第１図の入力回路３０と全く同一であ
る。又、入力回路３０Ａと３０Ｂは全く同一の構成であ
る。但し、入力回路３０Ａの信号２２が入っている箇所
と同一の入力回路３０Ｂ箇所には信号３３を入れ、入力
回路３０Ａの信号３３が入っている個所と同一の入力回
路３０Ｂの箇所には入力信号２２を入力している。した
がって、第２図で説明したように、シングルエンドのゲ
イン段の５Ａ、５Ｂの出力３４と９２は相補出力となり
、バイポーラＣＭＯ８複合回路６Ａと６Ｂを経た出力３
５と９０も相補出力信号となる。

本実施例によれば、信号通過段数が小さいためＥＣＬイ
ンタフェース入出力回路部を高速化できたうえ、ＥＣＬ
レベルの相補信号２２．２３を受けて、電源電位レベル
振幅の相補信号３５，９０を出力できるので、伝達効力
が上がる。又、入力回路３０Ａと３０Ｂを全く同一にで
きるので、信号３５と９０を位相差のない相補信号にす
ることができる、このような信号はアドレス、アクセス
時間をそろえたいメモリの入力信号として有効である。

更に、入力回路３０Ａ、３０Ｂの立下がり遅延時間を立
上り遅延時間よりも速くすれば。

“１”レベルの重なりのない相補信号を得ることができ
る。このような信号はプロセッサのクロック信号として
有効である。

次に、具体的回路実施例について説明する。

第９図は入力回路３０Ａと３０Ｂから成る入力回路部の
具体的構成を示す回路図であり、第８図と同一部品は同
一符号で示している。又、第２図と同一部品は同一符号
あるいは同一符号にＢを付加して示している。この実施
例の構成は第２図の入力回路３０を並列にしたものであ
る。但し、信号２２は入力回路３０ＡではＰＭＯ３４０
に入力するが、入力回路３０ＢではＰＭＯ８４１Ｂに入
力している。また、信号３３は入力回路３０ＡではＰＭ
Ｏ８４１に入力しているが、入力回路３０ＢはＰＭＯ８
４０Ｂに入力している。このように、入力回路３０Ａと
３０Ｂへの入力信号は互い違いに入力している。この結
果、出力３５と９０は相補の関係にあることは第２図の
説明から明らかである。

本実施例によれば、ＥＣＬレベルの相補信号２２．２３
を電源電位レベル振幅の相補信号３５゜９０に論理伝達
できるので、バイポーラＣＭＯＳ複合ＬＳＩ用の高効率
、高速、低消費電力のＥＣＬインタフェース入力回路を
実現できる。

第１０図は入力回路３０Ａと３０Ｂから成る入力回路部
の他の実施例を示す回路図であり、第８図と同一部品は
同一符号で示している。また、第４図と同一部品は同一
符号あるいは同一符号にＢを付加して示している。この
実施例の構成は第４図の入力回路３０を並列にしたもの
である。但し、入力信号２２と３３は第９図の実施例と
同様に入力回路３０Ａと３０Ｂに互い違いに入力してい
る。

この結果、出力３５と９０は相補の関係にあることは第
４図の説明から明らかである。

本実施例によれば、ＥＣＬレベルの相補信号２２．２３
を電源電位レベルに近い振幅の相補信号３５．９０に変
換伝達できるので、バイポーラＣＭＯ８複合ＬＳＩ用の
高効率、高速、低消費電力のＥＣＬインタフェース入力
回路を実現できる。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、ＥＣＬ
入力回路部の信号通過段数を削減できるので、ＥＣＬレ
ベルの信号を高速に伝達することができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例のＥＣＬインタフェースの入
出力回路のブロック図、第２図はＥＣＬインタフェース
の入力回路の詳細構成図、第３図はＥＣＬインタフェー
スの出力回路図の詳細構成図、第４および第５図はＥＣ
Ｌインタフェースの入力回路の他の実施例を示す詳細構
成図、第６図は第５図の回路の特性図、第７図はＥＣＬ
インタフェースの入力回路の変形例を示す部分回路図、
第８図はＥＣＬインタフェースの入力回路の他の実施例
を示すブロック図、第９および第１０図はＥＣＬインタ
フェースの入力回路の他の実施例を示す回路図、第１１
図は従来のＥＣＬインタフェースの入出力回路のブロッ
ク図である。５・・・シングルエンドのゲイン段、６・・・バイポー
ラＣＭＯ８複合回路、８，１２・・・ＮＰＮトランジス
タ、２９・・・出力回路、３０・・・入力回路。

Claims

【特許請求の範囲】

１、バイポーラトランジスタと電界効果トランジスタと
を含む第１および第２の回路間に挿入されるインタフェ
ース回路であって、第１の回路からの出力信号をＥＣＬ
レベルの相補信号に変換して出力する出力回路と、該相
補信号を第２の回路で用いる論理レベルに変換して出力
する入力回路とから成るインタフェース回路。