JP3355513B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、排他的論理和否定
回路（一致検出回路）、排他的論理和回路（不一致検出
回路）等の論理回路に関するものである。

【０００２】

【従来の技術】全加算器は排他的論理和回路を実現する
論理関数で構成することができる。また制御回路では、
組み合せ論理回路への入力の否定と肯定を切り換えるた
めに排他的論理和回路が使用される。

【０００３】図７にエンハンスメント型のＣＭＯＳ回路
で実現した従来の排他的論理和否定（ＥＸ−ＮＯＲ）回
路を示す。この回路は、ｐＭＯＳトランジスタＰ１１と
ｎＭＯＳトランジスタＮ１１からなる入力側のＣＭＯＳ
回路、ｐＭＯＳトランジスタＰ１２とｎＭＯＳトランジ
スタＮ１２からなる出力側のＣＭＯＳ回路、ｐＭＯＳト
ランジスタＰ１３とｎＭＯＳトランジスタＮ１３からな
るトランスミッションゲートにより構成されている。１
は信号ａが入力する入力端子、２は信号ｂが入力する入
力端子、３は信号ｃが出力する出力端子、４は高電位
（ＶＤＤ）電源端子、５は低電位（ＧＮＤ）電源端子で
ある。

【０００４】この回路では、入力端子１、２に信号ａ、
ｂを入力することにより、出力端子３からは、ｃ＝＊
（＊ａ・ｂ＋ａ・＊ｂ）なる信号が得られる。なお、＊
は反転（バーと同じ）を表す。

【０００５】図９はエンハンスメント型のＣＭＯＳ回路
で実現した従来の排他的論理和（ＥＸ−ＯＲ）回路を示
す図である。この回路は、ｐＭＯＳトランジスタＰ１４
とｎＭＯＳトランジスタＮ１４からなる入力側のＣＭＯ
Ｓ回路、ｐＭＯＳトランジスタＰ１５とｎＭＯＳトラン
ジスタＮ１５からなる出力側のＣＭＯＳ回路、ｐＭＯＳ
トランジスタＰ１６とｎＭＯＳトランジスタＮ１６から
なるトランスミッションゲートにより構成されている。

【０００６】この回路では、入力端子１、２に信号ａ、
ｂを入力することにより、出力端子３からは、ｃ＝＊ａ
・ｂ＋ａ・＊ｂなる信号が得られる。

【０００７】

【発明が解決しようとする課題】ところが、この図７に
示した排他的論理和否定回路では、入力端子１にｐＭＯ
ＳトランジスタＰ１２のゲート、ｎＭＯＳトランジスタ
Ｎ１２のゲート、ｐＭＯＳトランジスタＰ１３のソー
ス、ｎＭＯＳトランジスタＮ１３のソースが接続され、
また入力端子２にはｐＭＯＳトランジスタＰ１１のゲー
ト、ｎＭＯＳトランジスタＮ１１とＮ１３のゲート、ｎ
ＭＯＳトランジスタＮ１２のソースが接続される。この
ため入力端子の負荷容量が大きくなって、回路内部の信
号伝搬速度が遅くなり、高速動作できないという問題点
があった。これは、図８に示した排他的論理和回路でも
同様であった。

【０００８】本発明の目的は、使用するトランジスタの
数を増加させることなく、より高速に信号を伝搬できる
ようにした排他的論理和回路や排他的論理和否定回路等
の論理回路を提供することである。

【０００９】

【課題を解決するための手段】第１の発明の排他的論理
和否定回路は、ゲートを第１の入力端子に接続しソース
を高電位電源端子に接続したエンハンスメント型の第１
のｐＭＯＳトランジスタと、ゲートを第２の入力端子に
接続しソースを上記第１のｐＭＯＳトランジスタのドレ
インに接続しドレインを出力端子に接続したエンハンス
メント型の第２のｐＭＯＳトランジスタと、ソースを上
記出力端子に接続しドレインを上記第１の入力端子に接
続し、ゲートを上記第２の入力端子に接続したエンハン
スメント型の第１のｎＭＯＳトランジスタと、ソースを
上記出力端子に接続しドレインを上記第２の入力端子に
接続し、ゲートを上記第１の入力端子に接続したエンハ
ンスメント型の第２のｎＭＯＳトランジスタと、上記第
１のｎＭＯＳトランジスタのドレインと上記第２のｎＭ
ＯＳトランジスタのゲートとの間に直列接続され、ゲー
トが上記高電位電源端子に接続されたエンハンスメント
型の第３のｎＭＯＳトランジスタと、上記第２のｎＭＯ
Ｓトランジスタのドレインと上記第１のｎＭＯＳトラン
ジスタのゲートとの間に直列接続され、ゲートが上記高
電位電源端子に接続されたエンハンスメント型の第４の
ｎＭＯＳトランジスタとを具備するよう構成した。

【００１０】

【００１１】第２の発明の排他的論理和回路は、ドレイ
ンを第１の入力端子に接続しゲートを第２の入力端子に
接続しソースを出力端子に接続したエンハンスメント型
の第１のｐＭＯＳトランジスタと、ドレインを上記第２
の入力端子に接続しゲートを上記第１の入力端子に接続
しソースを上記出力端子に接続したエンハンスメント型
の第２のｐＭＯＳトランジスタと、ゲートを上記第１の
入力端子に接続しドレインを上記出力端子に接続したエ
ンハンスメント型の第１のｎＭＯＳトランジスタと、ゲ
ートを上記第２の入力端子に接続しドレインを上記第１
のｎＭＯＳトランジスタのソースに接続しソースを低電
位電瀬端子に接続したエンハンスメント型の第２のｎＭ
ＯＳトランジスタと、上記第１のｐＭＯＳトランジスタ
のドレインと上記第２のｐＭＯＳトランジスタのゲート
との間に直列接続され、ゲートが上記低電位電源端子に
接続されたエンハンスメント型の第３のｐＭＯＳトラン
ジスタと、上記第２のｐＭＯＳトランジスタのドレイン
と上記第１のｐＭＯＳトランジスタのゲートとの間に直
列接続され、ゲートが上記低電位電源端子に接続された
エンハンスメント型の第４のｐＭＯＳトランジスタとを
具備するよう構成した。

【００１２】

【００１３】

【発明の実施の形態】［第１の参考例］ 図１は本発明の第１の実施の形態を説明する上で参考と
なる排他的論理和否定回路（ＥＸ−ＮＯＲ）の参考例で
ある。前述した図７、図８におけるものと同一のものに
は同一の符号を付した。ここで使用したトランジスタは
すべてエンハンスメント型のものである。ｐＭＯＳトラ
ンジスタＰ１は、ゲートを入力端子１に接続しソースを
電源端子４に接続してなる。ｐＭＯＳトランジスタＰ２
は、ゲートを入力端子２に接続しソースをトランジスタ
Ｐ１のドレインに接続しドレインを出力端子３に接続し
てなる。ｎＭＯＳトランジスタＮ１は、ソースを出力端
子３に接続しドレインを入力端子１に接続し、ゲートを
入力端子２に接続してなる。ｎＭＯＳトランジスタＮ２
はソースを出力端子３に接続しドレインを入力端子２に
接続しゲートを入力端子１に接続してなる。

【００１４】次に本参考例の動作を説明する。なお、
「０」はローレベル電圧（ＧＮＤ）、「１」はハイレベ
ル電圧（ＶＤＤ）とする。

【００１５】（１）．（ａ、ｂ）＝（０、０）のとき、
トランジスタＰ１とＰ２がオンし、トランジスタＮ１と
Ｎ２がオフすることにより、出力端子３には高電位電源
端子４に接続され、出力信号ｃは「１」となる。

【００１６】（２）．（ａ、ｂ）＝（０、１）のとき、
トランジスタＰ１とトランジスタＮ１がオン、トランジ
スタＰ２とトランジスタＮ２がオフすることにより、出
力端子３はトランジスタＮ１を経由して入力端子１に接
続され、出力信号ｃ＝ａ＝「０」となる。

【００１７】（３）．（ａ、ｂ）＝（１、０）のとき、
トランジスタＰ２とトランジスタＮ２がオン、トランジ
スタＰ１とトランジスタＮ１がオフすることにより、出
力端子３はトランジスタＮ２を経由して入力端子２に接
続され、出力信号ｃ＝ｂ＝「０」となる。

【００１８】（４）．（ａ、ｂ）＝（１、１）のとき、
トランジスタＰ１とＰ２がオフし、トランジスタＮ１、
Ｎ２がオンすることにより、出力端子３は入力端子１お
よび入力端子２と接続され、出力信号ｃ＝ａ＝ｂ＝
「１」となる。

【００１９】次に、出力信号ｃが「０」から変化しない
場合として、前記した状態（２）→（３）、（３）→
（２）があり、「１」から変化しない場合として状態
（１）→（４）、（４）→（１）がある。また、出力信
号ｃが「０」から「１」の状態に遷移する場合として、
前記した状態（２）→（１）、（２）→（４）、（３）
→（１）、（３）→（４）があり、「１」から「０」の
状態に遷移する場合として、状態（１）→（２）、
（１）→（３）、（４）→（２）、（４）→（３）があ
る。以下、各ケースについて説明する。

【００２０】（２）→（３）への遷移、（３）→（２）
への遷移 このときは、トランジスタＮ１がオン、トランジスタＮ
２がオフの状態から、トランジスタＮ１がオフ、トラン
ジスタＮ２がオンへの状態への遷移、又はその逆の遷移
となるので、出力端子３が充電されることはなく、
「０」の状態が保持される。

【００２１】（１）→（４）への遷移 このときは、トランジスタＰ１、Ｐ２がオンして出力端
子３の信号ｃが「１」になるとトランジスタＮ１、Ｎ２
のソースが「１」となるので、この後（４）の状態に遷
移してもトランジスタＮ１、Ｎ２がオンすることはない
が、出力端子３の負荷にＭＯＳトランジスタのゲート等
の容量負荷を接続しておくことにより、その充電状態
「１」が保持される。また、出力端子３の信号ｃが
「０」に下がろうとすれば、トランジスタＮ１、Ｎ２が
オンするため、「１」の状態が保持される。

【００２２】（４）→（１）への遷移 このときは、トランジスタＮ１、Ｎ２の一方のオン状態
（後記するように、この状態では出力端子３の信号ｃの
電位は高電位電源端子４の電圧ＶＤＤよりもそのトラン
ジスタＮ１、又はＮ２のしきい値分だけ低い。）から、
トランジスタＰ１とＰ２のオン状態に遷移するので、出
力端子３の信号ｃは「１」になる。

【００２３】（２）→（１）への遷移、（３）→（１）
への遷移 これらのときは、トランジスタＮ１、Ｎ２の一方のオン
状態から、それら両トランジスタＮ１、Ｎ２がオフでト
ランジスタＰ１、Ｐ２のオン状態に遷移するので、出力
端子３の信号ｃは「１」になる。

【００２４】（２）→（４）への遷移 このときは、トランジスタＮ１がオンし入力端子１と出
力端子３が接続されて出力端子３の信号ｃが「０」にな
っている状態から、トランジスタＮ２がオンする状態に
遷移するが、トランジスタＮ１、Ｎ２のソース（出力端
子３）の電位が上昇し、そのゲート・ソース間の電位差
がしきい値電圧以下になると、そのトランジスタＮ１、
Ｎ２がオフする。よって、出力端子３に容量負荷を接続
しておくことにより信号ｃの電位は、そのトランジスタ
Ｎ１、Ｎ２がオフする直前の電圧に充電された状態で保
持される。この電圧は、そのトランジスタＮ１、Ｎ２の
しきい値電圧分だけ入力端子１、２の信号ａ、ｂの電圧
（ＶＤＤ）よりも低下した電圧である。

【００２５】（３）→（４）への遷移 このときは、上記した（２）→（４）の遷移の説明と同
様であり、出力端子３の信号ｃの電圧がそのトランジス
タＮ１、Ｎ２のしきい値電圧分だけ電圧ＶＤＤよりも低
下した値となる。

【００２６】以上のように、（２）→（４）、（３）→
（４）の遷移においては、出力端子３の電圧がトランジ
スタＮ１、Ｎ２のしきい値電圧分だけ低い電圧になる
が、これの現象はそのトランジスタＮ１、Ｎ２にしきい
値電圧の小さいものを使用することによって軽減でき
る。

【００２７】この図１に示した排他的論理和否定回路で
は、入力端子１に接続される負荷がトランジスタＰ１と
Ｎ２のゲートおよびトランジスタＮ１のドレインであ
り、入力端子２に接続される負荷がトランジスタＰ２と
トランジスタＮ１のゲートおよびトランジスタＮ２のド
レインであり、図７で説明した従来の排他的論理和否定
回路よりもその負荷容量が減少するので、回路内の信号
伝搬を高速化することができる。

【００２８】［第１の実施の態様］ 図２は本発明の第１の実施の形態を示す排他的論理和否
定回路の回路図である。図１に示した排他的論理和否定
回路と同様の部分には同じ符号を付した。図１に示した
回路と異なることろは、エンハンスメント型のｎＭＯＳ
トランジスタＮ３、Ｎ４を追加しＭＯＳトランジスタを
合計６個とした点である。

【００２９】トランジスタＮ３は、そのドレインをトラ
ンジスタＮ１のドレインに、ソースをトランジスタＮ２
のゲートに各々接続してなる。また、トランジスタＮ４
は、そのドレインをトランジスタＮ２のドレインに、ソ
ースをトランジスタＮ１のゲートに各々接続してなる。
そして両トランジスタＮ３、Ｎ４のゲートには高電位電
源端子４に接続されている。

【００３０】この回路では、図１の回路と全く同様に動
作するが、通常（常時ではない）はオンしているトラン
ジスタＮ３、Ｎ４の働きにより、前述した図１の回路の
動作の遷移（２）→（４）、（３）→（４）におけるよ
うな出力信号ｃがしきい値電圧分だけ低下するという問
題が解消される。

【００３１】（２）→（４）への遷移 信号ｂが［１」になることによりトランジスタＮ１がオ
ンし入力端子１と出力端子３が接続されて出力端子３の
信号ｃが「０」になっている状態から、信号ａが「１」
になると、その信号「１」がトランジスタＮ１を経由し
て出力端子３に現れる。トランジスタＮ１のゲート電圧
は、トランジスタＮ４によりそのトランジスタＮ４のし
きい値電圧（Ｖｔｈ）だけ電圧ＶＶＤよりも低い「ＶＤ
Ｄ−Ｖｔｈ」となっている。このとき、トランジスタＮ
１のゲート・ソース間結合容量により、そのトランジス
タＮ１のゲート・ソース間電圧は遷移前の「ＶＤＤ−Ｖ
ｔｈ」を保持したままであるので、そのソースが電圧Ｖ
ＤＤになっても、トランジスタＮ１は充分オンしている
ため、出力端子３の信号ｃは「１」となる。この動作は
（４）へ遷移したときにトランジスタＮ４のソース電位
がゲート電位よりも高くなり、トランジスタＮ４がオフ
となることにより、トランジスタＮ１のゲート電荷が保
持されることで可能となる。

【００３２】（３）→（４）への遷移 このときは、上記した（２）→（４）の変遷の説明と同
様であるが、トランジスタＮ２のオンの状態からトラン
ジスタＮ１、Ｎ２のオンの状態に変化する。この場合も
同様にトランジスタＮ２のゲート・ソース間電圧は「Ｖ
ＤＤ−Ｖｔｈ」を保持したまま、（４）に遷移するの
で、そのトランジスタＮ２が充分オンして、出力端子３
の信号ｃが「１」となる。

【００３３】図３は上記した図２の排他的論理和否定回
路の動作を示すタイムチャートであり、入力する信号
（ａ、ｂ）を（１、１）→（０、０）→（０、１）→
（１、０）→（１、１）→（０、０）と繰返し変化させ
た場合のものである。信号ｃは、両信号ａ、ｂが「０」
又は「１」で一致するときに、「１」となっている。

【００３４】［第２の参考例］ 図４は本発明の第２の実施の形態を説明する上で参考と
なる排他的論理和（ＥＸ−ＯＲ）回路の参考例である。
図１に示した排他的論理和否定回路と同様の部分には同
じ符号を付した。ここで使用したトランジスタもすべて
エンハンスメント型のものである。ここではｐＭＯＳト
ランジスタＰ３は、ドレインを入力端子１に接続しゲー
トを入力端子２に接続しソースを出力端子３に接続して
なる。ｐＭＯＳトランジスタＰ４は、ドレインを入力端
子２に接続しゲートを入力端子１に接続しソースを出力
端子３に接続してなる。ｎＭＯＳトランジスタＮ５は、
ゲートを入力端子１に接続しドレインを出力端子３に接
続してなる。ｎＭＯＳトランジスタＮ６は、ゲートを入
力端子２に接続しドレインをトランジスタＮ５のソース
に接続しソースを低電位電源端子５に接続してなる。

【００３５】次に本参考例の動作を説明する。 （１）．（ａ、ｂ）＝（０、０）のとき、トランジスタ
Ｐ３とＰ４がオンし、トランジスタＮ５とＮ６がオフす
ることにより、出力端子３はトランジスタＰ３、Ｐ４を
経由して入力端子１、２と接続され、出力信号ｃ＝ａ＝
ｂ＝「０」となる。

【００３６】（２）．（ａ、ｂ）＝（０、１）のとき、
トランジスタＰ４とトランジスタＮ６がオン、トランジ
スタＰ３とトランジスタＮ５がオフすることにより、出
力端子３はトランジスタＰ４を経由して入力端子２に接
続され、出力信号ｃ＝ｂ＝「１」となる。

【００３７】（３）．（ａ、ｂ）＝（１、０）のとき、
トランジスタＰ３とトランジスタＮ５がオン、トランジ
スタＰ４とトランジスタＮ６がオフすることにより、出
力端子３はトランジスタＰ３を経由して入力端子１に接
続され、出力信号ｃ＝ａ＝「１」となる。

【００３８】（４）．（ａ、ｂ）＝（１、１）のとき、
トランジスタＮ５とＮ６がオンし、トランジスタＰ３、
Ｐ４がオフすることにより、出力端子３は低電位電源端
子５と接続され、出力信号ｃ＝「０」となる。

【００３９】ただし、この回路では、前記した図１の回
路と逆に、（２）→（１）、（３）→（１）に遷移した
とき、出力端子３の信号ｃ（＝「０」）がトランジスタ
Ｐ３、Ｐ４のしきい値電圧分だけ高くなる。

【００４０】例えば、（２）→（１）の変遷の場合に
は、トランジスタＰ４がオンし入力端子２と出力端子３
が接続されて出力端子３の信号ｃが「１」になっている
状態から、トランジスタＰ３がオンする状態に遷移する
が、トランジスタＰ３、Ｐ４のソース（出力端子３）の
電位が低下し、ゲート・ソース間の電位差がしきい値電
圧以上になると、そのトランジスタＰ３、Ｐ４がオフす
る。よって、出力端子３に容量負荷を接続しておくこと
により信号ｃの電位は、そのトランジスタＰ３、Ｐ４が
オフする直前の電圧に充電された状態で保持される。こ
の電圧は、そのトランジスタＰ３、Ｐ４のしきい値電圧
の絶対値分だけ入力端子１、２の信号ａ、ｂの電圧（Ｇ
ＮＤ）よりも上昇した電圧である。

【００４１】このような現象は、（３）→（１）に遷移
したときも同様である。この現象は、トランジスタＰ
３、Ｐ４にしきい値電圧の小さいものを使用することよ
り低減することができる。

【００４２】この図４に示した回路では、入力端子１に
接続される負荷がトランジスタＰ４とＮ５のゲートおよ
びトランジスタＰ３のドレインであり、入力端子２に接
続される負荷がトランジスタＰ３とトランジスタＮ６の
ゲートおよびトランジスタＰ４のドレインであり、図８
で説明した従来の排他的論理和回路よりもその負荷容量
が減少するので、回路内の信号伝搬を高速化することが
できる。

【００４３】［第２の実施の形態］ 図５は本発明の第２の実施の形態を示す排他的論理和回
路の回路図である。図４に示した排他的論理和回路と同
様の部分には同じ符号を付した。図４に示した回路と異
なることろは、エンハンスメント型のｐＭＯＳトランジ
スタＰ５、Ｐ６を追加しＭＯＳトランジスタを合計６個
とした点である。

【００４４】トランジスタＰ５は、そのドレインをトラ
ンジスタＰ３のドレインに、ソースをトランジスタＰ４
のゲートに各々接続している。また、トランジスタＰ６
は、そのドレインをトランジスタＰ４のドレインに、ソ
ースをトランジスタＰ３のゲートに各々接続している。
そして両トランジスタＰ５、Ｐ６のゲートは低電位電源
端子５に接続されている。

【００４５】この回路では、図４の回路と同じ論理動作
を行なうが、通常（常時ではない）はオンしているトラ
ンジスタＰ５、Ｐ６の働きにより、前述した図４の回路
の動作の（２）→（１）、（３）→（１）の遷移におけ
る問題が解消される。

【００４６】（２）→（１）への遷移 信号ａが［０」になることによりトランジスタＰ４がオ
ンし入力端子２と出力端子３が接続されて出力端子３の
信号ｃが「１」になっている状態から、信号ｂが「０」
になると、その信号「０」がトランジスタＰ４を経由し
て出力端子３に現れる。トランジスタＰ４のゲート電圧
はトランジスタＰ５によりＧＮＤよりもそのトランジス
タＰ５のしきい値電圧の絶対値分だけ高い電圧｜Ｖｔｈ
｜となっている。このとき、トランジスタＰ４のゲート
・ソース間結合容量によりゲート・ソース間電圧は遷移
前の「｜Ｖｔｈ｜−ＶＤＤ」を保持したままであるの
で、ソースが電圧ＧＮＤとなってもトランジスタＰ４は
充分オンしているため、出力端子３の信号ｃは「０」と
なる。この動作は（１）へ遷移した時にトランジスタＰ
５のソース電位がゲート電位よりも低くなりトランジス
タＰ５がオフとなることによりトランジスタＰ４のゲー
ト電荷が保持されることで可能となる。

【００４７】（３）→（１）への遷移 このときは、上記した（２）→（１）の変遷の説明と同
様であるが、トランジスタＰ３のオンの状態からトラン
ジスタＰ３、Ｐ４のオン状態に変化する。この場合も同
様にトランジスタＰ３のゲート・ソース間電圧が「｜Ｖ
ｔｈ｜−ＶＤＤ」を保持したまま（１）へ遷移するの
で、トランジスタＰ３が充分オンして、出力端子３の信
号ｃが「０」となる。

【００４８】図６は上記した図５の排他的論理和回路の
動作を示すタイムチャートであり、入力信号（ａ、ｂ）
を（１、１）→（０、０）→（０、１）→（１、０）→
（１、１）→（０、０）と繰り返し入力させた場合のも
のである。ＶＤＤ＝２Ｖ、ＧＮＤ＝０Ｖである。信号ｃ
は両信号ａ、ｂが「０」又は「１」で一致するときに、
「０」となっている。

【００４９】なお、この図６のタイムチャートでは、
（ａ、ｂ）＝（１、１）→（０、０）に変化したとき、
出力信号ｃが０Ｖ以下の負の電圧にまで低下している。
これは、次のような理由によるものである。（ａ、ｂ）
＝（１、１）のときにトランジスタＰ３、Ｐ４のゲート
には電圧ＶＤＤが印加しているが、（ａ、ｂ）＝（０、
０）に変化すると、トランジスタＰ５、Ｐ６の基板バイ
アス効果によりそのトランジスタＰ３、Ｐ４のゲートは
電圧ＧＮＤまで低下せず、そのトランジスタＰ５、Ｐ６
のしきい値電圧の絶対値分だけ高い電圧にとどまる。ま
たこのとき、トランジスタＰ３、Ｐ４はオンせず、トラ
ンジスタＮ５、Ｎ６はオフするので、出力端子３はフロ
ーティング状態となる。そして、トランジスタＮ５が、
オフしたときのゲートと出力端子３との間の電圧を保持
したまま、そのゲートが「０」つまり電圧ＧＮＤになる
ので、フローティング状態となっている出力端子３がこ
れに引きずられて負の電圧まで低下するのである。しか
し、この現象は論理演算には支障ない。

【００５０】

【発明の効果】以上のように第１、第２の発明によれ
ば、入力端子に接続される負荷容量が減少し、信号伝搬
速度を高速化することができる。また、第１の発明によ
れば「１」を出力するとき、正確な「１」の信号を出力
でき、第２の発明によれば「０」を出力するとき、正確
な「０」の信号を出力できる。

【図面の簡単な説明】

【図１】 本発明の第１の参考例を示す排他的論理和否
定回路の回路図である。

【図２】 本発明の第１の実施の形態を示す排他的論理
和否定回路の回路図である。

【図３】 図２の排他的論理和否定回路のタイムチャー
トである。

【図４】 本発明の第２の参考例を示す排他的論理和回
路の回路図である。

【図５】 本発明の第２の実施の形態を示す排他的論理
和回路の回路図である。

【図６】 図５の排他的論理和回路のタイムチャートで
ある。

【図７】 従来の排他的論理和否定回路の回路図であ
る。

【図８】 従来の排他的論理和回路の回路図である。

【符号の説明】

１、２：入力端子、３：出力端子、４：高電位（ＶＤ
Ｄ）電源端子、５：低電位（ＧＮＤ）電源端子。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ゲートを第１の入力端子に接続しソースを
   高電位電源端子に接続したエンハンスメント型の第１の
   ｐＭＯＳトランジスタと、 ゲートを第２の入力端子に接続しソースを上記第１のｐ
   ＭＯＳトランジスタのドレインに接続しドレインを出力
   端子に接続したエンハンスメント型の第２のｐＭＯＳト
   ランジスタと、 ソースを上記出力端子に接続しドレインを上記第１の入
   力端子に接続し、ゲートを上記第２の入力端子に接続し
   たエンハンスメント型の第１のｎＭＯＳトランジスタ
   と、 ソースを上記出力端子に接続しドレインを上記第２の入
   力端子に接続し、ゲートを上記第１の入力端子に接続し
   たエンハンスメント型の第２のｎＭＯＳトランジスタ
   と、上記第１のｎＭＯＳトランジスタのドレインと上記第２
   のｎＭＯＳトランジスタのゲートとの間に直列接続さ
   れ、ゲートが上記高電位電源端子に接続されたエンハン
   スメント型の第３のｎＭＯＳトランジスタと、 上記第２のｎＭＯＳトランジスタのドレインと上記第１
   のｎＭＯＳトランジスタのゲートとの間に直列接続さ
   れ、ゲートが上記高電位電源端子に接続されたエンハン
   スメント型の第４のｎＭＯＳトランジスタと、 を具備することを特徴とする排他的論理和否定回路。
2. 【請求項２】ドレインを第１の入力端子に接続しゲート
   を第２の入力端子に接続しソースを出力端子に接続した
   エンハンスメント型の第１のｐＭＯＳトランジスタと、 ドレインを上記第２の入力端子に接続しゲートを上記第
   １の入力端子に接続しソースを上記出力端子に接続した
   エンハンスメント型の第２のｐＭＯＳトランジスタと、 ゲートを上記第１の入力端子に接続しドレインを上記出
   力端子に接続したエンハンスメント型の第１のｎＭＯＳ
   トランジスタと、 ゲートを上記第２の入力端子に接続しドレインを上記第
   １のｎＭＯＳトランジスタのソースに接続しソースを低
   電位電源端子に接続したエンハンスメント型の第２のｎ
   ＭＯＳトランジスタと、上記第１のｐＭＯＳトランジスタのドレインと上記第２
   のｐＭＯＳトランジスタのゲートとの間に直列接続さ
   れ、ゲートが上記低電位電源端子に接続されたエンハン
   スメント型の第３のｐＭＯＳトランジスタと、 上記第２のｐＭＯＳトランジスタのドレインと上記第１
   のｐＭＯＳトランジスタのゲートとの間に直列接続さ
   れ、ゲートが上記低電位電源端子に接続されたエンハン
   スメント型の第４のｐＭＯＳトランジスタと、 を具備することを特徴とする排他的論理和回路。