JPH0946209A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH0946209A JPH0946209A JP7193554A JP19355495A JPH0946209A JP H0946209 A JPH0946209 A JP H0946209A JP 7193554 A JP7193554 A JP 7193554A JP 19355495 A JP19355495 A JP 19355495A JP H0946209 A JPH0946209 A JP H0946209A
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Abstract
(57)【要約】
【目的】動作速度を速くすると共に、消費電流を低減す
る。 【構成】入力信号ＩＮ及びリファレンス電圧Ｖｒｅｆを
ゲートに受け電源電位点・接地電位点間に直列接続され
た２組のｐＭＯＳ型のトランジスタＭ１〜Ｍ４を備え相
補型の駆動用の信号Ｐ１，Ｐ２を出力するプッシュプル
回路１を設ける。駆動用の信号Ｐ１，Ｐ２をベースに受
けるバイポーラ型のトランジスタＱ２１，Ｑ２２を備え
相補型の差動増幅信号Ｅ１，Ｅ２を出力するＥＣＬ型の
差動増幅回路２を設ける。ベースに差動増幅信号Ｅ１を
受けるバイポーラ型のトランジスタＱ１，ゲートを接地
するｐＭＯＳ型のトランジスタＭ３１，ゲートに差動増
幅信号Ｅ２を受けるｎＭＯＳ型のトランジスタＭ３２，
及びダイオードＤ３１を電源電位点・接地電位点間に直
列接続したレベル変換回路３を設ける。
る。 【構成】入力信号ＩＮ及びリファレンス電圧Ｖｒｅｆを
ゲートに受け電源電位点・接地電位点間に直列接続され
た２組のｐＭＯＳ型のトランジスタＭ１〜Ｍ４を備え相
補型の駆動用の信号Ｐ１，Ｐ２を出力するプッシュプル
回路１を設ける。駆動用の信号Ｐ１，Ｐ２をベースに受
けるバイポーラ型のトランジスタＱ２１，Ｑ２２を備え
相補型の差動増幅信号Ｅ１，Ｅ２を出力するＥＣＬ型の
差動増幅回路２を設ける。ベースに差動増幅信号Ｅ１を
受けるバイポーラ型のトランジスタＱ１，ゲートを接地
するｐＭＯＳ型のトランジスタＭ３１，ゲートに差動増
幅信号Ｅ２を受けるｎＭＯＳ型のトランジスタＭ３２，
及びダイオードＤ３１を電源電位点・接地電位点間に直
列接続したレベル変換回路３を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は入力バッファ回路に
関し、特に低振幅信号を入力とする入力バッファ回路に
関する。
関し、特に低振幅信号を入力とする入力バッファ回路に
関する。
【０００２】
【従来の技術】コンピュータなどを構成する半導体集積
回路は、その性能向上のため高い動作周波数の製品開発
が急速に進んでいる。１００ＭＨｚに近づく高周波で
は、伝送バス線のノイズや消費電力のため、従来のＴＴ
ＬインターフェイスからＧＴＬ（Ｇｕｎｎｉｎｇ Ｔｒ
ａｎｓｃｅｉｖｅｒ Ｌｏｇｉｃ）インターフェイスな
どの低振幅信号が用いられようとしている。これら低振
幅信号の入力バッファ回路は、ＭＯＳトランジスタによ
る差動増幅回路が一般的であり、その代表的な回路を図
１２に示す。
回路は、その性能向上のため高い動作周波数の製品開発
が急速に進んでいる。１００ＭＨｚに近づく高周波で
は、伝送バス線のノイズや消費電力のため、従来のＴＴ
ＬインターフェイスからＧＴＬ（Ｇｕｎｎｉｎｇ Ｔｒ
ａｎｓｃｅｉｖｅｒ Ｌｏｇｉｃ）インターフェイスな
どの低振幅信号が用いられようとしている。これら低振
幅信号の入力バッファ回路は、ＭＯＳトランジスタによ
る差動増幅回路が一般的であり、その代表的な回路を図
１２に示す。
【０００３】この入力バッファ回路は、ゲートに入力信
号ＩＮを受けるｐチャネルＭＯＳ型（以下ｐＭＯＳ型と
いう）のトランジスタＭ２１ｘと、ゲートにリファレン
ス電圧Ｖｒｅｆを受けソースをトランジスタＭ２１ｘの
ソースと接続するｐＭＯＳ型のトランジスタＭ２３ｘ
と、ソースを接地電位点と接続しドレインをトランジス
タＭ２１ｘのドレインと接続するｎチャネルＭＯＳ型
（以下ｎＭＯＳ型という）のトランジスタＭ２２ｘと、
ソースを接地電位点と接続しゲート及びドレインをトラ
ンジスタＭ２２ｘのゲートと接続してこのトランジスタ
Ｍ２２ｘと共にカレントミラー回路を構成するｎＭＯＳ
型のトランジスタＭ２４ｘと、トランジスタＭ２１ｘ，
Ｍ２３ｘのソースと電源電位Ｖｃｃ供給端との間に接続
された定電流源Ｉ２１ｘとを備え、トランジスタＭ２１
ｘ，Ｍ２２ｘのドレインから出力信号ＯＵＴを出力する
差動増幅回路２ｘを有する構成となっている。
号ＩＮを受けるｐチャネルＭＯＳ型（以下ｐＭＯＳ型と
いう）のトランジスタＭ２１ｘと、ゲートにリファレン
ス電圧Ｖｒｅｆを受けソースをトランジスタＭ２１ｘの
ソースと接続するｐＭＯＳ型のトランジスタＭ２３ｘ
と、ソースを接地電位点と接続しドレインをトランジス
タＭ２１ｘのドレインと接続するｎチャネルＭＯＳ型
（以下ｎＭＯＳ型という）のトランジスタＭ２２ｘと、
ソースを接地電位点と接続しゲート及びドレインをトラ
ンジスタＭ２２ｘのゲートと接続してこのトランジスタ
Ｍ２２ｘと共にカレントミラー回路を構成するｎＭＯＳ
型のトランジスタＭ２４ｘと、トランジスタＭ２１ｘ，
Ｍ２３ｘのソースと電源電位Ｖｃｃ供給端との間に接続
された定電流源Ｉ２１ｘとを備え、トランジスタＭ２１
ｘ，Ｍ２２ｘのドレインから出力信号ＯＵＴを出力する
差動増幅回路２ｘを有する構成となっている。
【０００４】リファレンス電圧Ｖｒｅｆには通常０．７
〜１．２Ｖ程度の比較的低い電圧（電源電位Ｖｃｃを３
Ｖ程度として）が使われ、このリファレンス電圧Ｖｒｅ
ｆに対し±（０．２〜０．５）Ｖ程度が入力信号ＩＮの
振幅となる。リファレンス電圧Ｖｒｅｆに対する入力信
号ＩＮの電位差、すなわちトランジスタＭ２１ｘ、Ｍ２
３ｘのゲート電位差がこれらトランジスタのオン能力差
として現れ、トランジスタＭ２２ｘの能力がカレントミ
ラー回路によってトランジスタＭ２３ｘに伝達される。
〜１．２Ｖ程度の比較的低い電圧（電源電位Ｖｃｃを３
Ｖ程度として）が使われ、このリファレンス電圧Ｖｒｅ
ｆに対し±（０．２〜０．５）Ｖ程度が入力信号ＩＮの
振幅となる。リファレンス電圧Ｖｒｅｆに対する入力信
号ＩＮの電位差、すなわちトランジスタＭ２１ｘ、Ｍ２
３ｘのゲート電位差がこれらトランジスタのオン能力差
として現れ、トランジスタＭ２２ｘの能力がカレントミ
ラー回路によってトランジスタＭ２３ｘに伝達される。
【０００５】入力信号ＩＮに対し、トランジスタＭ２１
ｘ，Ｍ２３ｘからの出力信号ＯＵＴは逆相、トランジス
タＭ２２ｘ，Ｍ２４ｘからは同相の信号が出力（図示省
略）され、相補型インバータと同様の動作となり、電源
電位Ｖｃｃと接地電位との中間電位に対し高レベルまた
は低レベルの出力信号ＯＵＴとして出力される。
ｘ，Ｍ２３ｘからの出力信号ＯＵＴは逆相、トランジス
タＭ２２ｘ，Ｍ２４ｘからは同相の信号が出力（図示省
略）され、相補型インバータと同様の動作となり、電源
電位Ｖｃｃと接地電位との中間電位に対し高レベルまた
は低レベルの出力信号ＯＵＴとして出力される。
【０００６】構成トランジスタのｐＭＯＳ型とｎＭＯＳ
型とを入れ換えた形の回路も成立つが、入力信号ＩＮ等
の電圧が低いため、このような差動増幅回路には、通
常、動作電圧マージンが大きいｐＭＯＳ型が駆動用のト
ランジスタ（Ｍ２１ｘ，Ｍ２３ｘ相当）として用いられ
る。そして、この動作電圧マージンを確保するため、構
成トランジスタ（Ｍ２１ｘ〜Ｍ２４ｘ）は常にオン状態
で動作させる必要があり、貫通電流が発生する。また、
出力電圧ＯＵＴはトランジスタＭ２１ｘ，Ｍ２３ｘの導
電比により決まるため、高レベル，低レベルのレベル差
は、電源電位Ｖｃｃ，接地電位のレベル差（例えば３
Ｖ）までは得られず、ほぼ１〜２Ｖ程度にとどまる。
型とを入れ換えた形の回路も成立つが、入力信号ＩＮ等
の電圧が低いため、このような差動増幅回路には、通
常、動作電圧マージンが大きいｐＭＯＳ型が駆動用のト
ランジスタ（Ｍ２１ｘ，Ｍ２３ｘ相当）として用いられ
る。そして、この動作電圧マージンを確保するため、構
成トランジスタ（Ｍ２１ｘ〜Ｍ２４ｘ）は常にオン状態
で動作させる必要があり、貫通電流が発生する。また、
出力電圧ＯＵＴはトランジスタＭ２１ｘ，Ｍ２３ｘの導
電比により決まるため、高レベル，低レベルのレベル差
は、電源電位Ｖｃｃ，接地電位のレベル差（例えば３
Ｖ）までは得られず、ほぼ１〜２Ｖ程度にとどまる。
【０００７】なお、このような入力バッファ回路は、例
えば日経エレクトロニクス、１９９３年９月２７日号、
Ｎｏ．５９１，２６９〜２９０頁などに記載されてい
る。
えば日経エレクトロニクス、１９９３年９月２７日号、
Ｎｏ．５９１，２６９〜２９０頁などに記載されてい
る。
【０００８】この入力バッファ回路の出力信号ＯＵＴ
は、次段のＣＭＯＳ回路を直接駆動したり、ラッチ回路
やレジスタを介してＣＭＯＳ回路を駆動する。
は、次段のＣＭＯＳ回路を直接駆動したり、ラッチ回路
やレジスタを介してＣＭＯＳ回路を駆動する。
【０００９】
【発明が解決しようとする課題】この従来の入力バッフ
ァ回路では、動作電圧マージンを確保するため構成トラ
ンジスタ（Ｍ２１ｘ〜Ｍ２４ｘ）を常にオン状態とし、
リファレンス電圧Ｖｒｅｆと入力信号ＩＮとの差電圧を
感知する構成となっているので、入力信号ＩＮが小振幅
になると増幅利得の低下により出力信号ＯＵＴの振幅が
減少し、動作速度も遅くなる。この出力信号ＯＵＴの振
幅の減少は次段のＣＭＯＳ回路において貫通電流を増大
させるという問題点があり、また、動作速度が遅くなる
点に関しては、この入力バッファ回路、すなわち差動増
幅回路２ｘ及び次段のＣＭＯＳ回路の動作電流を増加さ
せることにより、ある程度カバーできるものの、半導体
集積回路全体の消費電流が増大するという問題点があ
る。
ァ回路では、動作電圧マージンを確保するため構成トラ
ンジスタ（Ｍ２１ｘ〜Ｍ２４ｘ）を常にオン状態とし、
リファレンス電圧Ｖｒｅｆと入力信号ＩＮとの差電圧を
感知する構成となっているので、入力信号ＩＮが小振幅
になると増幅利得の低下により出力信号ＯＵＴの振幅が
減少し、動作速度も遅くなる。この出力信号ＯＵＴの振
幅の減少は次段のＣＭＯＳ回路において貫通電流を増大
させるという問題点があり、また、動作速度が遅くなる
点に関しては、この入力バッファ回路、すなわち差動増
幅回路２ｘ及び次段のＣＭＯＳ回路の動作電流を増加さ
せることにより、ある程度カバーできるものの、半導体
集積回路全体の消費電流が増大するという問題点があ
る。
【００１０】また、ラッチ回路やレジスタを介して次段
のＣＭＯＳ回路を駆動する場合には、この入力バッファ
回路の動作遅れにこれらラッチ回路，レジスタ等の動作
遅れも加わり、半導体集積回路全体の動作速度が更に遅
くなるという問題点がある。
のＣＭＯＳ回路を駆動する場合には、この入力バッファ
回路の動作遅れにこれらラッチ回路，レジスタ等の動作
遅れも加わり、半導体集積回路全体の動作速度が更に遅
くなるという問題点がある。
【００１１】本発明の目的は、自身の動作速度の向上、
消費電流の低減をはかると共に半導体集積回路全体の動
作速度の向上及び消費電流の低減をはかることができる
入力バッファ回路を提供することにある。
消費電流の低減をはかると共に半導体集積回路全体の動
作速度の向上及び消費電流の低減をはかることができる
入力バッファ回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の入力バッファ回
路は、ＭＯＳ型の第１〜第４のトランジスタを備えリフ
ァレンス電圧と入力信号との差電圧と対応しかつ互いに
相補のレベル関係にある所定のレベルの第１及び第２の
駆動用の信号を出力するプッシュプル回路と、前記第１
及び第２の駆動用の信号それぞれを対応して受ける駆動
用の第１及び第２のトランジスタを備え前記第１及び第
２の駆動用の信号を差動増幅して出力する差動増幅回路
とを有している。
路は、ＭＯＳ型の第１〜第４のトランジスタを備えリフ
ァレンス電圧と入力信号との差電圧と対応しかつ互いに
相補のレベル関係にある所定のレベルの第１及び第２の
駆動用の信号を出力するプッシュプル回路と、前記第１
及び第２の駆動用の信号それぞれを対応して受ける駆動
用の第１及び第２のトランジスタを備え前記第１及び第
２の駆動用の信号を差動増幅して出力する差動増幅回路
とを有している。
【００１３】また、差動増幅回路を、エミッタを共通接
続しベースに第１及び第２の駆動用の信号それぞれを対
応して受けるバイポーラ型の第１及び第２の駆動用のト
ランジスタと、これら第１及び第２の駆動用のトランジ
スタのエミッタと電源電位点及び接地電位点のうちの一
方との間に接続された定電流源と、前記第１及び第２の
駆動用のトランジスタと接続される負荷回路とを備えた
回路とし、プッシュプル回路を、前記第１及び第２の駆
動用のトランジスタが飽和しない範囲の所定のレベルの
第１及び第２の駆動用の信号を出力する回路とし、プッ
シュプル回路を、第１〜第４のトランジスタを同一導電
型とし、前記第１のトランジスタのゲートに入力信号を
受けソースに電源電位及び接地電位のうちの一方を受
け、前記第２のトランジスタのゲートにリファレンス電
圧を受けソースを前記第１のトランジスタのドレインと
接続しドレインに前記電源電位及び接地電位のうちの他
方を受け、前記第３のトランジスタのゲートに前記リフ
ァレンス電圧を受けソースに前記電源電位及び接地電位
のうちの一方を受け、前記第４のトランジスタのゲート
に前記入力信号を受けソースを前記第３のトランジスタ
のドレインと接続しドレンインに前記電源電位及び接地
電位のうちの他方を受け、前記第１及び第２のトランジ
スタのソース，ドレイン接続点から第１の駆動用の信号
を出力し、前記第３及び第４のトランジスタのソース，
ドレイン接続点から第２の駆動用の信号を出力する回路
とするか、ゲートに入力信号を受けソースに電源電位及
び接地電位のうちの一方を受ける一導電型の第１のトラ
ンジスタと、ゲート及びドレインを前記第１のトランジ
スタのゲート及びドレインと対応接続しソースに前記電
源電位及び接地電位のうちの他方を受ける逆導電型の第
２のトランジスタと、ゲートにリファレンス電圧を受け
ソースに前記電源電位及び接地電位のうちの一方を受け
る一導電型の第３のトランジスタと、ゲート及びドレイ
ンを前記第３のトランジスタのソース及びドレインと対
応接続しソースに前記電源電位及び接地電位のうちの他
方を受ける逆導電型の第４のトランジスタとを備え、前
記第１及び第２のトランジスタのドレイン接続点から第
１の駆動用の信号を出力し、前記第３及び第４のトラン
ジスタのドレイン接続点から第２の駆動用の信号を出力
する回路とし、更に、プッシュプル回路の電源電位受電
端及び接地電位受電端のうちの一方に、電源電位及び接
地電位とは異なる所定の電位の内部基準電圧を供給する
ようにして構成される。また、差動増幅回路を、ソース
を共通接続しゲートに第１及び第２の駆動用の信号それ
ぞれを対応して受けるｎチャネルＭＯＳ型の第１及び第
２の駆動用のトランジスタと、これら第１及び第２の駆
動用のトランジスタのソースと電源電位点及び接地電位
点のうちの一方との間に接続された定電流源と、前記第
１及び第２の駆動用のトランジスタと接続する負荷回路
とを備えた回路として構成される。
続しベースに第１及び第２の駆動用の信号それぞれを対
応して受けるバイポーラ型の第１及び第２の駆動用のト
ランジスタと、これら第１及び第２の駆動用のトランジ
スタのエミッタと電源電位点及び接地電位点のうちの一
方との間に接続された定電流源と、前記第１及び第２の
駆動用のトランジスタと接続される負荷回路とを備えた
回路とし、プッシュプル回路を、前記第１及び第２の駆
動用のトランジスタが飽和しない範囲の所定のレベルの
第１及び第２の駆動用の信号を出力する回路とし、プッ
シュプル回路を、第１〜第４のトランジスタを同一導電
型とし、前記第１のトランジスタのゲートに入力信号を
受けソースに電源電位及び接地電位のうちの一方を受
け、前記第２のトランジスタのゲートにリファレンス電
圧を受けソースを前記第１のトランジスタのドレインと
接続しドレインに前記電源電位及び接地電位のうちの他
方を受け、前記第３のトランジスタのゲートに前記リフ
ァレンス電圧を受けソースに前記電源電位及び接地電位
のうちの一方を受け、前記第４のトランジスタのゲート
に前記入力信号を受けソースを前記第３のトランジスタ
のドレインと接続しドレンインに前記電源電位及び接地
電位のうちの他方を受け、前記第１及び第２のトランジ
スタのソース，ドレイン接続点から第１の駆動用の信号
を出力し、前記第３及び第４のトランジスタのソース，
ドレイン接続点から第２の駆動用の信号を出力する回路
とするか、ゲートに入力信号を受けソースに電源電位及
び接地電位のうちの一方を受ける一導電型の第１のトラ
ンジスタと、ゲート及びドレインを前記第１のトランジ
スタのゲート及びドレインと対応接続しソースに前記電
源電位及び接地電位のうちの他方を受ける逆導電型の第
２のトランジスタと、ゲートにリファレンス電圧を受け
ソースに前記電源電位及び接地電位のうちの一方を受け
る一導電型の第３のトランジスタと、ゲート及びドレイ
ンを前記第３のトランジスタのソース及びドレインと対
応接続しソースに前記電源電位及び接地電位のうちの他
方を受ける逆導電型の第４のトランジスタとを備え、前
記第１及び第２のトランジスタのドレイン接続点から第
１の駆動用の信号を出力し、前記第３及び第４のトラン
ジスタのドレイン接続点から第２の駆動用の信号を出力
する回路とし、更に、プッシュプル回路の電源電位受電
端及び接地電位受電端のうちの一方に、電源電位及び接
地電位とは異なる所定の電位の内部基準電圧を供給する
ようにして構成される。また、差動増幅回路を、ソース
を共通接続しゲートに第１及び第２の駆動用の信号それ
ぞれを対応して受けるｎチャネルＭＯＳ型の第１及び第
２の駆動用のトランジスタと、これら第１及び第２の駆
動用のトランジスタのソースと電源電位点及び接地電位
点のうちの一方との間に接続された定電流源と、前記第
１及び第２の駆動用のトランジスタと接続する負荷回路
とを備えた回路として構成される。
【００１４】また、差動増幅回路の出力信号を所定のレ
ベルに変換するレベル変換回路を設けて構成され、差動
増幅回路を、互いに相補のレベル関係にある第１及び第
２の差動増幅信号を出力する回路とし、レベル変換回路
を、ベースに前記第１及び第２の差動増幅信号のうちの
一方を受けコレクタに電源電位及び接地電位のうちの一
方を受けるバイポーラ型のトランジスタと、ソースを前
記バイポーラ型のトランジスタのエミッタと接続しゲー
トに前記電源電位及び接地電位のうちの他方を受ける一
導電型ＭＯＳ型のトランジスタと、ドレインを前記一導
電型ＭＯＳ型のトランジスタのドレインと接続しゲート
に前記第１及び第２の差動増幅信号のうちの他方を受け
る逆導電型ＭＯＳ型のトランジスタと、一端を前記逆導
電型ＭＯＳ型のトランジスタのソースと接続し他端に前
記電源電位及び接地電位のうちの他方を受けて順方向電
圧を発生するダイオード素子とを備え、前記逆導電型Ｍ
ＯＳ型のトランジスタのドレインからレベル変換された
信号を出力する回路として構成される。
ベルに変換するレベル変換回路を設けて構成され、差動
増幅回路を、互いに相補のレベル関係にある第１及び第
２の差動増幅信号を出力する回路とし、レベル変換回路
を、ベースに前記第１及び第２の差動増幅信号のうちの
一方を受けコレクタに電源電位及び接地電位のうちの一
方を受けるバイポーラ型のトランジスタと、ソースを前
記バイポーラ型のトランジスタのエミッタと接続しゲー
トに前記電源電位及び接地電位のうちの他方を受ける一
導電型ＭＯＳ型のトランジスタと、ドレインを前記一導
電型ＭＯＳ型のトランジスタのドレインと接続しゲート
に前記第１及び第２の差動増幅信号のうちの他方を受け
る逆導電型ＭＯＳ型のトランジスタと、一端を前記逆導
電型ＭＯＳ型のトランジスタのソースと接続し他端に前
記電源電位及び接地電位のうちの他方を受けて順方向電
圧を発生するダイオード素子とを備え、前記逆導電型Ｍ
ＯＳ型のトランジスタのドレインからレベル変換された
信号を出力する回路として構成される。
【００１５】また、差動増幅回路及びレベル変換回路の
うちの少なくとも一方に、その出力信号を所定のタイミ
ングで保持し出力する信号保持手段を設けて構成され、
差動増幅回路を、エミッタを共通接続しベースに第１及
び第２の駆動用の信号それぞれを対応して受けるバイポ
ーラ型の第１及び第２の駆動用のトランジスタ、ソース
及びドレインをこれら第１及び第２の駆動用のトランジ
スタのエミッタと電源電位点及び接地電位点のうちの一
方との間に接続しクロック信号の第１のレベルに応答し
て導通し定電流を発生する定電流源のＭＯＳ型のトラン
ジスタ、並びに前記第１及び第２の駆動用のトランジス
タと接続する負荷回路を備え、前記第１及び第２の駆動
用の信号を差動増幅して第１及び第２の差動増幅信号と
して出力する差動増幅部と、ベースに前記第１の差動増
幅信号を受けコレクタに前記第２の差動増幅信号を受け
るバイポーラ型の第１の信号保持用のトランジスタ、ベ
ースに前記第２の差動増幅信号を受けコレクタに前記第
１の差動増幅信号を受けエミッタを前記第１の信号保持
用のトランジスタのエミッタと接続するバイポーラ型の
第２の信号保持用のトランジスタ、並びにソース及びド
レインを前記第１及び第２の信号保持用のトランジスタ
のエミッタと前記電源電位点及び接地電位点のうちの一
方との間に接続し前記クロック信号の第２のレベルに応
答して導通するスイッチング用のＭＯＳ型のトランジス
タを備え、前記第１及び第２の差動増幅信号を所定のタ
イミングで保持し出力する信号保持部とを含んだ回路と
し、レベル変換回路を、入力端に差動増幅回路の出力信
号を受けクロック信号が第１のレベルのときに前記入力
端に受けた信号を出力端に伝達する第１のトランスファ
ゲートと、所定のしきい値電圧をもち入力端に前記第１
のトランスファゲートの出力端の信号を受ける第１のイ
ンバータと、この第１のインバータの出力信号をレベル
反転する第２のインバータと、この第２のインバータの
出力信号を入力端に受け前記クロック信号が第２のレベ
ルのときにこの入力端の信号を前記第１のインバータの
入力端に伝達する第２のトランスファゲートとを備え、
前記第１のインバータの出力信号をレベル変換された信
号として出力する回路として構成される。
うちの少なくとも一方に、その出力信号を所定のタイミ
ングで保持し出力する信号保持手段を設けて構成され、
差動増幅回路を、エミッタを共通接続しベースに第１及
び第２の駆動用の信号それぞれを対応して受けるバイポ
ーラ型の第１及び第２の駆動用のトランジスタ、ソース
及びドレインをこれら第１及び第２の駆動用のトランジ
スタのエミッタと電源電位点及び接地電位点のうちの一
方との間に接続しクロック信号の第１のレベルに応答し
て導通し定電流を発生する定電流源のＭＯＳ型のトラン
ジスタ、並びに前記第１及び第２の駆動用のトランジス
タと接続する負荷回路を備え、前記第１及び第２の駆動
用の信号を差動増幅して第１及び第２の差動増幅信号と
して出力する差動増幅部と、ベースに前記第１の差動増
幅信号を受けコレクタに前記第２の差動増幅信号を受け
るバイポーラ型の第１の信号保持用のトランジスタ、ベ
ースに前記第２の差動増幅信号を受けコレクタに前記第
１の差動増幅信号を受けエミッタを前記第１の信号保持
用のトランジスタのエミッタと接続するバイポーラ型の
第２の信号保持用のトランジスタ、並びにソース及びド
レインを前記第１及び第２の信号保持用のトランジスタ
のエミッタと前記電源電位点及び接地電位点のうちの一
方との間に接続し前記クロック信号の第２のレベルに応
答して導通するスイッチング用のＭＯＳ型のトランジス
タを備え、前記第１及び第２の差動増幅信号を所定のタ
イミングで保持し出力する信号保持部とを含んだ回路と
し、レベル変換回路を、入力端に差動増幅回路の出力信
号を受けクロック信号が第１のレベルのときに前記入力
端に受けた信号を出力端に伝達する第１のトランスファ
ゲートと、所定のしきい値電圧をもち入力端に前記第１
のトランスファゲートの出力端の信号を受ける第１のイ
ンバータと、この第１のインバータの出力信号をレベル
反転する第２のインバータと、この第２のインバータの
出力信号を入力端に受け前記クロック信号が第２のレベ
ルのときにこの入力端の信号を前記第１のインバータの
入力端に伝達する第２のトランスファゲートとを備え、
前記第１のインバータの出力信号をレベル変換された信
号として出力する回路として構成される。
【００１６】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１７】図１は本発明の第１の実施の形態を示す回
路図である。
路図である。
【００１８】この第１の実施の形態は、ゲートに入力信
号ＩＮを受けソースに電源電位Ｖｃｃを受けるｐＭＯＳ
型のトランジスタＭ１、ゲートにリファレンス電圧Ｖｒ
ｅｆを受けソースをトランジスタＭ１のドレインと接続
しドレインに接地電位を受けるｐＭＯＳ型のトランジス
タＭ２、ゲートにリファレンス電圧Ｖｒｅｆを受けソー
スに電源電位Ｖｃｃを受けるｐＭＯＳ型のトランジスタ
Ｍ３、及びゲートに入力信号ＩＮを受けソースをトラン
ジスタＭ３のドレインと接続しドレインに接地電位を受
けるｐＭＯＳ型のトランジスタＭ４を備え、トランジス
タＭ１，Ｍ２のソース，ドレイン接続点及びトランジス
タＭ３，Ｍ４のソース，ドレイン接続点からリファレン
ス電圧Ｖｒｅｆと入力信号ＩＮとの差電圧と対応しかつ
互いに相補のレベル関係にある所定のレベルの第１及び
第２の駆動用の信号Ｐ１，Ｐ２を出力するプッシュプル
回路１と、エミッタを共通接続しベースに第１及び第２
の駆動用の信号Ｐ１，Ｐ２それぞれを対応して受けるバ
イポーラ型の駆動用のトランジスタＱ２１，Ｑ２２、こ
れら駆動用のトランジスタＱ２１，Ｑ２２のエミッタと
接地電位点との間に接続された定電流源Ｉ２１、並びに
駆動用のトランジスタＱ２１，Ｑ２２のコレクタそれぞ
れと電源電位Ｖｃｃ受電端との間に接続された負荷抵抗
Ｒ２１，Ｒ２２を備え、第１及び第２の駆動用の信号Ｐ
１，Ｐ２を差動増幅して、駆動用のトランジスタＱ２
１，Ｑ２２のコレクタそれぞれから互いに相補のレベル
関係にある第１及び第２の差動増幅信号Ｅ１，Ｅ２を出
力する差動増幅回路２と、ベースに第１の差動増幅信号
Ｅ１を受けコレクタに電源電位Ｖｃｃを受けるバイポー
ラ型のトランジスタＱ３１、ソースをトランジスタＱ３
１のエミッタと接続しゲートに接地電位を受けるｐＭＯ
Ｓ型のトランジスタＭ３１、ゲートに第２の差動増幅信
号Ｅ２を受けドレインをｐＭＯＳ型のトランジスタＭ３
１のドレインと接続するｎＭＯＳ型のトランジスタＭ３
２、及びこのトランジスタＭ３２のソースと接地電位点
との間に接続されて順方向電圧を発生するダイオードＤ
３１を備え、トランジスタＭ３１，Ｍ３２のドレイン接
続点から差動増幅信号Ｅ１，Ｅ２を所定のレベルに変換
した信号（ＯＵＴ）を出力するレベル変換回路３とを有
する構成となっている。
号ＩＮを受けソースに電源電位Ｖｃｃを受けるｐＭＯＳ
型のトランジスタＭ１、ゲートにリファレンス電圧Ｖｒ
ｅｆを受けソースをトランジスタＭ１のドレインと接続
しドレインに接地電位を受けるｐＭＯＳ型のトランジス
タＭ２、ゲートにリファレンス電圧Ｖｒｅｆを受けソー
スに電源電位Ｖｃｃを受けるｐＭＯＳ型のトランジスタ
Ｍ３、及びゲートに入力信号ＩＮを受けソースをトラン
ジスタＭ３のドレインと接続しドレインに接地電位を受
けるｐＭＯＳ型のトランジスタＭ４を備え、トランジス
タＭ１，Ｍ２のソース，ドレイン接続点及びトランジス
タＭ３，Ｍ４のソース，ドレイン接続点からリファレン
ス電圧Ｖｒｅｆと入力信号ＩＮとの差電圧と対応しかつ
互いに相補のレベル関係にある所定のレベルの第１及び
第２の駆動用の信号Ｐ１，Ｐ２を出力するプッシュプル
回路１と、エミッタを共通接続しベースに第１及び第２
の駆動用の信号Ｐ１，Ｐ２それぞれを対応して受けるバ
イポーラ型の駆動用のトランジスタＱ２１，Ｑ２２、こ
れら駆動用のトランジスタＱ２１，Ｑ２２のエミッタと
接地電位点との間に接続された定電流源Ｉ２１、並びに
駆動用のトランジスタＱ２１，Ｑ２２のコレクタそれぞ
れと電源電位Ｖｃｃ受電端との間に接続された負荷抵抗
Ｒ２１，Ｒ２２を備え、第１及び第２の駆動用の信号Ｐ
１，Ｐ２を差動増幅して、駆動用のトランジスタＱ２
１，Ｑ２２のコレクタそれぞれから互いに相補のレベル
関係にある第１及び第２の差動増幅信号Ｅ１，Ｅ２を出
力する差動増幅回路２と、ベースに第１の差動増幅信号
Ｅ１を受けコレクタに電源電位Ｖｃｃを受けるバイポー
ラ型のトランジスタＱ３１、ソースをトランジスタＱ３
１のエミッタと接続しゲートに接地電位を受けるｐＭＯ
Ｓ型のトランジスタＭ３１、ゲートに第２の差動増幅信
号Ｅ２を受けドレインをｐＭＯＳ型のトランジスタＭ３
１のドレインと接続するｎＭＯＳ型のトランジスタＭ３
２、及びこのトランジスタＭ３２のソースと接地電位点
との間に接続されて順方向電圧を発生するダイオードＤ
３１を備え、トランジスタＭ３１，Ｍ３２のドレイン接
続点から差動増幅信号Ｅ１，Ｅ２を所定のレベルに変換
した信号（ＯＵＴ）を出力するレベル変換回路３とを有
する構成となっている。
【００１９】次に、この第１の実施の形態の動作及び動
作条件等について説明する。
作条件等について説明する。
【００２０】この第１の実施の形態においても、従来例
と同様に通常、リファレンス電圧Ｖｒｅｆには０．７〜
１．２Ｖ程度の比較的低い電圧が使われ、入力信号ＩＮ
の振幅はこのリファレンス電圧Ｖｒｅｆに対し±（０．
２〜０．５）Ｖ程度となっている。
と同様に通常、リファレンス電圧Ｖｒｅｆには０．７〜
１．２Ｖ程度の比較的低い電圧が使われ、入力信号ＩＮ
の振幅はこのリファレンス電圧Ｖｒｅｆに対し±（０．
２〜０．５）Ｖ程度となっている。
【００２１】以下、リファレンス電圧Ｖｒｅｆを０．７
Ｖ、入力信号ＩＮの振幅を±０．２Ｖとした厳しい状態
の場合について説明する。
Ｖ、入力信号ＩＮの振幅を±０．２Ｖとした厳しい状態
の場合について説明する。
【００２２】プッシュプル回路１から出力される駆動用
の信号Ｐ１，Ｐ２は、そのレベルがトランジスタＭ１，
Ｍ２の導電率の比、トランジスタＭ３，Ｍ４の導電率の
比でそれぞれ決まり、入力信号ＩＮがリファレンス電圧
Ｖｒｅｆより高レベルになるとトランジスタＭ２に対し
トランジスタＭ１の能力（オン抵抗）が下がり駆動用の
信号Ｐ１は入力信号ＩＮに対し逆相の低レベルに、また
トランジスタＭ４の能力も下がり駆動用の信号Ｐ２は同
相の高レベルに変化する。
の信号Ｐ１，Ｐ２は、そのレベルがトランジスタＭ１，
Ｍ２の導電率の比、トランジスタＭ３，Ｍ４の導電率の
比でそれぞれ決まり、入力信号ＩＮがリファレンス電圧
Ｖｒｅｆより高レベルになるとトランジスタＭ２に対し
トランジスタＭ１の能力（オン抵抗）が下がり駆動用の
信号Ｐ１は入力信号ＩＮに対し逆相の低レベルに、また
トランジスタＭ４の能力も下がり駆動用の信号Ｐ２は同
相の高レベルに変化する。
【００２３】ここで、この駆動用の信号Ｐ１，Ｐ２は、
次段の差動増幅回路２のバイポーラ型のトランジスタＱ
２１，Ｑ２２が飽和しない範囲で高く、しかもこれらト
ランジスタＱ２１，Ｑ２２を駆動する上で都合の良い
（動作マージンが大きい等）電圧となっている。例え
ば、電源電位Ｖｃｃを３．３Ｖとすると、Ｐ１，Ｐ２は
２．５Ｖ付近となる。また、差動増幅回路２は、バイポ
ーラ型のトランジスタＱ２１，Ｑ２２によって高い増幅
率を持っているので、駆動用の信号Ｐ１，Ｐ２の振幅は
０．２Ｖ程度でよい。
次段の差動増幅回路２のバイポーラ型のトランジスタＱ
２１，Ｑ２２が飽和しない範囲で高く、しかもこれらト
ランジスタＱ２１，Ｑ２２を駆動する上で都合の良い
（動作マージンが大きい等）電圧となっている。例え
ば、電源電位Ｖｃｃを３．３Ｖとすると、Ｐ１，Ｐ２は
２．５Ｖ付近となる。また、差動増幅回路２は、バイポ
ーラ型のトランジスタＱ２１，Ｑ２２によって高い増幅
率を持っているので、駆動用の信号Ｐ１，Ｐ２の振幅は
０．２Ｖ程度でよい。
【００２４】差動増幅回路２は、定電流源Ｉ２１の電流
をトランジスタＱ２１，Ｑ２２のオン，オフ状態に応じ
て分流し、負荷抵抗Ｒ２１，Ｒ２２の電圧降下により差
動増幅信号Ｅ１，Ｅ２を出力する。従って、差動増幅信
号Ｅ１，Ｅ２の振幅は定電流源Ｉ２１の電流値、負荷抵
抗Ｒ２１，Ｒ２２の抵抗値等によって調整可能であり、
次段のレベル変換回路の動作マージンを考慮して１〜
１．５Ｖ程度としている。
をトランジスタＱ２１，Ｑ２２のオン，オフ状態に応じ
て分流し、負荷抵抗Ｒ２１，Ｒ２２の電圧降下により差
動増幅信号Ｅ１，Ｅ２を出力する。従って、差動増幅信
号Ｅ１，Ｅ２の振幅は定電流源Ｉ２１の電流値、負荷抵
抗Ｒ２１，Ｒ２２の抵抗値等によって調整可能であり、
次段のレベル変換回路の動作マージンを考慮して１〜
１．５Ｖ程度としている。
【００２５】差動増幅信号Ｅ１，Ｅ２を受けたレベル変
換回路３においては、差動増幅信号Ｅ１によりトランジ
スタＭ３１のオン能力を、Ｅ２によりトランジスタＭ３
２のオン能力を相補的にそれぞれ制御してレベル変換
し、ＣＭＯＳ型のインバータと同様に、大きな振幅の出
力信号ＯＵＴを出力する。
換回路３においては、差動増幅信号Ｅ１によりトランジ
スタＭ３１のオン能力を、Ｅ２によりトランジスタＭ３
２のオン能力を相補的にそれぞれ制御してレベル変換
し、ＣＭＯＳ型のインバータと同様に、大きな振幅の出
力信号ＯＵＴを出力する。
【００２６】トランジスタＭ３１，Ｍ３２のオン，オフ
時のソース・ゲート間電圧はどちらも次式のとおりとな
る。
時のソース・ゲート間電圧はどちらも次式のとおりとな
る。
【００２７】 オン時：Ｖｃｃ−Ｖｆ（Ｖｃｃ＝３．３Ｖで約２．５Ｖ）……（１） オフ時：Ｖｃｃ−Ｖｆ−ΔＶ （同じく約１．２Ｖ）……（２） ここで、Ｖｆはｐｎ接合の順方向電圧、ΔＶは差動増幅
信号Ｅ１，Ｅ２の振幅である。このように、これらトラ
ンジスタＭ３１，Ｍ３２のオン，オフ時のソース・ゲー
ト間電圧比は２倍以上取れるため、十分な増幅能力があ
り、その負荷を駆動することができる。出力信号ＯＵＴ
の高レベル，低レベルは、電源電位Ｖｃｃに対してＶｆ
だけ低下し、接地電位に対しＶｆだけ上昇するが、次段
のＣＭＯＳ回路にとってはＭＯＳ型のトランジスタのし
きい値電圧と同程度かそれ以下であるので、特に問題は
ない。
信号Ｅ１，Ｅ２の振幅である。このように、これらトラ
ンジスタＭ３１，Ｍ３２のオン，オフ時のソース・ゲー
ト間電圧比は２倍以上取れるため、十分な増幅能力があ
り、その負荷を駆動することができる。出力信号ＯＵＴ
の高レベル，低レベルは、電源電位Ｖｃｃに対してＶｆ
だけ低下し、接地電位に対しＶｆだけ上昇するが、次段
のＣＭＯＳ回路にとってはＭＯＳ型のトランジスタのし
きい値電圧と同程度かそれ以下であるので、特に問題は
ない。
【００２８】次に、この第１の実施の形態における過渡
応答特性について、図２及び図３を参照して説明する。
入力信号ＩＮが低レベルから高レベルへと変化したとき
（リファレンス電圧Ｖｒｅｆに対し）の動作波形を示し
たものが図２であり、高レベルから低レベルへと変化し
たときの動作波形を示したものが図３である。
応答特性について、図２及び図３を参照して説明する。
入力信号ＩＮが低レベルから高レベルへと変化したとき
（リファレンス電圧Ｖｒｅｆに対し）の動作波形を示し
たものが図２であり、高レベルから低レベルへと変化し
たときの動作波形を示したものが図３である。
【００２９】入力信号ＩＮに対し、駆動用の信号Ｐ２は
同一傾向で変化するが、駆動用の信号Ｐ１は振幅もやや
小さく鈍った変化となる。これは、駆動用の信号Ｐ２に
対する動作が同相で、トランジスタＭ４のゲート・ドレ
イン間容量が出力電圧の駆動に協する形で働いているか
らである。プッシュプル回路１は、プルアップ用，プル
ダウン用のトランジスタＭ１，Ｍ４が入力信号ＩＮのレ
ベルに直ちに応答してそのオン能力を変化させ、そのま
ま駆動用の信号Ｐ１，Ｐ２として出力され上、低振幅動
作となっているため、その動作速度は約０．１ｎｓとい
う非常に速いものとなる。
同一傾向で変化するが、駆動用の信号Ｐ１は振幅もやや
小さく鈍った変化となる。これは、駆動用の信号Ｐ２に
対する動作が同相で、トランジスタＭ４のゲート・ドレ
イン間容量が出力電圧の駆動に協する形で働いているか
らである。プッシュプル回路１は、プルアップ用，プル
ダウン用のトランジスタＭ１，Ｍ４が入力信号ＩＮのレ
ベルに直ちに応答してそのオン能力を変化させ、そのま
ま駆動用の信号Ｐ１，Ｐ２として出力され上、低振幅動
作となっているため、その動作速度は約０．１ｎｓとい
う非常に速いものとなる。
【００３０】差動増幅回路２は、高速動作に向いた一般
的なＥＣＬ回路と同等であるので、０．３ｎｓ程度で高
速に差動増幅信号を出力する。
的なＥＣＬ回路と同等であるので、０．３ｎｓ程度で高
速に差動増幅信号を出力する。
【００３１】レベル変換回路３も、十分な信号振幅の差
動増幅信号Ｅ１，Ｅ２が与えられ、これら相補型の差動
増幅信号Ｅ１，Ｅ２によってトランジスタＭ３１，Ｍ３
２のオン能力が制御されるので、０．３ｎｓ程度の高速
で出力信号ＯＵＴを出力する。
動増幅信号Ｅ１，Ｅ２が与えられ、これら相補型の差動
増幅信号Ｅ１，Ｅ２によってトランジスタＭ３１，Ｍ３
２のオン能力が制御されるので、０．３ｎｓ程度の高速
で出力信号ＯＵＴを出力する。
【００３２】図２及び図３には、レベル変換回路３の次
段のドライバ回路の出力信号を含めた動作波形が示され
ており、この次段のドライバ回路の動作時間を含め、約
１．１ｎｓとなっており、また、入力信号ＩＮのレベル
変化に対する依存性も殆どない。
段のドライバ回路の出力信号を含めた動作波形が示され
ており、この次段のドライバ回路の動作時間を含め、約
１．１ｎｓとなっており、また、入力信号ＩＮのレベル
変化に対する依存性も殆どない。
【００３３】消費電流はプッシュプル回路１，差動増幅
回路２，及びレベル変換回路３の全てで発生する。しか
し、プッシュプル回路１は、差動増幅回路２のバイポー
ラ型のトランジスタＱ２１，Ｑ２２のベースを駆動する
だけであり、差動増幅回路２は、１個のバイポーラ型の
トランジスタＱ３１のベース及びｎＭＯＳ型のトランジ
スタＭ３２のゲートを駆動するだけであるので、これら
の駆動負荷は軽く、従ってプッシュプル回路１及び差動
増幅回路２には小さい動作電流を流すだけで済む。ま
た、レベル変換回路３は、負荷依存性を受けやすいが、
前述の（２）式に示されるように、入力振幅ΔＶ、すな
わち差動増幅信号Ｅ１，Ｅ２の振幅を調整することによ
り、オフ側能力を十分低くできるので、その貫通電流を
小さくすることができる。
回路２，及びレベル変換回路３の全てで発生する。しか
し、プッシュプル回路１は、差動増幅回路２のバイポー
ラ型のトランジスタＱ２１，Ｑ２２のベースを駆動する
だけであり、差動増幅回路２は、１個のバイポーラ型の
トランジスタＱ３１のベース及びｎＭＯＳ型のトランジ
スタＭ３２のゲートを駆動するだけであるので、これら
の駆動負荷は軽く、従ってプッシュプル回路１及び差動
増幅回路２には小さい動作電流を流すだけで済む。ま
た、レベル変換回路３は、負荷依存性を受けやすいが、
前述の（２）式に示されるように、入力振幅ΔＶ、すな
わち差動増幅信号Ｅ１，Ｅ２の振幅を調整することによ
り、オフ側能力を十分低くできるので、その貫通電流を
小さくすることができる。
【００３４】図４は本発明の第２の実施の形態における
プッシュプル回路部分の回路図である。
プッシュプル回路部分の回路図である。
【００３５】この第２の実施の形態においては、第１の
実施の形態におけるプッシュプル回路１の電源電位Ｖｃ
ｃ受電端に、電源電位Ｖｃｃより低く、内部発生した低
電圧の内部基準電圧ＶＲ１を供給するようにしたもので
ある。
実施の形態におけるプッシュプル回路１の電源電位Ｖｃ
ｃ受電端に、電源電位Ｖｃｃより低く、内部発生した低
電圧の内部基準電圧ＶＲ１を供給するようにしたもので
ある。
【００３６】こうすることにより、入力信号ＩＮの振幅
が大きくなったときや、ｐＭＯＳトランジスタＭ１〜Ｍ
４の製造ばらつき等で特性が変化したときなどに、駆動
用の信号Ｐ１，Ｐ２の高レベルの電圧の上りすぎを阻止
することができ、差動増幅回路２のバイポーラ型のトラ
ンジスタＱ２１，Ｑ２２のベース電圧を抑えてこれらト
ランジスタＱ２１，Ｑ２２が飽和領域に入るのを防止す
ることができる。この内部基準電圧ＶＲ１を例えば０．
５〜１．０Ｖ程度とすることにより、バイポーラ型のト
ランジスタＱ２１，Ｑ２２が飽和する心配はなくなる。
が大きくなったときや、ｐＭＯＳトランジスタＭ１〜Ｍ
４の製造ばらつき等で特性が変化したときなどに、駆動
用の信号Ｐ１，Ｐ２の高レベルの電圧の上りすぎを阻止
することができ、差動増幅回路２のバイポーラ型のトラ
ンジスタＱ２１，Ｑ２２のベース電圧を抑えてこれらト
ランジスタＱ２１，Ｑ２２が飽和領域に入るのを防止す
ることができる。この内部基準電圧ＶＲ１を例えば０．
５〜１．０Ｖ程度とすることにより、バイポーラ型のト
ランジスタＱ２１，Ｑ２２が飽和する心配はなくなる。
【００３７】図５は本発明の第３の実施の形態における
プッシュプル回路部分の回路図である。
プッシュプル回路部分の回路図である。
【００３８】この第３の実施の形態では、プッシュプル
回路１ｂをｎＭＯＳ型のトランジスタＭ５〜Ｍ８で構成
し、低電位側の電源電位（第１，第２の実施の形態のプ
ッシュプル回路１，１ａの接地電位相当）受電端に、接
地電位より高く、内部発生した差電圧の内部基準電圧Ｖ
Ｒ２を供給するようにしたものである。
回路１ｂをｎＭＯＳ型のトランジスタＭ５〜Ｍ８で構成
し、低電位側の電源電位（第１，第２の実施の形態のプ
ッシュプル回路１，１ａの接地電位相当）受電端に、接
地電位より高く、内部発生した差電圧の内部基準電圧Ｖ
Ｒ２を供給するようにしたものである。
【００３９】ｎＭＯＳ型のトランジスタはｐＭＯＳ型に
比べて能力が高く高速性に優れているが、その特徴はゲ
ート入力信号がＶｃｃ／２付近から高い電圧範囲のとき
に発揮される。また、駆動用の信号Ｐ１，Ｐ２のレベル
は低めになるので、差動増幅回路２における定電流源Ｉ
２１の電圧が不足しがちになる。従って、駆動用の信号
Ｐ１，Ｐ２のレベルが下がりすぎるのを阻止するため、
定電位側の電源電位受電端の電位を、接地電位より高い
内部基準電圧ＶＲ２としている。この内部基準電圧ＶＲ
２は例えば１〜１．５Ｖ程度が妥当な値であり、バイポ
ーラ型のトランジスタＱ２１，Ｑ２２の飽和電圧マージ
ンは逆に拡大するので、差動増幅回路２の出力信号（Ｅ
１，Ｅ２）の振幅を大きめに設定することができる。
比べて能力が高く高速性に優れているが、その特徴はゲ
ート入力信号がＶｃｃ／２付近から高い電圧範囲のとき
に発揮される。また、駆動用の信号Ｐ１，Ｐ２のレベル
は低めになるので、差動増幅回路２における定電流源Ｉ
２１の電圧が不足しがちになる。従って、駆動用の信号
Ｐ１，Ｐ２のレベルが下がりすぎるのを阻止するため、
定電位側の電源電位受電端の電位を、接地電位より高い
内部基準電圧ＶＲ２としている。この内部基準電圧ＶＲ
２は例えば１〜１．５Ｖ程度が妥当な値であり、バイポ
ーラ型のトランジスタＱ２１，Ｑ２２の飽和電圧マージ
ンは逆に拡大するので、差動増幅回路２の出力信号（Ｅ
１，Ｅ２）の振幅を大きめに設定することができる。
【００４０】図６は本発明の第４の実施の形態における
プッシュプル回路部分の回路図である。
プッシュプル回路部分の回路図である。
【００４１】この第４の実施の形態のプッシュプル回路
１ｃは、プルアップ用としてｐＭＯＳ型のトランジス
タ、プルダウン用としてｎＭＯＳ型のトランジスタを用
い、それぞれのゲートには同一の信号を供給するように
した、いわゆるＣＭＯＳ型のインバータと同一構成であ
り、入力信号ＩＮ用とリファレンス電圧Ｖｒｅｆ用とで
対をなし、駆動信号Ｐ１，Ｐ２を出力する。
１ｃは、プルアップ用としてｐＭＯＳ型のトランジス
タ、プルダウン用としてｎＭＯＳ型のトランジスタを用
い、それぞれのゲートには同一の信号を供給するように
した、いわゆるＣＭＯＳ型のインバータと同一構成であ
り、入力信号ＩＮ用とリファレンス電圧Ｖｒｅｆ用とで
対をなし、駆動信号Ｐ１，Ｐ２を出力する。
【００４２】このプッシュプル回路１ｃでは、ｐＭＯＳ
型，ｎＭＯＳ型のトランジスタそれぞれが独立した製造
ばらつきをもち、駆動用の信号Ｐ１，Ｐ２の動作電位が
変動しやすいが、それぞれ相補的能力変化が最も高く成
りやすいので、その振幅を大きく、かつ高速にしやすく
なる。
型，ｎＭＯＳ型のトランジスタそれぞれが独立した製造
ばらつきをもち、駆動用の信号Ｐ１，Ｐ２の動作電位が
変動しやすいが、それぞれ相補的能力変化が最も高く成
りやすいので、その振幅を大きく、かつ高速にしやすく
なる。
【００４３】この第４の実施の形態のプッシュプル回路
１ｃにおいても、第２，第３の実施の形態のプッシュプ
ル回路１ａ，１ｂと同様に、次段の差動増幅回路２の動
作マージン確保のために、高電位側の電源電位Ｖｃｃ受
電端、又は定電位側の電源電位受電端に、内部発生によ
る内部基準電圧ＶＲ１又はＶＲ２を供給することがてき
る。
１ｃにおいても、第２，第３の実施の形態のプッシュプ
ル回路１ａ，１ｂと同様に、次段の差動増幅回路２の動
作マージン確保のために、高電位側の電源電位Ｖｃｃ受
電端、又は定電位側の電源電位受電端に、内部発生によ
る内部基準電圧ＶＲ１又はＶＲ２を供給することがてき
る。
【００４４】図７は本発明の第５の実施の形態を示す回
路図である。
路図である。
【００４５】この実施例では、レベル変換回路３ａを、
相補型の出力信号ＯＵＴ１，ＯＵＴ２が得られるように
したものであり、第１の実施の形態のレベル変換回路３
に、更に、ベースに第２の差動増幅信号Ｅ２を受けコレ
クタに電源電位Ｖｃｃを受けるバイポーラ型のトランジ
スタＱ３２と、ゲートに接地電位を受けソースをトラン
ジスタＱ３２のエミッタと接続するｐＭＯＳ型のトラン
ジスタＭ３３と、ゲートに第１の差動増幅信号Ｅ１を受
けドレインをトランジスタＭ３３のドレインと接続しソ
ースをトランジスタＭ３２のソースと接続するｎＭＯＳ
型のトランジスタＭ３４とを付加した回路となってい
る。
相補型の出力信号ＯＵＴ１，ＯＵＴ２が得られるように
したものであり、第１の実施の形態のレベル変換回路３
に、更に、ベースに第２の差動増幅信号Ｅ２を受けコレ
クタに電源電位Ｖｃｃを受けるバイポーラ型のトランジ
スタＱ３２と、ゲートに接地電位を受けソースをトラン
ジスタＱ３２のエミッタと接続するｐＭＯＳ型のトラン
ジスタＭ３３と、ゲートに第１の差動増幅信号Ｅ１を受
けドレインをトランジスタＭ３３のドレインと接続しソ
ースをトランジスタＭ３２のソースと接続するｎＭＯＳ
型のトランジスタＭ３４とを付加した回路となってい
る。
【００４６】メモリ装置等では、アドレス信号をバッフ
ァ回路で受けて各構成ビットを相補型としてデコーダ回
路に供給するのが一般的であるが、この相補型のアドレ
ス信号を発生するのにインバータ等を使用していた。従
ってその分、信号の遅延時間が生じ高速動作が困難であ
った。このような回路に本発明の第５の実施例の形態の
回路を適用することにより、インバータ等が不要とな
り、その分高速化することができ、半導体集積回路全体
の動作速度を速くすることができる。
ァ回路で受けて各構成ビットを相補型としてデコーダ回
路に供給するのが一般的であるが、この相補型のアドレ
ス信号を発生するのにインバータ等を使用していた。従
ってその分、信号の遅延時間が生じ高速動作が困難であ
った。このような回路に本発明の第５の実施例の形態の
回路を適用することにより、インバータ等が不要とな
り、その分高速化することができ、半導体集積回路全体
の動作速度を速くすることができる。
【００４７】図８は本発明の第６の実施の形態を示す回
路図である。
路図である。
【００４８】この第６の実施の形態は、差動増幅回路２
ａを、所定のタイミングで差動増幅信号Ｅ１，Ｅ２を保
持し出力する信号保持手段を備えた回路としたものであ
る。
ａを、所定のタイミングで差動増幅信号Ｅ１，Ｅ２を保
持し出力する信号保持手段を備えた回路としたものであ
る。
【００４９】この第６の実施の形態の差動増幅回路２ａ
は、バイポーラ型のトランジスタＱ２１，Ｑ２２、負荷
抵抗Ｒ２１，Ｒ２２、及びｎＭＯＳ型のトランジスタＭ
２１による定電流源から成る差動増幅部と、ベースに差
動増幅部からの第１の差動増幅信号Ｅ１を受けコレクタ
に第２の差動増幅信号Ｅ２を受けるバイポーラ型のトラ
ンジスタＱ２３、ベースに第２の差動増幅信号Ｅ２を受
けコレクタに第１の差動増幅信号Ｅ１を受けエミッタを
トランジスタＱ２３のエミッタと接続するバイポーラ型
のトランジスタＱ２４、及びゲートにクロック信号ＣＫ
を受けドレインをトランジスタＱ２３，Ｑ２４のエミッ
タと接続しソースに接地電位を受けるｎＭＯＳ型のトラ
ンジスタＭ２２を備えたラッチ部と、クロック信号ＣＫ
をレベル反転して所定のタイミングで差動増幅部を非活
性状態とするインバータＩＶ２１とを含む構成となって
いる。
は、バイポーラ型のトランジスタＱ２１，Ｑ２２、負荷
抵抗Ｒ２１，Ｒ２２、及びｎＭＯＳ型のトランジスタＭ
２１による定電流源から成る差動増幅部と、ベースに差
動増幅部からの第１の差動増幅信号Ｅ１を受けコレクタ
に第２の差動増幅信号Ｅ２を受けるバイポーラ型のトラ
ンジスタＱ２３、ベースに第２の差動増幅信号Ｅ２を受
けコレクタに第１の差動増幅信号Ｅ１を受けエミッタを
トランジスタＱ２３のエミッタと接続するバイポーラ型
のトランジスタＱ２４、及びゲートにクロック信号ＣＫ
を受けドレインをトランジスタＱ２３，Ｑ２４のエミッ
タと接続しソースに接地電位を受けるｎＭＯＳ型のトラ
ンジスタＭ２２を備えたラッチ部と、クロック信号ＣＫ
をレベル反転して所定のタイミングで差動増幅部を非活
性状態とするインバータＩＶ２１とを含む構成となって
いる。
【００５０】クロック信号ＣＫが低レベルのときは、ト
ランジスタＭ２１がオン、Ｍ２２がオフとなってラッチ
部は非活性状態、差動増幅部は活性化状態となり、実質
的に図１に示された差動増幅回路２と同様の回路構成と
なって差動増幅信号Ｅ１，Ｅ２をそのままレベル変換回
路３に伝達するスルー状態となる。
ランジスタＭ２１がオン、Ｍ２２がオフとなってラッチ
部は非活性状態、差動増幅部は活性化状態となり、実質
的に図１に示された差動増幅回路２と同様の回路構成と
なって差動増幅信号Ｅ１，Ｅ２をそのままレベル変換回
路３に伝達するスルー状態となる。
【００５１】クロック信号ＣＫが高レベルのときは、ト
ランジスタＭ２１がオフとなって差動増幅部は非活性状
態になると共に、トランジスタＭ２２がオンとなってラ
ッチ部が活性化し、差動増幅信号Ｅ１，Ｅ２のうちの高
レベル側の信号をベースに受けるトランジスタ（Ｑ２
３，Ｑ２４のうちの一方）がオンし、差増幅信号Ｅ１，
Ｅ２のうちの低レベル側から電流を引き抜き、その電位
差を保ちかつ出力する。すなわちラッチ状態とする。
ランジスタＭ２１がオフとなって差動増幅部は非活性状
態になると共に、トランジスタＭ２２がオンとなってラ
ッチ部が活性化し、差動増幅信号Ｅ１，Ｅ２のうちの高
レベル側の信号をベースに受けるトランジスタ（Ｑ２
３，Ｑ２４のうちの一方）がオンし、差増幅信号Ｅ１，
Ｅ２のうちの低レベル側から電流を引き抜き、その電位
差を保ちかつ出力する。すなわちラッチ状態とする。
【００５２】この第６の実施の形態では、ラッチ機能を
付加しても、差動増幅信号Ｅ１，Ｅ２の信号伝達線にラ
ッチ部が付加されるだけであり、信号伝達経路における
ラッチ部用の回路段数が増えることはないので、そのた
めの動作速度の遅れは殆ど発生しない。すなわち、ラッ
チ回路（信号保持部）を必要とする半導体集積回路に本
発明を適用した場合、従来のような縦続接続されたラッ
チ回路としなくて済むので、その分、全体の動作速度を
速くすることができる。
付加しても、差動増幅信号Ｅ１，Ｅ２の信号伝達線にラ
ッチ部が付加されるだけであり、信号伝達経路における
ラッチ部用の回路段数が増えることはないので、そのた
めの動作速度の遅れは殆ど発生しない。すなわち、ラッ
チ回路（信号保持部）を必要とする半導体集積回路に本
発明を適用した場合、従来のような縦続接続されたラッ
チ回路としなくて済むので、その分、全体の動作速度を
速くすることができる。
【００５３】図９は本発明の第７の実施の形態を示す回
路図である。
路図である。
【００５４】この第７の実施の形態は、第６の実施の形
態に加え、レベル変換回路３ｂにもラッチ機能を付加
し、ラッチ機能付きの差動増幅回路２ａと共にレジスタ
回路を構成するようにしたものである。
態に加え、レベル変換回路３ｂにもラッチ機能を付加
し、ラッチ機能付きの差動増幅回路２ａと共にレジスタ
回路を構成するようにしたものである。
【００５５】この第７の実施の形態のレベル変換回路３
ｂは、図１に示されたレベル変換回路３に相当するトラ
ンジスタＱ３１，Ｍ３１，Ｍ３２及びダイオードＤ３１
と、ゲートをトランジスタＱ３１のエミッタと接続しソ
ースに電源電位Ｖｃｃを受けるｐＭＯＳ型のトランジス
タＭ３６と、ゲートをトランジスタＭ３１，Ｍ３２のド
レインと接続しドレインをトランジスタＭ３６のドレイ
ンと接続しソースに接地電位を受けるｎＭＯＳ型のトラ
ンジスタＭ３７と、ベースにクロック信号ＣＫのレベル
反転信号を受けコレクタに電源電位Ｖｃｃを受けエミッ
タをトランジスタＱ３１のエミッタと接続するバイポー
ラ型のトランジスタＱ３３と、ゲートにクロック信号Ｃ
Ｋのレベル反転信号を受けソース及びドレインをトラン
ジスタＭ３２のソース及びドレインと対応接続するｎＭ
ＯＳ型のトランジスタＭ３５と、入力端をトランジスタ
Ｍ３６，Ｍ３７のドレインと接続するインバータＩＶ３
１と、入力端をこのインバータＩＶ３２の出力端と接続
するインバータＩＶ３２と、ゲートにクロック信号ＣＫ
のレベル反転信号を受けソース及びドレインをインバー
タＩＶ３２の出力端とトランジスタＭ３６，Ｍ３７のド
レインとの間に接続するｎＭＯＳ型のトランジスタＭ３
８とを備え、トランジスタＭ３６，Ｍ３７のドレイン接
続点から出力信号ＯＵＴを出力し、トランジスタＭ３１
のゲートにクロック信号ＣＫのレベル反転信号を伝達す
る構成となっている。
ｂは、図１に示されたレベル変換回路３に相当するトラ
ンジスタＱ３１，Ｍ３１，Ｍ３２及びダイオードＤ３１
と、ゲートをトランジスタＱ３１のエミッタと接続しソ
ースに電源電位Ｖｃｃを受けるｐＭＯＳ型のトランジス
タＭ３６と、ゲートをトランジスタＭ３１，Ｍ３２のド
レインと接続しドレインをトランジスタＭ３６のドレイ
ンと接続しソースに接地電位を受けるｎＭＯＳ型のトラ
ンジスタＭ３７と、ベースにクロック信号ＣＫのレベル
反転信号を受けコレクタに電源電位Ｖｃｃを受けエミッ
タをトランジスタＱ３１のエミッタと接続するバイポー
ラ型のトランジスタＱ３３と、ゲートにクロック信号Ｃ
Ｋのレベル反転信号を受けソース及びドレインをトラン
ジスタＭ３２のソース及びドレインと対応接続するｎＭ
ＯＳ型のトランジスタＭ３５と、入力端をトランジスタ
Ｍ３６，Ｍ３７のドレインと接続するインバータＩＶ３
１と、入力端をこのインバータＩＶ３２の出力端と接続
するインバータＩＶ３２と、ゲートにクロック信号ＣＫ
のレベル反転信号を受けソース及びドレインをインバー
タＩＶ３２の出力端とトランジスタＭ３６，Ｍ３７のド
レインとの間に接続するｎＭＯＳ型のトランジスタＭ３
８とを備え、トランジスタＭ３６，Ｍ３７のドレイン接
続点から出力信号ＯＵＴを出力し、トランジスタＭ３１
のゲートにクロック信号ＣＫのレベル反転信号を伝達す
る構成となっている。
【００５６】このような構成とすることにより、クロッ
ク信号ＣＫが高レベルの非ラッチ時には、実質的に図１
の回路にトランジスタＭ３６，Ｍ３７が付加されただけ
の回路となり、トランジスタＭ３６，Ｍ３７は互いに相
補的にオン，オフして出力信号ＯＵＴをほぼ接地電位レ
ベルから電源電位Ｖｃｃレベルまでフルスイングさせる
ことができる。
ク信号ＣＫが高レベルの非ラッチ時には、実質的に図１
の回路にトランジスタＭ３６，Ｍ３７が付加されただけ
の回路となり、トランジスタＭ３６，Ｍ３７は互いに相
補的にオン，オフして出力信号ＯＵＴをほぼ接地電位レ
ベルから電源電位Ｖｃｃレベルまでフルスイングさせる
ことができる。
【００５７】また、クロック信号ＣＫが低レベルのラッ
チ時には、トランジスタＭ３１をオフとし、トランジス
タＭ３５をオンにしてＭ３７をオフとし、トランジスタ
Ｑ３３をオンにしてＭ３６をオフとし、出力信号ＯＵＴ
の信号線を前段側と切離すと共に、トランジスタＭ３８
をオンにしてインバータＩＶ３１，ＩＶ３２及びトラン
ジスタＭ３８による閉ループを形成して出力信号ＯＵＴ
を保持し出力するラッチ回路を構成する。
チ時には、トランジスタＭ３１をオフとし、トランジス
タＭ３５をオンにしてＭ３７をオフとし、トランジスタ
Ｑ３３をオンにしてＭ３６をオフとし、出力信号ＯＵＴ
の信号線を前段側と切離すと共に、トランジスタＭ３８
をオンにしてインバータＩＶ３１，ＩＶ３２及びトラン
ジスタＭ３８による閉ループを形成して出力信号ＯＵＴ
を保持し出力するラッチ回路を構成する。
【００５８】このラッチ回路は、クロック信号ＣＫのレ
ベル反転信号によって制御され、一方、差動増幅回路２
ａのラッチ部はクロック信号ＣＫそのもので制御される
ので、差動増幅回路２ａ側をマスタラッチ、レベル変換
回路３ｂ側をスレーブラッチとするレジスタ機能が実現
できる。
ベル反転信号によって制御され、一方、差動増幅回路２
ａのラッチ部はクロック信号ＣＫそのもので制御される
ので、差動増幅回路２ａ側をマスタラッチ、レベル変換
回路３ｂ側をスレーブラッチとするレジスタ機能が実現
できる。
【００５９】この第７の実施の形態においては、レベル
変換回路にＣＭＯＳ型のドライバ回路（Ｍ３６，Ｍ３
７）が付加された形となっているが、レベル変換回路の
出力側には通常このようなドライバ回路が必要であり、
このドライバ回路を含めた形でのラッチ回路付加による
信号伝達経路の回路段数の増加は全くなく、従って動作
速度の遅れは殆どない状態でレジスタ機能を負荷するこ
とができる。
変換回路にＣＭＯＳ型のドライバ回路（Ｍ３６，Ｍ３
７）が付加された形となっているが、レベル変換回路の
出力側には通常このようなドライバ回路が必要であり、
このドライバ回路を含めた形でのラッチ回路付加による
信号伝達経路の回路段数の増加は全くなく、従って動作
速度の遅れは殆どない状態でレジスタ機能を負荷するこ
とができる。
【００６０】図１０は本発明の第８の実施の形態を示す
回路図である。
回路図である。
【００６１】この第８の実施の形態は、差動増幅回路２
ｂの駆動用のトランジスタをｎＭＯＳ型のトランジスタ
Ｍ２４，Ｍ２６とすると共に、レベル変換回路３ｃを、
インバータＩＶ３４，３５及びトランスファゲートＴＧ
３１，ＴＧ３２から成るラッチ機能付きとしたものであ
る。
ｂの駆動用のトランジスタをｎＭＯＳ型のトランジスタ
Ｍ２４，Ｍ２６とすると共に、レベル変換回路３ｃを、
インバータＩＶ３４，３５及びトランスファゲートＴＧ
３１，ＴＧ３２から成るラッチ機能付きとしたものであ
る。
【００６２】この第８の実施の形態の差動増幅回路２ｂ
は、ソースを共通接続しゲートに第１及び第２の駆動用
の信号Ｐ１，Ｐ２それぞれを対応して受けるｎＭＯＳ形
の駆動用のトランジスタＭ２４，Ｍ２５と、これら駆動
用のトランジスタＭ２４，Ｍ２５のソースと接地電位点
との間に接続された定電流源Ｉ２２と、ソースに電源電
位Ｖｃｃを受けドレインをトランジスタＭ２４のドレイ
ンと接続するｐＭＯＳ型のトランジスタＭ２３と、ソー
スに電源電位Ｖｃｃを受けゲート及びドレインをトラン
ジスタＭ２３のゲート及びトランジスタＭ２６のドレイ
ンと接続してトランジスタＭ２３と共にカレントミラー
回路型の負荷回路を形成するｐＭＯＳ型のトランジスタ
Ｍ２５とを備えた構成となっている。
は、ソースを共通接続しゲートに第１及び第２の駆動用
の信号Ｐ１，Ｐ２それぞれを対応して受けるｎＭＯＳ形
の駆動用のトランジスタＭ２４，Ｍ２５と、これら駆動
用のトランジスタＭ２４，Ｍ２５のソースと接地電位点
との間に接続された定電流源Ｉ２２と、ソースに電源電
位Ｖｃｃを受けドレインをトランジスタＭ２４のドレイ
ンと接続するｐＭＯＳ型のトランジスタＭ２３と、ソー
スに電源電位Ｖｃｃを受けゲート及びドレインをトラン
ジスタＭ２３のゲート及びトランジスタＭ２６のドレイ
ンと接続してトランジスタＭ２３と共にカレントミラー
回路型の負荷回路を形成するｐＭＯＳ型のトランジスタ
Ｍ２５とを備えた構成となっている。
【００６３】また、レベル変換回路３ｃは、入力端に差
動増幅回路の出力信号、すなわち差動増幅信号Ｅ１を受
けクロック信号ＣＫが低レベルのときに導通してこの入
力端の信号を出力端に伝達する第１のトランスファゲー
トＴＧ３１と、所定のしきい値電圧をもち入力端にトラ
ンスファゲートＴＧ３１の出力端の信号を受けるＣＭＯ
Ｓ型の第１のインバータＩＶ３４と、このインバータＩ
Ｖ３４の出力信号をレベル反転する第２のインバータＩ
Ｖ３５と、入力端にインバータＩＶ３５の出力信号を受
けクロック信号が高レベルのときに導通して入力端の信
号を出力端と接続するインバータＩＶ３４の入力端に伝
達する第２のトランスファゲートＴＧ３２とを備えた構
成となっている。
動増幅回路の出力信号、すなわち差動増幅信号Ｅ１を受
けクロック信号ＣＫが低レベルのときに導通してこの入
力端の信号を出力端に伝達する第１のトランスファゲー
トＴＧ３１と、所定のしきい値電圧をもち入力端にトラ
ンスファゲートＴＧ３１の出力端の信号を受けるＣＭＯ
Ｓ型の第１のインバータＩＶ３４と、このインバータＩ
Ｖ３４の出力信号をレベル反転する第２のインバータＩ
Ｖ３５と、入力端にインバータＩＶ３５の出力信号を受
けクロック信号が高レベルのときに導通して入力端の信
号を出力端と接続するインバータＩＶ３４の入力端に伝
達する第２のトランスファゲートＴＧ３２とを備えた構
成となっている。
【００６４】この第８の実施の形態においては、従来例
の全てがｐＭＯＳ型のトランジスタで形成された差動増
幅回路に対し、差動増幅回路２ｂの駆動用のトランジス
タＭ２４，Ｍ２６を、トランジスタ能力の高いｎＭＯＳ
型とし、また、このｎＭＯＳ型のトランジスタＭ２４，
Ｍ２６が駆動できるように、プッシュプル回路１ｄを、
その出力信号の駆動用の信号Ｐ１，Ｐ２を比較的高い電
圧に高速シフトする回路としている。
の全てがｐＭＯＳ型のトランジスタで形成された差動増
幅回路に対し、差動増幅回路２ｂの駆動用のトランジス
タＭ２４，Ｍ２６を、トランジスタ能力の高いｎＭＯＳ
型とし、また、このｎＭＯＳ型のトランジスタＭ２４，
Ｍ２６が駆動できるように、プッシュプル回路１ｄを、
その出力信号の駆動用の信号Ｐ１，Ｐ２を比較的高い電
圧に高速シフトする回路としている。
【００６５】レベルシフト回路３ｃは、クロック信号Ｃ
Ｋが低レベルのときトランスファゲートＴＧ３１及びイ
ンバータＩＶ３４を介して出力信号ＯＵＴを出力する。
このとき、差動増幅信号Ｅ１はインバータＩＶ３４によ
り接地電位レベル，電源電位レベルにフルスイングされ
る。また、クロック信号ＣＫが高レベルのときは、差動
増幅回路２ｂと切離されると共に、インバータＩＶ３
４，ＩＶ３５及びトランスファゲートＴＧ３２によりラ
ッチ回路を形成し、クロック信号ＣＫが高レベルになる
直前の状態（信号）を保持し出力する。
Ｋが低レベルのときトランスファゲートＴＧ３１及びイ
ンバータＩＶ３４を介して出力信号ＯＵＴを出力する。
このとき、差動増幅信号Ｅ１はインバータＩＶ３４によ
り接地電位レベル，電源電位レベルにフルスイングされ
る。また、クロック信号ＣＫが高レベルのときは、差動
増幅回路２ｂと切離されると共に、インバータＩＶ３
４，ＩＶ３５及びトランスファゲートＴＧ３２によりラ
ッチ回路を形成し、クロック信号ＣＫが高レベルになる
直前の状態（信号）を保持し出力する。
【００６６】この第８の実施の形態では、前述した実施
の形態で使用しているバイポーラ型のトランジスタを使
用していないので、これら実施の形態より動作速度がや
や遅くなるが、その分、製造コストやチップ面積などの
点で有利である。
の形態で使用しているバイポーラ型のトランジスタを使
用していないので、これら実施の形態より動作速度がや
や遅くなるが、その分、製造コストやチップ面積などの
点で有利である。
【００６７】図１１は本発明の実施の形態のうちのレジ
スタ機能が付加されていない場合と付加されている場合
の実施の形態の遅延時間及び消費電流を従来例と比較し
た図である。また、レジスタの機能が付加されていない
場合では後段に比較的重い負荷容量を、レジスタ機能付
きの場合では比較的軽い負荷容量を接続してそれぞれ比
較している。特に重い負荷としては、１〜２段のドライ
バ回路を接続している。
スタ機能が付加されていない場合と付加されている場合
の実施の形態の遅延時間及び消費電流を従来例と比較し
た図である。また、レジスタの機能が付加されていない
場合では後段に比較的重い負荷容量を、レジスタ機能付
きの場合では比較的軽い負荷容量を接続してそれぞれ比
較している。特に重い負荷としては、１〜２段のドライ
バ回路を接続している。
【００６８】従来例では、どちらの場合でも遅延時間が
１．５ｎｓ、消費電流が１．５ｍＡであるのに対し、本
発明の実施の形態では、レジスタ機能なしの場合、従来
例に対し、遅延時間で２７％、消費電流で４０％程度改
善され、レジスタ機能付きの場合、遅延時間で４７％、
消費電流で２７％程度改善される。
１．５ｎｓ、消費電流が１．５ｍＡであるのに対し、本
発明の実施の形態では、レジスタ機能なしの場合、従来
例に対し、遅延時間で２７％、消費電流で４０％程度改
善され、レジスタ機能付きの場合、遅延時間で４７％、
消費電流で２７％程度改善される。
【００６９】なお、前述した実施の形態は一例であり、
これらの実施の形態を基本とした変形も容易であり、ま
たこれら実施の形態の各部の組合せによる変形も容易で
ある。
これらの実施の形態を基本とした変形も容易であり、ま
たこれら実施の形態の各部の組合せによる変形も容易で
ある。
【００７０】
【発明の効果】以上説明したように本発明は、差動増幅
回路の駆動用のトランジスタをバイポーラ型及びｎＭＯ
Ｓ型のトランジスタとし、これらトランジスタを駆動す
るプッシュプル回路を、ゲートに入力信号及びリファレ
ンス電圧それぞれを対応して受けてそのレベルに応じて
オン能力を制御するＭＯＳ型のトランジスタで形成し、
また、レベル変換回路を、相補型の差動増幅信号のレベ
ルに応答してトランジスタのオン能力を制御しレベル変
換する回路又はＣＭＯＳ型の回路とし、かつ、これら回
路の出力信号のレベルをそれぞれの次段回路の入力段ト
ランジスタの特性にマッチしたレベルとすることによ
り、各回路の動作に必要な電流を低減して消費電流を低
減することができ、かつ構成トランジスタの持つ特性を
生かして動作の高速化をはかることができる効果があ
り、また、差動増幅回路及びレベルシフト回路の出力信
号線の信号を所定のタイミングで保持し出力するラッチ
回路を設けることにより、信号の伝達時間を損うことな
くラッチ機能，レジスタ機能を付加することができ、半
導体集積回路全体の動作速度を速くすることができる効
果がある。
回路の駆動用のトランジスタをバイポーラ型及びｎＭＯ
Ｓ型のトランジスタとし、これらトランジスタを駆動す
るプッシュプル回路を、ゲートに入力信号及びリファレ
ンス電圧それぞれを対応して受けてそのレベルに応じて
オン能力を制御するＭＯＳ型のトランジスタで形成し、
また、レベル変換回路を、相補型の差動増幅信号のレベ
ルに応答してトランジスタのオン能力を制御しレベル変
換する回路又はＣＭＯＳ型の回路とし、かつ、これら回
路の出力信号のレベルをそれぞれの次段回路の入力段ト
ランジスタの特性にマッチしたレベルとすることによ
り、各回路の動作に必要な電流を低減して消費電流を低
減することができ、かつ構成トランジスタの持つ特性を
生かして動作の高速化をはかることができる効果があ
り、また、差動増幅回路及びレベルシフト回路の出力信
号線の信号を所定のタイミングで保持し出力するラッチ
回路を設けることにより、信号の伝達時間を損うことな
くラッチ機能，レジスタ機能を付加することができ、半
導体集積回路全体の動作速度を速くすることができる効
果がある。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】図１に示された実施の形態の動作及び効果を説
明するための各部信号の第１の過渡応答特性図である。
明するための各部信号の第１の過渡応答特性図である。
【図３】図１に示された実施の形態の動作及び効果を説
明するための各部信号の第２の過渡応答特性図である。
明するための各部信号の第２の過渡応答特性図である。
【図４】本発明の第２の実施の形態のプッシュプル回路
部分の回路図である。
部分の回路図である。
【図５】本発明の第３の実施の形態のプッシュプル回路
部分の回路図である。
部分の回路図である。
【図６】本発明の第４の実施の形態のプッシュプル回路
部分の回路図である。
部分の回路図である。
【図７】本発明の第５の実施の形態を示す回路図であ
る。
る。
【図８】本発明の第６の実施の形態を示す回路図であ
る。
る。
【図９】本発明の第７の実施の形態を示す回路図であ
る。
る。
【図１０】本発明の第８の実施の形態を示す回路図であ
る。
る。
【図１１】本発明の実施の形態の遅延時間及び消費電流
を従来例と比較して示した図である。
を従来例と比較して示した図である。
【図１２】従来の入力バッファ回路の一例を示す回路図
である。
である。
１，１ａ〜１ｄ プッシュプル回路 ２，２ａ，２ｂ，２ｘ 差動増幅回路 ３，３ａ〜３ｃ レベル変換回路 Ｄ３１ ダイオード Ｉ２１，Ｉ２１ｘ，Ｉ２２ 定電流源 ＩＶ２１，ＩＶ３１〜ＩＶ３５ インバータ Ｍ１〜Ｍ１６，Ｍ２１〜Ｍ２６，Ｍ２１ｘ〜Ｍ２４ｘ，
Ｍ３１〜Ｍ３８，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３３
トランジスタ Ｒ２１，Ｒ２２ 負荷抵抗 ＴＧ３１，ＴＧ３２ トランスファゲート
Ｍ３１〜Ｍ３８，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３３
トランジスタ Ｒ２１，Ｒ２２ 負荷抵抗 ＴＧ３１，ＴＧ３２ トランスファゲート
Claims (11)
- 【請求項１】 ＭＯＳ型の第１〜第４のトランジスタを
備えリファレンス電圧と入力信号との差電圧と対応しか
つ互いに相補のレベル関係にある所定のレベルの第１及
び第２の駆動用の信号を出力するプッシュプル回路と、
前記第１及び第２の駆動用の信号それぞれを対応して受
ける駆動用の第１及び第２のトランジスタを備え前記第
１及び第２の駆動用の信号を差動増幅して出力する差動
増幅回路とを有することを特徴とする入力バッファ回
路。 - 【請求項２】 差動増幅回路を、エミッタを共通接続し
ベースに第１及び第２の駆動用の信号それぞれを対応し
て受けるバイポーラ型の第１及び第２の駆動用のトラン
ジスタと、これら第１及び第２の駆動用のトランジスタ
のエミッタと電源電位点及び接地電位点のうちの一方と
の間に接続された定電流源と、前記第１及び第２の駆動
用のトランジスタと接続される負荷回路とを備えた回路
とし、プッシュプル回路を、前記第１及び第２の駆動用
のトランジスタが飽和しない範囲の所定のレベルの第１
及び第２の駆動用の信号を出力する回路とした請求項１
記載の入力バッファ回路。 - 【請求項３】 プッシュプル回路を、第１〜第４のトラ
ンジスタを同一導電型とし、前記第１のトランジスタの
ゲートに入力信号を受けソースに電源電位及び接地電位
のうちの一方を受け、前記第２のトランジスタのゲート
にリファレンス電圧を受けソースを前記第１のトランジ
スタのドレインと接続しドレインに前記電源電位及び接
地電位のうちの他方を受け、前記第３のトランジスタの
ゲートに前記リファレンス電圧を受けソースに前記電源
電位及び接地電位のうちの一方を受け、前記第４のトラ
ンジスタのゲートに前記入力信号を受けソースを前記第
３のトランジスタのドレインと接続しドレンインに前記
電源電位及び接地電位のうちの他方を受け、前記第１及
び第２のトランジスタのソース，ドレイン接続点から第
１の駆動用の信号を出力し、前記第３及び第４のトラン
ジスタのソース，ドレイン接続点から第２の駆動用の信
号を出力する回路とした請求項１記載の入力バッファ回
路。 - 【請求項４】 プッシュプル回路を、ゲートに入力信号
を受けソースに電源電位及び接地電位のうちの一方を受
ける一導電型の第１のトランジスタと、ゲート及びドレ
インを前記第１のトランジスタのゲート及びドレインと
対応接続しソースに前記電源電位及び接地電位のうちの
他方を受ける逆導電型の第２のトランジスタと、ゲート
にリファレンス電圧を受けソースに前記電源電位及び接
地電位のうちの一方を受ける一導電型の第３のトランジ
スタと、ゲート及びドレインを前記第３のトランジスタ
のソース及びドレインと対応接続しソースに前記電源電
位及び接地電位のうちの他方を受ける逆導電型の第４の
トランジスタとを備え、前記第１及び第２のトランジス
タのドレイン接続点から第１の駆動用の信号を出力し、
前記第３及び第４のトランジスタのドレイン接続点から
第２の駆動用の信号を出力する回路とした請求項１記載
の入力バッファ回路。 - 【請求項５】 プッシュプル回路の電源電位受電端及び
接地電位受電端のうちの一方に、電源電位及び接地電位
とは異なる所定の電位の内部基準電圧を供給するように
した請求項３または４記載の入力バッファ回路。 - 【請求項６】 差動増幅回路を、ソースを共通接続しゲ
ートに第１及び第２の駆動用の信号それぞれを対応して
受けるｎチャネルＭＯＳ型の第１及び第２の駆動用のト
ランジスタと、これら第１及び第２の駆動用のトランジ
スタのソースと電源電位点及び接地電位点のうちの一方
との間に接続された定電流源と、前記第１及び第２の駆
動用のトランジスタと接続する負荷回路とを備えた回路
とした請求項１記載の入力バッファ回路。 - 【請求項７】 差動増幅回路の出力信号を所定のレベル
に変換するレベル変換回路を設けた請求項１記載の入力
バッファ回路。 - 【請求項８】 差動増幅回路を、互いに相補のレベル関
係にある第１及び第２の差動増幅信号を出力する回路と
し、レベル変換回路を、ベースに前記第１及び第２の差
動増幅信号のうちの一方を受けコレクタに電源電位及び
接地電位のうちの一方を受けるバイポーラ型のトランジ
スタと、ソースを前記バイポーラ型のトランジスタのエ
ミッタと接続しゲートに前記電源電位及び接地電位のう
ちの他方を受ける一導電型ＭＯＳ型のトランジスタと、
ドレインを前記一導電型ＭＯＳ型のトランジスタのドレ
インと接続しゲートに前記第１及び第２の差動増幅信号
のうちの他方を受ける逆導電型ＭＯＳ型のトランジスタ
と、一端を前記逆導電型ＭＯＳ型のトランジスタのソー
スと接続し他端に前記電源電位及び接地電位のうちの他
方を受けて順方向電圧を発生するダイオード素子とを備
え、前記逆導電型ＭＯＳ型のトランジスタのドレインか
らレベル変換された信号を出力する回路とした請求項７
記載の入力バッファ回路。 - 【請求項９】 差動増幅回路及びレベル変換回路のうち
の少なくとも一方に、その出力信号を所定のタイミング
で保持し出力する信号保持手段を設けた請求項７記載の
入力バッファ回路。 - 【請求項１０】 差動増幅回路を、エミッタを共通接続
しベースに第１及び第２の駆動用の信号それぞれを対応
して受けるバイポーラ型の第１及び第２の駆動用のトラ
ンジスタ、ソース及びドレインをこれら第１及び第２の
駆動用のトランジスタのエミッタと電源電位点及び接地
電位点のうちの一方との間に接続しクロック信号の第１
のレベルに応答して導通し定電流を発生する定電流源の
ＭＯＳ型のトランジスタ、並びに前記第１及び第２の駆
動用のトランジスタと接続する負荷回路を備え、前記第
１及び第２の駆動用の信号を差動増幅して第１及び第２
の差動増幅信号として出力する差動増幅部と、ベースに
前記第１の差動増幅信号を受けコレクタに前記第２の差
動増幅信号を受けるバイポーラ型の第１の信号保持用の
トランジスタ、ベースに前記第２の差動増幅信号を受け
コレクタに前記第１の差動増幅信号を受けエミッタを前
記第１の信号保持用のトランジスタのエミッタと接続す
るバイポーラ型の第２の信号保持用のトランジスタ、並
びにソース及びドレインを前記第１及び第２の信号保持
用のトランジスタのエミッタと前記電源電位点及び接地
電位点のうちの一方との間に接続し前記クロック信号の
第２のレベルに応答して導通するスイッチング用のＭＯ
Ｓ型のトランジスタを備え、前記第１及び第２の差動増
幅信号を所定のタイミングで保持し出力する信号保持部
とを含んだ回路とした請求項９記載の入力バッファ回
路。 - 【請求項１１】 レベル変換回路を、入力端に差動増幅
回路の出力信号を受けクロック信号が第１のレベルのと
きに前記入力端に受けた信号を出力端に伝達する第１の
トランスファゲートと、所定のしきい値電圧をもち入力
端に前記第１のトランスファゲートの出力端の信号を受
ける第１のインバータと、この第１のインバータの出力
信号をレベル反転する第２のインバータと、この第２の
インバータの出力信号を入力端に受け前記クロック信号
が第２のレベルのときにこの入力端の信号を前記第１の
インバータの入力端に伝達する第２のトランスファゲー
トとを備え、前記第１のインバータの出力信号をレベル
変換された信号として出力する回路とした請求項９記載
の入力バッファ回路。
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