DE102005038001A1

DE102005038001A1 - Spannungspegelwandlerschaltkreis und Verfahren zur Pegelwandlung

Info

Publication number: DE102005038001A1
Application number: DE102005038001A
Authority: DE
Inventors: Nam-jong Yongin Kim; Young-Sun Min
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-08-09
Filing date: 2005-08-09
Publication date: 2006-07-13
Also published as: JP2006054886A; US7317335B2; US20070236272A1

Abstract

Die Erfindung betrifft einen Spannungspegelwandlerschaltkreis, einen Schaltkreis, ein Verfahren zur Pegelwandlung und ein Verfahren zur Erzeugung eines Wortleitungssignals. DOLLAR A Der erfindungsgemäße Spannungspegelwandlerschaltkreis umfasst eine erste Stufe (525), die ein Eingangssignal (IN) mit Spannungspegeln Vcc und Vss mit Vcc > Vss empfängt und komplementäre erste und zweite Zwischensignale (A, B) mit Spannungspegeln VI¶high¶ und VI¶low¶ mit VI¶high¶ > VI¶low¶ ausgibt, und eine zweite Stufe (575), welche die ersten und zweiten Zwischensignale (A, B) empfängt und komplementäre erste und zweite Ausgangssignale (OUT, OUTB) mit Spannungspegeln VO¶high¶ und VO¶low¶ ausgibt, mit VO¶high¶ > VO¶low¶, mit VI¶high¶ > VO¶high¶ > oder VI¶low¶ < VO¶low¶ und mit VO¶high¶ > Vcc und VO¶low¶ < Vss. DOLLAR A Verwendung beispielsweise bei Halbleiterspeichern.

Description

Die Erfindung betrifft einen Spannungspegelwandlerschaltkreis, einen Schaltkreis, ein Verfahren zur Pegelwandlung und ein Verfahren zur Erzeugung eines Wortleitungssignals.
1 zeigt ein Blockschaltbild einer Anordnung mit zwei Schaltkreisen 110 und 120, die mit unterschiedlichen Versorgungsspannungspegeln arbeiten. Der erste Schaltkreis 110 arbeitet zwischen Spannungspegeln Vcc und Vss und gibt ein Signal V_SIG aus, das ebenfalls Spannungspegel zwischen Vcc und Vss aufweist. Der zweite Schaltkreis 120, der das Signal V_SIG empfängt, arbeitet zwischen zwei unterschiedlichen Spannungspegeln VPP und VBB, wobei beispielsweise VPP > Vcc und VBB < Vss sein kann.
Wenn die Schaltkreise 110 und 120 wie in 1 gezeigt direkt miteinander verbunden sind, weisen einer oder beide Schaltkreise einen unerwünscht hohen Leckstrom aus, wenn sie aktiv sind. Dies wiederum erhöht die Leistungsaufnahme der Anordnung und eines Geräts oder Systems, beispielsweise eines Speichersystems, welches die Anordnung beinhaltet.
Um diesem Problem zu begegnen, werden häufig Pegelumwandler (Level Shifter) zwischen zwei Schaltkreise eingeschleift, die mit unterschiedlichen Versorgungsspannungspegeln arbeiten. Bei dem in 1 gezeigten Beispiel werden sowohl ein Aufwärtspegelwandler als auch ein Abwärtspegelwandler zwischen einem Ausgang des ersten Schaltkreises 110 und einem Eingang des zweiten Schaltkreises 120 benötigt.
2A zeigt einen herkömmlichen Aufwärtspegelwandler 200. Der Pegelwandler 200 empfängt ein Eingangssignal IN, welches zwei Spannungspegel Vcc und Vss aufweist, und gibt komplementäre erste und zweite Ausgangssignale OUT und OUTB aus, die Spannungspegel VPP und Vss aufweisen, wobei VPP > Vcc ist.
Der Pegelwandler 200 umfasst Pull-up-Transistoren 205 und 215, Pull-down-Transistoren 210 und 220 und einen Inverter 250. Die Transistoren 205, 210, 215 und 220 und der Inverter 250 sind wie in 2A gezeigt miteinander verbunden.
2B zeigt das Eingangssignal IN und das Ausgangssignal OUT des Aufwärtspegelwandlers 200. Ein Betrieb des Aufwärtspegelwandlers 200 wird unter Bezugnahme auf 2B beschrieben.
Wenn das Eingangssignal IN den niedrigen Spannungspegel Vss aufweist, wird der Pull-down-Transistor 210 abgeschaltet, während der Pull-down-Transistor 220 angeschaltet wird, wodurch das Ausgangssignal OUT auf einen Low-Pegel gezogen wird, der ungefähr Vss entspricht. Das auf den Low-Pegel übergehende Ausgangssignal OUT schaltet den Pull-up-Transistor 205 an, wodurch das invertierte Ausgangssignal OUTB auf einen High-Pegel gezogen wird, der ungefähr VPP entspricht. Zwischenzeitlich schaltet das auf einen High-Pegel übergehende invertierte Ausgangssignal OUTB den Pull-up-Transistor 215 ab, wodurch sichergestellt wird, dass das Ausgangssignal OUT auf einem Low-Pegel verbleibt.
Wenn das Eingangssignal IN hingegen einen hohen Spannungspegel Vcc aufweist, wird der Pull-down-Transistor 210 angeschaltet, wodurch das invertierte Ausgangssignal OUTB auf einen Low-Pegel gezogen wird, der ungefähr Vss beträgt, während der Pull-down-Transistor 220 abgeschaltet wird. Das auf einen Low-Pegel übergehende invertierte Ausgangssignal OUTB schaltet den Pull-up-Transistor 215 an, wodurch das Ausgangssignal OUT auf einen High-Pegel gezogen wird, der ungefähr VPP beträgt. Zwischenzeitlich schaltet das auf einen High-Pegel übergehende Ausgangssignal OUT den Pull-up-Transistor 205 ab, wodurch sichergestellt wird, dass das invertierte Ausgangssignal OUTB auf einem Low-Pegel bleibt.
3A zeigt einen herkömmlichen Abwärtspegelwandler 300. Der Pegelwandler 300 empfängt das Eingangssignal IN mit den beiden Spannungspegeln Vcc und Vss und gibt die komplementären ersten und zweiten Ausgangssignale OUT und OUTB mit den Spannungspegel Vcc und VBB mit Vss > VBB aus. 3B zeigt das Eingangssignal IN und das Ausgangssignal OUT des Abwärtspegelwandlers 300.
Die Verschaltung und der Betrieb des herkömmlichen Abwärtspegelwandlers 300 entsprechen denen des Aufwärtspegelwandlers 200 von 2A.
Die Pegelwandler 200 und 300 weisen jedoch einen unerwünscht hohen Leckstrom auf. Wenn in 2 beispielsweise das Eingangssignal IN den niedrigen Spannungspegel Vss aufweist, beträgt eine Gate-Source-Spannung Vgs des Pull-down-Transistors 210 null Volt. Selbst wenn die Spannung Vgs null Volt beträgt, kann ein geringer Leckstrom durch den Pull-down-Transistor 210 fließen.
Die US 6.385.099 offenbart einen Pegelwandler, der in einem Ruhebetriebszustand einen reduzierten Leckstrom aufweist. 4 zeigt den Pegelwandler 300 von 3A in einer Ausführungsform 400 gemäß der US 6.385.099 . Der Pegelwandler 400 gleicht dem Pegelwandler 200 mit dem Unterschied, dass eine Source-Elektrode des Pull-down-Transistors 210 von 2 mit Vss verbunden ist, während eine Source-Elektrode des Pull-down-Transistors 410 von 4 mit einem Ausgang eines Inverters 450 verbunden ist. In einem Ruhezustand, während dem das Eingangssignal IN den niedrigen Spannungspegel Vss aufweist, wird die Source-Elektrode des Pull-down-Transistors 410 auf eine höhere Spannung gezogen, beispielsweise auf VPP. Folglich wird eine Gate-Source-Spannung Vgs des Pull-down-Transistors 410 im Wesentlichen negativ, wodurch der Leckstrom durch den Transistor im Ruhezustand im Vergleich zu dem Pull-down-Transistor 210 von 2 wesentlich reduziert wird.
Der Pegelwandler 400 weist jedoch in aktivem Zustand immer noch einen unerwünscht hohen Leckstrom auf.
Der Erfindung liegt die Aufgabe zugrunde, einen Spannungspegelwandlerschaltkreis, einen Schaltkreis, ein Verfahren zur Pegelwandlung und ein Verfahren zur Erzeugung eines Wortleitungssignals zur Verfügung zu stellen, die sowohl im Ruhezustand als auch im aktiven Zustand einen niedrigen Leckstrom aufweisen bzw. bewirken und die eine Pegelwandlung sowohl eines High-Pegels als auch eines Low-Pegels ermöglichen.
Die Erfindung löst diese Aufgabe durch einen Spannungspegelwandlerschaltkreis nach Anspruch 1, 8 oder 17, einen Schaltkreis nach Anspruch 22, ein Verfahren zur Pegelwandlung nach Anspruch 34 sowie ein Verfahren zur Erzeugung eines Wortleitungssignals nach Anspruch 35.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung und die zu deren besserem Verständnis oben erläuterten herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Hierbei zeigen:
1 ein Schaltbild einer herkömmlichen Anordnung mit zwei Schaltkreisen, die mit unterschiedlichen Versorgungsspannungspegeln arbeiten,
2A ein Schaltbild eines herkömmlichen Hochpegelwandlers,
2B ein Diagramm von Eingangs- und Ausgangssignalverläufen des Pegelwandlers von 2A,
3A ein Schaltbild eines herkömmlichen Abwärtspegelwandlers,
3B ein Diagramm von Eingangs- und Ausgangssignalverläufen des Pegelwandlers von 3A,
4 ein Schaltbild eines weiteren herkömmlichen Aufwärtspegelwandlers,
5A ein Schaltbild einer ersten erfindungsgemäßen Ausführungsform eines zweistufigen Pegelwandlers mit niedrigem Leckstrom,
5B ein Diagramm von Eingangs- und Ausgangssignalverläufen des Pegelwandlers von 5A,
6A ein Schaltbild einer zweiten erfindungsgemäßen Ausführungsform eines zweistufigen Pegelwandlers mit niedrigem Leckstrom,
6B ein Diagramm von Eingangs- und Ausgangssignalverläufen des Pegelwandlers von 6A,
7 ein Schaltbild einer ersten erfindungsgemäßen Ausführungsform eines einstufigen Pegelwandlers mit niedrigem Leckstrom,
8 ein Schaltbild einer zweiten erfindungsgemäßen Ausführungsform eines einstufigen Pegelwandlers mit niedrigem Leckstrom,
9 ein Schaltbild einer dritten erfindungsgemäßen Ausführungsform eines zweistufigen Pegelwandlers mit niedrigem Leckstrom,
10 ein Schaltbild einer vierten erfindungsgemäßen Ausführungsform eines zweistufigen Pegelwandlers mit niedrigem Leckstrom,
11 ein Schaltbild einer fünften erfindungsgemäßen Ausführungsform eines zweistufigen Pegelwandlers mit niedrigem Leckstrom,
12 ein Schaltbild einer sechsten erfindungsgemäßen Ausführungsform einer zweistufigen Pegelwandlers mit niedrigem Leckstrom,
13 ein Schaltbild einer herkömmlichen Schaltungsanordnung mit einem Pegelwandler und einem nachgeschalteten Schaltkreis,
14 ein Schaltbild einer ersten erfindungsgemäßen Ausführungsform einer Schaltungsanordnung mit einem Pegelwandler mit niedrigem Leckstrom und einem nachgeschalteten Schaltkreis,
15 ein Schaltbild einer zweiten erfindungsgemäßen Ausführungsform einer Schaltungsanordnung mit einem Pegelwandler mit niedrigem Leckstrom und einem nachgeschalteten Schaltkreis,
16 ein Schaltbild einer dritten erfindungsgemäßen Ausführungsform einer Schaltungsanordnung mit einem Pegelwandler mit niedrigem Leckstrom und einem nachgeschalteten Schaltkreis und
17 ein Schaltbild einer vierten erfindungsgemäßen Ausführungsform einer Schaltungsanordnung mit einem Pegelwandler mit niedrigem Leckstrom und einem nachgeschalteten Schaltkreis.
Der in der vorliegenden Anmeldung verwendete Begriff „verbunden mit" bedeutet nicht notwendigerweise, dass eine direkte Verbindung zwischen Elementen besteht. Wenn ein Element A beispielsweise als verbunden mit einem Element B bezeichnet wird, bedeutet dies, dass die Elemente A und B derart elektrisch miteinander verbunden sind, dass eine elektrische und/oder logische Eigenschaft eines zwischen den Elementen übertragenen Signals im Wesentlichen unverändert bleibt.
5A zeigt ein Schaltbild einer ersten erfindungsgemäßen Ausführungsform eines zweistufigen Pegelwandlers 500. Der Pegelwandler 500 empfängt ein Eingangssignal IN mit zwei Spannungspegeln Vcc und Vss und gibt komplementäre erste und zweite Ausgangssignale OUT und OUTB mit Spannungspegeln VPP (VO_high) und VBB2 (VO_low) mit VPP > Vcc, Vcc > Vss und Vss > VBB2 aus.
Der Pegelwandler 500 umfasst eine erste Stufe 525 und eine zweite Stufe 575.
Die erste Stufe 525 umfasst PMOS-Pull-up-Transistoren 505 und 515, NMOS-Pull-down-Transistoren 510 und 520 und einen Inverter 550. Verbindungen zwischen den Transistoren 505, 510, 515 und 520 und dem Inverter 550 sind in 5A gezeigt. Die erste Stufe 525 empfängt das Eingangssignal IN mit den beiden Spannungspegel Vcc und Vss und gibt komplementäre erste und zweite Zwischensignale A und B mit Spannungspegeln Vcc (VI_high) und VBB1 (VI_low) mit Vss > VBB1 aus.
Die zweite Stufe 575 umfasst PMOS-Pull-up-Transistoren 555 und 565 und NMOS-Pull-down-Transistoren 560 und 570. Die Verbindungen zwischen den Transistoren 555, 560, 565 und 570 sind in 5A gezeigt. Die zweite Stufe 575 empfängt die Zwischensignale A und B, die jeweils die beiden Spannungspegel Vcc und VBB1 aufweisen, und gibt die komplementären ersten und zweiten Ausgangssignale OUT und OUTB aus, welche die Spannungspegel VPP (VO_high) und VBB2 (VO_low) aufweisen, wobei VBB2 > VBB1 ist.
In anderen Worten ergibt sich folgende Beziehung zwischen den Spannungen in dem zweistufigen Pegelwandler 500: VPP (VOhigh) > Vcc (VIhigh)> Vss > VBB2 (VOlow) > VBB1 (VIlow).
5B zeigt die Eingangs-, Zwischen- und Ausgangssignale IN, A, B, OUT und OUTB von 5A. Ein Betrieb des Aufwärtspegelwandlers 500 wird unter Bezugnahme auf 5B beschrieben.
Wenn das Eingangssignal IN den hohen Spannungspegel Vcc aufweist, wird der Pull-up-Transistor 505 abgeschaltet, während der Pull-up-Transistor 515 angeschaltet wird, wodurch das Zwischensignal A auf einen High-Pegel von ca. Vcc gezogen wird. Das auf einen High-Pegel übergehende Zwischensignal A wiederum schaltet den Pull-down-Transistor 510 an, wodurch das invertierte Zwischensignal B auf einen Low-Pegel von ca. VBB1 gezogen wird. Zwischenzeitlich schaltet das invertierte, auf einen Low-Pegel übergehende Signal B den Pull-down-Transistor 520 ab, wodurch sichergestellt wird, dass das Zwischensignal A auf einem High-Pegel verbleibt.
Andererseits wird der Pull-up-Transistor 515 abgeschaltet, wenn das Eingangssignal IN den niedrigen Spannungspegel Vss aufweist, während der Pull-up-Transistor 505 angeschaltet wird, wodurch das invertierte Zwischensignal B auf einen High-Pegel von ca. VCC gezogen wird. Das auf einen High-Pegel übergehende invertierte Zwischensignal B schaltet den Pull-down-Transistor 520 an, wodurch das Zwischensignal A auf einen Low-Pegel von ca. VBB1 gezogen wird. Zwischenzeitlich schaltet das auf einen Low-Pegel übergehende Zwischensignal A den Pull-down-Transistor 510 ab, wodurch sichergestellt wird, dass das invertierte Zwischensignal B auf einem High-Pegel verbleibt.
Wenn das Zwischensignal A den hohen Spannungspegel Vcc und das invertierte Zwischensignal B den niedrigen Spannungspegel VBB1 aufweist, wird der Pull-down-Transistor 560 abgeschaltet, während der Pull-down-Transistor 570 angeschaltet wird, wodurch das invertierte Ausgangssignal OUTB auf einen Low-Pegel von ca. VBB2 gezogen wird. Das auf einen Low-Pegel übergehende invertierte Ausgangssignal OUTB schaltet den Pull-up-Transistor 555 an, wodurch das Ausgangssignal OUT auf einen High-Pegel von ca. VPP gezogen wird. Währenddessen schaltet das auf einen High-Pegel übergehende Ausgangssignal OUT den Pull-up-Transistor 565 ab, wodurch sichergestellt wird, dass das invertierte Ausgangssignal OUTB auf einem Low-Pegel verbleibt.
Wenn andererseits das Zwischensignal A den niedrigen Spannungspegel VBB1 und das invertierte Zwischensignal B den hohen Spannungspegel Vcc aufweist, wird der Pull-down-Transistor 570 abgeschaltet, während der Pull-down-Transistor 560 angeschaltet wird, wodurch das Ausgangssignal OUT auf einen niedrigen Pegel von ca. VBB2 gezogen wird. Das auf einen Low-Pegel übergehende Ausgangssignal OUT schaltet den Pull-up-Transistor 565 an, wodurch das invertierte Ausgangssignal OUTB auf einen High-Pegel von ca. VPP gezogen wird. Zwischenzeitlich schaltet das auf einen High-Pegel übergehende invertierte Ausgangssignal OUTB den Pull-up-Transistor 555 ab, wodurch sichergestellt wird, dass das Ausgangssignal OUT auf einem Low-Pegel verbleibt.
Bevorzugt ist VBB1 negativer als VBB2, d.h. VBB1 < VBB2. Wenn A einen Low-Pegel von VBB1 aufweist, ist folglich eine Gate-Source-Spannung Vgs des Pull-down-Transistors 570 negativ (Vgs < 0), wodurch ein durch ihn fließender Leckstrom verglichen mit einem Fall, bei dem Vgs gleich null ist, wesentlich reduziert wird. Wenn B einen Low-Pegel von VBB1 aufweist, ist die Spannung Vgs des Pull-down-Transistors 560 negativ, wodurch ein durch ihn fließender Leckstrom im Vergleich zu einem Fall, bei dem Vgs gleich null ist, wesentlich reduziert wird.
6A zeigt eine zweite Ausführungsform eines zweistufigen Pegelwandlers 600. Der Pegelwandler 600 empfängt das Eingangssignal IN mit den beiden Spannungspegeln Vcc und Vss und gibt die komplementären ersten und zweiten Ausgangssignale OUT und OUTB mit Spannungspegeln VPP2 (VO_high) und VBB (VO_low) aus, wobei VPP2 > Vcc, Vcc > Vss und Vss > VBB ist.
Der Pegelwandler 600 umfasst eine erste Stufe 625 und eine zweite Stufe 675.
Die erste Stufte 625 umfasst PMOS-Pull-up-Transistoren 605 und 615, NMOS-Pull-down-Transistoren 610 und 620 und einen Inverter 650. Verbindungen zwischen den Transistoren 605, 610, 615 und 620 und dem Inverter 650 sind in 6A gezeigt. Die erste Stufe 625 empfängt das Eingangssignal IN mit den beiden Spannungspegeln Vcc und Vss und gibt die komplementären ersten und zweiten Zwischensignale A und B mit den Spannungspegeln VPP1 (VI_high) und Vss (VI_low) aus, wobei VPP1 > Vcc ist.
Die zweite Stufe 675 umfasst PMOS-Pull-up-Transistoren 655 und 665 und NMOS-Pull-down-Transistoren 660 und 670. Verbindungen zwischen den Transistoren 655, 660, 665 und 670 sind in 6A gezeigt. Die zweite Stufe 675 empfängt die Zwischensignale A und B, die jeweils die beiden Spannungspegel VPP1 und Vss aufweisen, und gibt die komplementären ersten und zweiten Ausgangssignale OUT und OUTB mit den Spannungspegeln VPP2 (VO_high) und VBB (VO_low) aus, wobei VPP1 > VPP2 ist.
In anderen Worten ergibt sich folgende Beziehung zwischen den Spannungen des zweistufigen Pegelwandlers 600: VPP2 (VO_high) > VPP1 (VI_high) > Vcc > Vss (VI_low) > VBB (VO_low).
6B zeigt die Eingangs-, Zwischen- und Ausgangssignale IN, A, B, OUT und OUTB von 6A. Ein Betrieb des Aufwärtspegelwandlers 600 wird unter Bezugnahme auf 6B beschrieben.
Wenn das Eingangssignal IN den niedrigen Spannungspegel Vss aufweist, wird der Pull-down-Transistor 610 abgeschaltet, während der Pull-down-Transistor 620 angeschaltet wird, wodurch das Zwischensignal C auf einen Low-Pegel von ca. Vss gezogen wird. Das auf einen Low-Pegel übergehende Zwischensignal C schaltet den Pull-up-Transistor 605 an, wodurch das invertierte Zwischensignal D auf einen High-Pegel von ca. VPP1 gezogen wird. Zwischenzeitlich schaltet das invertierte auf einen High-Pegel übergehende Zwischensignal D den Pull-up-Transistor 615 aus, wodurch sichergestellt wird, dass das Zwischensignal C auf einem Low-Pegel verbleibt.
Wenn andererseits das Eingangssignal IN den hohen Spannungspegel Vcc aufweist, wird der Pull-down-Transistor 620 abgeschaltet, während der Pull-down-Transistor 610 angeschaltet wird, wodurch das invertierte Zwischensignal D auf einen Low-Pegel von ca. Vss gezogen wird. Das auf einen Low-Pegel übergehende invertierte Zwischensignal D schaltet den Pull-up-Transistor 615 an, wodurch das Zwischensignal C auf einen High-Pegel von ca. VPP1 gezogen wird. Zwischenzeitlich schaltet das auf einen High-Pegel übergehende Zwischensignal C den Pull-up-Transistor 605 ab, wodurch sichergestellt wird, dass das invertierte Zwischensignal D auf einem Low-Pegel verbleibt.
Wenn das Zwischensignal C den niedrigen Spannungspegel Vss und das invertierte Zwischensignal D den hohen Spannungspegel VPP1 aufweisen, wird der Pull-up-Transistor 655 abgeschaltet, während der Pull-up-Transistor 665 angeschaltet wird, wodurch das invertierte Ausgangssignal OUTB auf einen High-Pegel von ca. VPP2 gezogen wird. Das auf einen High-Pegel übergehende invertierte Ausgangssignal OUTB schaltet den Pull-down-Transistor 660 an, wodurch das Ausgangssignal OUT auf einen Low-Pegel von ca. VBB gezogen wird. Zwischenzeitlich schaltet das auf einen Low-Pegel übergehende Ausgangssignal OUT den Pull-down-Transistor 670 ab, wodurch sichergestellt wird, dass das invertierte Ausgangssignal OUTB auf einem High-Pegel verbleibt.
Wenn andererseits das Zwischensignal C den hohen Spannungspegel VPP1 und das invertierte Zwischensignal D den niedrigen Spannungspegel Vss aufweisen, wird der Pull-up-Transistor 665 abgeschaltet, während der Pull-down-Transistor 655 angeschaltet wird, wodurch das Ausgangssignal OUT auf einen High-Pegel von ca. VPP2 gezogen wird. Das auf einen High-Pegel übergehende Ausgangssignal OUT schaltet den Pull-down-Transistor 670 an, wodurch das invertierte Ausgangssignal OUTB auf einen Low-Pegel von ca. VBB gezogen wird. Zwischenzeitlich schaltet das auf einen Low-Pegel übergehende invertierte Ausgangssignal OUTB den Pull-down-Transistor 660 ab, wodurch sichergestellt wird, dass das Ausgangssignal OUT auf einem High-Pegel verbleibt.
Bevorzugt ist die Spannung VPP1 positiver als die Spannung VBB2, d.h. VPP1 > VPP2. Wenn das Zwischensignal C einen High-Pegel von VPP1 aufweist, ist folglich eine Gate-Source-Spannung Vgs des Pull-up-Transistors 665 positiv (Vgs > 0), wodurch ein durch ihn fließender Leckstrom im Vergleich zu einem Fall, bei dem Vgs gleich null ist, wesentlich reduziert wird. Wenn das invertierte Zwischensignal D einen High-Pegel von VPP1 aufweist, ist die Spannung Vgs des Pull-up-Transistors 655 positiv (Vgs > 0), wodurch ein durch ihn fließender Leckstrom verglichen mit einem Fall, bei dem Vgs gleich null ist, wesentlich reduziert wird.
7 zeigt eine erste Ausführungsform eines einstufigen Abwärtspegelwandlers 700. Der Pegelwandler 700 empfängt das Eingangssignal IN mit den beiden Spannungspegeln Vcc und Vss und gibt die komplementären ersten und zweiten Ausgangssignale OUT und OUTB mit den Spannungspegeln Vcc und VBB mit VBB < Vss aus.
Der Spannungswandler 700 umfasst PMOS-Pull-up-Transistoren 705 und 715, NMOS-Pull-down-Transistoren 710 und 720 und einen Inverter 750.
Bevorzugt wird eine Sourceelektrode des Pull-up-Transistors 715 des Pegelwandlers 700 mit dem Eingangssignal IN beaufschlagt. In einem Ruhemodus, während dem das Eingangssignal IN den niedrigen Spannungspegel Vss aufweist, wird folglich die Sourceelektrode des Pull-up-Transistors 715 mit einer verglichen mit dem Pegelwandler 300 von 3 niedrigeren Spannung beaufschlagt, beispielsweise Vss, bei dem eine Sourceelektrode des Pull-up-Transistors 315 mit der Spannung Vcc beaufschlagt wird. Eine Gate-Source-Spannung Vgs des Pull-up-Transistors 715 ist folglich im Wesentlichen positiv, wodurch ein durch ihn fließender Leckstrom im Ruhezustand verglichen mit dem Pull-up-Transistor 315 von 3 wesentlich reduziert wird.
8 zeigt eine zweite Ausführungsform eines einstufigen Abwärtspegelwandlers 800. Der Pegelwandler 800 empfängt das Eingangssignal IN mit den beiden Spannungspegeln Vcc und Vss und gibt die komplementären ersten und zweiten Ausgangssignale OUT und OUTB mit den Spannungspegeln Vcc und VBB mit VBB < Vss aus.
Der Spannungswandler 800 umfasst PMOS-Pull-up-Transistoren 805 und 815, NMOS-Pull-down-Transistoren 810 und 820 und einen Inverter 850.
Bevorzugt wird eine Sourceelektrode des Pull-up-Transistors 815 des Pegelwandlers 800 mit dem Eingangssignal IN beaufschlagt. In dem Ruhezustand, während dem das Eingangssignal IN den niedrigen Spannungspegel Vss aufweist, wird folglich die Sourceelektrode des Pull-up-Transistors 815 verglichen mit dem Pegelwandler 300 von 3 mit einer niedrigeren Spannung, beispielsweise Vss, beaufschlagt, bei dem die Sourceelektrode des Pull-up-Transistors 315 mit VCC beaufschlagt wird. Eine Gate-Source-Spannung Vgs des Pull-up-Transistors 815 ist folglich im Wesentlichen positiv, wodurch ein durch ihn fließender Leck- Leckstrom im Ruhezustand verglichen mit dem Pull-up-Transistor 315 von 3 wesentlich reduziert wird.
Bevorzugt wird eine Sourceelektrode des Pull-up-Transistors 805 des Pegelwandlers 800 mit einem Ausgangssignal des Inverters 850 beaufschlagt. In dem aktiven Zustand, während dem das Eingangssignal IN den hohen Spannungspegel VCC aufweist, wird folglich die Sourceelektrode des Pull-up-Transistors 805 mit einer im Vergleich zu dem Pegelwandler 300 von 3 niedrigeren Spannung, beispielsweise VBB, beaufschlagt, bei dem eine Sourceelektrode des Pull-up-Transistors 315 mit der Spannung VCC beaufschlagt wird. Folglich ist eine Gate-Source-Spannung Vgs des Pull-up-Transistors 805 im Wesentlichen positiv, wodurch ein durch ihn fließender Leckstrom im aktiven Zustand verglichen mit dem Pull-up-Transistor 315 von 3 wesentlich reduziert wird.
9 zeigt eine dritte Ausführungsform eines zweistufigen Pegelwandlers 900. Der Pegelwandler 900 empfängt das Eingangssignal IN mit den beiden Spannungspegeln Vcc und Vss und gibt die komplementären ersten und zweiten Ausgangssignale OUT und OUTB mit den Spannungspegeln VPP (VO_high) und VBB (VO_low) aus, wobei VPP > Vcc, Vcc > Vss und Vss > VBB ist.
Der Pegelwandler 900 umfasst eine erste Stufe 925 und eine zweite Stufe 975.
Die erste Stufe 925 umfasst PMOS-Pull-up-Transistoren 905 und 915, NMOS-Pull-down-Transistoren 910 und 920 und einen Inverter 950. Verbindungen zwischen den Transistoren 905, 910, 915 und 920 und dem Inverters 950 sind in 9 gezeigt. Die erste Stufe 925 empfängt das Eingangssignal IN mit den beiden Spannungspegeln Vcc und Vss und gibt die komplementären ersten und zweiten Zwischensignale A und B mit den Spannungspegeln Vcc (VI_high) und VBB (VI_low) aus.
Die zweite Stufe 975 umfasst PMOS-Pull-up-Transistoren 955 und 965 und NMOS-Pull-down-Transistoren 960 und 970. Verbindungen zwischen den Transistor 955, 960, 965 und 970 sind in 9 gezeigt. Die zweite Stufe 975 empfängt die Zwischensignale A und B, die jeweils die beiden Spannungspegel Vcc und VBB aufweisen, und gibt die komplementären ersten und zweiten Ausgangssignale OUT und OUTB mit den Spannungspegeln VPP (VO_high) und VBB (VO_low) aus.
In anderen Worten ergibt sich folgende Beziehung zwischen den Spannungen in dem zweistufigen Pegelwandler 900: VPP (VO_high) > Vcc > Vss > VBB (VO_low).
Die dritte Ausführungsform des zweistufigen Pegelwandlers 900 gleicht dem zweitstufigen Pegelwandler 500, wobei Unterschiede nachfolgend beschrieben werden.
Erstens gibt es anstatt der Spannungen VBB1 und VBB2 nur eine einzige untere Versorgungsspannung VBB. Folglich wird eine Sourceelektrode des Pull-down-Transistors 960 mit der Spannung VBB beaufschlagt, im Gegensatz zu dem Pull-down-Transistor 560 von 5A, der mit der Spannung VBB2 beaufschlagt wird.
Zweitens wird die Sourceelektrode des Pull-up-Transistors 515 von 5A mit der Spannung VCC beaufschlagt, wohingegen die Sourceelektrode des Pull-up-Transistors 915 von 9 mit dem Eingangssignal IN beaufschlagt wird. In dem Ruhezustand, während dem das Eingangssignal IN den niedrigen Spannungspegel Vss aufweist, wird folglich die Sourceelektrode des Pull-up-Transistors 915 mit der niedrigeren Spannung Vss beaufschlagt. Folglich ist eine Gate-Source-Spannung Vgs des Pull-up-Transistors 915 im Wesentlichen positiv, wodurch ein durch ihn fließender Leckstrom im Ruhezustand wesentlich reduziert wird.
Drittens wird die Sourceelektrode des Pull-down-Transistors 570 von 5A mit der Spannung VBB2 beaufschlagt, wohingegen die Sourceelektrode des Pull-down-Transistors 970 von 9 mit dem invertierten Zwischensignal B beaufschlagt wird. In dem Ruhezustand, während dem das Eingangssignal IN den niedrigeren Spannungspegel Vss aufweist, wird die Sourceelektrode des Pull-down-Transistors 970 folglich mit einer höheren Spannung, beispielsweise Vcc, beaufschlagt. Folglich ist eine Gate-Source-Spannung Vgs des Pull-down-Transistors 970 im Wesentlichen negativ, wodurch ein wesentlich niedrigerer durch ihn fließender Leckstrom im Ruhezustand bewirkt wird.
10 zeigt eine vierte Ausführungsform eines zweistufigen Pegelwandlers 1000. Der Pegelwandler 1000 empfängt das Eingangssignal IN mit den beiden Spannungspegeln Vcc und Vss und gibt die komplementären ersten und zweiten Ausgangssignale OUT und OUTB mit den Spannungspegeln VPP (VO_high) und VBB (VO_low) aus, wobei VPP > Vcc, Vcc > Vss und Vss > VBB ist.
Die vierte Ausführungsform des zweistufigen Pegelwandlers 1000 gleicht dem zweistufigen Pegelwandler 900, wobei Unterschiede nachfolgend beschrieben werden.
Erstens wird die Sourceelektrode des Pull-up-Transistors 905 von 9 mit der Spannung Vcc beaufschlagt, wohingegen eine Sourceelektrode eines PMOS-Pull-up-Transistors 1005 in 10 mit einem Ausgangssignal des Inverters 1050 beaufschlagt wird. In einem aktiven Zustand, während dem das Eingangssignal IN den hohen Spannungspegel Vcc aufweist, wird folglich eine Sourceelektrode des Pull-up-Transistors 1005 mit einer niedrigeren Spannung beaufschlagt, beispielsweise Vss.
Folglich ist eine Gate-Source-Spannung Vgs des Pull-up-Transistors 1005 im Wesentlichen positiv, wodurch ein wesentlich niedrigerer durch ihn fließender Leckstrom im aktiven Zustand bewirkt wird.
Zweitens wird die Sourceelektrode des Pull-down-Transistors 960 von 9 mit der Spannung VBB beaufschlagt, wohingegen eine Sourceelektrode eines NMOS-Pull-down-Transistors 1060 von 10 mit dem Zwischensignal A beaufschlagt wird. In dem aktiven Zustand, während dem das Eingangssignal IN den hohen Spannungspegel Vcc aufweist, wird folglich die Sourceelektrode des Pull-down-Transistors 1060 mit einer höheren Spannung beaufschlagt, beispielsweise Vcc. Eine Gate-Source-Spannung Vgs des Pull-down-Transistors 1060 ist folglich im Wesentlichen negativ, wodurch ein wesentlich niedrigerer durch ihn fließender Leckstrom im aktiven Zustand bewirkt wird.
11 zeigt eine fünfte Ausführungsform eines zweistufigen Pegelwandlers 1100. Der Pegelwandler 1100 empfängt das Eingangssignal IN mit den beiden Spannungspegeln Vcc und Vss und gibt die komplementären ersten und zweiten Ausgangssignale OUT und OUTB mit den Spannungspegeln VPP (VO_high) und VBB (VO_low) aus, wobei VPP > Vcc, Vcc > Vss und Vss > VBB ist.
Der Pegelwandler 1100 umfasst eine erste Stufe 1125 und eine zweite Stufe 1175.
Die erste Stufe 1125 umfasst PMOS-Pull-up-Transistoren 1105 und 1115, NMOS-Pull-down-Transistoren 1110 und 1120 und einen Inverter 1150. Verbindungen zwischen den Transistoren 1105, 1110, 1115 und 1120 und dem Inverter 1150 sind in 11 gezeigt. Die erste Stufe 1125 empfängt das Eingangssignal IN mit den beiden Spannungspegeln Vcc und Vss und gibt die komplementären ersten und zweiten Zwi schensignale A und B mit den Spannungspegeln VPP (VI_high) und VBB (VI_low) aus.
Die zweite Stufe 1175 umfasst PMOS-Pull-up-Transistoren 1155 und 1165 und NMOS-Pull-down-Transistoren 1160 und 1170. Verbindungen zwischen den Transistoren 1155, 1160, 1165 und 1170 sind in 11 gezeigt. Die zweite Stufe 1175 empfängt die Zwischensignale A und B, die jeweils die beiden Spannungspegel VPP und VBB aufweisen, und gibt die komplementären ersten und zweiten Ausgangssignale OUT und OUTB mit den Spannungspegeln VPP (VO_high) und VBB (VO_low) aus.
In anderen Worten ergibt sich folgende Beziehung zwischen den Spannungen in dem zweistufigen Pegelwandler 1100: VPP (VO_high) > Vcc > Vss > VBB (VO_low).
Die fünfte Ausführungsform des zweistufigen Pegelwandlers 1100 gleicht dem zweistufigen Pegelwandler 600, wobei Unterschiede nachfolgend beschrieben werden.
Erstens gibt es anstatt der Spannungen VPP1 und VPP2 nur eine einzige obere Versorgungsspannung VPP. Folglich wird beispielsweise die Sourceelektrode des Pull-up-Transistors 1155 mit VPP beaufschlagt, wohingegen die Sourceelektrode des Pull-up-Transistors 655 von 6A mit VPP2 beaufschlagt wird.
Zweitens wird die Sourceelektrode des Pull-down-Transistors 610 von 6 mit Vss beaufschlagt, wohingegen die Sourceelektrode des Pull-down-Transistors 1110 von 11 mit einem Ausgangssignal des Inverters 1150 beaufschlagt wird. Im Ruhezustand, während dem das Ausgangssignal IN den niedrigen Spannungspegel Vss aufweist, wird folglich die Sourceelektrode des Pull-down-Transistors 1110 mit der höheren Spannung beaufschlagt, beispielsweise VPP. Eine Gate-Source- Spannung Vgs des Pull-down-Transistors 1110 ist folglich im Wesentlichen negativ, wodurch ein durch ihn fließender Leckstrom im Ruhezustand wesentlich reduziert wird.
Drittens wird die Sourceelektrode des Pull-up-Transistors 665 von 6A mit der Spannung VPP2 beaufschlagt, wohingegen die Sourceelektrode des Pull-up-Transistors 1165 von 11 mit dem invertierten Zwischensignal D beaufschlagt wird. Im aktiven Zustand, während dem das Eingangssignal IN den hohen Spannungspegel Vcc aufweist, wird folglich die Sourceelektrode des Pull-up-Transistors 1165 mit einer niedrigeren Spannung beaufschlagt, beispielsweise VBB. Eine Gate-Source-Spannung Vgs des Pull-up-Transistors 1105 ist folglich im Wesentlichen positiv, wodurch ein wesentlich niedrigerer durch ihn fließender Leckstrom im aktiven Zustand bewirkt wird.
12 zeigt eine sechste Ausführungsform eines zweistufigen Pegelwandlers 1200. Der Pegelwandler 1200 empfängt das Eingangssignal IN mit den beiden Spannungspegeln Vcc und Vss und gibt die komplementären ersten und zweiten Ausgangssignale OUT und OUTB mit den Spannungspegeln VPP (VO_high) und VBB (VO_low) aus, wobei VPP > Vcc, Vcc > Vss und Vss > VBB ist.
Die sechste Ausführungsform des zweistufigen Pegelwandlers 1200 gleicht dem zweistufigen Pegelwandler 1100, wobei Unterschiede nachfolgend beschrieben werden.
Erstens wird die Sourceelektrode des Pull-down-Transistors 1120 von 11 mit der Spannung VBB beaufschlagt; wohingegen eine Sourceelektrode eines NMOS-Pull-down-Transistors 1220 von 12 mit dem Eingangssignal IN beaufschlagt wird. In dem aktiven Zustand, während dem das Eingangssignal IN den hohen Spannungspegel Vcc aufweist, wird folglich die Sourceelektrode des Pull-down-Transistors 1220 mit einer höheren Spannung beaufschlagt, beispielsweise Vcc. Eine Gate-Source-Spannung Vgs des Pull-down-Transistors 1220 ist folglich im Wesentlichen negativ, wodurch ein wesentlich niedrigerer durch ihn fließender Leckstrom im aktiven Zustand bewirkt wird.
Zweitens wird die Sourceelektrode des Pull-up-Transistors 1155 von 11 mit der Spannung VPP beaufschlagt, wohingegen eine Sourceelektrode eines PMOS-Pull-up-Transistors 1255 von 12 mit dem Zwischensignal C beaufschlagt wird. In dem passiven Zustand, während dem das Eingangssignal IN den niedrigen Spannungspegel Vss aufweist, wird folglich die Sourceelektrode des Pull-up-Transistors 1255 mit einer niedrigeren Spannung beaufschlagt, beispielsweise Vss. Eine Gate-Source-Spannung Vgs des Pull-up-Transistors 1255 ist folglich im Wesentlichen positiv, wodurch ein wesentlich niedrigerer durch ihn fließender Leckstrom in dem passiven Zustand bewirkt wird.
13 zeigt eine herkömmliche Schaltungsanordnung mit einem Pegelwandler 1325 und einem nachgeschalteten Schaltkreis 1375. Bei dem in 13 gezeigten Beispiel arbeiten der Pegelwandler 1325 und der nachgeschaltete Schaltkreis 1375 beide mit einem oberen Spannungspegel VPP und einem unteren Spannungspegel Vss.
14 zeigt eine erste Ausführungsform einer Schaltungsanordnung mit einem Pegelwandler 1425 mit niedrigem Leckstrom und einem nachgeschalteten Schaltkreis 1475, beispielsweise einem Isolationsschaltkreis.
Der Pegelwandler 1425 arbeitet mit dem oberen Spannungspegel VPP1, der größer ist als der obere Spannungspegel VPP2 des nachgeschalteten Schaltkreises 1475. Im aktiven Zustand, während dem das Eingangssignal IN den hohen Spannungspegel VCC aufweist, werden Gateelektroden von Transistoren 1485 und 1490 jeweils mit einer höheren Spannung beaufschlagt, beispielsweise VPP1.
Dies bewirkt zwei positive Effekte. Erstens ist eine Gate-Source-Spannung Vgs des PMOS-Transistors 1485 in dem aktiven Zustand im Wesentlichen positiv, wodurch ein wesentlich niedrigerer durch ihn fließender Leckstrom bewirkt wird. Zweitens bewirkt die höhere Gatespannung des NMOS-Transistors 1490 im aktiven Zustand, dass dieser schneller angeschaltet wird, wodurch die Schaltkreisgeschwindigkeit erhöht wird.
15 zeigt eine zweite Ausführungsform einer Schaltungsanordnung mit einem Pegelwandler 1525 mit niedrigem Leckstrom und einem nachgeschalteten Schaltkreis 1575, beispielsweise einem Isolationsschaltkreis.
Der Pegelwandler 1525 arbeitet mit dem unteren Spannungspegel VBB1, der niedriger ist als der untere Spannungspegel VBB2 des nachgeschalteten Schaltkreises 1575. Im passiven Zustand, während dem das Eingangssignal IN den niedrigen Spannungspegel Vss aufweist, werden Gateelektroden von Transistoren 1585 und 1590 jeweils mit einer niedrigen Spannung beaufschlagt, beispielsweise VBB1.
Dies bewirkt zwei vorteilhafte Effekte. Erstens ist eine Gate-Source-Spannung Vgs des NMOS-Transistors 1590 im passiven Zustand im Wesentlichen negativ, wodurch ein wesentlich niedrigerer durch ihn fließender Leckstrom bewirkt wird. Zweitens bewirkt eine niedrigere Gatespannung des PMOS-Transistors 1585 im passiven Zustand, dass dieser schneller angeschaltet wird, wodurch die Schaltkreisgeschwindigkeit erhöht wird.
16 zeigt eine dritte Ausführungsform einer Schaltungsanordnung mit einem Pegelwandler 1625 mit niedrigem Leckstrom und einem nachgeschalteten Schaltkreis 1675, beispielsweise einem Isolationsschaltkreis.
Der Pegelwandler 1625 arbeitet mit dem oberen Spannungspegel VPP1, der höher ist als der obere Spannungspegel VPP2 des nachgeschalteten Schaltkreises 1675, und dem unteren Spannungspegel VBB1, der niedriger ist als der untere Spannungspegel VBB2 des nachgeschalteten Schaltkreises 1675. Im aktiven Zustand, während dem das Eingangssignal IN den hohen bzw. oberen Spannungspegel Vcc aufweist, werden folglich Gateelektroden von Transistoren 1685 und 1690 jeweils mit einer höheren Spannung beaufschlagt, beispielsweise VPP1. Im passiven Zustand, während dem das Eingangssignal IN den niedrigen bzw. unteren Spannungspegel Vss aufweist, werden die Gateelektroden der Transistoren 1685 und 1690 jeweils mit einer niedrigeren Spannung beaufschlagt, beispielsweise VBB1.
Dies bewirkt mehrere vorteilhafte Effekte. Erstens wird eine Gate-Source-Spannung Vgs des PMOS-Transistors 1685 im aktiven Zustand im Wesentlichen positiv, wodurch ein wesentlich niedrigerer durch ihn fließender Leckstrom bewirkt wird. Zweitens bewirkt die höhere Gatespannung des NMOS-Transistors 1690 im aktiven Zustand, dass dieser schneller angeschaltet wird, wodurch die Schaltkreisgeschwindigkeit zunimmt. Drittens ist die Gate-Source-Spannung Vgs des Transistors 1690 im passiven Zustand im Wesentlichen negativ, wodurch ein wesentlicher niedrigerer durch ihn fließender Leckstrom bewirkt wird. Viertens bewirkt die niedrigere Gatespannung des Transistors 1685 im passiven Zustand, dass dieser schneller angeschaltet wird, wodurch die Schaltkreisgeschwindigkeit zunimmt.
17 zeigt eine vierte Ausführungsform eines Schaltkreises mit einem Pegelwandler 1725 mit niedrigem Leckstrom und einem nachgeschalteten Schaltkreis 1775, beispielsweise einem Wortleitungsdekodierer- und Treiberschaltkreis.
Der Pegelwandler 1725 arbeitet mit dem unteren Spannungspegel VBB1, der niedriger ist als der untere Spannungspegel VBB2 einer ersten Stufe 1777 des nachgeschalteten Schaltkreises 1775. Die erste Stufe 1777 des nachgeschalteten Schaltkreises 1775 arbeitet mit dem oberen Spannungspegel VPP1, der höher ist als der obere Spannungspegel VPP2 einer zweiten Stufe 1779.
Im passiven Zustand, während dem das Eingangssignal IN den niedrigen Spannungspegel Vss aufweist, werden Gateelektroden von Transistoren 1785 und 1790 jeweils mit einer niedrigeren Spannung beaufschlagt, beispielsweise VBB1. Gateelektroden von Transistoren 1793 und 1795 der zweiten Stufe 1779 werden jeweils mit einer höheren Spannung als die obere Versorgungsspannung VBB2 beaufschlagt, beispielsweise VPP1.
Dies bewirkt mehrere vorteilhafte Effekte. Erstens ist eine Gate-Source-Spannung Vgs des NMOS-Transistors 1790 im passiven Zustand im Wesentlichen negativ, wodurch ein wesentlich niedrigerer durch ihn fließender Leckstrom bewirkt wird. Zweitens bewirkt die niedrigere Gatespannung des PMOS-Transistors 1785 im passiven Zustand, dass dieser schneller angeschaltet wird, wodurch die Schaltkreisgeschwindigkeit zunimmt. Drittens macht die höhere Spannung an der Gateelektrode des PMOS-Transistors 1793 im passiven Zustand eine Gate-Source-Spannung Vgs des Transistors 1793 im Wesentlichen positiv, wodurch ein wesentlich niedrigerer durch ihn fließender Leckstrom bewirkt wird. Viertens bewirkt die höhere Spannung an der Gateelektrode des NMOS-Transistors 1795 im passiven Zustand, dass dieser schneller angeschaltet wird, wodurch die Schaltkreisgeschwindigkeit erhöht wird.
Anstatt der in 6 gezeigten Verbindung zwischen der Sourceelektrode des Pull-up-Transistors 615 und der Gateelektrode des Pull-up- Transistors 605 kann die Sourceelektrode des Pull-up-Transistors 615 mit der oberen Versorgungsspannung Vcc verbunden sein.

Claims

Spannungspegelwandlerschaltkreis mit: – einer ersten Stufe (525), die ein Eingangssignal (IN) mit Spannungspegeln Vcc und Vss empfängt, mit Vcc > Vss, und komplementäre erste und zweite Zwischensignale (A, B) mit Spannungspegeln VI_high und VI_low ausgibt, mit VI_high > VI_low, und – einer zweiten Stufe (575), welche die ersten und zweiten Zwischensignale (A, B) empfängt und komplementäre erste und zweite Ausgangssignale (OUT, OUTB) mit Spannungspegeln VO_high, und VO_low ausgibt, mit VO_high > VO_low, mit VI_high > VO_high oder VI_low < VO_low und mit VO_high > Vcc und VO_low < Vss.
Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass VI_high = Vcc und VI_low < VO_low ist.
Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, dass die zweite Stufe (575) umfasst: – einen ersten NMOS-Transistor (570) mit einer Gateelektrode, die das erste Zwischensignal (A) empfängt, und einer Sourceelektrode, die mit dem Spannungspegel VO_low in Form eines ersten Referenzpotentials verbunden ist, – einen zweiten NMOS-Transistor (560) mit einer Gateelektrode, die das zweite Zwischensignal (B) empfängt, und einer Sourceelektrode, die mit dem ersten Referenzpotential VO_low verbunden ist, – einen ersten PMOS-Transistor (565) mit einer Gateelektrode, die mit einer Drainelektrode des zweiten NMOS-Transistors (560) verbunden ist, einer Sourceelektrode, die mit dem Spannungspegel VO_high in Form eines zweiten Referenzpotentials verbunden ist, und einer Drainelektrode, die mit einer Drainelektrode des ersten NMOS-Transistors (570) verbunden ist, und – einen zweiten PMOS-Transistor (555) mit einer Gateelektrode, die mit der Drainelektrode des ersten NMOS-Transistors (570) verbunden ist, einer Sourceelektrode, die mit dem zweiten Referenzpotential VO_high verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des zweiten NMOS-Transistors (560) verbunden ist.
Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, dass die erste Stufe umfasst: – einen dritten PMOS-Transistor (505) mit einer Gateelektrode, die das Eingangssignal (IN) empfängt, einer Sourceelektrode, die mit dem Spannungspegel VI_high in Form eines dritten Referenzpotentials verbunden ist, und einer Drainelektrode, die mit der Gateelektrode des zweiten NMOS-Transistors (560) verbunden ist, – einen Inverter (550) mit einem Eingang, der mit der Gateelektrode des dritten PMOS-Transistors (505) verbunden ist, – einen vierten PMOS-Transistor (515) mit einer Gateelektrode, die mit einem Ausgang des Inverters (550) verbunden ist, einer Sourceelektrode, die mit dem dritten Referenzpotential VI_high verbunden ist, und einer Drainelektrode, die mit der Gateelektrode des ersten NMOS-Transistors (570) verbunden ist, – einen dritten NMOS-Transistor (510) mit einer Gateelektrode, die mit der Drainelektrode des vierten PMOS-Transistors (515) verbunden ist, einer Sourceelektrode, die mit dem Spannungspegel VI_low in Form eines vierten Referenzpotentials verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des dritten PMOS-Transistors (505) verbunden ist, und – einen vierten NMOS-Transistor (520) mit einer Gateelektrode, die mit der Drainelektrode des dritten PMOS-Transistors (505) verbunden ist, einer Sourceelektrode, die mit dem vierten Referenzpotential VI_low verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des vierten PMOS-Transistors (515) verbunden ist.
Schaltkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass VI_low = Vss und VI_high > VO_high ist.
Schaltkreis nach Anspruch 5, dadurch gekennzeichnet, dass die zweite Stufe umfasst: – einen ersten PMOS-Transistor (665) mit einer Gateelektrode, die das erste Zwischensignal (C) empfängt, und einer Sourceelektrode, die mit dem Spannungspegel VO_high als ein erstes Referenzpotential verbunden ist, – einen zweiten PMOS-Transistor (655) mit einer Gateelektrode, die das zweite Zwischensignal (D) empfängt, und einer Sourceelektrode, die mit dem ersten Referenzpotential VO_high verbunden ist, – einen ersten NMOS-Transistor (670) mit einer Gateelektrode, die mit der Drainelektrode des zweiten PMOS-Transistors (655) verbunden ist, einer Sourceelektrode, die mit dem Spannungspegel VO_low als ein zweites Referenzpotential verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des ersten PMOS-Transistors (665) verbunden ist, und – einen zweiten NMOS-Transistor (660) mit einer Gateelektrode, die mit der Drainelektrode des ersten PMOS-Transistors (665) verbunden ist, einer Sourceelektrode, die mit dem zweiten Referenzpotential VO_low verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des zweiten PMOS-Transistors (655) verbunden ist.
Schaltkreis nach Anspruch 6, dadurch gekennzeichnet, dass die erste Stufe umfasst: – einen dritten NMOS-Transistor (610) mit einer Gateelektrode, die das Eingangssignal (IN) empfängt, einer Sourceelektrode, die mit dem Spannungspegel VI_low als ein drittes Referenzpotential ver bunden ist, und einer Drainelektrode, die mit der Gateelektrode des zweiten PMOS-Transistors (655) verbunden ist, – einen Inverter (650) mit einem Eingang, der mit der Gateelektrode des dritten NMOS-Transistors (610) verbunden ist, – einen vierten NMOS-Transistor (620) mit einer Gateelektrode, die mit einem Ausgang des Inverters (650) verbunden ist, einer Sourceelektrode, die mit dem dritten Referenzpotential VI_low verbunden ist, und einer Drainelektrode, die mit der Gateelektrode des ersten PMOS-Transistors (665) verbunden ist, – einen dritten PMOS-Transistor (605) mit einer Gateelektrode, die mit der Drainelektrode des vierten NMOS-Transistors (620) verbunden ist, einer Sourceelektrode, die mit dem Spannungspegel VI_high als ein viertes Referenzpotential verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des dritten NMOS-Transistors (610) verbunden ist, und – einen vierten PMOS-Transistor (615) mit einer Gateelektrode, die mit der Drainelektrode des dritten NMOS-Transistors (610) verbunden ist, einer Sourceelektrode, die mit dem vierten Referenzpotential VI_high verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des vierten NMOS-Transistors (620) verbunden ist.
Spannungspegelwandlerschaltkreis mit: – einem ersten PMOS-Transistor (705) mit einer Gateelektrode, die ein Eingangssignal (IN) mit Spannungspegeln Vcc und Vss mit Vcc > Vss empfängt, einer Sourceelektrode, die mit einem ersten Knoten verbunden ist, und einer Drainelektrode, die mit einem ersten Ausgangsknoten verbunden ist, – einem Inverter (750) mit einem Eingang, der mit der Gateelektrode des ersten PMOS-Transistors (705) verbunden ist, – einem zweiten PMOS-Transistor (715) mit einer Gateelektrode, die mit einem Ausgang des Inverters (750) verbunden ist, einer Sourceelektrode, die mit einem zweiten Knoten verbunden ist, und einer Drainelektrode, die mit einem zweiten Ausgangsknoten verbunden ist, – einem ersten NMOS-Transistor (710) mit einer Gateelektrode, die mit der Drainelektrode des zweiten PMOS-Transistors (715) verbunden ist, einer Sourceelektrode, die mit einem ersten Referenzpotential VBB mit VBB < Vss verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des ersten PMOS-Transistors (705) verbunden ist, und – einem zweiten NMOS-Transistor (720) mit einer Gateelektrode, die mit der Drainelektrode des ersten PMOS-Transistors (705) verbunden ist, einer Sourceelektrode, die mit dem ersten Referenzpotential VBB verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des zweiten PMOS-Transistors (715) verbunden ist, wobei der zweite Knoten mit der Gateelektrode des ersten PMOS-Transistors (705) verbunden ist und/oder der erste Knoten mit der Gateelektrode des zweiten PMOS-Transistors (715) verbunden ist.
Schaltkreis nach Anspruch 8, dadurch gekennzeichnet, dass der zweite Knoten mit der Gateelektrode des ersten PMOS-Transistors verbunden ist und der erste Knoten mit dem Spannungspegel Vcc als ein zweites Referenzpotential verbunden ist.
Schaltkreis nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass der erste Knoten mit der Gateelektrode des zweiten PMOS-Transistors verbunden ist und der zweite Knoten mit dem Spannungspegel Vcc als ein zweites Referenzpotential verbunden ist.
Schaltkreis nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass der zweite Knoten mit der Gateelektrode des ersten PMOS-Transistors und der erste Knoten mit der Gateelektrode des zweiten PMOS-Transistors verbunden ist.
Schaltkreis nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass der erste PMOS-Transistor (905), der zweite PMOS-Transistor (915), der Inverter (950), der erste NMOS-Transistor (910) und der zweite NMOS-Transistor (920) eine erste Stufe (925) des Schaltkreises bilden und der Schaltkreis eine zweite Stufe (975) umfasst mit: – einem dritten NMOS-Transistor (960) mit einer Gateelektrode, die mit dem ersten Ausgangsknoten der ersten Stufe verbunden ist, einer Sourceelektrode, die mit einem dritten Knoten verbunden ist, und einer Drainelektrode, die mit einem dritten Ausgangsknoten verbunden ist, – einem vierten NMOS-Transistor (970) mit einer Gateelektrode, die mit dem zweiten Ausgangsknoten der ersten Stufe verbunden ist, einer Sourceelektrode, die mit einem vierten Knoten verbunden ist, und einer Drainelektrode, die mit einem vierten Ausgangsknoten verbunden ist, – einem dritten PMOS-Transistor (955) mit einer Gateelektrode, die mit der Drainelektrode des vierten NMOS-Transistors (970) verbunden ist, einer Sourceelektrode, die mit dem Spannungspegel VPP als ein drittes Referenzpotential mit VPP > Vcc verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des dritten NMOS-Transistors (960) verbunden ist, und – einem vierten PMOS-Transistor (965) mit einer Gateelektrode, die mit der Drainelektrode des dritten NMOS-Transistors (960) verbunden ist, einer Sourceelektrode, die mit dem dritten Referenzpotential VPP verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des vierten NMOS-Transistors verbunden ist.
Schaltkreis nach Anspruch 12, dadurch gekennzeichnet, dass der dritte Knoten mit dem ersten Referenzpotential VBB und der vierte Knoten mit der Gateelektrode des dritten NMOS-Transistors verbunden sind.
Schaltkreis nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass in der ersten Stufe der zweite Knoten mit der Gateelektrode des ersten PMOS-Transistors verbunden ist und der erste Knoten mit dem zweiten Referenzpotential Vcc verbunden ist.
Schaltkreis nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass der dritte Knoten mit der Gateelektrode des vierten NMOS-Transistors verbunden ist und der vierte Knoten mit der Gateelektrode des dritten NMOS-Transistors verbunden ist.
Schaltkreis nach Anspruch 15, dadurch gekennzeichnet, dass in der ersten Stufe der zweite Knoten mit der Gateelektrode des ersten PMOS-Transistors verbunden ist und der erste Knoten mit der Gateelektrode des zweiten PMOS-Transistors verbunden ist.
Spannungspegelwandlerschaltkreis mit: – einem ersten NMOS-Transistor (1110) mit einer Gateelektrode, die ein Eingangssignal mit Spannungspegeln Vcc und Vss mit Vcc > Vss empfängt, einer Sourceelektrode, die mit einem ersten Knoten verbunden ist, und einer Drainelektrode, die mit einem ersten Zwischenknoten verbunden ist, – einem Inverter (1150) mit einem Eingang, der mit der Gateelektrode des ersten NMOS-Transistors verbunden ist, und einem Ausgang, der mit dem ersten Knoten verbunden ist, – einem zweiten NMOS-Transistor (1120) mit einer Gateelektrode, die mit dem Ausgang des Inverters verbunden ist, einer Sourceelektrode, die mit einem zweiten Knoten verbunden ist, und einer Drainelektrode, die mit einem zweiten Zwischenknoten verbunden ist, – einem ersten PMOS-Transistor (1105) mit einer Gateelektrode, die mit der Drainelektrode des zweiten NMOS-Transistors verbunden ist, einer Sourceelektrode, die mit einem ersten Referenzpotential VPP mit VPP > Vcc verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des ersten NMOS-Transistors verbunden ist, – einem zweiten PMOS-Transistor (1115) mit einer Gateelektrode, die mit der Drainelektrode des ersten NMOS-Transistors verbunden ist, einer Sourceelektrode, die mit dem ersten Referenzpotential VPP verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des zweiten NMOS-Transistors verbunden ist, – einem dritten PMOS-Transistor (1155) mit einer Gateelektrode, die mit dem ersten Zwischenknoten verbunden ist, einer Sourceelektrode, die mit einem dritten Knoten verbunden ist, und einer Drainelektrode, die mit einem ersten Ausgangsknoten verbunden ist, – einem vierten PMOS-Transistor (1165) mit einer Gateelektrode, die mit dem zweiten Zwischenknoten verbunden ist, einer Sourceelektrode, die mit dem ersten Zwischenknoten verbunden ist, und einer Drainelektrode, die mit dem zweiten Ausgangsknoten verbunden ist, – einem dritten NMOS-Transistor (1160) mit einer Gateelektrode, die mit der Drainelektrode des vierten PMOS-Transistors verbunden ist, einer Sourceelektrode, die mit einem zweiten Referenzpotential VBB mit VBB < Vss verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des dritten PMOS-Transistors verbunden ist, und – einem vierten NMOS-Transistor (1170) mit einer Gateelektrode, die mit der Drainelektrode des dritten PMOS-Transistors verbunden ist, einer Sourceelektrode, die mit dem zweiten Referenzpotential VBB verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des vierten PMOS-Transistors verbunden ist.
Schaltkreis nach Anspruch 17, dadurch gekennzeichnet, dass der zweite Knoten mit dem zweiten Referenzpotential VBB verbunden ist.
Schaltkreis nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass der zweite Knoten mit der Gateelektrode des ersten NMOS-Transistors verbunden ist.
Schaltkreis nach einem der Ansprüche 17 bis 19, dadurch gekennzeichnet, dass der dritte Knoten mit dem zweiten Zwischenknoten verbunden ist.
Schaltkreis nach einem der Ansprüche 17 bis 20, dadurch gekennzeichnet, dass der dritte Knoten mit dem ersten Referenzpotential VPP verbunden ist.
Schaltkreis mit: – einem ersten Spannungspegelwandlerschaltkreis (1425), der ein Eingangssignal (IN) mit Spannungspegeln Vcc und Vss mit Vcc > Vss empfängt und ein Zwischensignal mit Spannungspegeln VI_high und VI_low ausgibt mit VI_high > VI_low, und – einem zweiten Spannungspegelwandlerschaltkreis (1475), der das Zwischensignal von dem ersten Spannungspegelwandlerschaltkreis empfängt und ein Ausgangssignal mit Spannungspegeln VO_high und VO_low ausgibt mit VO_high > VO_low und mit VI_high > VO_high und/oder VI_low < VO_low.
Schaltkreis nach Anspruch 22, dadurch gekennzeichnet, dass der zweite Spannungspegelwandlerschaltkreis ein Inverter ist.
Schaltkreis nach Anspruch 23, dadurch gekennzeichnet, dass VI_high > VO_high und VI_low = VO_low = Vss ist.
Schaltkreis nach Anspruch 23, dadurch gekennzeichnet, dass VI_low < VO_low und VI_high = VO_high = Vcc ist.
Schaltkreis nach einem der Ansprüche 23 bis 25, dadurch gekennzeichnet, dass VI_high > VO_high Und VI_low < VO_low ist.
Schaltkreis nach einem der Ansprüche 23 bis 26, dadurch gekennzeichnet, dass die zweite Stufe umfasst: – einen ersten NMOS-Transistor mit einer Gateelektrode, die das erste Zwischensignal empfängt, und einer Sourceelektrode, die mit dem ersten Referenzpotential VO_low verbunden ist, und – einen ersten PMOS-Transistor mit einer Gateelektrode, die das erste Zwischensignal empfängt, und einer Sourceelektrode, die mit dem zweiten Referenzpotential VO_high verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des ersten NMOS-Transistors verbunden ist.
Schaltkreis nach Anspruch 27, dadurch gekennzeichnet, dass die erste Stufe umfasst: – einen zweiten PMOS-Transistor mit einer Gateelektrode, die das Eingangssignal empfängt, und einer Sourceelektrode, die mit dem dritten Referenzpotential VI_high verbunden ist, – einen Inverter mit einem Eingang, der mit der Gateelektrode des zweiten PMOS-Transistors verbunden ist, – einen dritten PMOS-Transistor mit einer Gateelektrode, die mit einem Ausgang des Inverters verbunden ist, einer Sourceelektrode, die mit dem dritten Referenzpotential VI_high verbunden ist, und einer Drainelektrode, die mit der Gateelektrode des ersten NMOS- Transistors und der Gateelektrode des ersten PMOS-Transistors verbunden ist, – einen zweiten NMOS-Transistor mit einer Gateelektrode, die mit der Drainelektrode des dritten PMOS-Transistors verbunden ist, einer Sourceelektrode, die mit dem vierten Referenzpotential VI_low verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des zweiten PMOS-Transistors verbunden ist, und – einen dritten NMOS-Transistor mit einer Gateelektrode, die mit der Drainelektrode des zweiten PMOS-Transistors verbunden ist, einer Sourceelektrode, die mit dem vierten Referenzpotential VI_low verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des dritten PMOS-Transistors verbunden ist.
Schaltkreis nach einem der Ansprüche 22 bis 28, dadurch gekennzeichnet, dass der zweite Spannungspegelwandlerschaltkreis ein Wortleitungsdekodierer für einen Speicherschaltkreis ist.
Schaltkreis nach Anspruch 29, gekennzeichnet durch einen Wortleitungstreiber, der mit einem Ausgang des Wortleitungsdekodierers verbunden ist.
Schaltkreis nach Anspruch 29 oder 30, dadurch gekennzeichnet, dass der Wortleitungsdekodierer umfasst: – einen ersten NMOS-Transistor mit einer Gateelektrode, die das erste Zwischensignal empfängt, und einer Sourceelektrode, die mit dem ersten Referenzpotential VO_low verbunden ist, – einen ersten PMOS-Transistor mit einer Gateelektrode, die das erste Zwischensignal empfängt, und einer Sourceelektrode, die mit dem zweiten Referenzpotential VI_high verbunden ist, – einen zweiten und einem dritten NMOS-Transistor, die zwischen die Drainelektrode des ersten NMOS-Transistors und die Drainelektrode des ersten PMOS-Transistors eingeschleift sind, wobei der zweite und der dritte NMOS-Transistor jeweils eine zugehörige Adressleitung des Speicherschaltkreises empfangen.
Schaltkreis nach Anspruch 31, dadurch gekennzeichnet, dass die erste Stufe umfasst: – einen zweiten PMOS-Transistor mit einer Gateelektrode, die das Eingangssignal empfängt, und einer Sourceelektrode, die mit dem zweiten Referenzpotential VI_high verbunden ist, – einen Inverter mit einem Eingang, der mit der Gateelektrode des zweiten PMOS-Transistors verbunden ist, – einen dritten PMOS-Transistor mit einer Gateelektrode, die mit einem Ausgang des Inverters verbunden ist, einer Sourceelektrode, die mit dem dritten Referenzpotential VI_high verbunden ist, und einer Drainelektrode, die mit der Gateelektrode des ersten NMOS-Transistors und der Gateelektrode des ersten PMOS-Transistors verbunden ist, – einen fünften NMOS-Transistor mit einer Gateelektrode, die mit der Drainelektrode des dritten PMOS-Transistors verbunden ist, einer Sourceelektrode, die mit dem dritten Referenzpotential VI_low verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des zweiten PMOS-Transistors verbunden ist, und – einen sechsten NMOS-Transistor mit einer Gateelektrode, die mit der Drainelektrode des zweiten PMOS-Transistors verbunden ist, einer Sourceelektrode, die mit dem dritten Referenzpotential VI_low verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des dritten PMOS-Transistors verbunden ist.
Schaltkreis nach einem der Ansprüche 30 bis 32, dadurch gekennzeichnet, dass der Wortleitungstreiber umfasst: – einen siebten NMOS-Transistor mit einer Gateelektrode, die mit der Drainelektrode des ersten PMOS-Transistors verbunden ist, und einer Sourceelektrode, die mit dem ersten Referenzpotential VO_low verbunden ist, und – einen vierten PMOS-Transistor mit einer Gateelektrode, die mit der Drainelektrode des ersten PMOS-Transistors verbunden ist, einer Sourceelektrode, die mit dem vierten Referenzpotential VO_high verbunden ist, und einer Drainelektrode, die mit der Drainelektrode des ersten NMOS-Transistors verbunden ist.
Verfahren zum Wandeln des Pegels eines Eingangssignals mit den Schritten: – Empfangen eines Eingangssignals (IN) mit Spannungspegeln Vcc und Vss mit Vcc > Vss an einer ersten Stufe, – Ausgeben komplementärer erster und zweiter Zwischensignale (A, B) mit Spannungspegeln VI_high und VI_low mit VI_high > VI_low durch die erste Stufe, – Empfangen des ersten und des zweiten Zwischensignals an einer zweiten Stufe und – Ausgeben komplementärer erster und zweiter Ausgangssignale (OUT, OUTB) durch die zweite Stufe mit Spannungspegeln VO_high und VO_low mit VO_high > VO_low, mit VI_high > VO_high oder VI_low < VO_low, und mit VO_high > Vcc und VO_low < Vss.
Verfahren zur Erzeugung eines Wortleitungssignals eines Speicherschaltkreises mit den Schritten: – Empfangen eines Eingangssignals mit Spannungspegeln Vcc und Vss mit Vcc > Vss an einem Pegelwandlerschaltkreis, – Ausgeben eines ersten Zwischensignals durch den Pegelwandlerschaltkreis mit Spannungspegeln VI_high und VI_low mit VI_high > VI_low, – Empfangen des ersten Zwischensignals an einem Wortleitungsdekodierer, – Ausgeben eines zweiten Zwischensignals durch den Wortleitungsdekodierer mit Spannungspegeln VI_high und VO_low, – Empfangen des zweiten Zwischensignals an einem Wortleitungstreiber, – Ausgeben eines Wortleitungssignals durch den Wortleitungstreiber mit Spannungspegeln VO_high und VO_low mit VO_high > VO_low, mit VI_high > VO_high, mit VI_low < VO_low und mit VO_high > Vcc und VO_low < Vss.