DE69216142T2

DE69216142T2 - Vereinfachte Ausgangspufferschaltung mit niedriger Störspannung

Info

Publication number: DE69216142T2
Application number: DE69216142T
Authority: DE
Inventors: Tanoi Satoru
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-05-15
Filing date: 1992-05-07
Publication date: 1997-07-31
Anticipated expiration: 2012-05-08
Also published as: DE69216142D1; US5430335A; KR920022285A; EP0513663B1; EP0513663A1; KR100224138B1; JPH04337923A; JP3014164B2

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf eine Ausgangspufferschaltung, und insbesondere auf eine Ausgangspufferschaltung mit einer einfachen Schaltungskonfiguration und mit reduzierten Schaltungsstörungen.
Schaltungsstörungen, die auf Stromversorgungs- und Masseleitungen auftreten, wenn ein Ausgangspuffer zwischen unterschiedlichen Zuständen umgeschaltet wird, sind ein ernsthaftes Problem bei integrierten Schaltungen. Die Hauptursache solcher Störungen liegt im schlagartigen Laden oder Entladen einer kapazitiven Ausgangslast, mit der der Puffer verbunden ist. Eine nebensächliche Ursache ist der direkte Stromfluß zum Zeitpunkt des Schaltens von der Leistungsversorgungsleitung über die Pufferschaltung zur Masse.
Lösungen des Standes der Technik für dieses Problem waren bisher nicht vollständig zufriedenstellend. Zum Beispiel offenbart die japanische Patentanmeldung Kokai Nr. 216518/1986 eine Dreizustands-Ausgangspufferschaltung mit zwei Feldeffektausgangstransistoren, deren Gate-Anschlüsse über ein Übertragungsgatter verbunden sind, welches durch ein Steuersignal ein- und ausgeschaltet wird. Das Übertragungsgatter reduziert die Schaltstörungen durch Verzögern der Einschaltzeiten der Ausgangstransistoren, so daß diese niemals beide gleichzeitig eingeschaltet sind. Dieses Schema beseitigt die nebensächliche Ursache des Schaltstörungsproblems, versagt jedoch hinsichtlich der Hauptursache.
Die Reduzierung der Abmessungen der Transistoren im Übertragungsgatter, so daß die Ausgangstransistoren noch langsamer einschalten, ist keine zufriedenstellende Lösung. Neben einer Verlangsamung der Operation der Schaltung löst dies das Problem nur bis zu einer gewissen Ausgangslastkapazität. Für größere kapazitive Lasten bleibt das Problem der Schaltstörungen erhalten, da der relevante Ausgangstransistor in bezug auf die Lade- oder Entladezeit der kapazitiven Ausgangslast immer noch zu schnell schaltet.
Die japanische Patentanmeldung Kokai Nr. 244124/1986 offenbart eine Ausgangspufferschaltung mit zwei oder mehr Pull-up-Ausgangstransistoren, die parallel mit der Leistungsversorgung verbunden sind, wobei zwei oder mehr Pull-down-Ausgangstransistoren parallel mit Masse verbunden sind. Die Einschaltzeiten der Transistoren sind gestaffelt, um den Spitzenlade- oder Spitzenentladestrom zu reduzieren, wobei eine ausreichende Stromleitfähigkeit zur Verfügung steht, nachdem alle Pull-up- oder Pull- down-Transistoren eingeschaltet worden sind. Der Nachteil dieses Schemas liegt in der großen Anzahl der erforderlichen Schaltungselemente, z. B. 24 Transistoren in der offenbarten Schaltung, wovon viele Drain-Anschlüsse direkt mit dem Ausgangsanschluß verbunden sind und große Musterflächen erfordern, um Probleme wie z. B. einen Latch-up zu verhindern. Dieses Schema ist dementsprechend für Gate-Arrays und andere Bausteine, bei denen eine große Anzahl von Ausgangspuffern auf einem beschränkten Raum untergebracht werden muß, ungeeignet.
Die EP-A-0 344 604 offenbart einen Ausgangspuffer, bei dem eine widerstandsschaltung bestehend aus einer CMOS- Struktur zwischen den Gate-Anschlüssen der CMOS-Transistoren angeschlossen ist. Die Widerstandsschaltung reduziert die Veränderungen der Gate-Potentiale der Ausgangspuffertransistoren, die auftreten, wenn an die Gate-Anschlüsse der Ausgangstransistoren logische Eingangssignale angelegt werden. Hierdurch wird die Verformung der Ausgangssignalform minimiert, die aus den durch die Ausgangspuffertransistoren fließenden Durchgangs strömen resultiert. Der Ausgangspuffer der EP-A-0 344 604 ist dem Ausgangspuffer ähnlich, der in der obenerwähnten japanischen Anmeldung Kokai Nr. 216518/1986 offenbart ist, wobei deren Merkmale ferner im Oberbegriff des Anspruchs 1 beschrieben sind.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher eine Aufgabe der vorliegenden Erfindung, die Schaltstörungen in Ausgangspufferschaltungen zu reduzieren.
Eine weitere Aufgabe der vorliegenden Erfindung ist, die Struktur der Ausgangspufferschaltungen zu vereinfachen.
Eine weitere Aufgabe der vorliegenden Erfindung ist, die Schaltgeschwindigkeit von Ausgangspufferschaltungen zu verbessern.
Die Aufgaben werden gelöst durch einen Ausgangspuffer, wie er im Anspruch 1 definiert ist. Die Unteransprüche zeigen weitere Entwicklungen des Ausgangspuffers des Anspruchs 1.
Die neuartige Ausgangspufferschaltung besitzt einen Ausgangsanschluß, einen Leistungsversorgungsanschluß und einen Masseanschluß Der Ausgangsanschluß ist über einen ersten Schalter, der einen ersten Steueranschluß besitzt, mit dem Leistungsversorgungsanschluß verbunden, wobei die Verbindung von einem Eingangssignal am ersten Steueranschluß abhängt. Der Ausgangsanschluß ist über einen zweiten Schalter, der einen zweiten Steueranschluß besitzt, mit dem Masseanschluß verbunden, wobei die Verbindung von einem Eingangssignal am zweiten Steueranschluß abhängt. Der erste Steueranschluß und der zweite Steueranschluß sind über einen dritten Schalter miteinander verbunden. Der dritte Schalter ist ferner mit dem Ausgangsanschluß verbunden, wobei die gegenseitige Verbindung der ersten und zweiten Steueranschlüsse vom Potential des Ausgangsanschlusses abhängt.

EURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Schaltbild einer neuartigen Dreizustands- Ausgangspufferschaltung.
Fig. 2 ist ein Ausschnitt der Fig. 1, der eine Lastkapazität und eine Streuinduktivität zeigt.
Fig. 3 ist ein Signalformdiagramm, daß die Operation der Ausgangspufferschaltung der Fig. 1 zeigt.
Fig. 4 ist ein schematisches Schaubild einer Ausgangspufferschaltung des Standes der Technik.
Fig. 5 ist ein Graph der Massestörspitzenspannungen in neuartigen und herkömmlichen Ausgangspufferschaltungen.
Fig. 6 ist ein schematisches Schaubild einer neuartigen Totempfahl-Ausgangspufferschaltung.

GENAUE BESCHREIBUNG DER ERFINDUNG

Im folgenden werden mit Bezug auf die beigefügten Zeichnungen Dreizustands- und Totempfahl-Ausführungsformen der neuartigen Ausgangspufferschaltung beschrieben. Die Zeichnungen sollen die Erfindung lediglich darstellen; sie beschränken nicht deren Umfang, der ausschließlich durch die beigefügten Ansprüche bestimmt wird.
Wie in Fig. 1 gezeigt, besitzt eine neuartige Dreizustands-Ausgangspufferschaltung einen Dateneingangsanschluß 1, einen Steueranschluß 2, einen Ausgangsanschluß 3, einen Leistungsversorgungsanschluß 4 sowie einen Masseanschluß 5. Die Leistungsversorgungs- und Masseanschlüsse 4 und 5 sind mit internen Leistungsversorgungsund Masseleitungen einer integrierten Schaltung verbunden, die die Ausgangspufferschaltung der Fig. 1 enthält. Der Leistungsversorgungsanschluß 4 führt der Ausgangspuffers chaltung ein konstantes Leistungsversorgungs-Nennpotential zu, während der Masseanschluß 5 ein konstantes Masse-Nennpotential zuführt.
Die herkömmlichen Symbole VCC und GND werden verwendet, um die Leistungsversorgungs- bzw. Massepotentiale zu bezeichnen. Die Ausdrücke "hoch" und "niedrig" werden ebenfalls verwendet, um auf die Leistungsversorgungs- bzw. Massepotentiale Bezug zu nehmen. In der folgenden Beschreibung wird ein Leistungsversorgungspotential von 5 V und ein Massepotential von 0 V angenommen, jedoch ist die Erfindung selbstverständlich nicht auf diese speziellen Werte beschränkt.
Die Ausgangspufferschaltung der Fig. 1 ist in drei Stufen unterteilt. Eine Ausgangsendstufe 8 treibt direkt den Ausgangsanschluß 3. Eine Schaltstufe 10 (die in der Zusammenfassung der Erfindung erwähnte Halbleiterschalteinrichtung) schaltet die Elemente in der Endstufe 8 ein. Eine Steuerstufe 12 steuert die Schaltstufe 10 und schaltet die Elemente in der letzten Stufe aus.
Die Endstufe 8 enthält einen Pull-up-Ausgangstransistor und einen Pull-down-Ausgangstransistor. Der Pull-up-Ausgangstransistor ist ein p-Kanal-Metall-Oxid-Halbleiter- Feldeffektausgangstransistor 14 mit einer mit dem Leistungsversorgungsanschluß 4 verbundenen Source-Elektrode, einer mit einem ersten Knoten 15 verbundenen Gate-Elektrode sowie einer mit dem Ausgangsanschluß 3 verbundenen Drain-Elektrode. Der Pull-down-Ausgangstransistor ist ein n-Kanal-Metall-Oxid-Halbleiter-Feldeffektausgangstransistor 16 mit einer mit dem Masseanschluß 5 verbundenen Source-Elektrode, einer mit einem zweiten Knoten 18 verbundenen Gate-Elektrode sowie einer mit dem Ausgangsanschluß 3 verbundenen Drain-Elektrode.
Der Kürze wegen werden die p-Kanal- und n-Kanal-Metall- Oxid-Halbleiter-Feldeffekttransistoren im folgenden mit den Normabkürzungen PMOS und NMOS bezeichnet, wobei das Wort "Elektrode" weggelassen wird und die Knoten nur durch ihre Bezugszeichen identifiziert werden.
Die Schaltstufe 10 besitzt zwei PMOS-Transistoren 20 und 22, die zwischen den Knoten 15 und 18 in Serie geschaltet sind. Der Source-Anschluß des PMOS-Transistors 22 ist mit dem Knoten 15 verbunden, der Drain-Anschluß des PMOS- Transistors 22 ist mit dem Source-Anschluß des PMOS-Transistors 20 verbunden und der Drain-Anschluß des PMOS- Transistors 20 ist mit dem Knoten 18 verbunden. Der Gate- Anschluß des PMOS-Transistors 20 ist mit dem Ausgangsanschluß 3 verbunden. Der Gate-Anschluß des PMOS-Transistors 22 ist mit einem Knoten in der Steuerstufe 12 verbunden, welche später beschrieben wird.
Die Schaltstufe 10 besitzt ferner zwei NMOS-Transistoren 24 und 26, die zwischen den Knoten 15 und 18 in Serie geschaltet sind. Der Source-Anschluß des NMOS-Transistors 26 ist mit dem Knoten 18 verbunden, während der Drain-Anschluß des NMOS-Transistors 26 mit dem Source-Anschluß des NMOS-Transistors 24 verbunden ist und der Drain-Anschluß des NMOS-Transistors 24 mit dem Knoten 15 verbunden ist. Der Gate-Anschluß des NMOS-Transistors 24 ist mit dem Ausgangsanschluß 3 verbunden. Der Gate-Anschluß des NMOS-Transistors 26 ist mit dem Steuereingangsanschluß 2 verbunden.
Die Steuerstufe 12 enthält einen Invertierer 28, die PMOS-Transistoren 30 und 32 sowie die NMOS-Transistoren 34 und 36. Der Eingang des Invertierers 28 ist mit dem Steuereingangsanschluß 2 verbunden, während der Ausgang des Invertierers 28 mit einem Knoten 38 verbunden ist, der mit dem Gate-Anschluß des PMOS-Transistors 22 in der Schaltstufe 10 verbunden ist.
Die Source-Anschlüsse der PMOS-Transistoren 30 und 32 sind beide mit dem Leistungsversorgungsanschluß 4 verbunden, während deren Drain-Anschlüsse beide mit dem Knoten 15 verbunden sind. Der Gate-Anschluß des PMOS-Transistors 30 ist mit dem Steuereingangsanschluß 2 verbunden. Der Gate-Anschluß des PMOS-Transistors 32 ist mit dem Dateneingangsanschluß 1 verbunden.
Die Source-Anschlüsse der NMOS-Transistoren 34 und 36 sind beide mit dem Masseanschluß 5 verbunden, während deren Drain-Anschlüsse beide mit dem Knoten 18 verbunden sind. Der Gate-Anschluß des NMOS-Transistors 34 ist mit dem Knoten 38 verbunden. Der Gate-Anschluß des NMOS-Transistors 36 ist mit dem Dateneingangsanschluß 1 verbunden.
Wie in Fig. 2 gezeigt, ist der Ausgangsanschluß 3 mit einer kapazitiven Last verbunden, die hier als Kondensator CL dargestellt ist und zwischen dem Ausgangsanschluß 3 und einer externen Masse 40, wie z. B. einer Massefläche einer gedruckten Schaltungsplatine, angeordnet ist. Der Masseanschluß 5 ist mit einer ähnlichen externen Masse 41 verbunden, wobei jedoch zwischen dem Masseanschluß 5 und der externen Masse 41 eine Streuinduktivität LG vorhanden ist. Wenn aufgrund wohlbekannter induktiver Effekte die kapazitive Last CL über den NMOS-Ausgangstransistor 16 und den Masseanschluß 5 zur externen Masse 41 entladen wird, erzeugt die Streumduktivität LG eine Störspannung VGN am Masseanschluß 5.
Diese Ausgangspufferschaltung operiert in drei Zuständen: einem Hochpegel-Ausgangszustand, in dem der Ausgangsanschluß 3 mit dem Leistungsversorgungsanschluß 4 verbunden ist, einem Niedrigpegel-Ausgangszustand, in dem der Ausgangsanschluß 3 mit dem Masseanschluß 5 verbunden ist, sowie einem hochohmiger Zustand, in dem der Ausgangsanschluß 3 mit keinem dieser Anschlüsse verbunden ist. Wenn der Steuereingangsanschluß 2 auf Niedrigpegel liegt, befindet sich die Ausgangspufferschaltung im hochohmigen Zustand. Wenn der Steuereingangsanschluß 2 auf Hochpegel liegt, befindet sich die Ausgangspufferschaltung in Abhängigkeit vom Zustand des Dateneingangsanschlusses 1 im Hochpegel- oder im Niedrigpegel-Ausgangszustand. Im folgenden wird die Operation dieser drei Zustände und das Umschalten zwischen diesen beschrieben.
Zuerst wird der hochohmige Schaltungszustand beschrieben. Wenn der Steuereingangsanschluß auf Niedrigpegel liegt, weist der Knoten 38 Hochpegel auf und der NMOS-Transistor 26 sowie der PMOS-Transistor 22 in der Schaltstufe 10 sind beide ausgeschaltet, so daß die Gate-Anschlüsse der Ausgangstransistoren 14 und 16 voneinander getrennt sind. Der NMOS-Transistor 34 und der PMOS-Transistor 30 sind eingeschaltet, so daß der Knoten 15 auf Hochpegel liegt, wodurch der PMOS-Ausgangstransistor ausgeschaltet wird, und der Knoten 18 auf Niedrigpegel liegt, wodurch der NMOS-Ausgangstransistor 16 ausgeschaltet wird. Der Ausgangsanschluß 3 befindet sich somit im hochohmigen Zustand und ist weder mit der Leistungsversorgung noch mit Masse verbunden.
Als nächstes wird die Operation beim Umschalten vom hochohmigen Zustand in den Ausgangszustand beschrieben. Die Beschreibung bezieht sich auf Fig. 3, die Signalformen am Steuereingangsanschluß 2, am Dateneingangsanschluß 1, an den Knoten 15 und 18, am Ausgangsanschluß 3 sowie am Leistungsversorgungsanschluß 4 zeigt. Diese Signalformen wurden mittels Schaltungssimulation erhalten.
In Fig. 3 zeigt VOUT die Spannung des Ausgangsanschlusses 3. VTN und VTP sind die Gate-Source-Schwellenspannungen der NMOS- bzw. PMOS-Transistoren. VTN und VTP haben beide jeweils Werte von ungefähr 0,8 Volt: wenn der Source-Anschluß eines NMOS-Transistors auf Massepotential von 0 V liegt, beginnt der Transistor dann zu leiten, wenn sein Gate-Potential über 0,8 V steigt; wenn der Source-Anschluß eines PMOS-Transistors auf dem Leistungsversorgungspegel von 5 V liegt, beginnt der Transistor dann zu leiten, wenn sein Gate-Potential unter 4,2 V fällt.
Wenn das Source-Potential eines NMOS-Transistors höher ist als das Massepotential, oder wenn das Source-Potential eines PMOS-Transistors niedriger ist als das Leistungsversorgungspotential, liegen VTN und VTP nicht mehr an. Dies ist der Grund dafür, daß PMOS-Transistoren in einem Substrat ausgebildet sind, das auf Leistungsversorgungspotential gelegt ist, während NMOS-Transistoren in p-Wannen angeordnet sind, die auf Massepotential gelegt sind. Die zum Einschalten eines NMOS-Transistors erforderliche Gate-Source-Potentialdifferenz nimmt somit zu, wenn das Source-Potential ansteigt; in ähnlicher Weise steigt die zum Einschalten eines PMOS-Transistors erforderliche Gate-Source-Potentialdifferenz an, wenn dessen Source-Potential abfällt. Diese erhöhten Schwellenspannungen sind in der Zeichnung mit VTN' und VTF' bezeichnet.
Nun sei angenommen, daß der Steuereingangsanschluß 2 anfangs auf Niedrigpegel liegt und der Dateneingangsanschluß 1 anfangs auf Hochpegel liegt, wie in Fig. 3 ganz links gezeigt ist. Wie oben beschrieben worden ist, liegen der Knoten 15 auf Hochpegel und der Knoten 18 auf Niedrigpegel. Das Potential des Ausgangsanschlusses 3 hängt vom Zustand seiner Last CL ab; in Fig. 3 ist ein Potential gezeigt, daß sich im wesentlichen in der Mitte zwischen den Hochpegel- und Niedrigpegel-Potentialen befindet, jedoch kann das wirkliche Ausgangspotential irgendein Potential zwischen VCC und GND sein.
Wenn der Steuereingangsanschluß 2 von Niedrigpegel auf Hochpegel wechselt, werden in der Steuerstufe 12 der PMOS-Transistor 30 und der NMOS-Transistor 34 ausgeschaltet. Da der Dateneingangsanschluß 1 auf Hochpegel liegt, wird der PMOS-Transistor 32 ausgeschaltet und der NMOS- Transistor 36 eingeschaltet. Dadurch wird der Knoten 15 vorn Leistungsversorgungsanschluß 4 getrennt, während der Knoten 18 über den NMOS-Transistor 36 mit dem Masseanschluß 5 verbunden bleibt.
In der Schaltstufe 10 sind der PMOS-Transistor 22 und der NMOS-Transistor 26 eingeschaltet. Das Source-Potential des PMOS-Transistors 20 liegt daher in der Nähe von VCC, während das Source-Potential des NMOS-Transistors 24 in der Nähe von GND liegt. Hinsichtlich der obenbeschriebenen Schwellenspannungen VTP und VTN ist ungeachtet des Potentials VOUT des Ausgangsanschlusses 3 wenigstens einer der zwei Transistoren 20 und 24 eingeschaltet. Somit besteht ein leitender Pfad durch die Schaltstufe 10.
Der Knoten 15 wird somit über die Schaltstufe 10 und den NMOS-Transistor zum Masseanschluß 5 entladen, wobei das Potential des Knotens 15 abfällt. In einem bestimmten Intervall, das in Fig. 3 mit dem Buchstaben "q" bezeichnet ist, wird der Potentialabfall aus einem später zu erläuternden Grund vorübergehend verlangsamt, jedoch fällt das Potential des Knotens 18 schnell bis auf den Massepegel.
Wenn die Knoten 15 und 18 beide auf Niedrigpegel liegen, verharrt der NMOS-Ausgangstransistor 16 im ausgeschalteten Zustand, während der PMOS-Ausgangstransistor 14 eingeschaltet wird und den Ausgangsanschluß 3 mit dem Leistungsversorgungsanschluß 4 verbindet. Das Potential des Ausgangsanschlusses 3 steigt auf Hochpegel an. Der Ausgangspuffer befindet sich jetzt im Hochpegel-Ausgangszustand. In der Schaltstufe 10 schaltet der PMOS-Transistor 20 aus, da VOUT auf Hochpegel liegt, während jedoch der NMOS-Transistor 24 eingeschaltet bleibt.
Im folgenden wird die Operation des Ausgangspuffers beim Umschalten vom Hochpegel-Ausgangszustand zum Niedrigpegel-Ausgangszustand beschrieben.
Zum Zeitpunkt t&sub0; in Fig. 3 wird der Dateneingangsanschluß 1 auf Niedrigpegel gesteuert. In der Steuerstufe 12 wird der NMOS-Transistor 36 ausgeschaltet, während der PMOS- Transistor 32 eingeschaltet wird, wodurch der Knoten 18 vom Masseanschluß 5 getrennt und der Knoten 15 mit dem Leistungsversorgungsanschluß 4 verbunden wird. Das Potential des Knotens 15 steigt schlagartig an. Zum Zeitpunkt t&sub1; erreicht der Knoten 15 Hochpegel, schaltet den PMOS- Ausgangstransistor 14 aus und trennt den Ausgangsanschluß 3 vom Leistungsversorgungsanschluß 4.
Obwohl in der Schaltstufe 10 der PMOS-Transistor 20 ausgeschaltet ist, sind die NMOS-Transistoren 24 und 26 beide eingeschaltet. Daher wird der Knoten 18 vom Knoten 15 über die NMOS-Transistoren 24 und 26 aufgeladen, wobei das Potential des Knotens 18 ebenfalls anzusteigen beginnt.
Wenn das Potential des Knotens 18 ansteigt, steigen auch die Source-Potentiale der NMOS-Transistoren 26 und 24 in der Schaltstufe 10. Die Gate-Source-Spannungen der NMOS- Transistoren 26 und 24 werden somit verringert, was die Leitfähigkeit dieser Transistoren beeinträchtigt. Außerdem steigt die Schwellenspannung VTN' an, wie oben beschrieben worden ist. Zum Zeitpunkt t&sub2; übertrifft die Differenz zwischen dem Gate-Potential (VOUT) des NMOS- Transistors 24 und dessen Source-Potential (das Potential des Knotens 18) nicht mehr VTN', wodurch der NMOS-Transistor 24 abgeschaltet wird. Dies hält vorübergehend den Potentialanstieg des Knotens 18 zum Zeitpunkt t&sub2; auf dem Wert von VOUT - VTN' an, der ungefähr 3 V beträgt.
Dieser Wert ist groß genug, um den NMOS-Ausgangstransistor 16 einzuschalten, dessen Schwellenspannung VTN ist (0, 8 V). Daher beginnt VOUT zu fallen, wenn sich die kapazitive Last am Ausgangsanschluß 3 zum Masseanschluß 5 entlädt. Die Entladung beginnt schon vor dem Zeitpunkt t&sub2;. Solange jedoch der Knoten 18 auf 3 V verharrt, ist die Entladungsgeschwindigkeit auf den Drain-Strom des NMOS-Ausgangstransistors 16 mit diesem Gate-Potential beschränkt, der nur ungefähr halb so groß ist wie der Drain-Strom bei einem vollen Gate-Potential von VCC.
Wenn die Ausgangsspannung VOUT unter VCC - VTP fällt, wird der PMOS-Transistor 20 in der Schalt-Schaltung 10 eingeschaltet und erlaubt dem Knoten 18, die Aufladung fortzusetzen. Zuerst fließt ein vernachlässigbarer Ladestrom, jedoch nimmt mit weiter fallendem VOUT die Leitfähigkeit des PMOS-Transistors 20 zu, was einen stärkeren Ladestrom zuläßt. Der resultierende leichte Anstieg des Potentials des Knotens 18 erhöht die Leitfähigkeit des NMOS- Ausgangstransistors 16, was das Abfallen von VOUT beschleunigt. Diese Effekte verstärken sich gegenseitig, wobei zum Zeitpunkt t&sub3; in Fig. 3, wenn VOUT beträchtlich niedriger ist als VCC - VTP, das Potential des Knotens 18 erneut mit einer beträchtlichen Geschwindigkeit anzusteigen beginnt. Diesmal steigt das Potential des Knotens 18 bis auf VCC an, während das Potential VOUT des Ausgangsanschlusses 3 auf Massepegel abfällt.
Die Ausgangspufferschaltung befindet sich nun im Niedrigpegel-Ausgangszustand. In der Endstufe 8 ist der NMOS- Transistor 16 vollständig eingeschaltet, wobei sein Gate- Potential gleich VCC ist. In der Schaltstufe 10 ist der NMOS-Transistor 24 ausgeschaltet, wobei jedoch die PMOS- Transistoren 20 und 22 beide eingeschaltet sind und den Knoten 18 auf VCC halten.
Die untere Signalforn in Fig. 3 zeigt das Potential des Masseanschlusses 5. Wie oben erwähnt ist, induziert der Entladestrorn vom Ausgangsanschluß 3 eine Massestörung. Der Entladungsspitzenstrom tritt jedoch zwischen den Zeitpunkten t&sub2; und t&sub3; kurz nach Beginn der Entladung auf, wenn das Gate-Potential des NMOS-Ausgangstransistors 16 auf einem Zwischenwert von ungefähr 3 Volt gehalten wird. Der Stromfluß ist dementsprechend beschränkt und der induzierte Massestörpegel ist gering.
Die durchgezogenen Linien in Fig. 3 zeigen VOUT und Massestörungssignalformen für die neuartige Schaltung der Fig. 1. Die gestrichelten Linien zeigen Signalformen für eine Schaltung des Standes der Technik. Die Schaltung des Standes der Technik, von der diese gestrichelten Signalformen erhalten wurden, ist in Fig. 4 gezeigt. Dies ist die Schaltung, die in der obenerwähnten japanischen Patentanmeldung Kokai Nr. 216518/1986 offenbart worden ist. Die Elemente, die den Elementen der Fig. 1 entsprechen, sind mit denselben Bezugszeichen bezeichnet.
Der Hauptunterschied zwischen dieser Schaltung des Standes der Technik und der neuartigen Schaltung liegt darin, daß in der Schaltung des Standes der Technik die Schaltstufe 10 nicht mit dem Ausgangsanschluß 3 verbunden ist und keine Elemente besitzt, die von der Ausgangsspannnung VOUT gesteuert werden. Im Ausgangszustand ist von den Transistoren 22 und 26 in der Schaltstufe 10 immer einer von beiden eingeschaltet. Somit wird beim Schalten vom Hochpegel-Ausgangszustand zum Niedrigpegel- Ausgangszustand z. B. der Potentialanstieg des Knotens 18 nicht auf einem Zwischenpunkt gehalten, sondern schreitet mit einer stationären Geschwindigkeit fort. Der entsprechende ununterbrochene Anstieg der Leitfähigkeit des Ausgangstransistors erlaubt einen größeren Entladespitzenstrom, der vom Ausgangsanschluß 3 nach Masse fließt und eine größere Störspitzenspannung am Masseanschluß erzeugt.
Fig. 5 zeigt Massestörspitzenspannungen, wenn 1, 2, 4 und 8 Ausgangspuffer gemeinsam mit derselben Masseleitung verbunden sind und gleichzeitig vom Hochpegel- in den Niedrigpegel-Ausgangszustand umgeschaltet werden. Die Kurve A gilt für die neuartige Schaltung. Die Kurve B gilt für die Schaltung des Standes der Technik der Fig. 5. Die Kurve C ist für eine Ausgangspufferschaltung des Standes der Technik, die in der japanischen Patentanmeldung Kokai Nr. 244124/1986 offenbart ist. Die Werte in diesem Graphen wurden mittels Schaltungssimulation unter identischen Bedingungen für alle drei Schaltungen erhalten. Alle Steuertransistoren besaßen die gleichen Abmessungen, wobei die Ausgangstransistoren so ausgelegt waren, daß sie eine Niedrigpegel-Ausgangsspannung (VOL) von 0,4 V oder weniger sicherstellen, während sie einen Ausgangsstrom (IOL) von 24 mA ziehen. Eine Massestreuinduktivität LG von 15 nH wurde für alle drei Schaltungen angenommen.
Wie Fig. 5 zeigt, erzeugt die neuartige Schaltung sehr viel weniger Massestörungen als in der Kurve B und erzeugt ferner etwas weniger Massestörungen als in der Kurve C, obwohl die Kurve C von einer komplexen Schaltung mit 24 Transistoren kommt, während die neuartige Schaltung nur 12 Transistoren besitzt. (Der Invertierer 28 in Fig. 1 enthält 2 Transistoren.)
Wie in Fig. 3 gezeigt, ist die neuartige Schaltung hinsichtlich der Verringerung der Leistungsversorgungsstörungen während des Schaltens vom Niedrigpegel- auf den Hochpegelzustand ähnlich wirksam. Wenn der Dateneingangsanschluß 1 zum Zeitpunkt T&sub0; angesteuert wird, wird der PMOS-Transistor 32 ausgeschaltet und der NMOS-Transistor 36 eingeschaltet, wodurch der Knoten 15 vom Leistungsversorgungsanschluß 4 getrennt wird und der Knoten 18 mit dem Masseanschluß verbunden wird. Der Knoten 18 fällt zum Zeitpunkt T&sub1; schlagartig auf Massepegel, wodurch der NMOS-Ausgangstransistor 16 ausgeschaltet wird.
Das Potential des Knotens 15 fällt analog zu dem vorher erläuterten Prozeß ab. Zum Zeitpunkt T&sub2; wird der PMOS- Transistor 20 in der Schaltstufe 10 ausgeschaltet, wodurch der Potentialabfall des Knotens 15 vorübergehend auf dem Wert VOUT + VTP' gehalten wird, der ungefähr bei 3,5 V liegt. Dieser Wert ist niedrig genug, um den PMOS- Ausgangstransistor 14 einzuschalten, so daß mit dem Aufladen der kapazitiven Last am Ausgangsanschluß 3 begonnen wird und VOUT anzusteigen beginnt. Der Anstieg von VOUT schaltet jedoch den NMOS-Transistor 24 in der Schaltstufe 10 aus, wobei zum Zeitpunkt T&sub3; das Potential des Knotens 15 erneut mit einer beträchtlichen Geschwindigkeit zu fallen beginnt. Im Endzustand liegt der Knoten 15 auf Massepotential, so daß der PMOS-Ausgangstransistor 14 seine volle Stromleitfähigkeit erreicht, während VOUT auf Hochpegel liegt.
Obwohl in Fig. 3 nicht gezeigt, wird die beim Schalten vorn Niedrigpegelzustand in den Hochpegelzustand erzeugte Störung am Leistungsversorgungsanschluß 4 auf dieselbe Weise verringert wie die vorher erzeugte Massestörung. Der Ladestrom im Intervall q' vom Zeitpunkt T&sub2; bis zum Zeitpunkt T&sub3; wird begrenzt, da das Gate-Potential des PMOS-Ausgangstransistors 14 auf einem Zwischenwert gehalten wird. Die induzierte Störspannung ist dementsprechend klein.
Dieselbe Beschränkung, die während des Schaltens vom hochohmigen Zustand in den Ausgangszustand im Intervall "q" in Fig. 3 verwendet wird, reduziert auch zu diesem Zeitpunkt die Störung.
Die neuartige Ausgangspufferschaltung bekämpft somit die Hauptursache der Schaltstörung, die der übermäßige Ladeoder Entladestrom ist. Die neuartige Schaltung begrenzt selbst im Fall sehr großer kapazitiver Ausgangslasten wirksam den Spitzenstrom, da die Schaltstufe 10 mittels direkter Rückkopplung vom Ausgangsanschluß 3 gesteuert wird. Ungeachtet der Lastkapazität schaltet die Schaltstufe 10 aus und hält den Gateanschluß des Ausgangstransistors 14 auf einem Zwischenpotential, bis das Potential des Ausgangsanschlusses 3 selbst auf einen Zwischenwert gestiegen oder gefallen ist. Somit wird der Stromfluß begrenzt, bis das Intervall des Lade- oder Entladespitzenstroms verstrichen ist.
Ein weiterer Vorteil der Erfindung liegt darin, daß dann, wenn dieses Intervall verstrichen ist, die Schaltstufe 10 wieder schlagartig einschaltet, so daß der Ausgangstransistor den Einschaltvorgang schnell abschließen kann. Aufgrund der Rückkopplung vom Ausgangsanschluß kann die Schaltung leicht so ausgelegt werden, daß die Intervalle q und q' in Fig. 3 die für die Störungsreduzierung erforderliche minimale Länge aufweisen. Die Schaltung kann außerdem für eine minimale Schaltzeit bei verschiedenen kapazitiven Lasten optimiert werden, ein Merkmal, das im Stand der Technik nicht zu finden ist. Dementsprechend ist zu erwarten, daß die neuartige Schaltung schneller arbeiten kann als die anderen störungsarmen Ausgangspufferschaltungen.
Wie aus Fig. 3 deutlich wird, beginnt der NMOS-Transistor 16 beim Schalten vom Hochpegel-Ausgangszustand in den Niedrigpegel-Ausgangszustand solange nicht einzuschalten, bis der PMOS-Ausgangstransistor 14 bereits abgeschaltet hat (Knoten 18 steigt solange nicht wesentlich an, bis der Knoten 15 bereits auf Massepegel gefallen ist). Auf ähnliche Weise beginnt der PMOS-Transistor 14 beim Schalten vom Niedrigpegel-Ausgangszustand in den Hochpegel- Ausgangszustand solange nicht einzuschalten, bis der NMOS-Ausgangstransistor 16 bereits abgeschaltet hat (Knoten 15 fällt solange nicht wesentlich ab, bis der Knoten 18 bereits VCC erreicht hat). Somit fließt niemals Strom direkt vom Leistungsversorgungsanschluß 4 über die Ausgangspufferschaltung zum Masseanschluß 5, wodurch eine zweite Störungsquelle beseitigt wird.
Fig. 6 zeigt eine neuartige Totempfahl-Ausgangspufferschaltung, die einen Teil der schaltungselemente der Fig. 1 verwendet. Es werden die gleichen Bezugzeichen verwendet. Der Dateneingangsanschluß 1, der Ausgangsanschluß 3, der Leistungsversorgungsanschluß 4, der Masseanschluß 5, die PMOS-Transistoren 14 und 32 sowie die NMOS-Transistoren 16 und 36 sind in der gleichen Weise verbunden wie in Fig. 1. Die Schaltstufe 40 in Fig. 6 enthält nur den PMOS-Transistor 20 und den NMOS-Transistor 24, die zwischen den Knoten 15 und 18 parallelgeschaltet sind. Die Gateanschlüsse dieser beiden Transistoren sind wie in Fig. 1 mit dem Ausgangsanschluß verbunden.
Diese Ausgangspufferschaltung unterscheidet sich von derjenigen in Fig. 1 dadurch, daß sie keinen Steuereingangsanschluß 2 besitzt und die Transistoren und Invertierer fehlen, die in Fig. 1 vom Steuereingangsanschluß 2 angesteuert werden. Wenn der Steuereingangsanschluß 2 in Fig. 1 auf Hochpegel liegt, können die Transistoren 30 und 34, die parallel zu den Transistoren 32 und 36 geschaltet sind, ignoriert werden, da sie ausgeschaltet sind. Die Transistoren 22 und 26, die mit Transistoren 20 und 24 in Serie geschaltet sind, können ignoriert werden, da sie eingeschaltet sind. Fig. 1 wird dann in der Funktion äquivalent zur Fig. 6.
Die Ausgangspufferschaltung in Fig. 6 hat somit zwei Zustände: einen Hochpegel-Ausgangszustand und einen Niedrigpegel-Ausgangszustand. Die Operation dieser Schaltung beim Schalten zwischen diesen beiden Zuständen ist identisch mit der Operation der Schaltung in Fig. 1 beim Schalten zwischen den Hochpegel- und Niedrigpegel-Ausgangszuständen, so daß eine weitergehende Beschreibung weggelassen wird. Die Vorteile der Erfindung sind wie vorher folgende: der Lade- oder Entladespitzenstrom zu oder von der Last wird reduziert, wodurch die Störungen an den Leistungsversorgungs- und Masseanschlüssen reduziert werden; ein direkter Stromfluß vom Leistungsversorgungsanschluß 4 zum Masseanschluß 5 wird verhindert; die Schaltzeit kann für verschiedene Lastkapazitäten optimiert werden; und all dies wird mit einer kleinen Anzahl von Transistoren (nur sechs) erreicht.
Es gibt viele andere Ausführungsformen der Erfindung. Zum Beispiel kann die Erfindung mit anderen Haibleiterelementen verwirklicht werden, statt wie in den Fig. 1 und 6 die PMOS- und NMOS-Transistoren zu verwenden. Die notwendigen Modifizierungen sind für Fachleute offensichtlich.

Claims

1. Ausgangspufferschaltung, mit:

einem Eingangsanschluß (1) zum Empfangen eines Eingangssignals;

einem Ausgangsanschluß (3) zum Erzeugen eines Ausgangssignals;

ersten und zweiten Potentialanschlüssen (4: 5) zum Empfangen von Leistungsversorgungspotentialen;

einem ersten Schalter (14): der zwischen den ersten Potentialanschluß (4) und den Ausgangsanschluß (3) geschaltet ist: wobei der erste Schalter (14) einen ersten Steueranschluß (15) besitzt;

einem zweiten Schalter (16): der zwischen den zweiten Potentialanschluß (5) und den Ausgangsanschluß (3) geschaltet ist, wobei der zweite Schalter (16) einen zweiten Steueranschluß (18) besitzt;

einem dritten Schalter (32): der zwischen den ersten Potentialanschluß (4) und den ersten Steueranschluß (15) geschaltet ist: wobei der dritte Schalter einen mit dem Eingangsanschluß (1) verbundenen Steueranschluß besitzt;

einem vierten Schalter (36): der zwischen den zweiten Potentialanschluß (5) und den zweiten Steueranschluß (18) geschaltet ist: wobei der vierte Schalter einen mit dem Eingangsanschluß (1) verbundenen Steueranschluß besitzt;

einer Schalt-Schaltung (10 oder 40): die zwischen den ersten Steueranschluß (15) und den zweiten Steueranschluß (18) geschaltet ist; dadurch gekennzeichnet: daß die Schalt-Schaltung (10 oder 40) mit dem Ausgangsanschluß (3) verbunden ist und den ersten Steueranschluß (15) und den zweiten Steueranschluß (18) als Antwort auf das Ausgangssignal elektrisch verbindet: um einen Potentialabfall am ersten Steueranschluß vorübergehend zu verlangsamen bzw. um einen Potentialanstieg am zweiten Steueranschluß vorübergehend anzuhalten.

2. Ausgangspuffer nach Anspruch 1, in dem die Schalt-Schaltung (40) einen fünften und einen sechsten Schalter (20, 24) besitzt, die zwischen dem ersten und dem zweiten Steueranschluß (15, 16) parallelgeschaltet sind, wobei der fünfte und der sechste Schalter (20, 24) Steueranschlüsse besitzen, die gemeinsam mit dem Ausgangsanschluß (3) verbunden sind.

3. Ausgangspuffer nach Anspruch 1, ferner mit einem Steuereingangsanschluß (2) zum Empfangen eines Steuersignals.

4. Ausgangspuffer nach Anspruch 3, in dem die Schalt-Schaltung (10) enthält: einen fünften Schalter (20) mit einem ersten Anschluß, der mit dem zweiten Steueranschluß (18) verbunden ist, einem zweiten Anschluß und einem Steueranschluß, der mit dem Ausgangsanschluß (3) verbunden ist

einen sechsten Schalter (22) mit einem ersten Anschluß, der mit dem zweiten Anschluß des fünften Schalters (20) verbunden ist, einem zweiten Anschluß, der mit dem ersten Steueranschluß (15) verbunden ist, und einem Steueranschluß, der mit dem Steuereingangsanschluß (2) verbunden ist;

einen siebten Schalter (24) mit einem ersten Anschluß, der mit dem ersten Steueranschluß (15) verbunden ist, einem zweiten Anschluß und einem Steueranschluß, der mit dem Ausgangsanschluß (3) verbunden ist; und

einen achten Schalter (26) mit einem ersten Anschluß, der mit dem zweiten Anschluß des siebten Schalters (24) verbunden ist, einem zweiten Anschluß, der mit dem zweiten Steueranschluß (18) verbunden ist, und einem Steueranschluß, der mit dem Steuereingangsanschluß (2) verbunden ist.

5. Ausgangspuffer nach Anspruch 3 oder 4, ferner mit;

einem neunten Schalter (30), der zwischen den ersten Potentialanschluß (4) und den ersten Steueranschluß (15) geschaltet ist, wobei der neunte Schalter (30) einen Steueranschluß besitzt, der mit dem Steuereingangsanschluß (2) verbunden ist; und

einem zehnten Schalter (34), der zwischen den zweiten Potentialanschluß (5) und den zweiten Steueranschluß (18) geschaltet ist, wobei der zehnte Schalter (34) einen Steueranschluß besitzt der mit dem Steuereingangsanschluß (2) verbunden ist.