TWI416875B - 寬輸出範圍之轉壓系統 - Google Patents

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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes

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Description

寬輸出範圍之轉壓系統
本發明係關於電壓位準轉壓之技術領域，尤指一種寬輸出範圍之轉壓系統。
電壓位準轉壓電路通常是用來將低壓的控制信號轉換為高壓的控制信號，例如：應用在液晶顯示器時，通常需要將數位控制訊號由0伏特~3.3伏特的電壓轉換成-15伏特~20伏特的電壓，以驅動薄膜電晶體，故需要透過電壓位準轉壓電路來進行電壓位準移轉。
圖1係一習知電壓位準轉壓電路100之示意圖，其係主要包含兩個電壓位準轉壓器110,120所組成。第一電壓位準轉壓器110先將輸入訊號VIN的位準由VPP~VSS轉壓至VPP~VGL，當中，VPP約為3.3伏特，VSS約為0伏特，VGL約為-15伏特。亦即，第一電壓位準轉壓器110先維持VPP位準不變，而將輸入訊號VIN的電壓負向轉換至VGL位準。
第二電壓位準轉壓器120則將第一電壓位準轉壓器110輸出的訊號VOUT1之位準由VPP~VGL轉壓至VGH~VGL，當中，VGH約為20伏特。亦即，第二電壓位準轉壓器120維持VGL位準不變，而將訊號VOUT1的電壓正向轉換至由VGH位準。
圖2係另一習知電壓位準轉壓電路200之示意圖，其與圖1差別在於其先將輸入訊號VIN的位準由VPP~VSS轉壓至VGH~VSS，再由位準VGH~VSS轉換至位準VGH~VGL。由圖1及圖2可知，一般電壓位準轉壓電路100至少需要八顆電晶體。
圖3係習知電壓位準轉壓電路100運用之示意圖，電壓位準轉壓電路100在實際應用時，由於需驅動下一級，故會加入一PMOS電晶體MPO及一NMOS電晶體MNO作為輸出緩衝級去驅動輸出負載。當輸入VIN轉態時，PMOS電晶體MPO及NMOS電晶體MNO會有同時導通的情況，此時VGHO到VGLO會有衝擊電流(Rush Current)的情況，為避免此情況發生，需加入PMOS電晶體MPS/NMOS電晶體MNW和PMOS電晶體MPW/NMOS電晶體MNS這兩組反向器(INVERTER)。其中，電晶體MPS之寬長比(W/L)較大，而電晶體MNW之寬長比較小，電晶體MPW之寬長比較小，而電晶體MNS之寬長比較大。
當輸入電壓VIN由VSS位準轉變為VPP位準時，電壓VOP和電壓VON會同時下降，因電晶體MNS之寬長比較大，電壓VON下降較快，則電晶體MNO會先關閉。而電晶體MNW之寬長比較小，電壓VOP下降較慢，則電晶體MPO會後開啟，最後使輸出電壓VOUT拉高至VGHO位準，因此而不會有電晶體MPO及電晶體MNO會有同時導通的情況。由圖1及圖3可知，一個習知的電壓位準轉壓電路加上兩個反向器約需十二顆電晶體，此不但佔用許多面積，同時亦增加許多功率消耗。因此，習知電壓位準轉壓電路的技術實仍有改善的空間。
本發明之目的主要係在提供一寬輸出範圍之轉壓系統，以降低電晶體的使用數量並降低電路面積，而獲得最佳的功率消耗。
依據本發明之一特色，本發明提出一種寬輸出範圍之轉壓系統，其包含一第一NMOS電晶體、一第一PMOS電晶體、一第二PMOS電晶體、一第二NMOS電晶體、一第三PMOS電晶體、及一第三NMOS電晶體。該第一NMOS電晶體的閘極連接一輸入端以接收一輸入訊號，其源極連接至一第一位準電壓(VSS)，其中，該輸入訊號具有該第一位準電壓(VSS)及一第二位準電壓(VPP)。該第一PMOS電晶體的閘極連接該輸入端以接收該輸入訊號，其源極連接至該第二位準電壓(VPP)。該第二PMOS電晶體，其汲極連接至該第一NMOS電晶體的汲極，其源極連接至一第三位準電壓(VGH)。該第二NMOS電晶體的汲極連接至該第一PMOS電晶體的汲極，其源極連接至一第四位準電壓(VGL)。該第三PMOS電晶體的閘極連接至該第二PMOS電晶體的汲極，其源極連接至該第三位準電壓(VGH)，其汲極連接至該第二PMOS電晶體的閘極。該第三NMOS電晶體的閘極連接至該第二NMOS電晶體的汲極，其源極連接至該第四位準電壓(VGL)，其汲極連接至該第二NMOS電晶體的閘極，並連接至該第三PMOS電晶體的汲極以作為一輸出端。
依據本發明之另一特色，本發明提出一種寬輸出範圍之轉壓系統，其包含一第一NMOS電晶體、一第一PMOS電晶體、一第二PMOS電晶體、一第二NMOS電晶體、一第三PMOS電晶體、一阻抗電路、及一第三NMOS電晶體。該第一NMOS電晶體的閘極連接一輸入端以接收一輸入訊號，其源極連接至一第一位準電壓(VSS)，其中，該輸入訊號具有該第一位準電壓(VSS)及一第二位準電壓(VPP)。該第一PMOS電晶體的閘極連接該輸入端以接收該輸入訊號，其源極連接至該第二位準電壓(VPP)。該第二PMOS電晶體的汲極連接至該第一NMOS電晶體的汲極，其源極連接至一第三位準電壓(VGH)。該第二NMOS電晶體的汲極連接至該第一PMOS電晶體的汲極，其源極連接至一第四位準電壓(VGL)。該第三PMOS電晶體的閘極連接至該第二PMOS電晶體的汲極，其源極連接至該第三位準電壓(VGH)，其汲極連接至該第二NMOS電晶體的閘極。該阻抗電路的一端連接至該第三PMOS電晶體的汲極。該第三NMOS電晶體的閘極連接至該第二NMOS電晶體的汲極，其其源極連接至該第四位準電壓(VGL)，其汲極連接至該第二PMOS電晶體的閘極及阻抗電路的另一端。
圖4係本發明一實施例之一種寬輸出範圍之轉壓系統400的電路圖，該轉壓系統400包含：一第一NMOS電晶體MN1、一第一PMOS電晶體MP1、一第二PMOS電晶體MP2、一第二NMOS電晶體MN2、一第三PMOS電晶體MPSW、及一第三NMOS電晶體MNSW。
該第一NMOS電晶體MN1之閘極G連接一輸入端41以接收一輸入訊號VIN，其源極S連接至一第一位準電壓(VSS)，其中，該輸入訊號VIN具有該第一位準電壓(VSS)及一第二位準電壓(VPP)。
該第一PMOS電晶體MP1之閘極G連接該輸入端41以接收該輸入訊號VIN，其源極S連接至該第二位準電壓(VPP)。
該第二PMOS電晶體MP2之汲極D連接至該第一NMOS電晶體MN1的汲極D及一節點PC，其源極S連接至一第三位準電壓(VGH)。
該第二NMOS電晶體MN2之汲極D連接至該第一PMOS電晶體MP1的汲極D及一節點NC，其源極連接至一第四位準電壓(VGL)。
該第三PMOS電晶體MPSW之閘極G連接至該第二PMOS電晶體MP2的汲極D及該節點PC，其源極S連接至該第三位準電壓(VGH)，其汲極D連接至該第二PMOS電晶體MP2的閘極G。
該第三NMOS電晶體MNSW之閘極G連接至該第二NMOS電晶體MN2的汲極G及該節點NC，其源極S連接至該第四位準電壓(VGL)，其汲極D連接至該第二NMOS電晶體MN2的閘極G，並連接至該第三PMOS電晶體MPSW的汲極D以作為一輸出端42。
該第一位準電壓值(VSS)小於該第二位準電壓值(VPP)，該第二位準電壓值(VPP)小於該第三位準電壓值(VGH)，該第四位準電壓值(VGL)小於該第一位準電壓值(VSS)。舉例來說，該第一位準電壓值(VSS)可為0伏特，該第二位準電壓值(VPP)為2.0伏特，該第三位準電壓值(VGH)為5.0伏特，該第四位準電壓值(VGL)為-5.0伏特。於其他實施例中，該第一位準電壓值(VSS)為0伏特，該第二位準電壓值(VPP)為3.3伏特，該第三位準電壓值(VGH)為20伏特，該第四位準電壓值(VGL)為-15伏特。
以下是本發明寬輸出範圍之轉壓系統400的運作原理：
(1)當輸入訊號VIN由該第一位準電壓(VSS)轉壓到該第二位準電壓(VPP)時，該第一NMOS電晶體MN1開啟而該第一PMOS電晶體MP1關閉，該第二PMOS電晶體MP2的汲極處D的電壓VPC逐漸拉低至該第一位準電壓(VSS)且同時開啟該第三PMOS電晶體MPSW，此時該第三NMOS電晶體MNSW也保持開啟狀態。由於節點PC處的電壓VPC逐漸拉低至該第一位準電壓(VSS)，使得該第三PMOS電晶體MPSW其電流驅動能力較強，而逐漸拉高該輸出端42處的電壓VOUT，導致該第二NMOS電晶體MN2開啟，使該第二NMOS電晶體MN2的汲極處D的電壓VNC拉低至該第四位準電壓(VGL)，而關閉該第三NMOS電晶體MNSW，最後俾使該輸出端42處的電壓VOUT拉高至該第三位準電壓(VGH)。而當該輸出端處的電壓VOUT拉高至該第三位準電壓(VGH)時，該第二PMOS電晶體MP2被關閉。
(2)當該輸入訊號VIN由該第二位準電壓(VPP)轉壓到該第一位準電壓(VSS)時，該第一NMOS電晶體MN1關閉而該第一PMOS電晶體MP1開啟，該第二NMOS電晶體MN2的汲極處D的電壓VNC逐漸拉高至該第二位準電壓(VPP)且同時開啟該第三NMOS電晶體MNSW。此時該第三PMOS電晶體MPSW也保持開啟狀態。由於電壓VNC拉高至VPP，使得該第三NMOS電晶體MNSW其電流驅動能力較強，而讓電壓VOUT會逐漸拉低。而逐漸拉低該輸出端42處電壓VOUT會導致該第二PMOS電晶體MP2開啟，使該第二PMOS電晶體MP2的汲極處D的電壓VPC拉高至該第三位準電壓(VGH)，而關閉該第三PMOS電晶體MPSW，俾使該輸出端42處的電壓VOUT拉低至該第四位準電壓(VGL)。當輸出端42處的電壓VOUT拉低至該第四位準電壓(VGL)時，該第二NMOS電晶體MN2被關閉。
圖5係本發明寬輸出範圍之轉壓系統400的模擬示意圖。其中，該輸入訊號VIN由0伏特轉壓到2伏特時，該輸出端42處的電壓VOUT由-5伏特轉壓到5伏特。該輸入訊號VIN由2伏特轉壓到0伏特時，該輸出端42處的電壓VOUT由5伏特轉壓到-5伏特。
圖6係本發明另一實施之寬輸出範圍之轉壓系統600的電路圖。該寬輸出範圍之轉壓系統600包含：一第一NMOS電晶體MN1、一第一PMOS電晶體MP1、一第二PMOS電晶體MP2、一第二NMOS電晶體MN2、一第三PMOS電晶體MPSW、一阻抗電路Rth、一第三NMOS電晶體MNSW、一驅動PMOS電晶體MPO、及一驅動NMOS電晶體MNO。
該第一NMOS電晶體MN1之閘極G連接一輸入端61以接收一輸入訊號VIN，其源極S連接至一第一位準電壓(VSS)，其中，該輸入訊號具有該第一位準電壓(VSS)及一第二位準電壓(VPP)。
該第一PMOS電晶體MP1之閘極G連接該輸入端61以接收該輸入訊號VIN，其源極S連接至該第二位準電壓(VPP)。
該第二PMOS電晶體MP2之汲極D連接至該第一NMOS電晶體MN1的汲極D及一節點PC，其源極S連接至一第三位準電壓(VGH)。
該第二NMOS電晶體MN2之汲極D連接至該第一PMOS電晶體MP1的汲極D及一節點NC，其源極S連接至一第四位準電壓(VGL)。
該第三PMOS電晶體MPSW之閘極G連接至該第二PMOS電晶體MP2的汲極D及該節點PC，其源極S連接至該第三位準電壓(VGH)，其汲極D連接至該第二NMOS電晶體MN2的閘極G及一節點OP。
該阻抗電路Rth的一端連接至該第三PMOS電晶體MP3的汲極D及該節點OP。
該第三NMOS電晶體MNSW之閘極G連接至該第二NMOS電晶體MN2的汲極D及該節點NC，其其源S極連接至該第四位準電壓(VGL)，其汲極D連接至該第二PMOS電晶體MP2的閘極及並經由一節點ON連接至該阻抗電路Rth的另一端。
該驅動PMOS電晶體MPO之閘極G連接至該第三PMOS電晶體MPSW的汲極D及該節點OP，其源極S連接至一第五位準電壓(VGHO)，其汲極D連接至一輸出端62。
該驅動NMOS電晶體MNO之閘極G連接至該第三NMOS電晶體MNSW的汲極D及該節點ON，其源極S連接至一第六位準電壓(VGLO)，其汲極D連接至該輸出端62。
於本實施例中，該第五位準電壓(VGHO)等於該第三位準電壓值(VGH)，該第六位準電壓(VGLO)等於該第四位準電壓值(VGL)。
以下是本發明寬輸出範圍之轉壓系統600的運作原理：
(1)當該輸入訊號VIN由該第一位準電壓(VSS)轉壓到該第二位準電壓(VPP)時，該第二PMOS電晶體MP2的汲極D處的電壓VPC逐漸拉低至該第一位準電壓值(VSS)，該第三PMOS電晶體MPSW逐漸開啟，會使電流流過該阻抗電路Rth會造成一壓降(VT)。此時該第三PMOS電晶體MPSW的汲極處D的電壓VOP往上升，而節點ON的電壓VON會比節點OP的電壓VOP低一個VT電壓。當VGHO-VOP<|VTH,MPO |且VON-VGLO<VTH,MNO 時，則該驅動PMOS電晶體MPO會先關閉，而該驅動NMOS電晶體MNO保持關閉狀態，然後該第三NMOS電晶體MNSW的汲極處D之電壓VON逐漸上升，且當VON-VGLO>VTH,MNO ，則該驅動NMOS電晶體MNO會開啟，同時該輸出端62處之電壓VOUT為該第六位準電壓(VGLO)，以避免驅動該PMOS電晶體MPO及驅動NMOS電晶體MNO同時導通，也不會有衝擊電流(Rush Current)產生。當中，VGHO為該第五位準電壓，VOP為該第三PMOS電晶體的汲極處之電壓，VTH,MPO 為該驅動PMOS電晶體的臨界電壓(threshold voltage)，VGLO為該第六位準電壓，VON為該第三NMOS電晶體MNSW的汲極處D之電壓，VTH,MNO 為該驅動NMOS電晶體MNO的臨界電壓(threshold voltage)。
(2)當輸入訊號VIN由該第二位準電壓(VPP)轉壓到該第一位準電壓(VSS)時，該第二NMOS電晶體MN2的汲極處D的電壓VNC逐漸拉高至該第二位準電壓(VPP)，該第三NMOS電晶體MNSW逐漸開啟，會使電流流過該阻抗電路Rth而造成一壓降(VT)。此時該第三NMOS電晶體MNSW的汲極處D之電壓VON往下降，而節點OP的電壓VOP會比節點ON的電壓VON高一個VT電壓。當VON-VGLO<VTH,MNO 且VGHO-VOP<|VTH,MPO |，則該驅動NMOS電晶體MNO會先關閉，而該驅動PMOS電晶體MPO保持關閉狀態，之後該第三PMOS電晶體MPSW的汲極處之電壓VOP逐漸下降，且當VGHO-VOP>|VTH,MPO |，則該驅動PMOS電晶體MPO開啟，同時該輸出端62處之電壓VOUT為該第五位準電壓(VGHO)，以避免驅動PMOS電晶體MPO及驅動NMOS電晶體MNO同時導通。
本實施例係在寬輸出範圍之轉壓系統600中加入該阻抗電路Rth，且將該第二PMOS電晶體MP2的閘極連接至節點ON、和該第二NMOS電晶體MN2閘極接至節點OP，即可避掉衝擊電流(Rush Current)情況。
藉由加入該阻抗電路Rth，也會加強本發明寬輸出範圍之轉壓系統600的翻轉能力，因為加入該阻抗電路Rth在節點OP和節點ON之中，只要有電流流過該阻抗電路Rth，就會在節點OP和節點ON造成一壓降(VT)，即可減少該第三PMOS電晶體MPSW和該第三NMOS電晶體MNSW同時導通的時間，進而加強本發明寬輸出範圍之轉壓系統600的翻轉能力，詳細說明如下：
(1)當該輸入訊號VIN由該第一位準電壓(VSS)轉壓到該第二位準電壓(VPP)時，該第二PMOS電晶體MP2的汲極處D的電壓VPC逐漸拉低至該第一位準電壓值(VSS)，該第三PMOS電晶體MPSW逐漸開啟，該第三PMOS電晶體MPSW的汲極D處之電壓VOP往上升，而使該第二NMOS電晶體MN2更快開啟，該第二NMOS電晶體MN2的汲極處D的電壓VNC更快拉至該第四位準電壓(VGL)，而使該第三NMOS電晶體MNSW更快關閉，而該第三PMOS電晶體MPSW的汲極處D之電壓VOP更快上升至該第三位準電壓(VGH)。
(2)當該輸入訊號VIN由該第二位準電壓(VPP)轉壓到該第一位準電壓(VSS)時，該第二NMOS電晶體MN2的汲極處D的電壓VNC逐漸拉高至該第二位準電壓(VPP)，該第三NMOS電晶體MNSW逐漸開啟，該第三NMOS電晶體MNSW的汲極處D的電壓VON往下降，而使該第二PMOS電晶體MP2更快開啟，該第二PMOS電晶體MP2的汲極處D的電壓VPC拉至該第三位準電壓(VGH)，而使該第三PMOS電晶體MPSW更快關閉，而該第三NMOS電晶體MNSW的汲極處D之電壓VON快下降至該第四位準電壓值(VGL)。
圖7係本發明寬輸出範圍之轉壓系統600的模擬示意圖。其中，該輸入訊號VIN由0伏特轉壓到2伏特時，該輸出端62處的電壓VOUT由5伏特轉壓到-5伏特。該輸入訊號VIN由2伏特轉壓到0伏特時，該輸出端62處的電壓VOUT由-5伏特轉壓到5伏特。
於圖6的實施例中，該阻抗電路Rth係一電阻。圖8係本發明又一實施例之寬輸出範圍之轉壓系統800的電路圖。其中係將圖6之阻抗電路以一第四PMOS電晶體MPR及一第四NMOS電晶體MNR所組成，該第四PMOS電晶體MPR的源極S連接至該第三PMOS電晶體MPSW的汲極D，其閘極G連接至該第四位準電壓(VGL)，其汲極D連接至該第三NMOS電晶體MNSW的汲極D，該第四NMOS電晶體MNR的源極S連接至該第三NMOS電晶體MNSW的汲極D，其閘極G連接至第三位準電壓(VGH)，其汲極D連接至該第三PMOS電晶體MPSW的汲極D。本實施例之寬輸出範圍之轉壓系統800係將該阻抗電路Rth替換成該第四PMOS電晶體MPR及該第四NMOS電晶體MNR並聯，該第四PMOS電晶體MPR及該第四NMOS電晶體MNR並聯亦可視同一電阻，由於在實際佈局(Layout)中，電晶體的面 積遠小於電阻的面積，因此該寬輸出範圍之轉壓系統800還有節省晶片面積之好處。
由前述說明可知，於低壓訊號轉正負高壓訊號之過程，通常需要經過一級的第二電壓位準轉壓器120轉正高壓訊號和一級的第一電壓位準轉壓器110轉負高壓訊號，才能轉出所需的正負高壓位準，而使用本發明提出的寬輸出範圍之轉壓系統400只需要六顆MOS電晶體，即可轉出所需要的正負高壓位準，故能達到降低電晶體的使用數量而節省晶片面積之目的，並減少功率消耗。
由上述可知，本發明無論就目的、手段及功效，在在均顯示其迥異於習知技術之特徵，極具實用價值。惟應注意的是，上述諸多實施例僅係為了便於說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
100‧‧‧電壓位準轉壓電路
110‧‧‧第一電壓位準轉壓器
120‧‧‧第二電壓位準轉壓器
200‧‧‧電壓位準轉壓電路
MPS‧‧‧PMOS電晶體
MNW‧‧‧NMOS電晶體
MPW‧‧‧PMOS電晶體
MNS‧‧‧NMOS電晶體
MPO‧‧‧電晶體
MNO‧‧‧電晶體
400‧‧‧寬輸出範圍之轉壓系統
41‧‧‧輸入端
42‧‧‧輸出端
600‧‧‧寬輸出範圍之轉壓系統
61‧‧‧輸入端
62‧‧‧輸出端
Rth‧‧‧阻抗電路
800‧‧‧寬輸出範圍之轉壓系統
MN1‧‧‧第一NMOS電晶體
MP1‧‧‧第一PMOS電晶體
MP2‧‧‧第二PMOS電晶體
MN2‧‧‧第二NMOS電晶體
MPSW‧‧‧第三PMOS電晶體
MNSW‧‧‧第三NMOS電晶體
MPR‧‧‧第四PMOS電晶體
MNR‧‧‧第四NMOS電晶體
PC‧‧‧節點
NC‧‧‧節點
OP‧‧‧節點
ON‧‧‧節點
圖1係一習知電壓位準轉壓電路之示意圖。
圖2係另一習知電壓位準轉壓電路之示意圖。
圖3係習知電壓位準轉壓電路運用之示意圖。
圖4係本發明一實施例之寬輸出範圍之轉壓系統的電路圖。
圖5係本發明寬輸出範圍之轉壓系統的模擬示意圖。
圖6係本發明另一實施例之寬輸出範圍之轉壓系統的電路圖。
圖7係本發明寬輸出範圍之轉壓系統的模擬示意圖。
圖8係本發明又一實施例之寬輸出範圍之轉壓系統的電路圖。
400．．．寬輸出範圍之轉壓系統
41．．．輸入端
42．．．輸出端
MN1．．．第一NMOS電晶體
MP1．．．第一PMOS電晶體
MP2．．．第二PMOS電晶體
MN2．．．第二NMOS電晶體
MPSW．．．第三PMOS電晶體
MNSW．．．第三NMOS電晶體
PC．．．節點
NC．．．節點

Claims (15)

  1. 一種寬輸出範圍之轉壓系統，其包含：一第一NMOS電晶體，其閘極連接一輸入端用以接收一輸入訊號，其源極連接至一第一位準電壓，其中，該輸入訊號具有該第一位準電壓及一第二位準電壓；一第一PMOS電晶體，其閘極連接該輸入端以接收該輸入訊號，其源極連接至該第二位準電壓；一第二PMOS電晶體，其汲極連接至該第一NMOS電晶體的汲極，其源極連接至一第三位準電壓；一第二NMOS電晶體，其汲極連接至該第一PMOS電晶體的汲極，其源極連接至一第四位準電壓；一第三PMOS電晶體，其閘極連接至該第二PMOS電晶體的該汲極，其源極連接至該第三位準電壓，其汲極連接至該第二PMOS電晶體的閘極；以及一第三NMOS電晶體，其閘極連接至該第二NMOS電晶體的該汲極，其源極連接至該第四位準電壓，其汲極連接至該第二NMOS電晶體的閘極，並連接至該第三PMOS電晶體的該汲極用以作為一輸出端。
  2. 如申請專利範圍第1項所述之寬輸出範圍之轉壓系統，其中，該第一位準電壓值小於該第二位準電壓值，該第二位準電壓值小於該第三位準電壓值，該第四位準電壓值小於該第一位準電壓值。
  3. 如申請專利範圍第2項所述之寬輸出範圍之轉壓系統，其中，當輸入訊號由該第一位準電壓轉壓到該第二位準電壓時，該第一NMOS電晶體開啟而該第一PMOS 電晶體為關閉，該第二PMOS電晶體之汲極的電壓逐漸拉低至該第一位準電壓，以及同時開啟該第三PMOS電晶體，用以拉高該輸出端處的電壓，導致該第二NMOS電晶體開啟，使得該第二NMOS電晶體之汲極的電壓拉低至該第四位準電壓，用以將該第三NMOS電晶體關閉，俾使該輸出端的電壓拉高至該第三位準電壓。
  4. 如申請專利範圍第3項所述之寬輸出範圍之轉壓系統，其中，當該輸出端的電壓拉高至該第三位準電壓時，該第二PMOS電晶體為關閉。
  5. 如申請專利範圍第2項所述之寬輸出範圍之轉壓系統，其中，當該輸入訊號由該第二位準電壓轉壓到該第一位準電壓時，該第一NMOS電晶體為關閉，以及該第一PMOS電晶體為開啟，該第二NMOS電晶體之該汲極的電壓逐漸拉高至該第二位準電壓，以及同時開啟該第三NMOS電晶體，用以拉低該輸出端處的電壓，進而導致該第二PMOS電晶體開啟，使得該第二PMOS電晶體的汲極處的電壓拉高至該第三位準電壓，將使該第三PMOS電晶體為關閉，俾使該輸出端的電壓拉低至該第四位準電壓。
  6. 如申請專利範圍第5項所述之寬輸出範圍之轉壓系統，其中，當輸出端的電壓拉低至該第四位準電壓時，該第二NMOS電晶體為關閉。
  7. 一種寬輸出範圍之轉壓系統，其包含：一第一NMOS電晶體，其閘極連接一輸入端用以接收一輸入訊號，其源極連接至一第一位準電壓，其中， 該輸入訊號具有該第一位準電壓及一第二位準電壓；一第一PMOS電晶體，其閘極連接該輸入端以接收該輸入訊號，其源極連接至該第二位準電壓；一第二PMOS電晶體，其汲極連接至該第一NMOS電晶體的汲極，其源極連接至一第三位準電壓；一第二NMOS電晶體，其汲極連接至該第一PMOS電晶體的汲極，其源極連接至一第四位準電壓；一第三PMOS電晶體，其閘極連接至該第二PMOS電晶體的汲極，其源極連接至該第三位準電壓，其汲極連接至該第二NMOS電晶體的閘極；一阻抗電路，其一第一端連接至該第三PMOS電晶體的該汲極；以及一第三NMOS電晶體，其閘極連接至該第二NMOS電晶體的該汲極，其其源極連接至該第四位準電壓，其汲極連接至該第二PMOS電晶體的閘極與該阻抗電路的一第二端。
  8. 如申請專利範圍第7項所述之寬輸出範圍之轉壓系統，其更包含：一驅動PMOS電晶體，其閘極連接至該第三PMOS電晶體的該汲極，其源極連接至一第五位準電壓，其汲極連接至一輸出端；以及一驅動NMOS電晶體，其閘極連接至該第三NMOS電晶體的汲極，其源極連接至一第六位準電壓，其汲極連接至該輸出端。
  9. 如申請專利範圍第8項所述之寬輸出範圍之轉壓系統，其中，該第一位準電壓值小於該第二位準電壓值，該第二位準電壓值小於該第三位準電壓值，該第四位準電壓值小於該第一位準電壓值。
  10. 如申請專利範圍第9項所述之寬輸出範圍之轉壓系統，其中，當該輸入訊號由該第一位準電壓轉壓到該第二位準電壓時，該第二PMOS電晶體之汲極的電壓拉低至該第一位準電壓值，進而使得該第三PMOS電晶體為開啟，以及該第三PMOS電晶體之該汲極的電壓往上升，當VGHO-VOP<|VTH,MPO |且VON-VGLO<VTH,MNO ，則該驅動PMOS電晶體為關閉，以及該驅動NMOS電晶體保持為關閉，進而使得該第三NMOS電晶體之該汲極的電壓上升，且當VON-VGLO>VTH,MNO ，則該驅動NMOS電晶體為開啟，以及該輸出端的電壓為該第六位準電壓，用以避免該驅動PMOS電晶體及該驅動NMOS電晶體同時導通，當中，VGHO為該第五位準電壓，VOP為該第三PMOS電晶體之該汲極的電壓，VTH,MPO 為該驅動PMOS電晶體的臨界電壓，VGLO為該第六位準電壓，VON為該第三NMOS電晶體之該汲極的電壓，其中，VTH,MNO 為該驅動NMOS電晶體的臨界電壓。
  11. 如申請專利範圍第10項所述之寬輸出範圍之轉壓系統，其中，當該輸入訊號由該第二位準電壓轉壓到該第一位準電壓時，該第二NMOS電晶體之該汲極的電壓拉高至該第二位準電壓，進而使得該第三NMOS電晶體為開啟，以及該第三NMOS電晶體之該汲極的電壓往下降， 當VON-VGLO<VTH,MNO 且VGHO-VOP<|VTH,MPO |時，則該驅動NMOS電晶體為關閉，而該驅動PMOS電晶體保持為關閉，接著該第三PMOS電晶體之該汲極的電壓下降，以及當VGHO-VOP>|VTH,MPO |時，則該驅動PMOS電晶體為開啟，同時該輸出端的電壓為該第五位準電壓，用以避免該驅動PMOS電晶體及該驅動NMOS電晶體同時為導通。
  12. 如申請專利範圍第10項所述之寬輸出範圍之轉壓系統，其中，當該輸入訊號由該第一位準電壓轉壓到該第二位準電壓時，該第二PMOS電晶體之該汲極的電壓拉低至該第一位準電壓值，該第三PMOS電晶體為開啟，該第三PMOS電晶體之該汲極的電壓往上升，進而使得該第二NMOS電晶體為開啟，以及該第二NMOS電晶體的汲極處的電壓拉至該第四位準電壓，進而使該第三NMOS電晶體為關閉，進而使該第三PMOS電晶體之該汲極的電壓上升至該第三位準電壓。
  13. 如申請專利範圍第11項所述之寬輸出範圍之轉壓系統，其中，當該輸入訊號由該第二位準電壓轉壓到該第一位準電壓時，該第二NMOS電晶體的汲極處的電壓VNC逐漸拉高至該第二位準電壓，該第三NMOS電晶體為開啟，該第三NMOS電晶體之該汲極的電壓往下降，進而使得該第二PMOS電晶體為開啟，該第二PMOS電晶體之該汲極的電壓拉至該第三位準電壓，用以使該第三PMOS電晶體為關閉，進而該第三NMOS電晶體之該汲極的電壓下降至該第四位準電壓值。
  14. 如申請專利範圍第9項所述之寬輸出範圍之轉壓系統，其中，該阻抗電路係一電阻。
  15. 如申請專利範圍第9項所述之寬輸出範圍之轉壓系統，其中，該阻抗電路係一第四PMOS電晶體及一第四NMOS電晶體所組成，該第四PMOS電晶體的源極連接至該第三PMOS電晶體的汲極，其閘極連接至該第四位準電壓，其汲極連接至該第三NMOS電晶體的汲極，該第四NMOS電晶體的源極連接至該第三NMOS電晶體的汲極，其閘極連接至第三位準電壓，以及其汲極連接至該第三PMOS電晶體的該汲極。
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