CN102323844B - 宽输出范围的转换系统 - Google Patents

Abstract

本发明公开了一种宽输出范围的转换系统，以接收一输入信号，其中，该输入信号具有第一位准电压及一第二位准电压，该转换系统将该输入信号转换成具有一第三位准电压及一第四位准电压的输出信号，当中，该第一位准电压值小于该第二位准电压值，该第二位准电压值小于该第三位准电压值，该第四位准电压值小于该第一位准电压值。该转换系统由六个晶体管组成，以降低晶体管的使用数量并降低电路面积，并进而将低功率消耗。

Description

宽输出范围的转换系统

技术领域

本发明涉及电压位准转换技术，特别涉及一种宽输出范围的转换系统。

背景技术

电压位准转换电路通常是用来将低压的控制信号转换为高压的控制信号，例如：应用在液晶显示器时，通常需要将数字控制信号由0伏特～3.3伏特的电压转换成-15伏特～20伏特的电压，以驱动薄膜晶体管，故需要通过电压位准转换电路来进行电压位准移转。

图1为现有电压位准转换电路100的结构示意图，其主要包含两个电压位准转换器110，120。第一电压位准转换器110先将输入信号VIN的位准由VPP～VSS转换至VPP～VGL，当中，VPP约为3.3伏特，VSS约为0伏特，VGL约为-15伏特。亦即，第一电压位准转换器110先维持VPP位准不变，而将输入信号VIN的电压负向转换至VGL位准。

第二电压位准转换器120则将第一电压位准转换器110输出的信号VOUT1的位准由VPP～VGL转换至VGH～VGL，当中，VGH约为20伏特。亦即，第二电压位准转换器120维持VGL位准不变，而将信号VOUT1的电压正向转换至由VGH位准。

图2为现有另一电压位准转换电路200的结构示意图，其与图1的差别在于，其先将输入信号VIN的位准由VPP～VSS转换至VGH～VSS，再由位准VGH～VSS转换至位准VGH～VGL。由图1及图2可知，一般电压位准转换电路100至少需要八颗晶体管。

图3为现有电压位准转换电路100运用的结构示意图，电压位准转换电路100在实际应用时，由于需驱动下一级，故会加入一PMOS晶体管MPO及一NMOS晶体管MNO作为输出缓冲级以驱动输出负载。当输入VIN转态时，PMOS晶体管MPO及NMOS晶体管MNO会有同时导通的情况，此时VGHO到VGLO会有冲击电流(Rush Current)的情况，为避免此情况发生，需加入PMOS晶体管MPS/NMOS晶体管MNW和PMOS晶体管MPW/NMOS晶体管MNS这两组反向器(INVERTER)。其中，晶体管MPS的宽长比(W/L)较大，而晶体管MNW的宽长比较小，晶体管MPW的宽长比较小，而晶体管MNS的宽长比较大。

当输入电压VIN由VSS位准转变为VPP位准时，电压VOP和电压VON会同时下降，因晶体管MNS的宽长比较大，电压VON下降较快，则晶体管MNO会先关闭。而晶体管MNW的宽长比较小，电压VOP下降较慢，则晶体管MPO会后开启，最后使输出电压VOUT拉高至VGHO位准，因此，不会发生晶体管MPO及晶体管MNO同时导通的情况。由图1及图3可知，一个常用的电压位准转换电路加上两组反向器，约需十二颗晶体管，不但占用许多面积，同时亦增加许多功率消耗。因此，现有电压位准转换电路的技术仍有改善的空间。

发明内容

本发明的目的主要在于提供一种宽输出范围的转换系统，以降低晶体管的使用数量并降低电路面积，从而获得最佳的功率消耗。

依据本发明的一特色，本发明提出一种宽输出范围的转换系统，该宽输出范围的转换系统包含一第一NMOS晶体管、一第一PMOS晶体管、一第二PMOS晶体管、一第二NMOS晶体管、一第三PMOS晶体管、及一第三NMOS晶体管。第一NMOS晶体管的栅极连接一输入端以接收一输入信号，其源极连接至一第一位准电压(VSS)，其中，该输入信号具有第一位准电压(VSS)及一第二位准电压(VPP)。第一PMOS晶体管的栅极连接该输入端以接收该输入信号，其源极连接至第二位准电压(VPP)。第二PMOS晶体管，其漏极连接至第一NMOS晶体管的漏极，其源极连接至一第三位准电压(VGH)。第二NMOS晶体管的漏极连接至第一PMOS晶体管的漏极，其源极连接至一第四位准电压(VGL)。第三PMOS晶体管的栅极连接至第二PMOS晶体管的漏极，其源极连接至第三位准电压(VGH)，其漏极连接至第二PMOS晶体管的栅极。第三NMOS晶体管的栅极连接至第二NMOS晶体管的漏极，其源极连接至第四位准电压(VGL)，其漏极连接至第二NMOS晶体管的栅极，并连接至第三PMOS晶体管的漏极以作为一输出端。

依据本发明的另一特色，本发明提出一种宽输出范围的转换系统，该宽输出范围的转换系统包含一第一NMOS晶体管、一第一PMOS晶体管、一第二PMOS晶体管、一第二NMOS晶体管、一第三PMOS晶体管、一阻抗电路、及一第三NMOS晶体管。第一NMOS晶体管的栅极连接一输入端以接收一输入信号，其源极连接至一第一位准电压(VSS)，其中，该输入信号具有第一位准电压(VSS)及一第二位准电压(VPP)。第一PMOS晶体管的栅极连接该输入端以接收该输入信号，其源极连接至第二位准电压(VPP)。第二PMOS晶体管的漏极连接至第一NMOS晶体管的漏极，其源极连接至一第三位准电压(VGH)。第二NMOS晶体管的漏极连接至第一PMOS晶体管的漏极，其源极连接至一第四位准电压(VGL)。第三PMOS晶体管的栅极连接至第二PMOS晶体管的漏极，其源极连接至第三位准电压(VGH)，其漏极连接至第二NMOS晶体管的栅极。该阻抗电路的一端连接至第三PMOS晶体管的漏极。第三NMOS晶体管的栅极连接至第二NMOS晶体管的漏极，其源极连接至第四位准电压(VGL)，其漏极分别连接至第二PMOS晶体管的栅极及阻抗电路的另一端。

附图说明

图1为现有电压位准转换电路的结构示意图。

图2为现有另一电压位准转换电路的结构示意图。

图3为现有电压位准转换电路运用的结构示意图。

图4为本发明一实施例的宽输出范围的转换系统的电路结构示意图。

图5为本发明宽输出范围的转换系统的仿真示意图。

图6为本发明另一实施例的宽输出范围的转换系统的电路结构示意图。

图7为本发明宽输出范围的转换系统的仿真示意图。

图8为本发明又一实施例的宽输出范围的转换系统的电路图。

附图中的标号说明

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本发明作进一步地详细描述。

图4为本发明一实施例的一种宽输出范围的转换系统400的电路结构示意图，该宽输出范围的转换系统400包含：一第一NMOS晶体管MN1、一第一PMOS晶体管MP1、一第二PMOS晶体管MP2、一第二NMOS晶体管MN2、一第三PMOS晶体管MPSW、及一第三NMOS晶体管MNSW。

第一NMOS晶体管MN1的栅极G连接一输入端41以接收一输入信号VIN，其源极S连接至一第一位准电压(VSS)，其中，该输入信号VIN具有第一位准电压(VSS)及一第二位准电压(VPP)。

第一PMOS晶体管MP1的栅极G连接输入端41以接收输入信号VIN，其源极S连接至第二位准电压(VPP)。

第二PMOS晶体管MP2的漏极D分别连接至第一NMOS晶体管MN1的漏极D及一节点PC，其源极S连接至一第三位准电压(VGH)。

第二NMOS晶体管MN2的漏极D分别连接至第一PMOS晶体管MP1的漏极D及一节点NC，其源极连接至一第四位准电压(VGL)。

第三PMOS晶体管MPSW的栅极G分别连接至第二PMOS晶体管MP2的漏极D及节点PC，其源极S连接至第三位准电压(VGH)，其漏极D连接至第二PMOS晶体管MP2的栅极G。

第三NMOS晶体管MNSW的栅极G分别连接至第二NMOS晶体管MN2的漏极G及节点NC，其源极S连接至第四位准电压(VGL)，其漏极D连接至第二NMOS晶体管MN2的栅极G，并连接至第三PMOS晶体管MPSW的漏极D以作为一输出端42。

第一位准电压值(VSS)小于第二位准电压值(VPP)，第二位准电压值(VPP)小于第三位准电压值(VGH)，第四位准电压值(VGL)小于第一位准电压值(VSS)。举例来说，第一位准电压值(VSS)可为0伏特，第二位准电压值(VPP)为2.0伏特，第三位准电压值(VGH)为5.0伏特，第四位准电压值(VGL)为-5.0伏特。在其它实施例中，第一位准电压值(VSS)可以为0伏特，第二位准电压值(VPP)为3.3伏特，第三位准电压值(VGH)为20伏特，第四位准电压值(VGL)为-15伏特。

以下是本发明宽输出范围的转换系统400的运作原理：

(1)当输入信号VIN由第一位准电压(VSS)转换到第二位准电压(VPP)时，第一NMOS晶体管MN1开启而第一PMOS晶体管MP1关闭，第二PMOS晶体管MP2的漏极处D的电压VPC逐渐拉低至第一位准电压(VSS)，且同时开启第三PMOS晶体管MPSW，此时，第三NMOS晶体管MNSW也保持开启状态。由于节点PC处的电压VPC逐渐拉低至第一位准电压(VSS)，使得第三PMOS晶体管MPSW电流驱动能力较强，而逐渐拉高输出端42处的电压VOUT，导致第二NMOS晶体管MN2开启，使第二NMOS晶体管MN2的漏极处D的电压VNC拉低至第四位准电压(VGL)，而关闭第三NMOS晶体管MNSW，最后使输出端42处的电压VOUT拉高至第三位准电压(VGH)。而当该输出端处的电压VOUT拉高至第三位准电压(VGH)时，第二PMOS晶体管MP2关闭。

(2)当输入信号VIN由第二位准电压(VPP)转换到第一位准电压(VSS)时，第一NMOS晶体管MN1关闭而第一PMOS晶体管MP1开启，第二NMOS晶体管MN2的漏极处D的电压VNC逐渐拉高至第二位准电压(VPP)且同时开启第三NMOS晶体管MNSW。此时第三PMOS晶体管MPSW也保持开启状态。由于电压VNC拉高至VPP，使得第三NMOS晶体管MNSW电流驱动能力较强，而电压VOUT会逐渐拉低。逐渐拉低输出端42处电压VOUT，会导致第二PMOS晶体管MP2开启，使第二PMOS晶体管MP2的漏极处D的电压VPC拉高至第三位准电压(VGH)，而关闭第三PMOS晶体管MPSW，使输出端42处的电压VOUT拉低至第四位准电压(VGL)。当输出端42处的电压VOUT拉低至第四位准电压(VGL)时，第二NMOS晶体管MN2关闭。

图5为本发明宽输出范围的转换系统400的仿真示意图。其中，输入信号VIN由0伏特转换到2伏特时，输出端42处的电压VOUT由-5伏特转换到5伏特。输入信号VIN由2伏特转换到0伏特时，输出端42处的电压VOUT由5伏特转换到-5伏特。

图6为本发明另一实施的宽输出范围的转换系统600的电路结构示意图。该宽输出范围的转换系统600包含：一第一NMOS晶体管MN1、一第一PMOS晶体管MP1、一第二PMOS晶体管MP2、一第二NMOS晶体管MN2、一第三PMOS晶体管MPSW、一阻抗电路Rth、一第三NMOS晶体管MNSW、一驱动PMOS晶体管MPO、及一驱动NMOS晶体管MNO。

第一NMOS晶体管MN1的栅极G连接一输入端61以接收一输入信号VIN，其源极S连接至一第一位准电压(VSS)，其中，该输入信号具有该第一位准电压(VSS)及一第二位准电压(VPP)。

第一PMOS晶体管MP1的栅极G连接输入端61以接收输入信号VIN，其源极S连接至第二位准电压(VPP)。

第二PMOS晶体管MP2的漏极D分别连接至第一NMOS晶体管MN1的漏极D及一节点PC，其源极S连接至一第三位准电压(VGH)。

第二NMOS晶体管MN2的漏极D分别连接至第一PMOS晶体管MP1的漏极D及一节点NC，其源极S连接至一第四位准电压(VGL)。

第三PMOS晶体管MPSW的栅极G分别连接至第二PMOS晶体管MP2的漏极D及节点PC，其源极S连接至第三位准电压(VGH)，其漏极D分别连接至第二NMOS晶体管MN2的栅极G及一节点OP。

阻抗电路Rth的一端分别连接至第三PMOS晶体管MPSW的漏极D及该节点OP。

第三NMOS晶体管MNSW的栅极G分别连接至第二NMOS晶体管MN2的漏极D及节点NC，其其源S极连接至第四位准电压(VGL)，其漏极D连接至第二PMOS晶体管MP2的栅极，及并经由一节点ON连接至阻抗电路Rth的另一端。

驱动PMOS晶体管MPO的栅极G分别连接至第三PMOS晶体管MPSW的漏极D及节点OP，其源极S连接至一第五位准电压(VGHO)，其漏极D连接至一输出端62。

驱动NMOS晶体管MNO的栅极G分别连接至第三NMOS晶体管MNSW的漏极D及节点ON，其源极S连接至一第六位准电压(VGLO)，其漏极D连接至输出端62。

在本实施例中，第五位准电压(VGHO)等于第三位准电压值(VGH)，第六位准电压(VGLO)等于第四位准电压值(VGL)。

以下是本发明宽输出范围的转换系统600的运作原理：

(1)当输入信号VIN由第一位准电压(VSS)转换到第二位准电压(VPP)时，第二PMOS晶体管MP2的漏极D处的电压VPC逐渐拉低至第一位准电压值(VSS)，第三PMOS晶体管MPSW逐渐开启，会使电流流过阻抗电路Rth，造成一压降(VT)。此时，第三PMOS晶体管MPSW的漏极处D的电压VOP往上升，而节点ON的电压VON会比节点OP的电压VOP低一个VT电压。当VGHO-VOP＜|VTH，MPO|且VON-VGLO＜VTH，MNO时，则驱动PMOS晶体管MPO会先关闭，而驱动NMOS晶体管MNO保持关闭状态，然后第三NMOS晶体管MNSW的漏极处D的电压VON逐渐上升，且当VON-VGLO＞VTH，MNO，则驱动NMOS晶体管MNO会开启，同时输出端62处的电压VOUT为第六位准电压(VGLO)，以避免驱动PMOS晶体管MPO及驱动NMOS晶体管MNO同时导通，也不会有冲击电流(RushCurrent)产生。当中，VGHO为第五位准电压，VOP为第三PMOS晶体管的漏极处的电压，VTH，MPO为驱动PMOS晶体管的临界电压(thresholdvoltage)，VGLO为第六位准电压，VON为第三NPMOS晶体管MNSW的漏极处D的电压，VTH，MNO为驱动NMOS晶体管MNO的临界电压(threshold voltage)。

(2)当输入信号VIN由第二位准电压(VPP)转换到第一位准电压(VSS)时，第二NMOS晶体管MN2的漏极处D的电压VNC逐渐拉高至第二位准电压(VPP)，第三NMOS晶体管MNSW逐渐开启，会使电流流过阻抗电路Rth而造成一压降(VT)。此时第三NMOS晶体管MNSW的漏极处D的电压VON往下降，而节点OP的电压VOP会比节点ON的电压VON  高一个VT电压。当VON-VGLO＜VTH，MNO且VGHO-VOP＜|VTH，MPO|，则驱动NMOS晶体管MNO会先关闭，而驱动PMOS晶体管MPO保持关闭状态，之后，第三PMOS晶体管MPSW的漏极处的电压VOP逐渐下降，且当VGHO-VOP＞|VTH，MPO|，则驱动PMOS晶体管MPO开启，同时输出端62处的电压VOUT为第五位准电压(VGHO)，以避免驱动PMOS晶体管MPO及驱动NMOS晶体管MNO同时导通。

本实施例在宽输出范围的转换系统600中加入阻抗电路Rth，且将第二PMOS晶体管MP2的栅极连接至节点ON、和将第二NMOS晶体管MN2栅极接至节点OP，即可避掉冲击电流(Rush Current)情况。

通过加入阻抗电路Rth，也会加强本发明宽输出范围的转换系统600的翻转能力，因为加入阻抗电路Rth在节点OP和节点ON之中，只要有电流流过该阻抗电路Rth，就会在节点OP和节点ON造成一压降(VT)，即可减少第三PMOS晶体管MPSW和第三NMOS晶体管MNSW同时导通的时间，进而加强本发明宽输出范围的转换系统600的翻转能力，详细说明如下：

(1)当输入信号VIN由第一位准电压(VSS)转换到第二位准电压(VPP)时，第二PMOS晶体管MP2的漏极处D的电压VPC逐渐拉低至第一位准电压值(VSS)，第三PMOS晶体管MPSW逐渐开启，第三PMOS晶体管MPSW的漏极D处的电压VOP往上升，而使第二NMOS晶体管MN2更快开启，第二NMOS晶体管MN2的漏极处D的电压VNC更快拉至第四位准电压(VGL)，而使第三NMOS晶体管MNSW更快关闭，而第三PMOS晶体管MPSW的漏极处D的电压VOP更快上升至第三位准电压(VGH)。

(2)当输入信号VIN由第二位准电压(VPP)转换到第一位准电压(VSS)时，第二NMOS晶体管MN2的漏极处D的电压VNC逐渐拉高至第二位准电压(VPP)，第三NMOS晶体管MNSW逐渐开启，第三NMOS晶体管MNSW的漏极处D的电压VON往下降，而使第二PMOS晶体管MP2更快开启，第二PMOS晶体管MP2的漏极处D的电压VPC拉至第三位准电压(VGH)，而使第三PMOS晶体管MPSW更快关闭，而第三NMOS晶体管MNSW的漏极处D的电压VON快下降至第四位准电压值(VGL)。

图7为本发明宽输出范围的转换系统600的仿真示意图。其中，输入信号VIN由0伏特转换到2伏特时，输出端62处的电压VOUT由-5伏特转换到5伏特。输入信号VIN由2伏特转换到0伏特时，输出端62处的电压VOUT由5伏特转换到-5伏特。

在图6的实施例中，阻抗电路Rth为一电阻。图8为本发明又一实施例的宽输出范围的转换系统800的电路结构示意图。其中，将图6的阻抗电路以一第四PMOS晶体管MPR及一第四NMOS晶体管MNR代替，第四PMOS晶体管MPR的源极S连接至第三PMOS晶体管MPSW的漏极D，其栅极G连接至第四位准电压(VGL)，其漏极D连接至第三NPMOS晶体管MNSW的漏极D，第四NMOS晶体管MNR的源极S连接至第三NMOS晶体管MNSW的漏极D，其栅极G连接至第三位准电压(VGH)，其漏极D连接至第三PMOS晶体管MPSW的漏极D。本实施例的宽输出范围的转换系统800，通过将阻抗电路Rth替换成并联的第四PMOS晶体管MPR及第四NMOS晶体管MNR，第四PMOS晶体管MPR及第四NMOS晶体管MNR并联亦可视同一电阻，由于在实际布局(Layout)中，晶体管的面积远小于电阻的面积，因此该宽输出范围的转换系统800还有节省芯片面积的好处。

由前述说明可知，在低压信号转换为正负高压信号的过程中，现有通常需要经过一级的第二电压位准转换器120转换为正高压信号和一级的第一电压位准转换器110转换为负高压信号，才能转出所需的正负高压位准，而使用本发明提出的宽输出范围的转换系统400，只需要六颗MOS晶体管，即可转出所需要的正负高压位准，故能达到降低晶体管的使用数量而节省芯片面积的目的，并减少功率消耗。

综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种宽输出范围的转换系统，其特征在于，该宽输出范围的转换系统包含：

一第一NMOS晶体管，所述第一NMOS晶体管的栅极连接一输入端用以接收一输入信号，源极连接至一第一位准电压，其中，所述输入信号具有所述第一位准电压及一第二位准电压；

一第一PMOS晶体管，所述第一PMOS晶体管的栅极连接所述输入端以接收所述输入信号，源极连接至所述第二位准电压；

一第二PMOS晶体管，所述第二PMOS晶体管的漏极连接至所述第一NMOS晶体管的漏极，源极连接至一第三位准电压；

一第二NMOS晶体管，所述第二NMOS晶体管的漏极连接至所述第一PMOS晶体管的漏极，源极连接至一第四位准电压；

一第三PMOS晶体管，所述第三PMOS晶体管的栅极连接至所述第二PMOS晶体管的漏极，源极连接至所述第三位准电压，漏极连接至所述第二NMOS晶体管的栅极；

一阻抗电路，所述阻抗电路的一第一端连接至所述第三PMOS晶体管的漏极；以及

一第三NMOS晶体管，所述第三NMOS晶体管的栅极连接至所述第二NMOS晶体管的漏极，源极连接至所述第四位准电压，漏极分别连接至所述第二PMOS晶体管的栅极与所述阻抗电路的一第二端；

所述第一位准电压值小于所述第二位准电压值，所述第二位准电压值小于所述第三位准电压值，所述第四位准电压值小于所述第一位准电压值；以及

一驱动PMOS晶体管，所述驱动PMOS晶体管的栅极连接至所述第三PMOS晶体管的漏极，源极连接至一第五位准电压，漏极连接至一输出端；以及

一驱动NMOS晶体管，所述驱动NMOS晶体管的栅极连接至所述第三NMOS晶体管的漏极，源极连接至一第六位准电压，漏极连接至所述输出端；其中

所述阻抗电路由一第四PMOS晶体管及一第四NMOS晶体管所组成，所述第四PMOS晶体管的源极连接至所述第三PMOS晶体管的漏极，栅极连接至所述第四位准电压，漏极连接至所述第三NMOS晶体管的漏极，所述第四NMOS晶体管的源极连接至所述第三NMOS晶体管的漏极，栅极连接至第三位准电压，以及漏极连接至所述第三PMOS晶体管的漏极。

2.如权利要求1所述的宽输出范围的转换系统，其特征在于，当所述输入信号由所述第一位准电压转换到所述第二位准电压时，所述第二PMOS晶体管的漏极的电压拉低至所述第一位准电压值，进而使得所述第三PMOS晶体管为开启，以及所述第三PMOS晶体管的漏极的电压往上升，当VGHO-VOP<|VTH,MPO|且VON-VGLO<VTH,MNO，则所述驱动PMOS晶体管为关闭，以及所述驱动NMOS晶体管保持为关闭，进而使得所述第三NMOS晶体管的漏极的电压上升，且当VON-VGLO>VTH,MNO，则所述驱动NMOS晶体管为开启，以及所述输出端的电压为所述第六位准电压，用以避免所述驱动PMOS晶体管及所述驱动NMOS晶体管同时导通，当中，VGHO为所述第五位准电压，VOP为所述第三PMOS晶体管的漏极的电压，VTH,MPO为所述驱动PMOS晶体管的临界电压，VGLO为所述第六位准电压，VON为所述第三NMOS晶体管的漏极的电压，其中，VTH,MNO为所述驱动NMOS晶体管的临界电压。

3.如权利要求2所述的宽输出范围的转换系统，其特征在于，当所述输入信号由所述第二位准电压转换到所述第一位准电压时，所述第二NMOS晶体管的漏极的电压拉高至所述第二位准电压，进而使得所述第三NMOS晶体管为开启，以及所述第三NMOS晶体管的漏极的电压往下降，当VON-VGLO<VTH,MNO且VGHO-VOP<|VTH,MPO|时，则所述驱动NMOS晶体管为关闭，而所述驱动PMOS晶体管保持为关闭，接着所述第三PMOS晶体管的漏极的电压下降，以及当VGHO-VOP>|VTH,MPO|时，则所述驱动PMOS晶体管为开启，同时所述输出端的电压为所述第五位准电压，用以避免所述驱动PMOS晶体管及所述驱动NMOS晶体管同时为导通。

4.如权利要求2所述的宽输出范围的转换系统，其特征在于，当所述输入信号由所述第一位准电压转换到所述第二位准电压时，所述第二PMOS晶体管的漏极的电压拉低至所述第一位准电压值，所述第三PMOS晶体管为开启，所述第三PMOS晶体管的漏极的电压往上升，进而使得所述第二NMOS晶体管为开启，以及所述第二NMOS晶体管的漏极处的电压拉至所述第四位准电压，进而使所述第三NMOS晶体管为关闭，进而使所述第三PMOS晶体管的漏极的电压上升至所述第三位准电压。

5.如权利要求3所述的宽输出范围的转换系统，其特征在于，当所述输入信号由所述第二位准电压转换到所述第一位准电压时，所述第二NMOS晶体管的漏极处的电压VNC逐渐拉高至所述第二位准电压，所述第三NMOS晶体管为开启，所述第三NMOS晶体管的漏极的电压往下降，进而使得所述第二PMOS晶体管为开启，所述第二PMOS晶体管的漏极的电压拉至所述第三位准电压，用以使所述第三PMOS晶体管为关闭，进而所述第三NMOS晶体管的漏极的电压下降至所述第四位准电压值。

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