CN103592987B - 稳压电路 - Google Patents

Abstract

一种稳压电路，其包括有多个晶体管与一个控制电路。上述的每一晶体管皆具有二个源/漏极端与一栅极端，且上述每一晶体管的其中一源/漏极电性耦接一电源电压，而上述每一晶体管的另一源/漏极端互相电性耦接，并用以作为稳压电路的输出端。上述控制电路电性耦接上述每一晶体管的栅极端，并用以依据上述输出端的电压与一预设参考电压的差值而决定上述晶体管的导通数目。

Description

稳压电路

技术领域

本发明是有关于稳压电路的技术领域，且特别是有关于一种以数字化方式来调整其输出电压的稳压电路。

背景技术

已知的稳压电路是采用一个操作放大器(OPAmp)与一个功率金属氧化物半导体场效应晶体管(metal-oxidesemiconductorfield-effecttransistor,MOSFET)来进行操作。上述功率金属氧化物半导体场效应晶体管的其中一源/漏极用以提供输出电压，而上述操作放大器则用以依据输出电压的大小来控制功率金属氧化物半导体场效应晶体管的导通程度。

然而，由于稳压电路中的操作放大器需操作在饱和区，导致稳压电路无法操作于低电压。

发明内容

本发明提供一种稳压电路，其是以数字化方式来调整其输出电压，因此可操作于低电压。

本发明提出一种稳压电路，其包括有多个晶体管与一个控制电路。上述的每一晶体管皆具有二个源/漏极端与一栅极端，且上述每一晶体管的其中一源/漏极电性耦接一电源电压，而上述每一晶体管的另一源/漏极端互相电性耦接，并用以作为稳压电路的输出端。上述控制电路电性耦接上述每一晶体管的栅极端，并用以依据上述输出端的电压与一预设参考电压的差值而决定上述晶体管的导通数目。

本发明采用多个晶体管与一个控制电路来建构一稳压电路。每一晶体管用以作为一个上拉电路，以拉升稳压电路的输出端的电压电平，而控制电路则依据稳压电路的输出端的电压与一预设参考电压的差值而决定上述晶体管的导通数目。换句话说，稳压电路中的晶体管的导通数目会随着稳压电路的输出端的电压与预设参考电压的差值而动态改变。而由于本发明的稳压电路是以数字化方式来调整其输出电压，因此可操作于低电压。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为依照本发明一实施例的稳压电路的示意图。

图2为控制电路的其中一种实现方式。

图3亦为控制电路的其中一种实现方式。

图4是绘示反相器的内部电路与延迟控制单元的电性耦接关系的其中一种实现方式。

[主要元件标号说明]

100：稳压电路112～128、402～406：晶体管

130：稳压电路的输出端140：控制电路

241～248：感测放大器342、352、372、382：相位延迟单元

344、354、374、384：延迟链

344-2、354-2、374-2、384-2：内部电路

346、356、376、386：延迟控制单元

360、390：相位比较单元CLK：时钟信号

CLKB：时钟信号的反相信号GND：接地电位

IN：输入信号OUT：输出信号

RS1～RS8：比较结果VDD：电源电压

VOUT：稳压电路的输出端的电压

VREF、0.92×VREF、0.94×VREF、0.96×VREF、0.98×VREF、1.02×VREF、1.04×VREF、1.06×VREF、1.08×VREF：参考电压

VI：输入电压

具体实施方式

图1为依照本发明一实施例的稳压电路的示意图。请参照图1，此稳压电路100除了包括有晶体管112、114、116、118、122、124、126与128之外，还包括有控制电路140。每一晶体管皆具有二个源/漏极端与一个栅极端。在此例中，晶体管112、114、116与118皆采用P型金属氧化物半导体场效应晶体管来实现，而晶体管122、124、126与128则皆采用N型金属氧化物半导体场效应晶体管来实现。

晶体管112、114、116与118中的每一晶体管的其中一源/漏极端是电性耦接电源电压VDD，而晶体管112、114、116与118中的每一晶体管的另一源/漏极端是互相电性耦接，并用以作为稳压电路100的输出端130。此外，晶体管122、124、126与128中的每一晶体管的其中一源/漏极端电性耦接稳压电路100的输出端130，晶体管122、124、126与128中的每一晶体管的另一源/漏极端电性耦接参考电位，例如是电性耦接接地电位GND。由上述各晶体管的电性耦接方式可知，晶体管112、114、116与118中的每一晶体管用以作为一个上拉电路，以拉升稳压电路100的输出端130的电压电平；而晶体管122、124、126与128中的每一晶体管用以作为一个下拉电路，以拉低稳压电路100的输出端130的电压电平。

至于控制电路140，其电性耦接上述每一晶体管的栅极端，并用以依据上述输出端130的电压VOUT与预设参考电压VREF的差值而决定上述晶体管112、114、116与118的导通数目与上述晶体管122、124、126与128的导通数目。举例来说，当控制电路140判断出输出端130的电压VOUT小于预设参考电压VREF达一预设差值时，控制电路140便会导通晶体管112、114、116与118至少其中之一，以拉升输出端130的电压VOUT的电平，且当输出端130的电压VOUT与预设参考电压VREF的差值越大时，控制电路140便会导通晶体管112、114、116与118中更多的晶体管。

反之，当控制电路140判断出输出端130的电压VOUT大于预设参考电压VREF达一预设差值时，控制电路140便绘导通晶体管122、124、126与128至少其中之一，以拉低输出端130的电压VOUT的电平，且当输出端130的电压VOUT与预设参考电压VREF的差值越大时，控制电路140便会导通晶体管122、124、126与128中更多的晶体管。通过这样的操作，上述输出端130的电压VOUT的电平就只会在一预设范围内变动而达到稳定的效果。

以下将举例说明控制电路140的其中二种实现方式。图2所示即为前述控制电路的其中一种实现方式。请参照图2，此控制电路140包括有感测放大器241～248。上述的每一感测放大器皆可采用运用于存储器的感测放大器来实现。也就是说，上述的每一感测放大器皆可比较其所接收的二个输入电压的大小，并据以产生一比较结果。当比较结果为1，也就是比较结果的电压电平呈现高电平(high)时，表示感测放大器的其中一输入电压的电压电平大于另一输入电压的电压电平；反之，当比较结果为0，也就是比较结果的电压电平呈现低电平(low)时，表示所述的另一输入电压的电压电平较大。

而如图2所示，每一感测放大器电性耦接其中一晶体管的栅极端，并用以比较输出端130的电压VOUT与多个不同的预设参考电压(如标示0.92×VREF、0.94×VREF、0.96×VREF、0.98×VREF、1.02×VREF、1.04×VREF、1.06×VREF与1.08×VREF所示)的其中之一的电压大小，以产生一比较结果(标示RS1、RS2、RS3、RS4、RS5、RS6、RS7与RS8皆表示感测放大器所产生的比较结果)，进而以产生的比较结果来控制对应的晶体管的导通与否。上述的预设参考电压0.92×VREF、0.94×VREF、0.96×VREF、0.98×VREF、1.02×VRF、1.04×VREF、1.06×VREF与1.08×VREF是以预设参考电压VREF乘上多个不同的预设百分比而取得。

在实际的做法当中，预设参考电压0.92×VREF、0.94×VREF、0.96×VREF、0.98×VREF可以是利用至少一分压电路(voltagedivider)来取得，而预设参考电压1.02×VREF、1.04×VREF、1.06×VREF与1.08×VREF则可以是利用至少一升压式(boost)电路或是至少一电荷泵浦(chargepump)来取得。然而，以上的实际做法皆仅是用以举例，并非用以限制本发明。

请再参照图2。举例来说，当输出端130的电压VOUT小于预设参考电压0.98×VREF而大于0.96×VREF时，感测放大器241的比较结果RS1需为0，以导通晶体管112，进而使得晶体管112可以去拉升输出端130的电压VOUT的电平。于此同时，感测放大器242、243与244各自的比较结果RS2、RS3与RS4皆需为1，而感测放大器245、246、247与248各自的比较结果RS5、RS6、RS7与RS8皆需为0，以关闭对应的晶体管，使得这些晶体管不会对输出端130的电压VOUT的电平做拉升或拉低的操作。

再举例来说，当输出端130的电压VOUT小于预设参考电压0.96×VRF而大于0.94×VREF时，感测放大器241与242各自的比较结果RS1与RS2皆需为0，以分别导通晶体管112与114，进而使得晶体管112与114可以同时去拉升输出端130的电压VOUT的电平。于此同时，感测放大器243与244各自的比较结果RS3与RS4皆需为1，而感测放大器245、246、247与248各自的比较结果RS5、RS6、RS7与RS8皆需为0，以关闭对应的晶体管，使得这些晶体管不会对输出端130的电压VOUT的电平做拉升或拉低的操作。由上述可知，当输出端130的电压VOUT与预设参考电压VREF的差值越大时(即输出端130的电压VOUT低于预设参考电压VREF越多时)，晶体管112～118中的晶体管的导通数目就越多。而晶体管112～118中的晶体管的导通数目越多，输出端130的电压VOUT的电平就拉升得越快。

相反地，当输出端130的电压VOUT大于预设参考电压1.02×VREF而小于1.04×VREF时，感测放大器245的比较结果RS5需为1，以导通晶体管122，进而使得晶体管122可以去拉低输出端130的电压VOUT的电平。于此同时，感测放大器246、247与248各自的比较结果RS6、RS7与RS8皆需为0，而感测放大器241、242、243与244各自的比较结果RS1、RS2、RS3与RS4皆需为1，以关闭对应的晶体管，使得这些晶体管不会对输出端130的电压VOUT的电平做拉升或拉低的操作。

再举例来说，当输出端130的电压VOUT大于预设参考电压1.04×VREF而小于1.06×VREF时，感测放大器245与246各自的比较结果RS5与RS6皆需为1，以分别导通晶体管122与124，进而使得晶体管122与124可以同时去拉低输出端130的电压VOUT的电平。于此同时，感测放大器247与248各自的比较结果RS7与RS8皆需为0，而感测放大器241、242、243与244各自的比较结果RS1、RS2、RS3与RS4皆需为1，以关闭对应的晶体管，使得这些晶体管不会对输出端130的电压VOUT的电平做拉升或拉低的操作。由上述可知，当输出端130的电压VOUT与预设参考电压VREF的差值越大时(即输出端130的电压VOUT高于预设参考电压VREF越多时)，晶体管122～128中的晶体管的导通数目就越多。而晶体管122～128中的晶体管的导通数目越多，输出端130的电压VOUT的电平就拉低得越快。

据此，由于控制电路140会依据输出端130的电压VOUT与预设参考电压VREF的差值而决定这些晶体管的导通数目，并根据决定的导通数目而动态地控制这些晶体管的导通与关闭的操作，因此上述输出端130的电压VOUT的电平就只会在一预设范围内变动而达到稳定的效果。

图3所示亦为前述控制电路的其中一种实现方式。请参照图3，此控制电路140包括有相位延迟单元342、相位延迟单元352、多个相位比较单元360、相位延迟单元372、相位延迟单元382与多个相位比较单元390。相位延迟单元342又包括有延迟链344与多个延迟控制单元346。延迟链344是由多个内部电路344-2串接而成，此延迟链344用以接收时钟信号CLK，并用以延迟时钟信号CLK的相位。而上述的每一延迟控制单元346用以依据稳压电路100的输出端130的电压大小(即VOUT)来控制延迟链344的其中一内部电路344-2对其所接收的信号的时间延迟程度。

相位延迟单元352又包括有延迟链354与多个延迟控制单元356。延迟链354亦由多个内部电路354-2串接而成，此延迟链354亦用以接收时钟信号CLK，并用以延迟时钟信号CLK的相位。而上述的每一延迟控制单元356用以依据预设参考电压VREF的电压大小来控制延迟链354的其中一内部电路354-2对其所接收的信号的时间延迟程度。至于上述的多个相位比较单元360，这些相位比较单元360电性耦接延迟链344中位于不同级的多个内部电路344-2的输出，并电性耦接延迟链354中位于不同级的多个内部电路354-2的输出。此外，每一相位比较单元360用以对延迟链344与354中位于同一级的内部电路的输出信号进行相位上的比较，以产生一比较结果(如标示RS1、RS2、RS3与RS4所示)，进而以所产生的比较结果来控制对应的晶体管的导通与否。在此例中，比较结果RS1是用以控制晶体管112的导通与否，比较结果RS2是用以控制晶体管114的导通与否，比较结果RS3是用以控制晶体管116的导通与否，而比较结果RS4是用以控制晶体管118的导通与否。

相位延迟单元372又包括有延迟链374与多个延迟控制单元376。延迟链374是由多个内部电路374-2串接而成，此延迟链374用以接收时钟信号CLK的反相信号CLKB，并用以延迟时钟信号CLK的反相信号CLKB的相位。而上述的每一延迟控制单元376用以依据预设参考电压VREF的电压大小来控制延迟链374的其中一内部电路374-2对其所接收的信号的时间延迟程度。相位延迟单元382又包括有延迟链384与多个延迟控制单元386。延迟链384亦由多个内部电路384-2串接而成，此延迟链384用以接收时钟信号CLK的反相信号CLKB，并用以延迟时钟信号CLK的反相信号CLKB的相位。而上述的每一延迟控制单元386用以依据稳压电路100的输出端130的电压大小(即VOUT)来控制延迟链384的其中一内部电路384-2对其所接收的信号的时间延迟程度。

至于上述的多个相位比较单元390，这些相位比较单元390电性耦接延迟链374中位于不同级的多个内部电路374-2的输出，并电性耦接延迟链384中位于不同级的多个内部电路384-2的输出。此外，每一相位比较单元390用以对延迟链374与384中位于同一级的内部电路的输出信号进行相位上的比较，以产生一比较结果(如标示RS5、RS6、RS7与RS8所示)，进而以所产生的比较结果来控制对应的晶体管的导通与否。在此例中，比较结果RS5是用以控制晶体管122的导通与否，比较结果RS6是用以控制晶体管124的导通与否，比较结果RS7是用以控制晶体管126的导通与否，而比较结果RS8是用以控制晶体管128的导通与否。

此外，在此例中，每一内部电路344-2、每一内部电路354-2、每一内部电路374-2与每一内部电路384-2皆可以是采用一反相器来实现。每一延迟控制单元346、每一延迟控制单元356、每一延迟控制单元376与每一延迟控制单元386皆可以是采用一晶体管来实现，例如是采用一N型金属氧化物半导体场效应晶体管来实现。而如图3所示，用以作为延迟控制单元346的晶体管的栅极与用以作为延迟控制单元386的晶体管的栅极皆用以接收稳压电路100的输出端130的电压VOUT，而用以作为延迟控制单元356的晶体管的栅极与用以作为延迟控制单元376的晶体管的栅极皆用以接收预设参考电压VREF。此外，每一反相器是通过用以作为其中一延迟控制单元346、其中一延迟控制单元356、其中一延迟控制单元376或其中一延迟控制单元386的晶体管而电性耦接参考电位，例如是电性耦接接地电位GND。

图4是绘示反相器的内部电路与延迟控制单元的电性耦接关系的其中一种实现方式。请参照图4，反相器是由晶体管402与404所组成，且这二个晶体管是分别采用一P型晶体管与一N型晶体管来实现。晶体管402的其中一源/漏极电性耦接电源电压VDD，另一源/漏极用以作为反相器的输出端，以提供输出信号OUT，而栅极则用以作为反相器的输入端，以接收输入信号IN。晶体管404的其中一源/漏极电性耦接反相器的输出端，而栅极则电性耦接反相器的输入端。至于用以作为延迟控制单元的晶体管406，此晶体管406的其中一源/漏极电性耦接晶体管404的另一源/漏极，另一源/漏极电性耦接参考电位，例如是电性耦接接地电位GND，而栅极则用以接收输入电压VI。所述的输入电压VI可以是稳压电路100的输出端130的电压VOUT，或是预设参考电压VREF。而由图4所示的电路架构可知，当输入电压VI的值越大，反相器的输出端电位的充、放电速度就会越快。

请再参照图3。如图3所示，每一相位比较单元360与每一相位比较单元390可采用一D型触发器来实现。所述的D型触发器具有信号输入端(以D来标示)、时钟输入端(以三角形来标示)与信号输出端(以Q来标示)。所述的信号输入端D与时钟输入端分别用以接收延迟链344与延迟链354中位于同一级的内部电路的输出信号，或分别用以接收延迟链374与延迟链384中位于同一级的内部电路的输出信号，而信号输出端Q则用以输出其中一比较结果。当比较结果为1，也就是比较结果的电压电平呈现高电平时，表示D型触发器的信号输入端D所接收的信号的相位是超前时钟输入端所接收的信号的相位。反之，当比较结果为0，也就是比较结果的电压电平呈现低电平时，表示D型触发器的信号输入端D所接收的信号的相位是落后时钟输入端所接收的信号的相位。

由图3所示的控制电路140的实现方式可知，每一延迟链与对应延迟控制单元的搭配是可将稳压电路100的输出端130的电压VOUT或预设参考电压VREF的电压大小转换成相位上的延迟，且电压越大，延迟就越小。因此，每一相位比较单元便可依据其所接收的二个信号的相位关系来对应产生一比较结果，并据以控制一对应晶体管的导通与否。此外，由此控制电路140的实现方式亦可知，当稳压电路100的输出端130的电压VOUT低于预设参考电压VREF越多时，晶体管112～118中的晶体管的导通数目就越多。而晶体管112～118中的晶体管的导通数目越多，输出端130的电压VOUT的电平就拉升得越快。反之，当稳压电路100的输出端130的电压VOUT高于预设参考电压VREF越多时，晶体管122～128中的晶体管的导通数目就越多。而晶体管122～128中的晶体管的导通数目越多，输出端130的电压VOUT的电平就拉低得越快。

值得一提的是，本领域技术人员应知，在上述各例子中，晶体管112～118的尺寸可为相同，而晶体管122～128的尺寸可为相同，亦或者是晶体管112～118与晶体管122～128的尺寸皆为相同。当然，晶体管112～118的尺寸亦可为不相同，而晶体管122～128的尺寸也可以是不相同，亦或者是晶体管112～118与晶体管122～128的尺寸皆不相同。

此外，本领域技术人员亦应知，在上述各例子中，稳压电路100可以仅采用晶体管112～118，而不采用晶体管122～128。当然，控制电路140也仅需采用用以控制晶体管112～118的内部电路即可。以图2所示的稳压电路100为例，控制电路140仅需采用感测放大器241～244即可。而以图3所示的稳压电路100为例，控制电路140仅需采用相位延迟单元342、相位延迟单元352与对应的多个相位比较单元360即可。另外，稳压电路100所采用的晶体管的数目并非限定为8个，设计者当可依照实际上的设计需求而改变稳压电路100所采用的晶体管的数目。当然，若控制电路140是采用感测放大器来实现时，当稳压电路100所采用的晶体管的数目一改变，那么控制电路140所采用的感测放大器的数目也应对应改变。而若控制电路140是采用相位延迟单元与相位比较单元来实现时，当稳压电路100所采用的晶体管的数目一改变，那么延迟链的内部电路的串接级数与相位比较单元的数目皆应对应改变。

综上所述，本发明采用多个晶体管与一个控制电路来建构一稳压电路。每一晶体管是用以作为一个上拉电路，以拉升稳压电路的输出端的电压电平，而控制电路则依据稳压电路的输出端的电压与一预设参考电压的差值而决定上述晶体管的导通数目。换句话说，稳压电路中的晶体管的导通数目会随着稳压电路的输出端的电压与预设参考电压的差值而动态改变。而由于本发明的稳压电路是以数字化方式来调整其输出电压，因此可操作于低电压。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (11)

1.一种稳压电路，包括：

多个第一晶体管，每一第一晶体管具有一第一源/漏极端、一第二源/漏极端与一第一栅极端，该些第一源/漏极端皆电性耦接一电源电压，该些第二源/漏极端互相电性耦接，并用以作为该稳压电路的一输出端；以及

一控制电路，电性耦接该些第一栅极端，并用以依据该输出端的电压与一第一预设参考电压的差值而决定该些第一晶体管的导通数目；

其中该控制电路包括：

一第一相位延迟单元，包括：

一第一延迟链，由多个第一内部电路串接而成，该第一延迟链用以接收一时钟信号，并用以延迟该时钟信号的相位；以及

多个第一延迟控制单元，每一第一延迟控制单元用以依据该稳压电路的该输出端的电压大小来控制其中一第一内部电路对其所接收的信号的时间延迟程度；

一第二相位延迟单元，包括：

一第二延迟链，由多个第二内部电路串接而成，该第二延迟链用以接收该时钟信号，并用以延迟该时钟信号的相位；以及

多个第二延迟控制单元，每一第二延迟控制单元用以依据该第一预设参考电压的电压大小来控制其中一第二内部电路对其所接收的信号的时间延迟程度；以及

多个相位比较单元，该多个相位比较单元电性耦接该第一延迟链中位于不同级的多个第一内部电路的输出，并电性耦接该第二延迟链中位于不同级的多个第二内部电路的输出，且每一相位比较单元用以对该第一延迟链与该第二延迟链中位于同一级的内部电路的输出信号进行相位上的比较，以产生一比较结果，进而以该比较结果控制对应的第一晶体管的导通与否。

2.根据权利要求1所述的稳压电路，其中每一第一内部电路与每一第二内部电路皆包括一反相器，而每一第一延迟控制单元与每一第二延迟控制单元皆包括一晶体管，每一第一延迟控制单元中的该晶体管的栅极用以接收该稳压电路的该输出端的电压，而每一第二延迟控制单元中的该晶体管的栅极用以接收该第一预设参考电压，且每一反相器是通过其中一第一延迟控制单元或其中一第二延迟控制单元中的该晶体管而电性耦接一接地电位。

3.根据权利要求1所述的稳压电路，其中每一相位比较单元包括一D型触发器，该D型触发器具有一信号输入端、一时钟输入端与一信号输出端，该信号输入端与该时钟输入端分别用以接收该第一延迟链与该第二延迟链中位于同一级的内部电路的输出信号，以自该信号输出端输出其中一比较结果。

4.根据权利要求1所述的稳压电路，其中该些第一晶体管的尺寸为相同。

5.根据权利要求1所述的稳压电路，其中该些第一晶体管的尺寸为不同。

6.根据权利要求1所述的稳压电路，其还包括：

多个第二晶体管，每一第二晶体管具有一第三源/漏极端、一第四源/漏极端与一第二栅极端，该些第三源/漏极端皆电性耦接该稳压电路的该输出端，而该些第四源/漏极端皆电性耦接一参考电位，

其中该控制电路还电性耦接该些第二栅极端，并用以依据该输出端的电压与该第一预设参考电压的差值而决定该些第二晶体管的导通数目。

7.根据权利要求6所述的稳压电路，其中该控制电路包括：

一第三相位延迟单元，包括：

一第三延迟链，由多个第三内部电路串接而成，该第三延迟链用以接收该时钟信号的反相信号，并用以延迟该时钟信号的反相信号的相位；以及

多个第三延迟控制单元，每一第三延迟控制单元用以依据该第一预设参考电压的电压大小来控制其中一第三内部电路对其所接收的信号的时间延迟程度；

一第四相位延迟单元，包括：

一第四延迟链，由多个第四内部电路串接而成，该第四延迟链用以接收该时钟信号的反相信号，并用以延迟该时钟信号的反相信号的相位；以及

多个第四延迟控制单元，每一第四延迟控制单元用以依据该稳压电路的该输出端的电压大小来控制其中一第四内部电路对其所接收的信号的时间延迟程度；以及

多个第二相位比较单元，该些第二相位比较单元电性耦接该第三延迟链中位于不同级的多个第三内部电路的输出，并电性耦接该第四延迟链中位于不同级的多个第四内部电路的输出，且每一第二相位比较单元用以对该第三延迟链与该第四延迟链中位于同一级的内部电路的输出信号进行相位上的比较，以产生一第二比较结果，进而以该第二比较结果控制对应的第二晶体管的导通与否。

8.根据权利要求7所述的稳压电路，其中每一第一内部电路、每一第二内部电路、每一第三内部电路与每一第四内部电路皆包括一反相器，而每一第一延迟控制单元、每一第二延迟控制单元、每一第三延迟控制单元与每一第四延迟控制单元皆包括一晶体管，每一第一延迟控制单元中的该晶体管的栅极与每一第四延迟控制单元中的该晶体管的栅极皆用以接收该稳压电路的该输出端的电压，而每一第二延迟控制单元中的该晶体管的栅极与每一第三延迟控制单元中的该晶体管的栅极皆用以接收该第一预设参考电压，且每一反相器是通过其中一第一延迟控制单元、其中一第二延迟控制单元、其中一第三延迟控制单元或其中一第四延迟控制单元中的该晶体管而电性耦接该参考电位。

9.根据权利要求7所述的稳压电路，其中每一第一相位比较单元与每一第二相位比较单元包括一D型触发器，该D型触发器具有一信号输入端、一时钟输入端与一信号输出端，该信号输入端与该时钟输入端分别用以接收该第一延迟链与该第二延迟链中位于同一级的内部电路的输出信号，或分别用以接收该第三延迟链与该第四延迟链中位于同一级的内部电路的输出信号，以自该信号输出端输出其中一第一比较结果或其中一第二比较结果。

10.根据权利要求6所述的稳压电路，其中该些第一晶体管与该些第二晶体管的尺寸为相同。

11.根据权利要求6所述的稳压电路，其中该些第一晶体管与该些第二晶体管的尺寸亦为不同。