JP2009533929A - 電子回路 - Google Patents
電子回路 Download PDFInfo
- Publication number
- JP2009533929A JP2009533929A JP2009504886A JP2009504886A JP2009533929A JP 2009533929 A JP2009533929 A JP 2009533929A JP 2009504886 A JP2009504886 A JP 2009504886A JP 2009504886 A JP2009504886 A JP 2009504886A JP 2009533929 A JP2009533929 A JP 2009533929A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- coupled
- voltage
- node
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Air Bags (AREA)
Abstract
電子回路であって、この電子回路に第1電圧域の回路をこの電子回路に接続するための入力(VIN)、ならびに電源電圧(VDD)と電圧(VSS)との間に結合した第1、第2、第3および第4のトランジスタを有する該電子回路を提供する。第1トランジスタ(M1)を、電圧(VSS)と第1ノード(tn)との間に結合する。第2トランジスタ(M2)を、第2ノード(tp)と出力(VOUT)との間に結合する。第3トランジスタ(M3)を、第1ノード(tn)と出力(VOUT)との間に結合する。第4トランジスタ(M4)を、電源電圧(VDD)と第2ノード(tp)との間に結合する。第1基準電圧生成ユニット(RC)は、第1ノード(tn)における電圧および電圧(VSS)を入力として受け、また、その出力を第2トランジスタ(M2)のゲートに結合する。第2基準電圧生成ユニット(RD)は電源電圧(VDD)および第2ノード(tp)における電圧を入力として受け、その出力を第3トランジスタ(M3)のゲートに結合する。第1および第2の基準電圧生成ユニット(RD,RC)は、第1、第2、第3、または第4のトランジスタ(M1〜M4)の論理状態のうち少なくとも1つに基づく基準電圧を生成する。
Description
本発明は電子回路、ならびに電子デバイスに関する。
従来のCMOS回路におけるNMOSおよびPMOSトランジスタのためのゲート‐ソース、ゲート‐ドレインまたはドレイン‐ソース電圧は、典型的には電源電圧に等しい。しかし、65nm(ナノメートル)技術のような高度な製造プロセスにおいて、入/出力用IOデバイスは、ゲート‐ソース間、ゲート‐ドレイン間またはドレイン‐ソース間に2.75Vまでの電圧、すなわち公称電圧2.5Vを受けることを可能にするとともに、しかも信頼性が高くて、ホットキャリヤによる劣化または酸化膜破壊を回避する。他方で、USBのような多くの信号伝達標準は、3.3Vで動作する。そのため、3.3V信号伝達に対処できるとともに、2.5Vのデバイスも使用できる回路技術が、要求される。
図1は、従来のCMOSインバータの回路図である。インバータは、電源電圧VDD,VSS間で結合したPMOSトランジスタM1およびNMOSトランジスタM2を有する。定常状態出力VOUTおよび定常状態入力VIN電圧は、論理ハイ(高い)状態または論理ローラ(低い)状態に対応する。これら双方の場合において、トランジスタM1,M2のゲート−ソース間、ゲート−ドレイン間またはドレイン−ソース間の電圧は、それぞれインバータの実際の論理状態に基づいてVDDまたは0Vと等しい。しかし、上述したように、2.5Vデバイスで使用するよう構成してあるインバータを3.3Vで動作させる場合、トランジスタM1,M2の双方は、ホットキャリヤによる劣化またはゲート酸化膜破壊による長期間の信頼性に影響しうるストレスを受けることになる。
図2は、従来技術によるインバータの回路図を示す。とくに、図2は、特許文献1(米国特許第6,377,075号)に関する。回路は、2個のPMOSトランジスタM2,M4、および2個のNMOSトランジスタM1,M3を有する。4個のトランジスタM1〜M4を、電源電圧VDDとVSSとの間で直列に結合する。トランジスタM1〜M4をカスコード接続することによって、特定デバイスが受ける高電圧ストレスは軽減される。トランジスタのゲートは、固定した中間の電圧ngateおよびpgateに結合する。図2による回路は、付加的な電源電圧pgateおよびngateを設ける、または代替的な基準電圧発生器を設ける必要がある。しかし、付加的な電源電圧または基準電圧発生器を設けることは、静的電流消費増加を招く。
米国特許第6,377,075号明細書
従って、本発明の目的は、CMOS回路に基づく電子回路であって、増加した入力電圧により回路に加わるストレスに耐えるよう回路の能力を改善することができる電子回路を得るにある。
この目的は、請求項1に記載の電子回路および請求項8に記載の電子デバイスによって解決される。
したがって、電子回路は、第1電圧域の回路を電子回路に結合する入力と、電源電圧と電圧との間に結合した、第1、第2、第3、および第4のトランジスタを有する。第1トランジスタを、電圧と第1ノードとの間に結合する。第2トランジスタを、第2ノードと出力との間に結合する。第3トランジスタを、第1ノードと出力との間に結合する。第4トランジスタを、電源電圧と第2ノードとの間に結合する。第1基準電圧生成ユニットは、第1ノードにおける電圧および前記電圧を入力として受け、また、その出力は第2のトランジスタのゲートに連結する。第2の基準電圧生成ユニットは、電源電圧および第2ノードにおける電圧を入力として受け、その出力を第2トランジスタのゲートに結合し、その出力を第3トランジスタのゲートに結合する。第1および第2の基準電圧生成ユニットは、第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタにおける少なくとも一つのトランジスタの論理状態に基づいて、基準電圧を生成するものとする。
基準電圧がいくつかのトランジスタにおける論理状態に基づいて生成するため、この生成は動的に実行され、静的もしくは定常的な基準電圧発生器によるいかなる静的電流も回避される。
本発明の一態様によれば、第1基準電圧生成ユニットは、第1ノードと第2トランジスタのゲートとの間で結合した第9トランジスタとして実装し、第2基準電圧生成ユニットは、第2ノードおよび第3トランジスタにおけるゲートとの間に結合した第7トランジスタとして実装される。第7トランジスタのゲートを電源電圧に結合し、第9トランジスタのゲートを電圧に結合する。基準電圧生成ユニットをトランジスタとして実装することは、コスト、必須チップ面積および静的電流の要求仕様に関して有利である。
本発明のさらに別の態様では、第1および第3のトランジスタを第1導電タイプとするとともに、第2および第4のトランジスタを、第2タイプとする。
本発明の一態様によれば、回路は、さらに、入力と第1トランジスタのゲートとの間に結合した第5トランジスタと、入力と第4トランジスタのゲートとの間に結合した第6トランジスタとを有する。第3基準電圧生成ユニットは、電源電圧および電圧を第3ノードにおける 電圧を入力信号として受け、その出力を第5トランジスタのゲートに結合する。第4基準電圧生成ユニットは、電圧および第4ノードにおける電圧を入力信号として受け、その出力を第6トランジスタのゲートに結合する。第3および第4の基準電圧生成ユニットは、それぞれ第4トランジスタのゲートおよび第1トランジスタのゲートにおける論理状態に基づいて基準電圧を生成するものとする。
本発明の一態様によれば、第3基準電圧生成ユニットを、第4および第5のトランジスタ間に結合した第8トランジスタとして実装し、第4基準電圧生成ユニットを、第4ノードと第6トランジスタのゲートとの間に結合した第10トランジスタとして実装する。第8トランジスタのゲートを電源電圧に結合し、第10トランジスタのゲートを電圧に結合する。
本発明の更なる態様によれば、第11トランジスタを、第4ノードと第3トランジスタとの間に結合し、第12トランジスタを、第1および第2のトランジスタ間に結合し、第13トランジスタを、第1ノードと第6トランジスタのゲートとの間に結合し、第14トランジスタを、第2ノードと第5トランジスタのゲートとの間に結合する。第11および第14のトランジスタのゲートを、電源電圧に結合する。第12および第13のトランジスタのゲートを、互いに結合し、かつ電圧VSSに結合する。第11、第12、第13および第14のトランジスタは、オフ状態トランジスタの形式で高い抵抗器をなすことにより、第7、第8、第9および第10のトランジスタの閾値以下電流を回避するために設ける。
本発明はまた、第1電圧域の回路を電気回路に結合するための入力と、ならびに電源電圧と電圧との間に結合する、第1、第2、第3、第4のトランジスタを備える電子デバイスに関連する。第1トランジスタを、前記電圧と第1ノードとの間に結合する。第2トランジスタを、第2ノードと出力との間に結合する。第3トランジスタを、第1ノードと出力との間に結合する。第4トランジスタを、電源電圧と第2ノードとの間に結合する。第1の基準電圧生成ユニットは、第1ノードにおける電圧および前記電圧を入力として受け、その出力を第2トランジスタのゲートに結合する。第2基準電圧生成ユニットは、電源電圧および第2ノードにおける電圧を入力として受け、その出力を第3トランジスタのゲートに結合する。第1および第2の基準電圧生成ユニットは、第1、第2、第3、第4のトランジスタにおける少なくとも一つの論理状態に基づいて、基準電圧を生成する。
本発明は、恒常的な基準電圧を回避して、むしろ回路における実際の論理状態に基づいて動的に生成された基準電圧に導くというアイデアに、関連する。したがって、付加的に静的電流を消費しうる付加的な供給レールまたはバイアス発生回路を、回避することができる。
以下、図面につき本発明の実施例および効果を詳細に説明する。
本発明は、恒常的な基準電圧を回避して、むしろ回路における実際の論理状態に基づいて動的に生成された基準電圧に導くというアイデアに、関連する。したがって、付加的に静的電流を消費しうる付加的な供給レールまたはバイアス発生回路を、回避することができる。
以下、図面につき本発明の実施例および効果を詳細に説明する。
図3は、本発明の第1実施例によるインバータの回路図を示す。このインバータは、4個のトランジスタ、すなわちNMOSトランジスタM1,M3およびPMOSトランジスタM2(M4)、のカスケード接続した構造を有する。これら4個のトランジスタM1〜M4は、電源電圧VDDとVSSとの間に接続する。第1トランジスタM1のゲートをノードtgnに結合し、第4ランジスタM4のゲートをノードtgpに結合する。第1トランジスタM1を、ノードtnとVSSとの間に結合する。第3トランジスタM3を、出力 VOUTとノードtnとの間に結合する。第3トランジスタM3のゲートをノードDに結合する。第2トランジスタM2を出力VOUTとノードtpと間に結合する。第2トランジスタM2のゲートをノードCに結合する。第4トランジスタM4をノードtpと電源電圧VDDと間に結合する。第5トランジスタM5を、ノードTgnと入力VINとの間に結合し、またそのゲートをノードAに結合する。第6トランジスタM6をノードtgpと入力VINとの間に結合する。そのゲートを、ノードBに結合する。
インバータは、さらに、4個の基準電圧生成ユニットRA〜RDを有する。第1基準電圧生成ユニットRAは電源電圧VDDおよびノードtgpの電圧を入力として受け、またその出力はノードAに対応する、すなわち、その出力は第5トランジスタM5のゲートに結合する。第2基準電圧生成ユニットRBは、電圧VSSおよびノードtgnにおける電圧を入力として受け、出力をノードBで用いる、すなわち、その出力を第6トランジスタM6のゲートに結合する。第3基準電圧生成ユニットRCは電圧VSSおよびノードtnにおける電圧を受け、その出力を第2トランジスタM2のゲート、すなわちノードCに結合する。第4基準電圧生成ユニットRNは、電源電圧VDDおよびノードtpにおける電圧を受け、その出力を第3トランジスタM3のゲート、すなわちノードDに結合する。言い換えれば、第3トランジスタM3のゲート電圧は、ノードtpにおける電圧および電源電圧VDDから導出する。第2のトランジスタM2のゲート電圧は、ノードtnにおける電圧および電圧VSSから導出する。したがって、基準電圧は、いかなる静電流なしで動的に生成することができる。したがって、必要な静的電力を減少できるような、いかなる付加的な静的基準電圧生成ユニットも必要でない。
図4は、本発明の第2実施例によるインバータの回路図を示す。この第2実施例による回路図は、第1実施例による回路図とほぼ対応する。唯一の違いは、基準電圧生成ユニットRA〜RDをトランジスタM7〜M10により実現し、第7および第8のトランジスタM7およびM8をNMOSトランジスタとし、第9および第10のトランジスタM9およびM10をPMOSトランジスタとした点である。
装置の基板接続を詳細に示さないのは、説明を分かり易くするためである点に留意されたい。すべてのPMOS基板をVDDに接続し、またすべてのNMOS基板をVSSに接続する。第7ランジスタM7のゲートをVDDに結合し、そのソースをノードtpに結合し、そのドレインを第3トランジスタM3のゲートに結合する。第8トランジスタM8のゲートを電源電圧VDDに結合し、そのソースをノードtgpに結合し、そのドレインを第5トランジスタM5のゲートに結合する。第9トランジスタM9のゲートをVSSに結合し、またそのソースを第2トランジスタM2のゲートに結合するとともに、そのドレインをノードtnに結合する。第10トランジスタM10のゲートをVSSに結合し、またそのドレインを第6トランジスタM6のゲートに結合するとともに、そのソースをtgnに結合する。
入力信号VINが高いとき、すなわちVDDであるとき、入力信号はトランジスタM6を経てノードtgpに通過し、第4トランジスタM4はオフになる。第8トランジスタM8のゲートがVDDに接続されているため、ノードAは第5トランジスタM5がオンになるよう、VDD−Vtに対応する電圧まで上昇する。ノードtgnは((VDD−Vt)−Vt)=VDD−2Vt )に対応する電圧まで上昇する。したがって、第1トランジスタM1はオンになり、ノードBはノードtgnにおける電圧(VDD−2Vt )まで第10トランジスタM10を介して上昇する。
第1トランジスタM1は、ノードtnを電圧VSSに維持する。したがって、第3トランジスタM3がオンになり、出力電圧VOUT をVSSに保持し、これにより、低い出力段を生ずる。ノードCは、第9トランジスタM9を通してVSS以上のVt に放電する。ノードCの電圧がVSS以上のVt の値に達するとすぐに、第9トランジスタはオフになる。したがって、ノードtpは、ノードC(2Vt )より高いVt を放電する。ノードtpが放電して2Vt になるとすぐに、第2トランジスタM2はオフになり、ノードtpを 2Vtの電圧に維持する。第7トランジスタM7はオンになり、ノードDをノードtpに接続する。
以下において、図4による回路は、トランジスタに加わるいかなるストレスも許容限界範囲内であることを確実にすることを示す。3V3信号生成の場合は、最も高い電源電圧は10%の公差範囲を含む3.6ボルトとみなすることができる。NMOSおよびPMOSデバイスの閾値電圧Vt は、代表的には0.45ボルト、および、−0.45ボルトに等しい。これら電圧に基づいて、異なるノードにおける電圧を、以下の表1に示す。すなわち、
したがって、トランジスタの全ての端末に加わる最悪のケース・シナリオのための最大電圧を、以下の表2に示す。すなわち、
これら電圧の全てがトランジスタの2.75Vの許容限界範囲内にある点に留意されたい。印加電圧を減らすために用いられる、これら全ての閾値電圧は、逆バイアスされる(ボディ効果)。したがって、閾値電圧Vt は増加し、印加電圧を減らす。さらに、静的電流がこの安定した論理状態には存在しない点に留意されたい。表1および表2における上記の数字は、単に本発明の基本原理を説明するために選択しただけである点に留意されたい。実際の値は、本発明の原理を制限するとみなすべきではない。
入力電圧VINが低い状態(0V)切り替る場合、状態は第5トランジスタM5からノードtgnを通過する。したがって、第1トランジスタM1は、オフになる。第10トランジスタM10のゲートがVSSに接続したため、第6トランジスタM6がオンになるように、ノードBにおける電圧が放電され、VSSより高い閾値電圧Vt になる。ノードtgpの電圧が放電され、ノードBにおける電圧より高い閾値電圧Vt になり、第4トランジスタM4をオンにする。ノードAにおける電圧を、第8トランジスタM8を経て放電し、ノードtgpにおける電圧にする。第4トランジスタM4は、ノードtpの電圧を電源電圧に引き上げる。このことにより第2トランジスタM2をオンにし、高出力状態が通るように、出力電圧VOUT を電源電圧VDDに引き上げる。ノードDにおける電圧は、それに応じて、第7トランジスタM7を経由してVDDマイナス閾値電圧Vt に相当する電圧に引っ張られる。このことにより、第3トランジスタM3をオンにし、ノードtnにおける電圧を(VDD−Vt)−Vt)=VDD−2Vtに引き上げる。ノードtnにおける電圧が電源電圧VDDマイナス閾値電圧Vt に相当する電圧に到達するとすぐに、第3トランジスタM3がオフになる。ノードCにおける電圧は第9トランジスタM9を介してノードtnに接続される。
したがって、もし入力が低い場合、異なるノードにおける電圧を、以下の表3に示す。
したがって、全てのトランジスタまたはデバイスの端子に加わる最悪のケース・シナリオにおける最大電圧を、以下の表4に示す。
すべての電圧がトランジスタまたはデバイスの2.75Vの許容限界範囲内にある点に留意されたい。印加電圧を減らすために用いられるすべての閾値電圧は、逆バイアスされる(ボディ効果)。したがって、閾値電圧Vt は、増加して、印加電圧を減らす。さらに、静的電流はこの安定状態に存在しない点に留意されたい。表3および表4における上記の数字は、単に本発明の基本原理を説明するために選択しただけである点に留意されたい。実際の値は、本発明の原理を限定するものとみなすべきではない。
図5は、本発明の第3実施例によるインバータの回路図を示す。この第3実施例による回路図は、第2実施例の回路図にほぼ対応する。第3実施例による回路図の、第2実施例による回路図との違いは、付加的なトランジスタM11〜M14を設け、フローティングゲートに溜まる可能性のある帯電を回避する点である。第11および第14のトランジスタM11およびM14をPMOSトランジスタとし、第12および第13のトランジスタM12,M13をNMOSトランジスタとする。
したがって、本発明の第3実施例による回路図は、第2実施例による回路図と比較して、改善されている。本発明の第2実施例によれば、出力電圧VOUTが高いとき、ノードDにおける電圧が電源電圧VDDマイナス閾値電圧Vt に到達するとすぐに第7トランジスタM7がオフになる。しかし、第7トランジスタM7におけるいかなる閾値以下の電流も、ノードDにおける電圧を電源電圧VDDマイナス閾値電圧Vt に相当する電圧以上に上昇させる。ノードDにおける電圧の上昇は、オフ状態においてノードDとノードtgpとの間に第11トランジスタM11を結合し、これにより、高い抵抗を生ずるようにすることによって、回避することができる。ノードDにおける電圧が高く、電源電圧マイナス閾値電圧Vt に相当するとき、ノードtgpにおける電圧は低く、第11トランジスタM11に対して十分なドレイン-ソース電圧を供給する。第11トランジスタM11は通常はオフであり、したがってノードDにおける電圧に対して高いレジスタ(抵抗器)として作用する。さらにまた、第7トランジスタM7におけるいかなる漏れ電流も第11トランジスタM11の漏出によって補償される。第12トランジスタM12(NMOS)は、トランジスタM9におけるいかなる閾値以下電流も回避するように設ける。第13トランジスタM13(NMOS)は、トランジスタM10におけるいかなる閾値以下電流も回避するように設ける。第14トランジスタM14(PMOS)は、トランジスタM8におけるいかなる閾値以下電流も回避するように設ける。したがって、それらが各々高いレジスタ(抵抗器)として作用するように、第12トランジスタM12をノードCに接続し、第13トランジスタM13をノードBに接続し、また第14トランジスタM14をノードAに接続する。
第11トランジスタM11のゲートを電源電圧VDDに結合し、そのソースをノードtgpに接続し、またそのドレインを第3トランジスタM3のゲートに接続する。第12トランジスタM12のゲートをVSSに結合し、そのソースをノードtgnに接続し、またそのドレインをノードC、すなわち第2トランジスタM2のゲートに接続する。第13トランジスタM13のゲートをVSSに結合するとともに、そのドレインをノードtnに接続し、そのソースをノードB、すなわち第6トランジスタM6のゲートに接続する。第14トランジスタM14のゲートを電源電圧VDDに結合し、そのソースをノードtpに接続し、またそのドレインをノードA、すなわち第5トランジスタM5のゲートに接続する。
図6は、インバータの伝達関数ブロックのグラフを示す。とくに、入力電圧VINを実線で示すとともに、出力電圧VOUT を点線で示す。
図7は、インバータの伝達関数、ならびに中間信号のグラフである。したがって、入力信号VN(in)、出力信号VN(out)、ゲートtgnにおける信号VN(tgn)、ノードtgpにおける信号VN(tgp)、ノードtnにおける信号VN(tn)およびノードtpにおける信号VN(tp)を示す。
図8は、入力信号、出力信号および中間信号の遷移結果のグラフである。一番上のグラフにおいて、インバータの入力信号VINおよび出力信号VOUTを示す。中間のグラフにおいて、ノードtgnおよびtgpの信号を示す。最下部のグラフにおいて、ノードtnおよびtpの信号を示す。
図9は、異なるプロセスコーナーにおける入力、出力および中間信号の遷移結果である他のグラフを示す。一番上のグラフにおいて、インバータの入力、出力信号を示す。中間のグラフにおいて、ノードtgnおよびtgpにおける信号を示す。最下部のグラフにおいて、ノードtnおよびtpの信号を示す。
図10は、本発明の第4実施例によるレベルシフタ回路の回路図を示す。レベルシフタは、最初に2個の出力VOUTBARおよびVOUT を有する。第1および第3のトランジスタM1,M3を、出力VOUT とVSSとの間に結合する。第2および第4のトランジスタM2,M4を、VOUTと第2電源電圧VDD2との間に結合する。第5および第16のトランジスタM5,M16を、出力VOUTBARとVSSとの間に結合する。第6および第15のトランジスタM6,M15を、VOUTBARと第2電源電圧VDD2との間に結合する。第5トランジスタM5を、出力VOUTBARとノードtgnとの間に結合する。第16トランジスタM16を、ノードtgnとVSSとの間に結合し、第8トランジスタM8を、第5トランジスタM5のゲートと第15および第6のトランジスタM15,M6との間におけるノードとの間に結合する。第10トランジスタM10を、第6トランジスタM6のゲートと第5および第16のトランジスタM5,M16間におけるノードとの間に結合する。第14トランジスタM14を、第5および第15のトランジスタM5,M15のゲート間に結合する。第11トランジスタM11を、第4および第3のトランジスタM4,M3のゲート間に結合する。第14および第11のトランジスタM14およびM11のゲートを、一緒に結合し、VDD2に結合する。第13トランジスタM13を、第6および第16のトランジスタM6,M16のゲート間に結合する。第12トランジスタM12を、第1および第2のトランジスタM1,M2のゲート間に結合する。第13および第12のトランジスタM13およびM12のゲートは、一緒に結合し、VSSに結合する。
第7トランジスタM7を、第3トランジスタM3のゲートと第4および第2のトランジスタM4,M2間におけるノードtpとの間で結合する。第9トランジスタM9を、第2トランジスタM2のゲートと第3および第1のトランジスタM3,M1間におけるノードtpとの間に結合する。第4トランジスタM4のゲートを、第15および第6のトランジスタM15,M6間におけるノードに結合する。第15トランジスタM15のゲートを、ノードtpに結合する。トランジスタM8およびM7のゲートを、トランジスタM14およびM11のゲートに結合する。トランジスタM10およびM9のゲートをトランジスタM12およびM13のゲートに結合する。トランジスタM16のゲートを入力VINに結合し、それはインバータINV1の入力に結合する。インバータINV1を、電源電圧VDD1およびVSSに結合する。したがって、レベルシフタは本発明の原理に基づいて設け、CMOS装置を増加した信号電圧とともに使用することができる。
したがって、第1、第2、第3、第4の実施例による回路は、より高い電源電圧で低電圧プロセスのトランジスタまたはデバイスを使用することができるとともに、静的電流消費を回避することができる。上述の回路は、携帯電話または、低電力回路を必要とする、他の任意のデバイスに実装することができる。
要約すると、第1、第2、第3、または第4の実施例に記載の回路を使用することで、端子に最大2.75ボルトの電圧のみを許容する、2.5Vプロセス・トランジスタを設ける65nmプロセス技術を、入力/出力電圧が、3.6Vにも上昇することのある、それらの入力および出力の3.3V信号と組み合わせることができる。上述の原理は、また、トランジスタの電源電圧が縮小する将来のプロセスにも適用できる。高い電圧のデバイスとのインタフェース必要条件はあり続けるため、上述の回路は今後の出現するプロセスに対して有利である。
上述の実施例は本発明を限定するのではなく、単なる例示であり、また当業者であれば、特許請求の範囲から逸脱することなく、多くの代案的な実施例を設計することができる点に留意されたい。特許請求の範囲において、カッコ内のいかなる参照符号も、特許請求の範囲を限定するものとして解釈すべきではない。用語「備える(有する)」は、請求項にリストされるもの以外の要素の存在またはステップを除外しない。要素に先行する、不定冠詞「a」または「an」は、複数のこの種の要素の存在を除外しない。デバイスの請求項において、いくつかの手段を列挙しており、いくつかのこれらの手段は、ハードウェアの全く同一の部材によって実施されることができる。いくつかの手法が互いに異なる従属請求項において詳述されるという単なる事実は、これらの手法の組合せが有効に使われることができないことを示さない。
さらにまた、特許請求の範囲におけるいかなる参照符号も、特許請求の範囲を制限するものとして解釈すべきではない。
Claims (8)
- 電子回路において、
第1電圧域の回路を前記電子回路に結合するための入力と、
電源電圧と電圧との間に結合した第1、第2、第3および第4のトランジスタであって、前記第1トランジスタを、前記電圧と第1ノードとの間に結合し、第2トランジスタを、第2ノードと出力との間に結合し、第3トランジスタを、第1のノードと出力との間に結合し、第4トランジスタを、前記電源電圧と前記第2ノードとの間に結合した、該第1トランジスタ、該第2トランジスタ、該第3トランジスタ、および該第4トランジスタと、
第1ノードにおける電圧および前記電圧を入力として受け、その出力を第2トランジスタのゲートに結合した、第1基準電圧生成ユニットと、および
電源電圧および第2ノードにおける電圧を入力として受け、その出力を第3トランジスタのゲートに結合した、第2基準電圧生成ユニットと、
を備え、前記第1および第2の基準電圧生成ユニットは、前記第1トランジスタ、第2トランジスタ、第3トランジスタ、または第4トランジスタにおける少なくとも一つの論理状態基づいて、基準電圧を生成するものとした
ことを特徴とする電子回路。 - 請求項1に記載の電子回路において、前記第1基準電圧生成ユニットは、前記第1ノードと第2トランジスタのゲートとの間に結合した第9トランジスタとして実装し、前記第2基準電圧生成ユニットは、前記第2ノードと第3トランジスタのゲートとの間に結合した第7トランジスタとして実装し、前記第7トランジスタのゲートを電源電圧に結合し、前記第9トランジスタのゲートを前記電圧に結合した、電子回路。
- 請求項1に記載の電子回路において、前記第1および第3のトランジスタを第1導電タイプとするとともに、前記第2および第4のトランジスタを第2導電タイプとした、電子回路。
- 請求項1または2に記載の電子回路において、さらに、
入力と前記第1トランジスタのゲートとの間に結合した第5トランジスタと、
前記入力と前記第4トランジスタのゲートとの間に結合した第6トランジスタと、
前記電源電圧および第3ノードにおける電圧を入力として受け、その出力を前記第5トランジスタのゲートに結合した、第3基準電圧生成ユニットと、
前記電圧および第4ノードにおける電圧を入力信号として受け、その出力を前記第6トランジスタのゲートに結合した、第4基準電圧生成ユニットと、
を備え、前記第3および第4の基準電圧生成ユニットは、前記第4トランジスタのゲートおよび前記第1トランジスタのゲートにおける、論理状態に基づいて基準電圧を生成するものとした
電子回路。 - 請求項4に記載の電子回路において、前記第3基準電圧生成ユニットを、前記第4および第5のトランジスタ間に結合した第8トランジスタとして実装し、前記第4基準電圧生成ユニットを、前記第4ノードと前記第6トランジスタのゲートとの間に結合した第10トランジスタとして実装し、前記第8トランジスタのゲートを電源電圧に結合し、前記第10トランジスタのゲートを前記電圧に結合した、電子回路。
- 請求項5に記載の電子回路において、さらに、
前記第4ノードと前記第3トランジスタのゲートとの間に結合した第11トランジスタと、
前記第1および第2のトランジスタのゲート間に結合した12トランジスタと、
前記第1ノードと前記第6トランジスタのゲートとの間に結合した第13トランジスタと、および
前記第2ノードと前記第5トランジスタのゲートとの間に結合した第14トランジスタと、
を備え、
前記第11および第14のトランジスタのゲートを、電源電圧に結合し、
前記第12および第13のトランジスタのゲートを、互いに結合し、かつ前記電圧に結合した、
電子回路。 - 電子デバイスにおいて、
第1電圧域の回路を前記電子デバイスに結合するための入力と、
電源電圧と電圧との間に結合した第1、第2、第3および第4のトランジスタであって、前記第1トランジスタを、前記電圧と第1ノードとの間に結合し、前記第2トランジスタを、第2ノードと出力との間に結合し、第3トランジスタを、第1ノードと出力との間に結合し、第4トランジスタを、前記電源電圧と前記第2ノードとの間に結合した、該第1トランジスタ、該第2トランジスタ、該第3トランジスタ、および該第4トランジスタと、
前記第1ノードにおける電圧および前記電圧を入力として受け、その出力を前記第2トランジスタのゲートに結合した、第1基準電圧生成ユニットと、
前記電源電圧および前記第2ノードにおける電圧を入力として受け、その出力を前記第3トランジスタのゲートに結合した、第2基準電圧生成ユニットと、
を備え、前記第1および第2の基準電圧生成ユニットは、前記第1トランジスタ、第2トランジスタ、第3トランジスタ、または第4トランジスタにおける少なくとも一つの論理状態に基づいて、基準電圧を生成するものとした
ことを特徴とする電子デバイス。 - 入力および2つの出力、ならびに請求項1〜6のうちいずれか一項に記載の電子回路を備えたレベルシフタ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP06112522 | 2006-04-12 | ||
PCT/IB2007/051296 WO2007116378A2 (en) | 2006-04-12 | 2007-04-11 | Electronic circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009533929A true JP2009533929A (ja) | 2009-09-17 |
Family
ID=38581472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009504886A Withdrawn JP2009533929A (ja) | 2006-04-12 | 2007-04-11 | 電子回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7741874B2 (ja) |
EP (1) | EP2011236B1 (ja) |
JP (1) | JP2009533929A (ja) |
CN (1) | CN101421926A (ja) |
AT (1) | ATE497651T1 (ja) |
DE (1) | DE602007012341D1 (ja) |
WO (1) | WO2007116378A2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8354874B1 (en) * | 2009-05-15 | 2013-01-15 | Marvell International Ltd. | Kickback cancellation in class B type circuits using AC coupling |
US8310283B2 (en) * | 2009-10-29 | 2012-11-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Over-drive circuit having stacked transistors |
JP2015216497A (ja) * | 2014-05-09 | 2015-12-03 | 株式会社東芝 | 増幅回路、積分回路及びad変換器 |
KR102242582B1 (ko) | 2014-10-10 | 2021-04-22 | 삼성전자주식회사 | 수신 회로 및 그것의 신호 수신 방법 |
US9917588B2 (en) * | 2015-07-08 | 2018-03-13 | Nxp B.V. | Level shifter and approach therefor |
WO2021171482A1 (ja) * | 2020-02-27 | 2021-09-02 | 株式会社ソシオネクスト | 出力回路、送信回路及び半導体集積回路 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5194767A (en) * | 1990-12-19 | 1993-03-16 | Texas Instruments Incorporated | TTL compatible hysteresis input buffer with improvable AC margin |
US5465054A (en) * | 1994-04-08 | 1995-11-07 | Vivid Semiconductor, Inc. | High voltage CMOS logic using low voltage CMOS process |
US5414314A (en) * | 1994-06-09 | 1995-05-09 | Maxim Integrated Products | High swing interface stage |
US5604449A (en) * | 1996-01-29 | 1997-02-18 | Vivid Semiconductor, Inc. | Dual I/O logic for high voltage CMOS circuit using low voltage CMOS processes |
US5892371A (en) | 1996-02-12 | 1999-04-06 | Advanced Micro Devices, Inc. | Gate oxide voltage limiting devices for digital circuits |
KR100226486B1 (ko) * | 1996-12-21 | 1999-10-15 | 김영환 | 고출력 전압 생성용 반도체 회로 |
JP2993462B2 (ja) * | 1997-04-18 | 1999-12-20 | 日本電気株式会社 | 出力バッファ回路 |
KR100237898B1 (ko) * | 1997-07-10 | 2000-01-15 | 김영환 | 고출력 전압 생성용 반도체 회로 |
WO1999063668A1 (de) * | 1998-06-04 | 1999-12-09 | Infineon Technologies Ag | Logikgatter |
US6147540A (en) * | 1998-08-31 | 2000-11-14 | Motorola Inc. | High voltage input buffer made by a low voltage process and having a self-adjusting trigger point |
JP4763192B2 (ja) | 1999-06-29 | 2011-08-31 | コクレア リミテッド | 標準cmosプロセスの高電圧保護回路 |
US6407579B1 (en) * | 2000-01-20 | 2002-06-18 | Koninklijke Philips Electronics N.V. | Fast high voltage level shifter with gate oxide protection |
JP3688572B2 (ja) * | 2000-09-28 | 2005-08-31 | 株式会社東芝 | 半導体集積回路 |
US6693469B2 (en) | 2001-05-01 | 2004-02-17 | Lucent Technologies Inc. | Buffer interface architecture |
US6529082B1 (en) * | 2001-10-11 | 2003-03-04 | International Business Machines Corporation | Dual mode charge pump |
US6650156B1 (en) * | 2002-08-29 | 2003-11-18 | Integrated Device Technology, Inc. | Integrated circuit charge pumps having control circuits therein that inhibit parasitic charge injection from control signals |
US7190191B1 (en) * | 2003-02-24 | 2007-03-13 | Cypress Semiconductor Corporation | Over-voltage tolerant input buffer having hot-plug capability |
US7224195B2 (en) * | 2003-12-11 | 2007-05-29 | Integrated Device Technology, Inc. | Output drive circuit that accommodates variable supply voltages |
JP4114751B2 (ja) * | 2004-03-31 | 2008-07-09 | シャープ株式会社 | 半導体装置 |
US7282953B2 (en) * | 2005-09-08 | 2007-10-16 | Faraday Technology Corp. | Pre-buffer level shifter and input/output buffer apparatus |
US7639059B1 (en) * | 2007-09-12 | 2009-12-29 | National Semiconductor Corporation | Fast settling reference voltage buffer with wide reference range |
-
2007
- 2007-04-11 US US12/297,004 patent/US7741874B2/en not_active Expired - Fee Related
- 2007-04-11 DE DE602007012341T patent/DE602007012341D1/de active Active
- 2007-04-11 WO PCT/IB2007/051296 patent/WO2007116378A2/en active Application Filing
- 2007-04-11 JP JP2009504886A patent/JP2009533929A/ja not_active Withdrawn
- 2007-04-11 CN CNA2007800132973A patent/CN101421926A/zh active Pending
- 2007-04-11 AT AT07735461T patent/ATE497651T1/de not_active IP Right Cessation
- 2007-04-11 EP EP07735461A patent/EP2011236B1/en not_active Not-in-force
Also Published As
Publication number | Publication date |
---|---|
CN101421926A (zh) | 2009-04-29 |
EP2011236A2 (en) | 2009-01-07 |
DE602007012341D1 (de) | 2011-03-17 |
US20090261860A1 (en) | 2009-10-22 |
EP2011236B1 (en) | 2011-02-02 |
WO2007116378A2 (en) | 2007-10-18 |
ATE497651T1 (de) | 2011-02-15 |
WO2007116378A3 (en) | 2008-03-27 |
US7741874B2 (en) | 2010-06-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7683668B1 (en) | Level shifter | |
US7710182B2 (en) | Reliable level shifter of ultra-high voltage device used in low power application | |
US6791391B2 (en) | Level shifting circuit | |
EP2965425B1 (en) | Voltage level shifter with a low-latency voltage boost circuit | |
JP2006238449A (ja) | 自己バイパス型電圧レベル変換回路 | |
US20140320168A1 (en) | Level shifter circuit and operation method thereof | |
JP4870391B2 (ja) | レベルシフタ及びレベルシフティング方法 | |
WO2010140276A1 (ja) | 入出力回路 | |
US8786324B1 (en) | Mixed voltage driving circuit | |
JP2011166449A (ja) | トランスミッションゲート及び半導体装置 | |
JP2010187122A (ja) | レベルシフタ回路 | |
JP2009533929A (ja) | 電子回路 | |
JP2008211317A (ja) | レベルシフト回路 | |
US7068074B2 (en) | Voltage level translator circuit | |
JPH10163826A (ja) | Cmosインバータの駆動方法及びシュミットトリガ回路 | |
US8742829B2 (en) | Low leakage digital buffer using bootstrap inter-stage | |
JP2001068978A (ja) | レベルシフタ回路 | |
JP2002300025A (ja) | レベルシフト回路 | |
CN114826217B (zh) | 方波产生方法及方波产生电路 | |
US8723581B1 (en) | Input buffers | |
US20060066381A1 (en) | Voltage level translator circuit with feedback | |
JP2003101405A (ja) | レベルシフト回路 | |
KR100705292B1 (ko) | 레벨 쉬프팅 회로와 연결된 저전력 인버터 회로 | |
TWI678062B (zh) | 位準轉換器 | |
US9843326B1 (en) | Wide range level shifter for low voltage input applications |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090907 |