JP4114751B2

JP4114751B2 - 半導体装置

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Publication number: JP4114751B2
Application number: JP2004108022A
Authority: JP
Inventors: 敏彦茂業
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-03-31
Filing date: 2004-03-31
Publication date: 2008-07-09
Anticipated expiration: 2024-03-31
Also published as: CN1677672A; KR20060045372A; TW200603351A; CN100481440C; TWI266390B; JP2005294560A; US20050219778A1; KR100713749B1

Description

本発明は、保護回路部を備える半導体装置に関する。

半導体集積回路などを構成する半導体装置においては、その半導体装置に外部から印加される電圧、またはその半導体装置に接続される回路との間で入出力する電流から内部回路を保護する目的で、内部回路の出力端子部ＯＵＴに保護回路部が接続されている。

例えば、ＭＯＳＬＳＩにおいては、出力端子部は通常、相補型ＭＯＳトランジスタのドレインに接続されており、内部回路のインピ−ダンスが高いため、ＭＯＳＬＳＩを回路基板へ実装する前の保存時、あるいは実装時に出力端子部にかかるサ−ジ電圧によりＭＯＳＬＳＩが備えるトランジスタが破壊され、回復不能の故障に至る可能性がある。トランジスタそれぞれの耐圧を上げるためにはトランジスタそれぞれのゲ−ト長を拡大することが考えられるが、その場合は、半導体装置の面積が増大するという問題があり、現実的ではない。

そこで、このような出力端子部には、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）保護機能を有する保護回路部が接続される（特許文献１および２を参照）。図５に、そのような保護回路部を備える半導体装置５００を示す。

半導体装置５００では、出力回路５０１と出力端子部ＯＵＴとが保護抵抗Ｒを介して接続されている。出力端子部ＯＵＴと電源ＶＤＤ間にはｐｎ接合ダイオードＤ５１が設けられている。また、出力端子部ＯＵＴと接地ＧＮＤ間にはｐｎ接合ダイオードＤ５２が設けられている。ここで、出力端子部ＯＵＴに電源ＶＤＤの電圧よりも大きな正電圧（正電位ノイズ）が印加されると、ダイオードＤ５１が導通してその正電位ノイズが電源ＶＤＤに吸収（すなわち放電）される。また、出力端子部ＯＵＴに接地ＧＮＤの電圧よりも絶対値が大きい負電圧（負電位ノイズ）が印加されると、ダイオードＤ５２が導通してその負電位ノイズが接地ＧＮＤに吸収される。このように、ダイオードＤ５１およびＤ５２は保護回路部として機能している。

図６に、保護回路部を備える半導体装置の別の例として、半導体装置６００を示す。出力回路６０１と出力端子部ＯＵＴとが保護抵抗Ｒを介して接続されている。出力端子部ＯＵＴと接地ＧＮＤ間にはパンチスルーデバイスＰ６１が設けられている。電源ＶＤＤと接地ＧＮＤ間にはパンチスルーデバイスＰ６２が設けられている。パンチスルーデバイスＰ６１およびＰ６２は、保護回路部として機能する。

図７に、パンチスルーデバイスＰ６１およびＰ６２の等価回路図を示す。図８に、パンチスルーデバイスＰ６１およびＰ６２の断面図を示す。図８を参照して、パンチスルーデバイスＰ６１およびＰ６２は、Ｐ−サブストレ−ト（Ｐ−ＳＵＢＳＴＲＡＴＥ）８１と、Ｐ＋領域８２と、Ｎ＋領域８３、８４とを備える。ゲ−ト酸化膜容量Ｃｓｕｂが、コレクタ領域Ｃとベ−スＢ領域との間に付加されている。Ｐ拡散抵抗Ｒｓｕｂが、ベ−ス領域Ｂとエミッタ領域Ｅとの間に付加されている。

ここで、出力端子部ＯＵＴに電源ＶＤＤの電圧よりも大きな正電圧（正電位ノイズ）が印加されると、正電位ノイズはパンチスルーデバイスＰ６１の正極８５に印加され、コレクタ領域Ｃとベ−ス領域Ｂとの間でパンチスル−現象が起る。正電位ノイズはパンチスルーデバイスＰ６１の負極８６（ＧＮＤ）に達した後、順バイアス状態となったパンチスルーデバイスＰ６２を介して電源ＶＤＤに吸収される。また、出力端子部ＯＵＴに接地ＧＮＤの電圧よりも絶対値が大きい負電圧（負電位ノイズ）が印加された場合には、負電位ノイズは、順バイアス状態となったパンチスルーデバイスＰ６１を介して接地ＧＮＤに吸収される。

また、半導体装置の中には、内部トランジスタの耐圧以上の電源電圧が外部から印加されることにより動作する出力バッファ回路がある（特許文献３を参照）。
特開平４−３５４１５８号公報特開平３−１２０７５１号公報特開２０００−２７８１１２号公報

一般に、図５や図６に示した保護回路部では、ダイオードＤ５１、Ｄ５２およびパンチスルーデバイスＰ６１、Ｐ６２の逆方向耐圧ＢＶｃｅｏと、電源ＶＤＤの電圧とは以下の式（１）の関係を満たす必要がある。

電源電圧 ≦ ＢＶｃｅｏ（１）
しかし、内部トランジスタの耐圧（ＢＶｃｅｏと同等の電圧）以上の電源電圧が外部から印加されることにより動作する出力バッファ回路においては、出力端子部ＯＵＴは外部電源電圧によってスイングする。このため、そのような出力バッファ回路に保護回路部を設ける場合には、その保護回路部の耐圧も外部電源電圧以上にしなければならない。

本発明は、回路内のトランジスタの耐圧以上の電圧が外部から印加された場合でも、そのトランジスタを保護することができる保護回路部を備えた半導体装置を提供することを目的とする。

本発明の半導体装置は、相補型ＭＯＳトランジスタを備え、該相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタのドレイン同士が接続されており、該相補型ＭＯＳトランジスタは、一端に正電源から正電圧が印加されて他端に負電源から負電圧が印加されることによって、前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上の電源電圧が印加される第１回路部と、前記第１回路部における前記ドレインに接続されており、前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上の電源電圧が印加される第２回路部とを接続するための端子部と、前記端子部と前記正電源との間において直列に接続されており、それぞれが前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上であって相互に直列に接続された複数の第１保護部と、前記端子部と前記負電源との間において直列に接続されており、それぞれが前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上であって相互に直列に接続された複数の第２保護部とを備え、そのことにより上記目的が達成される。

上記複数の第１保護部および上記複数の第２保護部のそれぞれは、ダイオードであってもよい。

上記第１回路部は、出力バッファ回路部であってもよい。

本発明の半導体装置は、相補型ＭＯＳトランジスタを備え、該相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタのドレイン同士が接続されており、該相補型ＭＯＳトランジスタは、一端に正電源から正電圧が印加されて他端に負電源から負電圧が印加されることによって、前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上の電源電圧が印加される第１回路部と、前記第１回路部における前記ドレインに接続されており、前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上の電源電圧が印加される第２回路部とを接続するための端子部と、前記正電源および前記負電源と、前記正電圧および前記負電圧の間の中間電位が印加された中間電位部とのそれぞれの間に接続されており、それぞれが前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上になった第１パンチスルーデバイスと、前記正電源または前記負電源と前記端子部との間において直列に接続されており、それぞれが前記ＭＯＳトランジスタの耐圧以上であって相互に直列に接続された複数の第２パンチスルーデバイスとを備え、そのことにより上記目的が達成される。

上記第１回路部は、出力バッファ回路部であってもよい。

本発明の半導体装置は、端子部と正電源との間において直列に接続された複数の第１保護部と、端子部と負電源との間において直列に接続された複数の第２保護部とを備える。この特徴により、回路内のトランジスタの耐圧以上の電圧が外部から印加された場合でも、そのトランジスタを保護することができる。複数の第１保護部は直列に接続されており、また、複数の第２保護部も直列に接続されているので、保護部１個あたりの耐圧以上の電圧が端子部に印加された場合でも、各保護部は十分にその保護機能を果たすことができる。

また、本発明の半導体装置は、正電源および負電源のうちの一方と第１電圧が印加された電圧印加部との間において直列に接続された複数の第１保護部と、電圧印加部と端子部との間において直列に接続された複数の第２保護部とを備える。この特徴により、回路内のトランジスタの耐圧以上の電圧が外部から印加された場合でも、そのトランジスタを保護することができる。複数の第１保護部は直列に接続されており、また、複数の第２保護部も直列に接続されているので、保護部１個あたりの耐圧以上の電圧が端子部に印加された場合でも、各保護部は十分にその保護機能を果たすことができる。

（実施の形態１）
図１に、本発明の実施の形態１における半導体装置１００を示す。

半導体装置１００は、出力バッファ回路部２００と、入力端子部ＩＮと、出力端子部ＯＵＴと、複数のダイオードＤ１〜Ｄ４とを備える。

出力バッファ回路部２００は、保護抵抗Ｒと出力端子部ＯＵＴを介して外部回路部２５０と接続されている。ダイオードＤ１〜Ｄ２は出力端子部ＯＵＴと正電源ＶＧＨとの間において直列かつ順方向に接続されている。ダイオードＤ３〜Ｄ４は負電源ＶＧＬと出力端子部ＯＵＴとの間において直列かつ順方向に接続されている。

ダイオードＤ１〜Ｄ４は例えばｐｎ接合ダイオードであり、正電位ノイズおよび負電位ノイズからトランジスタを保護するための保護部として機能する（本実施の形態では、複数の保護部をまとめて保護回路部と呼ぶ）。

外部回路部２５０は、所定の電圧が印加されることにより動作する。ここで、所定の電圧は、出力バッファ回路部２００が備えるトランジスタ（例えばトランジスタＮＭ１またはＰＭ２）に所定の電圧が印加された場合に、そのトランジスタの一端（例えばソ−ス電極）の電位と他端（例えばドレイン電極）の電位との間の電位差が、そのトランジスタの耐圧よりも大きくなる電圧である。本明細書中において、トランジスタの耐圧以上の電圧とは、その電圧がトランジスタに印加された場合にトランジスタの一端と他端との間の電位差が、トランジスタの耐圧よりも大きくなる電圧を指す。

ダイオードＤ１のアノ−ドが出力端子部ＯＵＴに、カソ−ドがダイオードＤ２のアノ−ドに接続される。ダイオードＤ２のカソ−ドは正電源ＶＧＨに接続される。ダイオードＤ３のアノ−ドが負電源ＶＧＬに、カソ−ドがダイオードＤ４のアノ−ドに接続される。ダイオードＤ４のカソ−ドは出力端子部ＯＵＴに接続される。

図２は、出力バッファ回路２００を示す。出力バッファ回路２００は、内部トランジスタの耐圧以上の電源電圧が外部から印加されることにより動作する。出力バッファ回路２００は、インバータ２０１、２０２と、レベルシフタ２０３、２０４と、Ｎ型トランジスタＮＭ１〜ＮＭ３と、Ｐ型トランジスタＰＭ１〜ＰＭ３とを備える。ここで、例えば、ロジック系電源ＶＤＤの電圧を３Ｖ、正電源ＶＧＨの電圧を＋１５Ｖ、負電源ＶＧＬの電圧を−１５Ｖ、ＧＮＤ電圧を０Ｖとする。

図３（ａ）は入力端子ＩＮへ入力される信号の電圧を示し、図３（ｂ）は出力端子ＯＵＴから出力される信号の電圧を示す。入力端子ＩＮには、前段のロジック系回路（図示せず）から、図３（ａ）に示すような振幅が３Ｖの信号が入力される。

入力端子ＩＮの電圧がＧＮＤ電圧（０Ｖ）のとき、ノ−ド２、４の電圧は３Ｖとなり、ノ−ド３の電圧は＋１５Ｖ、ノ−ド５の電圧は３Ｖとなる。この状態では、トランジスタＰＭ１、ＰＭ２、ＰＭ３は導通せず、トランジスタＮＭ１、ＮＭ２、ＮＭ３は導通し、出力端子部ＯＵＴからは図３（ｂ）に示すような−１５Ｖを示す信号が出力される。

入力端子ＩＮの電圧が３Ｖのとき、ノ−ド２、３、４の電圧はＧＮＤ電圧（０Ｖ）となり、ノ−ド５の電圧は−１５Ｖとなる。この状態では、トランジスタＮＭ１、ＮＭ２、ＮＭ３は導通せず、トランジスタＰＭ１、ＰＭ２、ＰＭ３は導通し、出力端子部ＯＵＴからは図３（ｂ）に示すような＋１５Ｖを示す信号が出力される。

ここで直列に接続されたトランジスタＮＭ１とＮＭ２とをひとまとまりと考えたとき、そのひとまとまりの両端には、出力端子部ＯＵＴの電圧が＋１５Ｖの時に（電源ＶＧＨ電圧−電源ＶＧＬ電圧）＝３０Ｖの電圧が最大電圧としてかかり得る。また、そのひとまとまりの両端には、出力端子部ＯＵＴの電圧が−１５Ｖの時にも（電源ＶＧＨ電圧−電源ＶＧＬ電圧）＝３０Ｖの電圧が最大電圧としてかかり得る。したがって、トランジスタ１個あたりに求められる耐圧は、トランジスタＰＭ１とＰＭ２のトランジスタサイズを同一にし、トランジスタＮＭ１とＮＭ２のトランジスタサイズを同一とすると、（ＶＧＨ−ＶＧＬ）／２＝１５Ｖとなる。

ここで、一例として、図１に示す半導体装置１００において、正電源ＶＧＨの電圧を＋１５Ｖ、負電源ＶＧＬの電圧を−１５Ｖ、ダイオードＤ１〜Ｄ４の耐圧をすべて２０Ｖとする。出力端子部ＯＵＴの電圧が＋１５Ｖである状態では、直列に接続されたダイオードＤ３、Ｄ４に最大３０Ｖの電圧が印加される。しかし、ダイオード１個あたりにかかる電圧は１５Ｖとなり、前述の式（１）を満たす。出力端子部ＯＵＴの電圧が−１５Ｖである状態では、直列に接続されたダイオードＤ１、Ｄ２に最大３０Ｖの電圧が印加される。しかし、この場合も、ダイオード１個あたりにかかる電圧は１５Ｖとなり、式（１）を満たしており問題はない。出力端子部ＯＵＴに正電圧のサ−ジ電圧（正電位ノイズ）が印加された場合には、ダイオードＤ１、Ｄ２が導通して正電位ノイズが電源ＶＧＨに吸収される。出力端子部ＯＵＴに負電圧のサ−ジ電圧（負電位ノイズ）が印加された場合にはダイオードＤ３、Ｄ４が導通してその負電位ノイズが電源ＶＧＬに吸収される。より強いノイズにも耐えられるように、ダイオードＤ１〜Ｄ４のそれぞれの耐圧は、出力バッファ回路部２００内のトランジスタの耐圧以上であってもよい。

上述したように、本発明の実施の形態１の半導体装置１００は、出力端子部ＯＵＴと正電源ＶＧＨとの間において直列に接続された複数のダイオードＤ１、Ｄ２と、出力端子部ＯＵＴと負電源ＶＧＬとの間において直列に接続された複数のダイオードＤ３、Ｄ４とを備える。この特徴により、出力バッファ回路部２００内のトランジスタの耐圧以上の電圧が外部から出力端子部ＯＵＴに印加された場合でも、その電圧から出力バッファ回路部２００内のトランジスタを保護することができる。ダイオードＤ１、Ｄ２は直列に接続されており、また、ダイオードＤ３、Ｄ４も直列に接続されているので、ダイオード１個あたりの耐圧以上の電圧が外部から出力端子部ＯＵＴに印加された場合でも、各ダイオードは十分に保護部としての機能を果たすことができる。

（実施の形態２）
図４に、本発明の実施の形態２における半導体装置４００を示す。

半導体装置４００は、出力バッファ回路部２００と、入力端子部ＩＮと、出力端子部ＯＵＴと、パンチスルーデバイスＰ１〜Ｐ４とを備える。半導体装置４００が備える構成要素のうち、図１に示す半導体装置１００が備える構成要素と同一の構成要素には同一の参照符号を付し、その説明は省略する。

本発明の実施の形態２においても、出力バッファ回路部２００は、保護抵抗Ｒと出力端子部ＯＵＴを介して外部回路部２５０（図１）と接続されている。

パンチスルーデバイスＰ１〜Ｐ２は、正電源ＶＧＨと負電源ＶＧＬとの間において直列に接続されている。また、パンチスルーデバイスＰ３〜Ｐ４は、負電源ＶＧＬと出力端子部ＯＵＴとの間において直列に接続されている。負電源ＶＧＬは負電圧が印加された電圧印加部として機能する。パンチスルーデバイスＰ１〜Ｐ４の構成は、図８に示すパンチスルーデバイスＰ６１〜Ｐ６２の構成と同様である。

パンチスルーデバイスＰ１〜Ｐ４は、正電位ノイズおよび負電位ノイズからトランジスタを保護するための保護部として機能する（本実施の形態では、複数の保護部をまとめて保護回路部と呼ぶ）。

外部回路部２５０に印加される所定の電圧は、出力バッファ回路部２００が備えるトランジスタ（例えばトランジスタＮＭ１またはＰＭ２）にその所定の電圧が印加された場合に、そのトランジスタの一端（例えばソ−ス電極）の電位と他端（例えばドレイン電極）の電位との間の電位差が、そのトランジスタの耐圧よりも大きくなる電圧で有り得る。

パンチスルーデバイスＰ１の正極が正電源ＶＧＨに、負極が接地ＧＮＤ（第１中間電位）に接続される。パンチスルーデバイスＰ２の正極が接地ＧＮＤに、負極が負電源ＶＧＬに接続される。パンチスルーデバイスＰ３の正極が出力端子部ＯＵＴに、負極がパンチスルーデバイスＰ４の正極およびノ−ド１（第２中間電位）に接続される。パンチスルーデバイスＰ４の負極が負電源ＶＧＬに接続される。

ここで、例えば、正電源ＶＧＨの電圧を＋１５Ｖ、負電源ＶＧＬの電圧を−１５Ｖ、ＧＮＤ電圧を０Ｖ、パンチスルーデバイスＰ１〜Ｐ４の耐圧はすべて２０Ｖとする。この例では、パンチスルーデバイスＰ１、Ｐ２にかかる電圧は一定で１５Ｖである。出力端子部ＯＵＴの電圧が＋１５Ｖである状態では、直列に接続されたパンチスルーデバイスＰ３、Ｐ４に最大３０Ｖの電圧が印加される。しかし、パンチスルーデバイス１個あたりにかかる電圧は１５Ｖとなり前述の式（１）を満たす。出力端子部ＯＵＴに正電源ＶＧＨの電圧よりも大きな正電圧（正電位ノイズ）が印加されると、正電位ノイズは、パンチスル−現象を起こしたパンチスルーデバイスＰ３、Ｐ４を通って負電源ＶＧＬに達した後、順バイアス状態となったパンチスルーデバイスＰ２とＰ１を通って正電源ＶＧＨに吸収される。または、正電位ノイズは、パンチスル−現象を起こしたパンチスルーデバイスＰ３からトランジスタＮＭ１、ＰＭ２、ＰＭ１を通って正電源ＶＧＨに吸収される。

また、出力端子部ＯＵＴに負電源ＶＧＬの電圧よりも絶対値が大きい負電圧（負電位ノイズ）が印加されると、負電位ノイズは、順バイアス状態となったパンチスルーデバイスＰ４、Ｐ３を通って負電源ＶＧＬに吸収される。より強いノイズにも耐えられるように、パンチスルーデバイスＰ１〜Ｐ４のそれぞれの耐圧は、出力バッファ回路部２００内のトランジスタの耐圧以上であってもよい。

上述したように、本発明の実施の形態２の半導体装置４００は、正電源ＶＧＨと電圧印加部（本実施の形態では負電圧が印加された負電源ＶＧＬ）との間において直列に接続された複数のパンチスルーデバイスＰ１、Ｐ２と、電圧印加部と出力端子部ＯＵＴとの間において直列に接続された複数のパンチスルーデバイスＰ３、Ｐ４を備える。この特徴により、出力バッファ回路部２００内のトランジスタの耐圧以上の電圧が外部から出力端子部ＯＵＴに印加された場合でも、その電圧から出力バッファ回路部２００内のトランジスタを保護することができる。パンチスルーデバイスＰ１、Ｐ２は直列に接続されており、また、パンチスルーデバイスＰ３、Ｐ４も直列に接続されているので、パンチスルーデバイス１個あたりの耐圧以上の電圧が外部から出力端子部ＯＵＴに印加された場合でも、各パンチスルーデバイスは十分に保護部としての機能を果たすことができる。

なお、本発明の実施の形態２では、パンチスルーデバイスＰ１、Ｐ２、Ｐ４に接続される正電源ＶＧＨと負電源ＶＧＬとが逆転してもよい。この場合には、各パンチスルーデバイスの特徴（パンチスルーデバイスが備える各領域のタイプ（Ｐ型、Ｎ型）および電極の極性等）も電源の逆転に応じて適切に調整され得る。

なお、本発明において、保護部が接続される回路部は、出力バッファ回路部に限定されず、その他の回路であってもよい。

また、本発明においては、必要に応じて入力端子部にさらなる保護部が接続されてもよい。

また、本発明の半導体装置は１個の半導体チップ内に実装されてもよいし、複数の半導体チップに分けて実装されてもよい。

このように、本発明は、保護部を備える半導体装置分野において得に有用である。

本発明の実施の形態１における半導体装置を示す図本発明の実施の形態１における出力バッファ回路を示す図（ａ）は入力端子ＩＮへ入力される信号の電圧を示し、（ｂ）は出力端子ＯＵＴから出力される信号の電圧を示す図本発明の実施の形態２における半導体装置を示す図保護回路部を備える半導体装置を示す図保護回路部を備える半導体装置の別の例を示す図パンチスルーデバイスの等価回路を示す図パンチスルーデバイスの断面を示す図

符号の説明

１００半導体装置
２００出力バッファ回路部
２０１、２０２インバータ
２０３、２０４レベルシフタ
２５０外部回路部

Claims

相補型ＭＯＳトランジスタを備え、該相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタのドレイン同士が接続されており、該相補型ＭＯＳトランジスタは、一端に正電源から正電圧が印加されて他端に負電源から負電圧が印加されることによって、前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上の電源電圧が印加される第１回路部と、
前記第１回路部における前記ドレインに接続されており、前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上の電源電圧が印加される第２回路部とを接続するための端子部と、
前記端子部と前記正電源との間において直列に接続されており、それぞれが前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上であって相互に直列に接続された複数の第１保護部と、
前記端子部と前記負電源との間において直列に接続されており、それぞれが前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上であって相互に直列に接続された複数の第２保護部と
を備えた半導体装置。
前記第１保護部および前記第２保護部のそれぞれは、ダイオードである、請求項１に記載の半導体装置。
前記第１回路部は、出力バッファ回路部である、請求項１に記載の半導体装置。
相補型ＭＯＳトランジスタを備え、該相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタのドレイン同士が接続されており、該相補型ＭＯＳトランジスタは、一端に正電源から正電圧が印加されて他端に負電源から負電圧が印加されることによって、前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上の電源電圧が印加される第１回路部と、
前記第１回路部における前記ドレインに接続されており、前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上の電源電圧が印加される第２回路部とを接続するための端子部と、
前記正電源および前記負電源と、前記正電圧および前記負電圧の間の中間電位が印加された中間電位部とのそれぞれの間に接続されており、それぞれが前記相補型ＭＯＳトランジスタを構成するＭＯＳトランジスタの耐圧以上になった第１パンチスルーデバイスと、
前記正電源または前記負電源と前記端子部との間において直列に接続されており、それぞれが前記ＭＯＳトランジスタの耐圧以上であって相互に直列に接続された複数の第２パンチスルーデバイスと
を備えた半導体装置。
前記第１回路部は、出力バッファ回路部である、請求項４に記載の半導体装置。