CN113948507A - 半导体器件 - Google Patents

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Abstract

本申请涉及半导体器件。第一ESD保护电路被设置在第一电源系统的第一高电位侧电源和第一低电位侧电源之间，并且第二ESD保护电路被设置在第二电源系统的第二高电位侧电源和第二低电位侧电源之间。耦合电路包括双向二极管并耦合第一低电位侧电源和第二低电位侧电源。第一晶体管由n沟道MOS晶体管组成，具有耦合到第一电源系统的第一高电位侧电源的漏极，并且具有耦合到第二电源系统的第二低电位侧电源的背栅极。电阻器元件被串联插入在第一晶体管的漏极和第一高电位侧电源之间。

Description

半导体器件
相关申请的交叉引用
这里通过参考并入2020年7月15日提交的日本专利申请No.2020-121141的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件，并且涉及例如用于ESD(静电放电)的对策技术。
背景技术
专利文献1公开了包括多个电源系统电路单元的LSI芯片的配置，其中在每个电源系统电路的接地布线之间提供双向二极管，并且在每个电源系统电路的输入反相器中的输入节点和接地之间提供栅极保护元件。
下面列出了公开的技术。
[专利文献1]日本未审查专利申请公开No.2004-282058
发明内容
例如，如专利文献1所述，在包括多个电源系统的半导体器件中，在某些情况下，在每个电源系统的接地布线之间提供双向二极管。另外，作为在不同电源系统之间传输信号时的输入接口，在某些情况下，在专利文献1中描述的输入反相器的前级中提供中间缓冲器。中间缓冲器耦合到电源系统的高电位侧电源和不同于高电位侧电源的低电位侧电源，并且在某些情况下包括n沟道MOS晶体管作为耦合到高电位侧电源的晶体管。然而，在这种情况下，担心n沟道MOS晶体管会降低抗ESD性能。
鉴于此，做出了下面描述的实施例，并且从本说明书和附图的描述中，其它问题和新颖特征将变得显而易见。
根据实施例的半导体器件包括由第一高电位侧电源和第一低电位侧电源组成的第一电源系统以及由第二高电位侧电源和第二低电位侧电源组成的第二电源系统，所述半导体器件还包括第一ESD保护电路和第二ESD保护电路、耦合电路和第一晶体管。所述第一ESD保护电路被设置在所述第一高电位侧电源和所述第一低电位侧电源之间，并被配置用于吸收输入浪涌，以及所述第二ESD保护电路被设置在所述第二高电位侧电源和所述第二低电位侧电源之间，并被配置用于吸收输入浪涌。耦合电路包括双向二极管，并且被配置用于耦合第一低电位侧电源和第二低电位侧电源。第一晶体管由n沟道MOS晶体管组成，具有耦合到第一高电位侧电源的漏极，并且具有耦合到第二低电位侧电源的背栅极。这里，半导体器件还包括第一电阻器元件或第三ESD保护电路。第一电阻器元件被串联插入在第一晶体管的漏极和第一高电位侧电源之间，或者被串联插入在第一晶体管的背栅极和第二低电位侧电源之间。第三ESD保护电路被设置在第一高电位侧电源和第二低电位侧电源之间，并且被配置用于吸收输入浪涌。
根据上述实施例，可以提高包括多个电源系统的半导体器件中的抗ESD性能。
附图说明
图1是示出根据本发明第一实施例的半导体器件的示意性配置示例的框图。
图2是示出根据本发明第一实施例的半导体器件中的主要部分的配置示例的电路图。
图3是示出图2中的半导体器件中的电阻器元件周围的示意性器件结构的示例的截面图。
图4是示出根据本发明第二实施例的半导体器件中的主要部分的配置示例的电路图。
图5是示出图4中的半导体器件中的电阻器元件周围的示意性器件结构的示例的截面图。
图6是示出根据本发明第三实施例的半导体器件中的主要部分的配置示例的电路图。
图7是示出图6中的ESD保护电路的典型配置示例的电路图。
图8是示出根据本发明第四实施例的半导体器件中与图1和图6相对应的布局配置的示例的平面图。
图9A是示出作为本发明的前提而研究的半导体器件中的主要部分的配置示例和操作示例的电路图。
图9B是示出作为本发明的前提而研究的半导体器件中的主要部分的配置示例和操作示例的电路图。
图10是示出在作为本发明的前提而研究的半导体器件中、与图9A和图9B不同的主要部分的配置示例和操作示例的电路图。
具体实施方式
在下面描述的实施例中，为了方便起见，当需要时，将在多个部分或实施例中描述本发明。然而，除非另有说明，否则这些部分或实施例并非彼此无关，而是作为对其的修改、细节或补充说明，一个部分与其它部分的整体或部分相关。另外，在下面描述的实施例中，当提及元件的数量(包括件数、数值、量、范围等)时，除非另有说明或者除非在原则上该数量显然限于特定数量的情况，否则元件的数量不限于特定数量，大于或小于该特定数量的数量也适用。
此外，在下面描述的实施例中，不用说，每个组件(包括要素步骤)不是必不可少的，除非另有明确规定或者除非该组件在原则上显然是不可或缺的。同样地，在下述实施例中，当提及组件的形状、位置关系等时，除非另有明确规定或除非从上下文中显而易见组件的形状、位置关系等原则上不同，否则包括大致近似的形状、相似的形状等。这同样适用于上述的数值和范围。
此外，构成实施例的每个功能块的电路元件不受特别限制，而是通过用于众所周知的CMOS(互补MOS)晶体管等的集成电路技术形成在由单晶硅等制成的半导体衬底上。在实施例中，n沟道MOS(金属氧化物半导体)晶体管被称为nMOS晶体管，p沟道MOS晶体管被称为pMOS晶体管。
在下文中，将参照附图详细描述本发明的实施例。注意，相同的构件由相同的附图标记表示，并且在整个用于描述实施例的附图中将省略对其的重复描述。
(第一实施例)
(半导体器件的概要)
图1是示出根据本发明第一实施例的半导体器件的示意性配置示例的框图。图1的半导体器件DEV例如是由一个半导体芯片构成的微控制器或SoC(片上系统)。半导体器件DEV包括由电源系统[1]操作的模拟电路块ABK和由电源系统[2]操作的数字电路块DBK。
电源系统[1]由高电位侧电源AVDD和低电位侧电源AVSS组成，电源系统[2]由高电位侧电源DVDD和低电位侧电源DVSS组成。高电位侧电源AVDD提供高电位侧电源电压(AVDD)，并且低电位侧电源AVSS提供低电位侧电源电压(AVSS)。类似地，高电位侧电源DVDD提供高电位侧电源电压(DVDD)，并且低电位侧电源DVSS提供低电位侧电源电压(DVSS)。
高电位侧电源AVDD由外部焊盘PNav和高电位侧电源布线LNav组成，从外部向外部焊盘PNav提供高电位侧电源电压(AVDD)，高电位侧电源布线LNav被配置用于向内部提供该高电位侧电源电压。低电位侧电源AVSS由外部焊盘PNas和低电位侧电源布线LNas组成，从外部向外部焊盘PNas提供低电位侧电源电压(AVSS)，低电位侧电源布线LNas被配置用于向内部提供该低电位侧电源电压。类似地，高电位侧电源DVDD由外部焊盘PNdv和高电位侧电源布线LNdv组成，从外部向外部焊盘PNdv提供高电位侧电源电压(DVDD)，高电位侧电源布线LNdv被配置用于向内部提供该高电位侧电源电压。低电位侧电源DVSS由外部焊盘PNds和低电位侧电源布线LNds组成，从外部向外部焊盘PNds提供低电位侧电源电压(DVSS)，低电位侧电源布线LNds被配置用于向内部提供该低电位侧电源电压。
模拟电路块ABK被耦合到电源系统[1](AVDD，AVSS)，并且数字电路块DBK被耦合到电源系统[2](DVDD，DVSS)。数字电路块DBK包括由例如CPU(中央处理单元)表示的各种数字电路。模拟电路块ABK包括由例如ADC(模数转换器)和DAC(数模转换器)表示的各种模拟电路。此时，例如，为了防止在数字电路中产生的噪声传播到模拟电路，在许多情况下，以这种方式分离模拟电路的电源系统[1]和数字电路的电源系统[2]。
然而，低电位侧电源通常通过耦合电路CC耦合。具体地，耦合电路CC耦合电源系统[1]的低电位侧电源AVSS(具体地，低电位侧电源布线LNas)和电源系统[2]的低电位侧电源DVSS(具体地，低电位侧电源布线LNds)。耦合电路CC包括用于抑制噪声传播的双向二极管。注意，电源系统[1]的高电位侧电源电压(AVDD)和电源系统[2]的高电位侧电源电压(DVDD)可以具有相同的电压值或不同的电压值。
模拟电路块ABK包括用作数字电路块DBK的输出接口的输出缓冲器OBFa和用作数字电路块DBK的输入接口的输入缓冲器IBFa。类似地，数字电路块DBK包括用作模拟电路块ABK的输出接口的输出缓冲器OBFd和用作模拟电路块ABK的输入接口的输入缓冲器IBFd。
此外，在电源系统[1]中，在高电位侧电源AVDD(具体地说，高电位侧电源布线LNav)和低电位侧电源AVSS(具体地说，低电位侧电源布线LNas)之间提供ESD保护电路EPCa。ESD保护电路EPCa吸收对电源系统[1]的浪涌输入(AVDD，AVSS)。类似地，在电源系统[2]中，在高电位侧电源DVDD(具体地，高电位侧电源布线LNdv)和低电位侧电源DVSS(具体地，低电位侧电源布线LNds)之间提供ESD保护电路EPCd。ESD保护电路EPCd吸收电源系统[2]的浪涌输入(DVDD、DVSS)。
各种众所周知的配置可用于ESD保护电路EPCa和EPCd。典型地，例如，可以使用其中RC(电阻器-电容器)电路和旁路nMOS晶体管被并联耦合在高电位侧电源和低电位侧电源之间的配置。RC电路用作响应于噪声而操作的定时器电路，并且旁路nMOS晶体管的通断由定时器电路的输出控制。此外，尽管稍后将描述细节，但是在图1中提供了中间缓冲器BFm，该中间缓冲器BFm影响(mediate)模拟电路块ABK和数字电路块DBK之间的信号传输。
尽管图1的半导体器件DEV具有两个电源系统，但是其可以具有两个或更多个电源系统。此外，尽管在这种情况下基于模拟电路还是数字电路与之耦合来分离电源系统，但是分离电源系统的方法不限于此。即，根据第一实施例的半导体器件DEV可以具有任何配置，只要其包括多个电源系统并且在耦合到某个电源系统的电路块和耦合到另一个不同电源系统的电路块之间传输信号即可。
((半导体器件的主要部分的配置及操作(前提)))
这里，在详细描述根据第一实施例的半导体器件之前，将描述作为本发明的前提而研究的半导体器件，以使本发明易于理解。图9A和图9B是示出作为本发明的前提而研究的半导体器件中的主要部分的配置示例和操作示例的电路图。图9A和图9B分别示出了图1中数字电路块DBK中的输出缓冲器OBFd和模拟电路块ABK中的输入缓冲器IBFa周围的配置示例。
输出缓冲器OBFd包括pMOS晶体管MPd和nMOS晶体管MNd。在pMOS晶体管MPd中，源极耦合到电源系统[2]的高电位侧电源DVDD(具体地，高电位侧电源布线LNdv)，并且漏极耦合到节点N1。在nMOS晶体管MNd中，源极耦合到电源系统[2]的低电位侧电源DVSS(具体地，低电位侧电源布线LNds)，并且漏极耦合到节点N1。
输入缓冲器IBFa包括pMOS晶体管MPa和nMOS晶体管MNa。在pMOS晶体管MPa中，源极耦合到电源系统[1]的高电位侧电源AVDD(具体地，高电位侧电源布线LNav)。在nMOS晶体管MNa中，源极耦合到电源系统[1]的低电位侧电源AVSS(低电位侧电源布线LNas)。在该示例中，pMOS晶体管MPa和nMOS晶体管MNa构成CMOS反相器，漏极被共同耦合，栅极被共同耦合到节点N1。
这里，假设以下情况：如图9A所示，参照电源系统[1]的低电位侧电源AVSS，在电源系统[2]的高电位侧电源DVDD中产生正极性浪涌。作为具体例子，在HBM(人体模型)试验中，存在在低电位侧电源AVSS接地的状态下从外部焊盘PNdv施加正极性脉冲的情况。在这种情况下，从电源系统[2]的高电位侧电源DVDD流向电源系统[1]的低电位侧电源AVSS的ESD电流被分为ESD电流Iesd1和ESD电流Iesd2。
ESD电流Iesd1是流过ESD保护电路EPCd和耦合电路CC(双向二极管)的电流。ESD电流Iesd2是流过输出缓冲器OBFd中的pMOS晶体管MPd和节点N1到箝位电路CLPl的电流。这里，由于提供了耦合电路CC，因此ESD电流Iesd1的电流路径的阻抗变得相对较高。因此，如果没有提供箝位电路CLPl，则ESD电流Iesd2不流动。结果，担心高栅-源电压Vgs被施加到输入缓冲器IBFa中的设置在节点N1和低电位侧电源AVSS之间的nMOS晶体管MNa，并且该晶体管被损坏。
因此，如图9A所示，在节点N1和低电位侧电源AVSS(具体地说，低电位侧电源布线LNas)之间提供箝位电路CLPl是有益的。箝位电路CLPl允许ESD电流Iesd2流动，防止节点N1和低电位侧电源AVSS之间的电压升高，并且避免晶体管MNa的损坏。箝位电路CLPl通常包括GG(栅极接地)型nMOS晶体管等。
当输入这样的浪涌时，与电源系统[2](DVDD，DVSS)耦合的各种内部电路被ESD保护电路EPCd充分保护。即，在这种情况下，只有ESD保护电路EPCd、而不是ESD保护电路EPCd和耦合电路CC的串联电路，以低阻抗与各种内部电路并联耦合。如上所述，ESD保护电路EPCd和EPCa可以针对不跨越电源系统的浪涌进行充分保护。
接着，假设如下情况：如图9B所示，参照电源系统[2]的低电位侧电源DVSS，在电源系统[1]的高电位侧电源AVDD中产生正极性浪涌。在这种情况下，ESD电流Iesd3经由保护电路EPCa和耦合电路CC在电流路径中流动。然而，由于ESD电流Iesd3的电流路径的阻抗与图9A的情况中一样高，因此ESD电流Iesd4可以从箝位电路CLPh流过节点N1和输出缓冲器OBFd中的nMOS晶体管MNd。
如果没有设置箝位电路CLPh，则ESD电流Iesd4不流动，因此担心高栅-源电压Vgs被施加到输入缓冲器IBFa中的设置在高电位侧电源AVDD和节点N1之间的pMOS晶体管MPa，并且该晶体管被损坏。因此，在高电位侧电源AVDD(具体地说，高电位侧电源布线LNav)和节点N1之间提供包括GG型pMOS晶体管的箝位电路CLPh是有益的，如图9A的情况中那样。
图10是示出在作为本发明的前提而研究的半导体器件中、与图9A和图9B不同的主要部分的配置示例和操作示例的电路图。在图10所示的半导体器件中，与图9A和图9B的配置示例相比，去除了箝位电路CLPl并且设置了中间缓冲器BFm。中间缓冲器BFm被设置为插入在图9A和图9B中的节点N1中。中间缓冲器BFm包括两个nMOS晶体管MNm1和MNm2。
在nMOS晶体管MNm1中，漏极被耦合到电源系统[1]的高电位侧电源AVDD(具体地说，高电位侧电源布线LNav)，并且背栅极被耦合到电源系统[2]的低电位侧电源DVSS(具体地说，低电位侧电源布线(LNds)。在nMOS晶体管MNm2中，源极和背栅极都被耦合到电源系统[2]的低电位侧电源DVSS。nMOS晶体管MNm1和MNm2的栅极被耦合到节点N11并且经由节点N11被耦合到输出缓冲器OBFd的输出节点。nMOS晶体管MNm1的源极和nMOS晶体管MNm2的漏极被耦合到节点N12并且经由节点N12被耦合到输入缓冲器IBFa的输入节点。
通过提供具有nMOS晶体管MNm1而不是上述pMOS晶体管的中间缓冲器BFm，可以实现高速传输。此外，当使用这样的配置时，不发生参考图9A描述的由于ESD电流Iesd2不流动而引起的问题(由于没有箝位电路CLPl而引起的问题)。特别地，通过插入中间缓冲器BFm，ESD电流的影响不会到达输入缓冲器IBFa。而是存在关于中间缓冲器BFm中的nMOS晶体管MNm2的损坏的问题。
然而，nMOS晶体管MNm2的源极(和背栅极)耦合到电源系统[2]的低电位侧电源DVSS、而不是电源系统[1]的低电位侧电源AVSS。因此，与图9A的情况不同，nMOS晶体管MNm2由ESD保护电路EPCd保护而不受耦合电路CC的阻抗的影响。因此，即使不存在箝位电路CLPl，nMOS晶体管MNm2也不会被损坏。另一方面，关于参考图9B描述的ESD电流Iesd3和Iesd4，由于图10的中间缓冲器BFm中的nMOS晶体管MNm2、而不是图9B的输出缓冲器OBFd中的nMOS晶体管MNd，可能发生相同的问题。因此，提供箝位电路CLPh。
然而，已经发现，当使用图10所示的配置示例时，ESD电流Iesd5流过另一路径并且它可能引起问题。具体地，ESD电流Iesd5是经由中间缓冲器BFm中的nMOS晶体管MNm1的背栅极从电源系统[1]的高电位侧电源AVDD流向电源系统[2]的低电位侧电源DVSS的电流。ESD电流Iesd5流经n+型漏极扩散层和用作nMOS晶体管MNm1中背栅极的p型阱之间的pn结。已经发现，此时pn结可能发生热击穿。
为了解决这样的问题，可以设想降低ESD保护电路EPCa和耦合电路CC的阻抗的方法。具体地说，例如，增加ESD保护电路EPCa中的旁路nMOS晶体管的栅极宽度的大小的方法、增加耦合电路CC中的双向二极管的大小的方法等是可能的。然而，当使用这种方法时，半导体芯片的面积和成本可能增加。因此，使用以下方法是有益的。
((半导体器件的主要部分的配置(第一实施例)))
图2是示出根据本发明第一实施例的半导体器件中的主要部分的配置示例的电路图。与图10所示的配置示例相比，图2中所示的半导体器件还包括电阻器元件Rd。在图2中，在中间缓冲器BFm中的nMOS晶体管MNm1中，如上所述，漏极耦合到电源系统[1]的高电位侧电源AVDD，背栅极耦合到电源系统[2]的低电位侧电源DVSS。
这里，在中间缓冲器BFm中的nMOS晶体管MNm1的漏极和电源系统[1]的高电位侧电源AVDD(具体地说，高电位侧电源布线LNav)之间串联插入电阻器元件Rd。通过设置电阻器元件Rd，可以减小图10中的ESD电流Iesd5。结果，在nMOS晶体管MNm1中，可以防止在n+型漏极扩散层和用作背栅极的p型阱之间的pn结处可能发生的热击穿。
图3是示出图2中的半导体器件中的电阻器元件周围的示意性器件结构的示例的横截面图。在图3中，图2中的nMOS晶体管MNm1包括形成在半导体衬底SUB中的p型阱PW、形成在p型阱PW中的n+型源极扩散层DFs(n+)和n+型漏极扩散层DFd(n+)以及形成在半导体衬底SUB上的栅极绝缘膜Gox和栅极层GT。
此外，在半导体衬底SUB上形成多晶硅层PS(Rd)。多晶硅层PS(Rd)的一端经由接触层CT和金属布线层Mj连接到漏极扩散层DFd(n+)。多晶硅层PS(Rd)的另一端经由接触层CT连接到用作电源系统[1]的高电位侧电源布线LNav的金属布线层Mk(LNav)。图3的电阻器元件Rd主要由漏极扩散层DFd(n+)和多晶硅层PS(Rd)形成。电阻器元件Rd的电阻值根据nMOS晶体管MNm1的抗ESD性能适当地确定，但通常为几百Ω(100Ω到1000Ω)等。
((第一实施例的主要效果))
如上所述，通过使用根据第一实施例的半导体器件，通常可以提高抗ESD性能。具体地，在包括针对多个模拟电路块和数字电路块设置的多个电源系统的半导体器件(半导体芯片)中，可以提高在不同电源系统之间设置的中间缓冲器BFm的抗ESD性能(例如，抗HBM性能)。此外，可以在抑制电路面积增加(例如，ESD保护电路和双向二极管的尺寸增大)的同时获得该效果。
在该示例中，在电源系统[1]的高电位侧电源AVDD和电源系统[2]的低电位侧电源DVSS之间设置中间缓冲器BFm。类似地，可以在电源系统[2]的高电位侧电源DVDD和电源系统[1]的低电位侧电源AVSS之间设置中间缓冲器(称为BFm2)。在这种情况下，也针对该中间缓冲器(BFm2)中的nMOS晶体管MNm1设置相同的电阻器元件Rd。
(第二实施例)
((半导体器件的主要部分的配置(第二实施例)))
图4是示出根据本发明第二实施例的半导体器件中的主要部分的配置示例的电路图。与图2的配置示例不同，图4所示的半导体器件包括电阻器元件Rb而不是电阻器元件Rd。电阻器元件Rb串联插入在中间缓冲器BF中的nMOS晶体管MNm1的背栅极和电源系统[2]的低电位侧电源DVSS之间(具体地，低电位侧电源布线LNds)。注意，nMOS晶体管MNm1的漏极耦合到电源系统[1]的高电位侧电源AVDD。
通过设置电阻器元件Rb，图10中的ESD电流Iesd5可以如图2的情况那样被减小。因此，可以防止nMOS晶体管MNm1的pn结处可能发生的热击穿。当在图4中设置第一实施例中描述的耦合到电源[2]的高电位侧电源DVDD的中间缓冲器(BFm2)时，也针对中间缓冲器(BFm2)中的nMOS晶体管MNm1设置相同的电阻器元件Rb。
图5是示出图4中的半导体器件中的电阻器元件周围的示意性器件结构的示例的横截面图。图5示出与图3的情况类似的nMOS晶体管MNm1。此外，在用作nMOS晶体管MNm1的背栅极的p型阱PW中形成p+型电源扩散层DFb(p+)。此外，在半导体衬底SUB上形成多晶硅层PS(Rd)。
多晶硅层PS(Rd)的一端经由接触层CT和金属布线层Mj连接到电源扩散层DFd(p+)。多晶硅层PS(Rd)的另一端经由接触层CT连接到用作电源系统[2]的低电位侧电源布线LNds的金属布线层Mk(LNds)。图5的电阻器元件Rb主要由电源扩散层DFb(p+)和多晶硅层PS(Rd)形成。电阻器元件Rb的电阻值根据nMOS晶体管MNm1的抗ESD性能适当地确定，但通常为几百Ω(100Ω到1000Ω)等。
注意，图4所示的nMOS晶体管MNm2形成在与nMOS晶体管MNm1相同的p型阱PW中，或者形成在与nMOS晶体管MNm1不同的p型阱中。在后一种情况下，每个p型阱通过n型深阱(未示出)隔开。
((第二实施例的主要效果))
如上所述，通过使用根据第二实施例的半导体器件，可以获得与第一实施例中描述的效果相同的各种效果。此外，与第一实施例的方法不同，电阻器元件Rb耦合到nMOS晶体管MNm1的背栅极、而不是漏极，因此可以抑制nMOS晶体管MNm1的驱动能力的降低(因此抑制传输速度的降低等)。
(第三实施例)
((半导体器件的主要部分的配置(第三实施例)))
图6是示出根据本发明第三实施例的半导体器件中的主要部分的配置示例的电路图。与图10所示的配置示例相比，图6所示的半导体器件还包括ESD保护电路EPCad。ESD保护电路EPCad设置在电源系统[1]的高电位侧电源AVDD(具体地，高电位侧电源布线LNav)和电源系统[2]的低电位侧电源DVSS(具体地说，低电位侧电源布线LNds)，并吸收输入浪涌。
通过设置ESD保护电路EPCad，可以吸收电源系统[1]的高电位侧电源AVDD和电源系统[2]的低电位侧电源DVSS之间的浪涌输入，从而可以减小图10中的ESD电流Iesd5。结果，与第一实施例和第二实施例的情况一样，可以防止在中间缓冲器BFm中的nMOS晶体管MNm1的pn结处可能发生的热击穿。
图7是示出图6中的ESD保护电路的典型配置示例的电路图。图7中所示的ESD保护电路EPCad包括由电阻器(R)和电容器(C)组成的定时器电路、反相器INV和旁路nMOS晶体管MNbp。例如，当参考低电位侧电源DVSS向高电位侧电源AVDD输入正极性浪涌时，反相器IV的输入电压在RC时间常数下上升(反相器IV的输出电压在RC时间常数下下降)。结果，在输入浪涌之后，旁路nMOS晶体管MNbp在与RC时间常数相对应的时段中导通，并且在该时段中吸收该浪涌。
当在图6中设置第一实施例和第二实施例中描述的耦合到电源[2]的高电位侧电源DVDD的中间缓冲器(BFm2)时，在电源系统[2]的高电位侧电源DVDD和电源系统[1]的低电位侧电源AVSS之间也设置相同的ESD保护电路。另外，ESD保护电路EPCad不限于图7所示的配置，并且可以具有各种其他已知配置。ESD保护电路EPCa和EPCd还可以具有图7所示的配置和其他公知配置。
((第三实施例的主要效果))
如上所述，通过使用根据第三实施例的半导体器件，可以在最小的必要电路面积开销的情况下提高抗ESD性能。也就是说，只需要在互不相同的电源系统之中设置有中间缓冲器的电源系统之间设置ESD保护电路，而不是特别需要在所有电源系统之间设置ESD保护电路。另外，在第一实施例和第二实施例的方法中，例如，需要将电阻器元件布置在元件密度高的内部电路区域中，因此在某些情况下布局设计不容易。在第三实施例的方法中，由于关于ESD保护电路EPCad的布置位置的自由度高，因此可以便于布局设计。
(第四实施例)
((半导体器件的布局配置))
图8是示出根据本发明第四实施例的半导体器件中与图1和图6相对应的布局配置的示例的平面图。如图8所示，在半导体器件(半导体芯片)的外围区域ARo中，布置各种外部焊盘，包括电源系统[1]的外部焊盘PNav和PNas以及电源系统[2]的外部焊盘PNdv和PNds。另外，在外围区域ARo中，ESD保护电路EPCa被布置成与电源系统[1]的外部焊盘PNav和PNas相邻，并且ESD保护电路EPCd被布置成与电源系统[2]的外部焊盘PNdv和PNds相邻。
另一方面，在外围区域ARo内的内部区域ARi中，设置模拟电路形成区域AR_ABK和数字电路形成区域AR_DBK。在模拟电路形成区域AR_ABK中，布置耦合到外部焊盘PNav的高电位侧电源布线LNav和耦合到外部焊盘PNas的低电位侧电源布线LNas。在数字电路形成区域AR_DBK中，布置耦合到外部焊盘PNdv的高电位侧电源布线LNdv和耦合到外部焊盘PNds的低电位侧电源布线LNds。在该示例中，高电位侧电源布线LNdv和低电位侧电源布线LNds由网状金属布线形成。
这里，图6所示的中间缓冲器BFm中的nMOS晶体管MNm1被布置在模拟电路形成区域AR_ABK和数字电路形成区域AR_DBK之间的边界部分(在本示例中包括在模拟电路形成区域AR_ABK中)处。然后，将图6所示的ESD保护电路EPCad布置在nMOS晶体管MNm1附近。注意，耦合电路CC等也被布置在该边界部分处。
通过如上所述将ESD保护电路EPCad布置在内部区域Ari中的nMOS晶体管MNm1附近、而不是外部外围区域ARo中，可以减小在浪涌输入时nMOS晶体管MNm1的漏极和背栅极之间产生的电位差。结果，可以进一步提高抗ESD性能。
此外，通过将ESD保护电路EPCad布置在内部区域ARi中，与将其布置在外部外围区域ARo中的情况相比，可以减少由于在浪涌输入时的操作而产生的热量。结果，可以使ESD保护电路EPCad的面积小于布置在外围区域ARo中的ESD保护电路(例如，EPCa)的面积。具体地，例如，图7所示的ESD保护电路EPCad中的旁路nMOS晶体管MNbp等可以被配置有比ESD保护电路EPCa中的晶体管的元件尺寸(栅极宽度)小的元件尺寸。
((第四实施例的主要效果))
如上所述，通过使用根据第四实施例的半导体器件，可以获得与第三实施例中描述的效果相同的各种效果。另外，可以实现抗ESD性能的提高、电路面积开销的抑制(因此，成本降低)等。
在上文中，已经基于实施例具体描述了由本申请的发明人作出的发明，但是本发明不限于上述实施例，并且可以在不脱离其主旨的范围内进行各种修改。例如，为了使本发明容易理解，已经详细描述了上述实施例，并且本发明不是必需被限于具有所有描述的配置的实施例。此外，一个实施例的配置的一部分可以被另一实施例的配置替换，并且一个实施例的配置可以被添加到另一实施例的配置中。此外，可以将另一配置添加到每个实施例的配置的一部分，并且可以消除每个实施例的配置的一部分或者用另一配置替换。
例如，在某些情况下，可以适当地组合使用第一实施例至第四实施例的方法。即，可以组合使用第一实施例的电阻器元件Rd和第二实施例的电阻器元件Rb，或者可以组合使用第一实施例的电阻器元件Rd或第二实施例的电阻器元件Rb以及第三实施例的ESD保护电路EPCad。

Claims (13)

1.一种半导体器件，包括第一电源系统和第二电源系统，所述第一电源系统由第一高电位侧电源和第一低电位侧电源组成，所述第二电源系统由第二高电位侧电源和第二低电位侧电源组成，所述半导体器件包括：
第一ESD保护电路，被设置在所述第一高电位侧电源和所述第一低电位侧电源之间，并被配置用于吸收输入浪涌；
第二ESD保护电路，被设置在所述第二高电位侧电源和所述第二低电位侧电源之间，并被配置用于吸收输入浪涌；
耦合电路，包括双向二极管，并被配置用于耦合所述第一低电位侧电源和所述第二低电位侧电源；
第一晶体管，由n沟道MOS晶体管组成，所述第一晶体管具有耦合到所述第一高电位侧电源的漏极，并且具有耦合到所述第二低电位侧电源的背栅极；以及
第一电阻器元件，被串联插入在所述第一晶体管的所述漏极和所述第一高电位侧电源之间。
2.根据权利要求1所述的半导体器件，还包括：
模拟电路块，被耦合到所述第一电源系统；以及
数字电路块，被耦合到所述第二电源系统。
3.根据权利要求1所述的半导体器件，还包括：
输入缓冲器，来自所述第一晶体管的信号被输入到所述输入缓冲器，并且所述输入缓冲器被耦合到所述第一高电位侧电源和所述第一低电位侧电源；以及
箝位电路，被配置用于箝位所述输入缓冲器的输入节点，
其中所述箝位电路被设置在所述输入节点和所述第一高电位侧电源之间，并且未被设置在所述输入节点和所述第一低电位侧电源之间。
4.根据权利要求1所述的半导体器件，还包括：
第二晶体管，由n沟道MOS晶体管组成，所述第二晶体管具有耦合到所述第二高电位侧电源的漏极，并且具有耦合到所述第一低电位侧电源的背栅极；以及
第二电阻器元件，被串联插入在所述第二晶体管的所述漏极和所述第二高电位侧电源之间。
5.一种半导体器件，包括第一电源系统和第二电源系统，所述第一电源系统由第一高电位侧电源和第一低电位侧电源组成，所述第二电源系统由第二高电位侧电源和第二低电位侧电源组成，所述半导体器件包括：
第一ESD保护电路，被设置在所述第一高电位侧电源和所述第一低电位侧电源之间，并被配置用于吸收输入浪涌；
第二ESD保护电路，被设置在所述第二高电位侧电源和所述第二低电位侧电源之间，并被配置用于吸收输入浪涌；
耦合电路，包括双向二极管，并被配置用于耦合所述第一低电位侧电源和所述第二低电位侧电源；
第一晶体管，由n沟道MOS晶体管组成，所述第一晶体管具有耦合到所述第一高电位侧电源的漏极，并且具有耦合到所述第二低电位侧电源的背栅极；以及
第一电阻器元件，被串联插入在所述第一晶体管的所述背栅极和所述第二低电位侧电源之间。
6.根据权利要求5所述的半导体器件，还包括：
模拟电路块，被耦合到所述第一电源系统；以及
数字电路块，被耦合到所述第二电源系统。
7.根据权利要求5所述的半导体器件，还包括：
输入缓冲器，来自所述第一晶体管的信号被输入到所述输入缓冲器，并且所述输入缓冲器被耦合到所述第一高电位侧电源和所述第一低电位侧电源；以及
箝位电路，被配置用于箝位所述输入缓冲器的输入节点，
其中所述箝位电路被设置在所述输入节点和所述第一高电位侧电源之间，并且未被设置在所述输入节点和所述第一低电位侧电源之间。
8.根据权利要求5所述的半导体器件，还包括：
第二晶体管，由n沟道MOS晶体管组成，所述第二晶体管具有耦合到所述第二高电位侧电源的漏极，并且具有耦合到所述第一低电位侧电源的背栅极；以及
第二电阻器元件，被串联插入在所述第二晶体管的所述背栅极和所述第一低电位侧电源之间。
9.一种半导体器件，包括第一电源系统和第二电源系统，所述第一电源系统由第一高电位侧电源和第一低电位侧电源组成，所述第二电源系统由第二高电位侧电源和第二低电位侧电源组成，所述半导体器件包括：
第一ESD保护电路，被设置在所述第一高电位侧电源和所述第一低电位侧电源之间，并被配置用于吸收输入浪涌；
第二ESD保护电路，被设置在所述第二高电位侧电源和所述第二低电位侧电源之间，并被配置用于吸收输入浪涌；
耦合电路，包括双向二极管，并被配置用于耦合所述第一低电位侧电源和所述第二低电位侧电源；
第一晶体管，由n沟道MOS晶体管组成，所述第一晶体管具有耦合到所述第一高电位侧电源的漏极，并且具有耦合到所述第二低电位侧电源的背栅极；以及
第三ESD保护电路，被设置在所述第一高电位侧电源和所述第二低电位侧电源之间，并被配置用于吸收输入浪涌。
10.根据权利要求9所述的半导体器件，
其中所述第三ESD保护电路由具有比所述第一ESD保护电路小的尺寸的元件组成。
11.根据权利要求9所述的半导体器件，由一个半导体芯片组成，
其中所述第一ESD保护电路和所述第二ESD保护电路被布置在所述半导体芯片的外围区域中，并且
其中所述第三ESD保护电路被布置在所述外围区域内的内部区域中的所述第一晶体管的附近。
12.根据权利要求9所述的半导体器件，还包括：
输入缓冲器，来自所述第一晶体管的信号被输入到所述输入缓冲器，并且所述输入缓冲器被耦合到所述第一高电位侧电源和所述第一低电位侧电源；以及
箝位电路，被配置用于箝位所述输入缓冲器的输入节点，
其中所述箝位电路被设置在所述输入节点和所述第一高电位侧电源之间，并且未被设置在所述输入节点和所述第一低电位侧电源之间。
13.根据权利要求9所述的半导体器件，还包括：
第二晶体管，由n沟道MOS晶体管组成，所述第二晶体管具有耦合到所述第二高电位侧电源的漏极，并且具有耦合到所述第一低电位侧电源的背栅极；以及
第四ESD保护电路，被设置在所述第二高电位侧电源和所述第一低电位侧电源之间，并被配置用于吸收输入浪涌。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3229809B2 (ja) 1995-08-31 2001-11-19 三洋電機株式会社 半導体装置
US6075686A (en) * 1997-07-09 2000-06-13 Industrial Technology Research Institute ESD protection circuit for mixed mode integrated circuits with separated power pins
US6844597B2 (en) 2003-02-10 2005-01-18 Freescale Semiconductor, Inc. Low voltage NMOS-based electrostatic discharge clamp
JP4708716B2 (ja) * 2003-02-27 2011-06-22 ルネサスエレクトロニクス株式会社 半導体集積回路装置、半導体集積回路装置の設計方法
JP5576674B2 (ja) 2010-02-23 2014-08-20 ルネサスエレクトロニクス株式会社 半導体装置
JP6521792B2 (ja) 2015-08-10 2019-05-29 ルネサスエレクトロニクス株式会社 半導体装置
US10367349B2 (en) 2017-03-31 2019-07-30 Nxp B.V. Electrostatic discharge (ESD) protection device and method for operating an ESD protection device

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