KR101231992B1

KR101231992B1 - 집적 회로 내의 ｅｓｄ 보호의 점유면적을 감소시키기 위한 방법 및 장치

Info

Publication number: KR101231992B1
Application number: KR1020117018045A
Authority: KR
Inventors: 제임스 카프; 리차드 씨 리; 푸힝 호; 머하메드 파루딘
Original assignee: 자일링크스 인코포레이티드
Priority date: 2009-01-29
Filing date: 2010-01-07
Publication date: 2013-02-08
Also published as: KR20110112393A; EP2382663B1; CN102301470A; WO2010088014A1; US8134813B2; JP2012516571A; JP5342656B2; EP2382663A1; US20100188787A1; TW201029142A; TWI415243B; CN102301470B

Abstract

입력/출력("I/O") 회로(100)는 실리사이드 블록(102)으로 입력 핀(110)에 연결되는 제1 N 채널 금속 산화물 반도체("NMOS") 전계 효과 트랜지스터("FET")(104)를 갖는다. 제1 P 채널 금속 산화물 반도체("PMOS") FET(106)는 입력 핀에 직접 연결되며, 그의 N 웰이 ESD 웰 바이어스 회로(124)에 전기 연결된다. NMOS 저전압 차동 신호("LVDS") 드라이버(222)도 또한 입력 핀에 직접 접속되고, 캐스캐이드된 NMOS FET(224, 226)를 갖는다. LVDS 드라이버의 제1 NMOS FET(224)는 접지에 전기 연결된 제1 P 탭 가드 링(308) 및 ESD 웰 바이어스에 연결된 N 웰 가드 링(312) 내에서 제조된다. LVDS 드라이버의 제2 NMOS FET(226)는 접지에 전기 연결된 제2 P 탭 가드 링(324) 내에서 제조된다.

Description

집적 회로 내의 ＥＳＤ 보호의 점유면적을 감소시키기 위한 방법 및 장치{METHOD AND APPARATUS TO REDUCE FOOTPRINT OF ESD PROTECTION WITHIN AN INTEGRATED CIRCUIT}

본 발명은 일반적으로 집적 회로("IC", integrated circuit)에 관한 것으로, 보다 상세하게는 정전기 방전("ESD", electro-static discharge)으로부터 입력/출력("I/O", input/output) 회로의 컴포넌트들을 보호하기 위한 기술에 관한 것이다.

수많은 IC들은 반도체 기판의 단일 칩 상에 트랜지스터, 저항, 커패시터, 및 다이오드와 같은 수백만의 상호접속된 소자들로 구성되어 있다. 상보 금속 산화물 반도체("CMOS", complementary metal-oxide semiconductor) 회로 및 제조 기술이 일반적으로 복잡한 IC에 사용된다. CMOS 회로는 로직 및 입력/출력("I/O") 블록과 같은 기능을 구현하는데 P 채널 금속 산화물 반도체("PMOS", P-channel metal-oxide semiconductor) 및 N 채널 금속 산화물 반도체("NMOS", N-channel metal-oxide semiconductor) 소자를 사용한다.

I/O 블록은 다른 IC로부터 데이터를 수신하거나 다른 IC에 데이터를 보내는 IC에서의 회로이다. 신호는 차동이거나(differential)(즉, HI/LOW 또는 LOW/HI 신호가 차동 I/O 핀을 통해 동시에 제공됨) 단일단(single-ended)(즉, HI 신호 아니면 LOW 신호가 단일 핀을 통해 제공됨)일 수 있다. 일부 IC에서, I/O 블록은 차동 신호에 대해 아니면 단일단 신호에 대해 동작할 수 있다. I/O 블록이 차동 모드로 동작할 경우, 적절한 임피던스로(부하 저항) 차동 경로를 종료시키도록 온다이(on-die) 차동 종료가 제공된다. I/O 블록이 단일단 모드로 동작할 경우에는, 차동 종료가 오프된다.

I/O 패드는 종종 사용자가 접근할 수 있는데, 이는 I/O 회로 내의 컴포넌트들이 정전기 방전("ESD")으로 인해 손상되기 쉽게 한다. I/O 회로를 구비한 IC는 통상적으로 ESD 사양(specification)을 통과해야 하는데, 인체 모델("HBM", human body model), 기계 모델("MM", machine model), 또는 대전 장치 모델("CDM", charged device model)이 지정된 전압(예를 들어, HBM의 경우 수 kV, MM의 경우 100-200 V, 또는 CDM의 경우 수백 볼트)으로 대전된 다음, I/O 패드 상에서 방전된다. 대전된 HBM 또는 CDM이 I/O 블록의 패드에 접속될 때 일어나는 전류의 유입이 전계 효과 트랜지스터("FET", field-effect transistor)와 같은 컴포넌트를 파괴시킬 수 있고, I/O 회로의 기능에 손상을 입히거나 파괴시킬 수 있다. ESD 손상에 대해 보호하기 위한 여러 가지 기술들이 개발되어 왔다.

ESD는 회로 접지에 대해 음의 전압이거나 양의 전압일 수 있다. CMOS I/O 회로에서, PMOS 소자와 NMOS 소자 둘 다에 대한 ESD 보호가 사용된다. 한 가지 기술로는, 양 또는 음의 ESD 이벤트("zap")와 연관된 전류를 방전하도록, 패드와 접지 사이에 하나의 ESD 요소(예를 들어, 다이오드 또는 실리콘 제어된 정류기("SCR", silicon-controlled rectifier))를 그리고 패드와 Vcco와 같은 전압 공급 사이에 또다른 ESD 요소를 접속시키는 것이 있다. SCR(들)을 사용하는 기술은 종종 SCR과 데이터 입력 사이에 직렬로 저항을 포함하는데, 이는 ESD 이벤트 동안 SCR을 트리거하도록 바이어스 전압을 발전시키지만, 신호 판별을 저하시키기도 한다.

다른 접근법은 접지와 입력 핀 사이에 다이오드와 병렬로 SCR을 사용한다. SCR과 다운스트림 회로 요소 사이의 직렬 저항은 양의 (전압) ESD 이벤트가 일어나는 경우 방전하도록 SCR을 바이어싱하며, 다이오드는 음의 ESD 이벤트가 일어나는 경우 반대 브레이크다운(breakdown)으로 전류를 방전한다(또는 그 반대로도 일어남). 그러나, 직렬 저항이 또한 정상 동작 동안 신호 강도를 저하시킨다.

종래의 ESD 요소는 손상 입는 일 없이 방전 전류를 처리하기 위하여 상대적으로 크다. 차동 드라이버(differential driver)는 차동/단일 선택가능한 I/O에서 단일단 드라이버에 대한 보호에 더하여 ESD 보호를 필요로 하는 종종 저전압 및 비교적 약한(작은) 소자이다. FPGA(field-programmable gate array)와 같은 비교적 높은 수의 I/O 패드를 갖는 IC에서, ESD 손상을 입기 쉬운 I/O에 대한 모든 컴포넌트에 ESD 보호를 제공하는 것은 상당한 실리콘 면적을 소모한다.

또다른 접근법은, ESD 이벤트로부터의 전류가 FET의 드레인으로부터 웰 또는 기판으로 그리고 접지 또는 Vcco 핀으로 더 전도되도록, 기본적으로 드레인 전류에 대한 임피던스를 증가시키는(예를 들어, 밸러스트 저항과 유사함) 실리사이드 블로킹(silicide blocking) 기술을 사용하는 것이다.

I/O 회로 컴포넌트에 대하여 감소된 실리콘 면적을 갖는 ESD 보호가 바람직하다.

입력/출력("I/O") 회로를 갖는 집적 회로("IC")의 실시예는 입력 핀과, 제1 N 채널 금속 산화물 반도체("NMOS") 전계 효과 트랜지스터("FET")로서, 상기 제1 NMOS FET를 상기 입력 핀에 전기 연결하는 실리사이드 블록을 포함한 제1 NMOS 드레인 및 제1 NMOS 소스를 갖는, 상기 제1 NMOS FET를 포함한다. 상기 I/O 회로는 제1 P 채널 금속 산화물 반도체("PMOS") FET로서, 상기 입력 핀에 직접 접속된 제1 PMOS 드레인, 양의 전압 공급에 전기 연결된 제1 PMOS 소스, 및 정전기 방전("ESD") 웰 바이어스 전압을 제공하는 ESD 웰 바이어스 회로를 통해 상기 입력 핀에 전기 연결되는 PMOS N 웰을 갖는, 상기 제1 PMOS FET; 및 상기 입력 핀에 직접 접속된 제2 NMOS FET의 제2 드레인을 갖는 NMOS 저전압 차동 신호("LVDS", low-voltage differential signal) 드라이버로서, 상기 제2 NMOS FET는 접지에 전기 연결된 제1 P 탭 가드 링 내에서 제조되고, 상기 ESD 웰 바이어스 전압에 연결된 N 웰 가드 링이 상기 제1 P 탭 가드 링을 둘러싸고, 상기 제2 NMOS FET의 제2 소스는 접지에 전기 연결된 제2 P 탭 가드 링 내에서 제조된 제3 NMOS FET의 제3 드레인에 전기 연결되며 상기 제3 NMOS FET를 둘러싸는 것인, 상기 NMOS LVDS 드라이버를 더 포함한다.

이 실시예에서, 제1 NMOS FET는 상기 I/O 회로의 NMOS 단일단 출력 드라이버를 포함할 수 있고, 상기 제1 PMOS FET는 PMOS 단일단 출력 드라이버를 포함할 수 있다. 상기 제1 NMOS FET는 제1 NMOS FET 게이트 폭을 가질 수 있고, 상기 제1 PMOS FET는 상기 제1 NMOS FET 게이트 폭보다 더 작은 제1 PMOS FET 게이트 폭을 가질 수 있다. I/O 회로는 상기 입력 핀에 직접 접속된 제3 NMOS FET의 제3 드레인을 갖는 약한 풀다운(weak pull-down) 회로를 더 포함할 수 있다. 상기 제1 NMOS FET는 제1 NMOS 브레이크다운 전압을 가질 수 있고, 상기 제2 NMOS FET는 상기 제1 NMOS 브레이크다운 전압보다 더 큰 제2 NMOS 브레이크다운 전압을 가질 수 있고, 상기 제1 PMOS FET는 상기 제1 NMOS 브레이크다운 전압보다 더 큰 제1 PMOS 브레이크다운 전압을 가질 수 있다. 상기 제1 NMOS 브레이크다운 전압은 7볼트보다 더 작을 수 있고, 상기 제2 NMOS 브레이크다운 전압과 상기 제1 PMOS 브레이크다운 전압은 7볼트보다 더 클 수 있다. 상기 제1 PMOS 브레이크다운 전압은 상기 제1 NMOS 브레이크다운 전압보다 적어도 1.2 볼트 더 클 수 있다.

이 실시예에서, 상기 제1 NMOS FET는 제1 NMOS 게이트 폭을 가질 수 있고, 상기 제1 PMOS FET는 상기 제1 NMOS 게이트 폭보다 더 작은 제1 PMOS 게이트 폭을 가질 수 있다. 상기 제1 NMOS FET의 드레인은 매립된 P형 임플란트(buried P-type implant)를 더 포함할 수 있다. PMOS LVDS 드라이버는 상기 입력 핀에 직접 접속된 제2 PMOS 드레인을 구비한 제2 PMOS FET을 가질 수 있고, 상기 ESD 웰 바이어스 전압에 연결된 제2 PMOS N 웰을 가질 수 있다. 상기 ESD 웰 바이어스 회로는 상기 입력 핀 상의 입력 전압이 적어도 상기 제1 PMOS FET의 임계 전압만큼 상기 양의 전압 공급을 넘을 때 상기 양의 전압보다 더 큰 전압으로 상기 PMOS 웰을 바이어싱할 수 있다.

IC의 I/O 회로의 입력 핀 상의 ESD 이벤트를 방전하는 방법의 실시예는, 입력 핀에 고전압을 인가하고, 상기 고전압을 IC의 ESD N 웰 바이어스 회로에 연결하는 것을 포함한다. 방법은 또한, ESD N 웰 바이어스 전압을 생성하고, 상기 ESD N 웰 바이어스 전압을, 제1 PMOS 드레인과 N 웰 사이의 제1 브레이크다운 전압을 갖는 PMOS FET를 갖는 PMOS 단일단 드라이버의 N 웰에 연결하는 것을 포함하며, 상기 제1 PMOS 드레인은 상기 입력 핀에 직접 접속된다. 방법은, 상기 고전압을, 상기 제1 브레이크다운 전압보다 더 작은, 상기 IC의 기판과 상기 제1 NMOS 드레인 사이의 제2 브레이크다운 전압을 갖는 NMOS 단일단 드라이버의 NMOS FET의 제1 NMOS 드레인에 연결하는 것을 더 포함한다. 또한, 방법은 상기 기판으로 그리고 더 접지 또는 패키지의 Vcco 핀으로 상기 제1 NMOS 드레인을 통해 ESD 이벤트를 방전하는 것을 포함한다. 상기 고전압은 인체 모델 사양, 기계 모델 사양, 또는 대전 장치 모델 사양의 테스트 전압이다.

이 실시예에서, 상기 고전압은 상기 IC의 사용자에 의해 발생된 정전기 전압일 수 있다. 상기 ESD 이벤트는 역 바이어스 브레이크다운에 의해 상기 제1 NMOS 드레인으로부터 벌크 반도체로 방전된 양의 전압 이벤트일 수 있다. 상기 ESD 이벤트는 스냅백(snap-back) 이벤트에서 상기 제1 NMOS 드레인으로부터 상기 NMOS FET의 제1 NMOS 소스를 통해 방전된 음의 전압 이벤트일 수 있다. 상기 ESD 이벤트는 상기 제1 NMOS 드레인의 실리사이드 블로킹 부분을 통해 방전될 수 있다. 상기 제1 브레이크다운 전압은 상기 제2 브레이크다운 전압보다 적어도 일 볼트 더 클 수 있다. 상기 ESD N 웰 바이어스 전압은 상기 ESD N 웰 바이어스 회로에서 FET의 임계 전압 만큼 상기 고전압보다 더 작을 수 있다.

본 발명에 따르면, 집적 회로 내의 ESD 보호의 점유면적을 감소시키기 위한 방법 및 장치를 제공할 수 있다.

도 1은 본 발명의 실시예에 따른 ESD 보호를 사용한 I/O 블록의 일부의 회로도이다.
도 2는 본 발명의 실시예에 따른 차동 I/O 블록의 일부의 회로도이다.
도 3a는 본 발명의 실시예에 따른 캐스케이드된(cascaded) NMOS 약한 풀다운 드라이버의 평면도이다.
도 3b는 단면선 A-A를 따라 취한 도 3a의 캐스케이드된 NMOS 약한 풀다운 드라이버의 단면도이다.
도 4는 본 발명의 실시예에 따른 ESD 웰 바이어스 회로의 일부의 도면이다.
도 5는 본 발명의 실시예에 따른 IC의 입력/출력("I/O") 회로의 핀 상에서 ESD 이벤트를 방전하는 방법의 흐름도이다.
도 6은 본 발명의 실시예에 따른 I/O 블록을 구비한 FPGA의 평면도이다.

도 1은 본 발명의 실시예에 따른 ESD 보호를 사용한 IC의 I/O 회로(100)의 일부의 회로도이다. ESD 보호를 제공하는 실리사이드 블록("SAB", silicide block)(102)은 입력 라인(105)으로 라우팅되는 드레인 컨택과 그 게이트 사이의 NMOS 단일단 출력 드라이버(104)의 드레인에만 제공된다. 단일단 PMOS 드라이버(106)는 입력 라인(105)에 직접 접속된다(즉, 중간 ESD 요소 없음). LVDS 드라이버에서의 PMOS 소자 및 NMOS 소자는 적절한 웰 바이어싱(PMOS) 및 디바이스 선택(NMOS)에 의해 I/O 회로에 의한 ESD 손상으로부터 보호된다.

NMOS 단일단 출력 드라이버(104)는 고전류 저브레이크다운(low breakdown) FET이며, 특정 실시예에서 적어도 400 마이크론의 게이트 폭과 7볼트보다 작은 브레이크다운 전압(드레인과 기판 또는 웰 사이)을 갖는 반면에, 대응하는 PMOS 단일단 출력 드라이버(106)의 게이트 폭은 500 마이크론 이상이고 7볼트 이상의 브레이크다운 전압을 갖는다. 특정 실시예에서, NMOS FET(104)의 브레이크다운 전압은 약 6볼트이고, NMOS FET(128)의 브레이크다운 전압은 약 7 볼트이다. NMOS FET(104)의 자가 보호(self-protecting) 설계는 디바이스에 대한 손상 없이 더 큰 전류가 전도될 수 있게 해주며, 더 낮은 브레이크다운 전압은, NMOS FET가 PMOS FET와 I/O 회로 내의 다른 NMOS FET를 보호하도록 ESD 전류를 전도할 것임을 보장한다.

실리사이드 블록(102)은 NMOS FET(104)의 드레인에 포함되고, 음의 ESD 이벤트가 드레인-기판(또는 드레인-웰) 접합에 의해 형성된 다이오드를 통해 방전됨을 보장하도록 본질적으로 밸러스트 저항(ballast resistor)으로서 동작한다. 웰 또는 기판은 통상적으로 접지된다. 양의 ESD 이벤트는 스냅백(snap-back) 동작을 통해, 또한 접지되어 있는 소스 단자와 드레인 단자 사이에서 방전된다(드레인과 접지 사이의 양과 음의 전류는 이중 화살표(108)로 나타남). 따라서, 실리사이드 블록(102)과, NMOS FET(104)의 낮춰진 브레이크다운 전압(즉, I/O 회로(100)에서 ESD 손상을 입기 쉬운 다른 FET의 브레이크다운 전압(들) 아래로)의 조합은, PMOS 및 다른 NMOS FET 둘 다를 양 또는 음의 ESD 이벤트로부터 보호한다.

특정 실시예에서, 정상 동작 동안 Vcco 또는 기타 양의 온칩(on-chip) 공급 레벨로 바이어싱되는 I/O 회로(100)의 PMOS 소자의 웰은, 패드 전압이 Vcco 이상으로 올라가면 입력 패드(110)에서의 전압을 추적하도록 바이어싱된다("ESD 웰 바이어싱"). 입력 패드(110) 상의 ESD 이벤트("zap") 동안, PMOS 단일단 출력 드라이버(106)의 N 웰은 본질적으로 입력 패드(110)의 동일한 전위(전압)로 바이어싱된다. 이는 상당한 전류가 PMOS 소자를 통해 흘러 손상을 입히는 것을 막는다. 이는 또한 ESD 전위가 N웰의 드레인 영역과 P형 기판 사이에 형성된 PMOS 드레인 접합을 통해 IC 칩 안으로 전파하는 것을 막는다.

N 웰 전위를 입력 패드(110)에 고정하는(tie) 것은 입력 패드에서의 ESD 전위가 NMOS 단일단 드라이버(104)의 드레인이 그의 브레이크다운 전압에 도달할 때까지 조성될 수 있게 해준다. NMOS 드라이버는 스냅백 모드로 가며, ESD 전류를 방전한다(화살표 108). PMOS의 브레이크다운 전압이 NMOS 단일단 드라이버(104)의 브레이크다운 전압보다 더 높기 때문에, ESD 보호가 PMOS 소자(106, 120, 122)에 제공된다.

FET 단자(예를 들어, FET(104)의 드레인)의 브레이크다운 전압을 낮추도록 CMOS 반도체 제조 분야에서 여러 기술들이 알려져 있다. 특정 실시예에서, N+ 드레인 영역과 기판 사이에 제너 유형의 다이오드를 형성하도록, NMOS 단일단 드라이버(104)의 드레인에 P+ 임플란트가 사용되며, 웰 특성화된(well-characterized) 역 브레이크다운(reverse breakdown) 특성을 제공한다. P+ 임플란트는 N+ 드레인의 일부 아래에 P+ 영역, 일반적으로 실리사이드되지 않은, 즉 실리사이드 블로킹 스트립 없는 N+로써 FET의 게이트/채널 영역(들)으로부터 분리된 N+ 드레인에의 컨택을 형성하도록 상대적으로 높은 주입 에너지로 수행된다. N 웰 가드(112)는 래치업을 막도록 NMOS FET(104)를 둘러싼다.

I/O 회로(100)는 캐스케이드로 2개의 PMOS FET(120, 122)를 사용하는 약한 풀업 저전압 차동 신호("LVDS", low-voltage differential signal) 드라이버(118)를 갖는다. 약한 풀업 LVDS 드라이버(118)에서의 PMOS FET(120, 122)의 N 웰은, PMOS 단일단 드라이버(106)의 웰과 마찬가지로, ESD 웰 바이어스(124)에 연결된다. 입력 패드(110) 상의 고전압에 따라 PMOS FET(106, 120, 122)의 웰을 바이어싱하는 것은, PMOS N 웰이 ESD 이벤트 동안 입력 패드(110)의 전위 근방에 있음을 보장하고, PMOS FET(106, 122)의 드레인을 입력 라인(105)에 직접 접속시킬 수 있게 해준다(즉, PMOS FET의 드레인과 입력 라인 사이에 실리사이드 블로킹 또는 임의의 기타 ESD 소자가 없음). 일반적으로, PMOS N 웰은 정상 동작 동안 Vcco 또는 기타 온칩 전압에서 바이어싱된다.

마찬가지로, 실리사이드 블로킹은 V_REF NMOS 소자(126)로부터 그리고 약한 풀다운 LVDS 드라이버(130)의 NMOS FET(128)로부터 생략된다. 약한 풀다운 LVDS 드라이버(130)는 캐스케이드된 NMOS FET(128 및 132)를 사용한다. 도 3a 및 도 3b에 관련하여 아래에 더 기재되는 바와 같이, ESD N 웰 가드 링(134) 및 P 탭 (기판) 가드 링(135)은 FET(128, 132) 사이의 바이폴라 동작을 차단하도록 NMOS FET(128)를 둘러싼다. ESD N 웰 가드 링(134) 및 P 탭 가드 링(135)은, 실리사이드 블록(102), 캐스캐이드된 FET(128, 132) 및 NMOS FET(104)의 선택적으로 낮춰진 브레이크다운 전압과 함께, ESD 전류가 NMOS FET(104)를 통해서만 그리고 LVDS 드라이버(130) 또는 입력 패드(110)에 접속된 임의의 기타 소자를 통하지 않고 방전된다는 것을 보장한다. 이는 실리사이드 블록, 다이오드, 또는 기타 ESD 보호 없이 NMOS FET(126, 128, 142)의 드레인의 직접 접속을 가능하게 해준다. 접지된 게이트 NMOS FET(142)는 CDM 이벤트에 대한 보호로서 동작하며, 직렬 저항(143)과 감지 증폭기(145) 사이에 연결된다. 또한, 입력 패드(114)는 NMOS FET(140)에 연결된 저항(116)에 연결된다. 참조 번호 136, 138은 ESD N 웰 가드 링 또는 P 탭 가드 링을 나타낼 수 있다.

실시예에 따른 ESD 보호를 갖춘 I/O 블록은 입력 라인에 접속된 모든 트랜지스터에 대해 실리사이드 블록을 사용하는 유사한 이전의 I/O 블록의 필요한 실리콘 면적의 대략 1/2을 갖는다. FPGA는 메모리 IC 및 마이크로프로세서와 같이 다른 유형의 IC보다 상대적으로 더많은 I/O 리소스를 가지며, I/O 회로는 종종 차동/단일단 선택가능하고, 그 결과 I/O 패드당 더 많은 컴포넌트, 그에 따라 ESD 보호를 필요로 하는 더 많은 컴포넌트가 되기 때문에, 본 발명의 실시예는 특히 FPGA에 사용하기에 바람직하다.

도 2는 본 발명의 실시예에 따른 차동 I/O 회로(200)의 일부의 회로도이다. 차동 입력 핀(202, 204)은 당해 기술 분야에서 공지된 대로 차동 입력 신호를 제공한다. 하나의 입력 핀(202)은 회로 네트워크에 접속되고, 다른 입력 핀(204)도 또한 회로 네트워크에 접속되며, 각각의 회로 네트워크의 동작은 유사하다. 입력 핀(202)은 또한 저항(231)에 접속된다. 입력 핀(202)은 N 웰 가드 링(210)으로 둘러싸여 있는 NMOS 단일단 드라이버(208)에 실리사이드 블로킹 구조(206)를 통해 접속된다. 도 1에 관련하여 상기 기재한 바와 같이 NMOS FET(208)은 고전류 저브레이크다운 FET이다. PMOS 단일단 드라이버(212)는 입력 핀(202)에 직접 접속되며 그의 웰이 ESD 웰 바이어스 회로(214)에 접속된다. 캐스케 이드된 NMOS FET(216, 218)은 NMOS FET(224, 226)을 갖는 NMOS LVDS 드라이버(222)와 병렬로 약한 풀다운 회로(220)를 제공하고, 드라이버(222)와 유사한 레이아웃 설계를 가지며, 이는 예시를 명확하게 하기 위해 도 2에 단순화되어 있다.

NMOS FET(224)의 드레인은 I/O 블록의 입력 핀(202)에 직접 접속되고, NMOS FET(224)를 둘러싸며 Vcco에 고정된 안티 바이폴라(anti-bipolar) N 웰을 형성하는 N 탭 가드 링(225)으로 둘러싸인 P 탭 가드 링(223)으로 둘러싸여 있다(도 3a 및 도 3b 참조). NMOS FET(224)의 소스는 별도의 P 탭 가드 링(227)으로 둘러싸인 NMOS FET(226)의 드레인에 연결된다.

CDM 보호 회로(230) 및 파워 클램프(232)는 둘 다 전류를 소싱하거나 싱킹함으로써 추가적인 보호를 제공하도록 상대적으로 고전류 접지된 게이트 NMOS FET를 사용한다. 특정 실시예에서, CDM 보호 회로(230)에서의 FET는 N 웰 가드 링(238) 내에서 약 십분의 수 마이크론의 게이트 폭을 갖는다. N 웰 가드 링(238)은 NMOS FET(234)을 둘러싼다. 파워 클램프(232)는 약 400 마이크론의 게이트 폭으로써 여전히 유사하다.

PMOS LVDS 드라이버(240)에서의 PMOS FET는 또한, 제2 입력 핀(204)과 연관된 PMOS FET와 마찬가지로, 도 1에 관련하여 상기 참조 번호 118로 기재된 바와 같이, ESD 웰 바이어스 회로(214)에 접속된 그들의 웰을 갖는다. 단일단 드라이버(242)와 NMOS LVDS 드라이버(244) 및 약한 풀다운 회로(246)와 같이 제2 입력 핀(204)과 연관된 I/O 회로의 일부는, 단일단 드라이버(210)와 NMOS LVDS 드라이버(222) 및 약한 풀다운 회로(220)와 같이 제1 입력 핀(202)과 연관된 회로에 대하여 실질적으로 상기 기재한 바와 같이 동작한다.

도 3a는 본 발명의 실시예에 따른 캐스케이드된 NMOS LVDS 드라이버(222)의 평면도이다. 약한 풀다운 회로(220)는 유사하고, 따라서 회로(220)의 상세한 설명은 생략된다. 제1 NMOS FET(224)는 특정 실시예에서 NMOS FET가 제조되는 접지 기판, 에피텍셜 층 또는 P 웰에 접속되는 P 탭 링(308)으로 둘러싸인 드레인 영역(302), 게이트(304), 및 소스 영역(306)을 갖는다. Vcco에 고정되는 N 탭(즉, N+) 링(310)은 P 탭 링(308)을 둘러싸는 N 웰(312) 링을 바이어싱한다.

제2 NMOS FET(226)는 접지에 또한 접속된 제2 P 탭 가드 링(324)으로 둘러싸인 제2 드레인 영역(318), 제2 게이트(320), 및 제2 소스 영역(322)을 갖는다. 제1 NMOS FET(224)의 소스(306)는, 캐스케이드된 NMOS LVDS 드라이버(222)를 형성하도록(도 2 참조, NMOS LVDS 드라이버(244) 및 다른 입력 라인 상의 연관된 풀다운(246)은 마찬가지로 제조됨), 컨택(326, 328) 및 전도성 트레이스(330)를 통해 제2 NMOS FET(226)의 드레인(318)에 전기적으로 연결된다. 각각의 FET에 대한 P 탭 가드 링을 중간 N 웰 링과 분리하는 것은, ESD 이벤트 동안 NMOS FET(224)로부터 NMOS FET(226)로의 스냅백을 막도록 제1 FET(224) 사이에 안티 바이폴라 구조를 형성하고, ESD 이벤트에 의해 발생된 표면 또는 표면 근방의 전류가 하나의 가드 링 등에 의해 모일 수 있게 해준다. 별도의 P 탭 링과 중간 N 웰 링의 조합은 캐스케이드된 NMOS LVDS 드라이버에 대하여 상대적으로 높은 브레이크다운 강도를 유지하며, ESD 이벤트로부터의 전류가 도 1의 NMOS FET(104)를 통해 전도됨을 보장한다. 종래의 캐스케이드된 NNOS FET는 종종 공통 활성 영역을 공유하고, 실리사이드 블로킹 또는 기타 ESD 보호 없이 ESD 이벤트 동안 손상 입을 수 있었다.

도 3b는 단면선 A-A를 따라 취한 도 3a의 캐스케이드된 NMOS 약한 풀다운 드라이버(222)의 단면도이다. N 웰 링(312)은 N 탭 링(310)을 통해 바이어싱되며 P 탭 링(308)을 둘러싼다. N 웰 링(312) 및 P 탭 링(308 및 324)은 둘 다 302와 322 사이의 안티 바이폴라 배리어를 제공한다. 컨택(326, 328) 및 전도성 트레이스(330)는 하나의 NMOS FET의 소스를 캐스케이드된 NMOS FET의 드레인과 연결한다.

도 4는 본 발명의 실시예에 따른 ESD 웰 바이어스 회로(400)의 일부의 도면이다. I/O 패드(예를 들어, 도 1의 패드(110))는 ESD 웰 바이어스 회로(도 1의 참조 번호 124와 비교)에 연결된다. PMOS FET(404)는 Vcco에 의해 게이팅되며(gated), I/O 패드 전압이 Vcco 이상의 선택된 양으로 오를 때 I/O 패드 전압을 ESD 웰 바이어스(406)로 전도한다. 정상 동작 동안, ESD 웰 바이어스는 Vcco로 풀링된다(pulled). 다른 PMOS FET(408)는 ESD 이벤트 동안 PMOS 웰 바이어스(406)로부터 Vcco로의 덤프백(dump-back)을 막는다. I/O 패드(402)가 Vcco+V_TH(PMOS FET(404)의 임계 전압) 이상으로 오를 때, ESD 웰 바이어스는 입력 패드 전압을 따른다. 드라이버 게이트는 PMOS FET(410)를 통해 풀링되며, 패드 전압은 또한 프리드라이버(predriver) 버퍼(412)의 드라이버 게이트를 제어함으로써 PMOS FET(410과 412) 사이의 경쟁을 막는다.

도 5는 본 발명의 실시예에 따라 IC의 입력/출력("I/O") 회로의 핀 상의 ESD 이벤트를 방전하는 방법(500)의 흐름도이다. Vcco에 관련하여 또는 접지에 관련하여 고전압이 핀에 인가된다(단계 502). 하나의 실시예에서, 고전압은 HBM 테스트 사양으로 대전된 HBM의 테스트 전압이다. 다른 실시예에서, 고전압은 MM 테스트 사양으로 대전된 MM의 테스트 전압이다. 또다른 실시예에서, 고전압은 CDM 테스트 사양으로 대전된 IC 소자의 테스트 전압이다. 또다른 실시예에서, 고전압은 IC의 사용자에 의해 발생된 정전 전압이다.

고전압이 IC의 ESD N 웰 바이어스 회로에 연결되고(단계 504), ESD N 웰 바이어스 회로는 ESD N 웰 바이어스 전압을 생성하며(단계 506), 이는 제1 PMOS 드레인과 N 웰 사이의 제1 브레이크다운 전압을 갖는 PMOS FET를 갖는 PMOS 단일단 드라이버 또는 LVDS 또는 풀업의 N 웰에 연결되고(단계 508), 제1 PMOS 드레인은 입력 핀에 직접 접속된다. 특정 실시예에서, ESD N 웰 바이어스 전압은 대략 고전압에서 ESD N 웰 바이어스 회로에서의 FET의 임계 전압을 뺀 값이다.

고전압은 또한, 패드에 직접 접속된 PMOS의 제1 브레이크다운 전압보다 작은, 기판과 제1 NMOS 드레인 사이의 제2 브레이크다운 전압을 갖는, NMOS 단일단 드라이버의 NMOS FET의 제1 NMOS 드레인에 연결된다(단계 510). ESD 이벤트는 제1 NMOS 드레인을 통해 IC의 P 웰 또는 기판으로(단계 512) 그리고 결국에는 접지로 또는 Vcco로 파워 클램프를 통해 방전된다. 특정 실시예에서, NMOS FET는 약 6 볼트의 브레이크다운 전압을 가지며, PMOS FET는 약 7 볼트의 브레이크다운 전압을 갖는다.

도 6은 본 발명의 실시예에 따른 I/O 블록을 갖는 FPGA(600)의 평면도이다. FPGA는 CMOS 제조 공정을 사용하여 제조되며, 하나 이상의 기능 블록에서 본 발명의 하나 이상의 실시예에 따른 하나 이상의 차동 I/O 버퍼를 포함한다. 예를 들어, 실질적으로 도 2, 도 3a, 및 도 3b에 관련하여 상기 기재된 바와 같이 NMOS LVDS 드라이버(619)와 함께 동작하는, 도 1 및 도 2에 관련하여 상기 기재된 바와 같이 N 웰 가드 링(621) 내의 실리사이드 블로킹된 고전류 NMOS 단일단 풀다운 드라이버를 사용함으로써, ESD 보호가 I/O 블록(604) 내의 차동 I/O 버퍼(618)에서 제공된다.

FPGA 아키텍쳐는 MGT(multi-gigabit transceiver)(601), CLB(configurable logic block)(602), BRAM(random access memory block)(603), 입력/출력 블록(IOB)(604), 구성 및 클록킹 로직(CONFIG/CLOCK)(605), 디지털 신호 처리 블록(DSP)(606), 특수화된 입력/출력 블록(I/O)(607)(예를 들어, 구성 포트 및 클록 포트), 및 디지털 클록 관리자, 아날로그 대 디지털 컨버터, 시스템 모니터링 로직 등과 같은 기타 프로그램가능한 로직(608)을 포함하는 많은 수의 다양한 프로그램 가능한 타일을 포함한다. 일부 FPGA는 또한 전용 프로세서 블록(PROC)(610)을 포함한다.

일부 FPGA에서, 각각의 프로그램가능한 타일은 각각의 인접 타일의 대응하는 상호접속 요소에 대하여 표준화된 접속을 갖는 프로그램가능한 상호접속 요소(INT)(611)를 포함한다. 따라서, 함께 취한 프로그램가능한 상호접속 요소는 도시된 FPGA에 대하여 프로그램가능한 상호접속 구조를 구현한다. 프로그램가능한 상호접속 요소(INT, 611)는 또한 도 6의 상단에 포함된 예에 의해 도시된 바와 같이 동일한 타일 내의 프로그램가능한 로직 요소에 대한 접속을 포함한다.

예를 들어, CLB(602)는 사용자 로직에 단일 프로그램가능한 상호접속 요소(INT, 611)를 더해 구현하도록 프로그래밍될 수 있는 구성가능한 로직 요소(CLE, 612)를 포함할 수 있다. BRAM(603)은 하나 이상의 프로그램가능한 상호접속 요소에 더하여 BRAM 로직 요소(BRL, 613)를 포함할 수 있다. 통상적으로, 타일에 포함된 상호접속 요소의 수는 타일의 높이에 따라 좌우된다. 도시된 실시예에서, BRAM 타일은 4개 CLB와 동일한 높이를 갖지만, 다른 수(예를 들어, 5)도 또한 사용될 수 있다. DSP 타일(606)은 적절한 수의 프로그램가능한 상호접속 요소에 더하여 DSP 로직 요소(DSPL, 614)를 포함할 수 있다. IOB(604)는 예를 들어 한 경우의 프로그램 가능한 상호접속 요소(INT, 611)에 더하여 두 경우의 입력/출력 로직 요소(IOL, 615)를 포함할 수 있다. 차동 I/O 버퍼(618)는 또한 IOB(604)의 일부이다. 당해 기술 분야에서 숙련자에게 명백하듯이, 예를 들어 차동 I/O 버퍼(618)에 접속된 실제 I/O 패드는 다양한 도시된 로직 블록 상의 금속층을 사용하여 제조되고, 통상적으로 입력/출력 차동 I/O 버퍼(618)의 영역에 구속되지 않는다. 도시된 실시예에서, 다이의 중심 근방의 컬럼 영역이 구성, 클록, 및 기타 제어 로직에 사용된다.

도 6에 도시된 아키텍처를 이용하는 일부 FPGA는 FPGA의 큰 부분을 구성하는 규칙적인 컬럼 구조를 방해하는 추가의 로직 블록을 포함한다. 추가의 로직 블록은 프로그램가능 블록 및/또는 전용 로직일 수 있다. 예를 들어, 도 6에 도시된 프로세서 블록(PROC, 610)은 CLB 및 BRAM의 여러 컬럼에 걸쳐 있다.

도 6은 예시적인 FPGA 아키텍처만 예시하고자 함을 유의하자. 도 6의 상단에 포함된 컬럼 내의 로직 블록의 수, 컬럼의 상대 폭, 컬럼의 수와 순서, 컬럼에 포함된 로직 블록의 유형, 로직 블록의 상대 크기, 및 상호접속/로직 구현을 순전히 예시적인 것이다. 예를 들어, 실제 FPGA에서 사용자 로직의 효율적인 구현을 용이하게 하도록 CLB의 하나보다 많은 수의 인접한 컬럼은 통상적으로 CLB가 보일 때마다 포함된다.

본 발명이 특정 실시예에 관련하여 기재되었지만, 이들 실시예의 변형이 당해 기술 분야에서의 통상의 지식을 가진 자에게 명백할 것이다. 예를 들어, 단위 셀의 대안의 레이아웃, 어레이 코어, 로직 게이트, 및 제어 디바이스 및 회로가 대안으로서 사용될 수 있다. 따라서, 첨부된 청구항의 진정한 의미 및 범위는 전술한 기재에 한정되어서는 안 된다.

100: I/O 회로
102: 실리사이드 블록(SAB)
104, 126, 128, 140, 142: NMOS FET
105: 입력 라인
106, 120, 122: PMOS FET
110, 114: 입력 패드
126: ESD 웰 바이어스
130: LVDS 드라이버

Claims

입력/출력("I/O", input/output) 회로를 갖는 집적 회로("IC", integrated circuit)에 있어서,
입력 핀;
제1 N 채널 금속 산화물 반도체("NMOS", N-channel metal-oxide semiconductor) 전계 효과 트랜지스터("FET", field-effect transistor)로서, 상기 제1 NMOS FET를 상기 입력 핀에 전기적으로 연결하는 실리사이드 블록을 포함한 제1 NMOS 드레인 및 제1 NMOS 소스를 갖는 상기 제1 NMOS FET;
제1 P 채널 금속 산화물 반도체("PMOS", P-channel metal-oxide semiconductor) FET로서, 상기 입력 핀에 직접적으로 접속된 제1 PMOS 드레인, 양의 전압 공급에 전기적으로 연결된 제1 PMOS 소스, 및 정전기 방전("ESD", electro-static discharge) 웰 바이어스 전압을 제공하는 ESD 웰 바이어스 회로를 통해 상기 입력 핀에 전기적으로 연결되는 PMOS N 웰을 갖는 상기 제1 PMOS FET; 및
상기 입력 핀에 직접적으로 접속된 제2 NMOS FET의 제2 드레인을 갖는 NMOS 저전압 차동 신호("LVDS", low-voltage differential signal) 드라이버로서, 상기 제2 NMOS FET는 접지에 전기적으로 연결된 제1 P 탭 가드 링 내에서 제조되고, 상기 ESD 웰 바이어스 전압에 연결된 N 웰 가드 링이 상기 제1 P 탭 가드 링을 둘러싸고, 상기 제2 NMOS FET의 제2 소스는 제3 NMOS FET를 둘러싸며 접지에 전기적으로 연결된 제2 P 탭 가드 링 내에서 제조된 상기 제3 NMOS FET의 제3 드레인에 전기적으로 연결되는 것인 상기 NMOS LVDS 드라이버
를 포함하는 집적 회로.
청구항 1에 있어서, 상기 제1 NMOS FET는 상기 I/O 회로의 NMOS 단일단(single-ended) 출력 드라이버를 포함하고, 상기 제1 PMOS FET는 PMOS 단일단 출력 드라이버를 포함하는 것인 집적 회로.
청구항 1 또는 청구항 2에 있어서, 상기 제1 NMOS FET는 제1 NMOS FET 게이트 폭을 갖고, 상기 제1 PMOS FET는 상기 제1 NMOS FET 게이트 폭보다 더 작은 제1 PMOS FET 게이트 폭을 갖는 것인 집적 회로.
청구항 1 또는 청구항 2에 있어서, 상기 입력 핀에 직접적으로 접속된 제3 NMOS FET의 제3 드레인을 갖는 약한 풀다운(weak pull-down) 회로를 더 포함하는 집적 회로.
청구항 1 또는 청구항 2에 있어서, 상기 제1 NMOS FET는 제1 NMOS 브레이크다운 전압을 갖고, 상기 제2 NMOS FET는 상기 제1 NMOS 브레이크다운 전압보다 더 큰 제2 NMOS 브레이크다운 전압을 갖고, 상기 제1 PMOS FET는 상기 제1 NMOS 브레이크다운 전압보다 더 큰 제1 PMOS 브레이크다운 전압을 갖는 것인 집적 회로.
청구항 5에 있어서, 상기 제1 NMOS 브레이크다운 전압은 7볼트보다 더 작고, 상기 제2 NMOS 브레이크다운 전압과 상기 제1 PMOS 브레이크다운 전압은 7볼트보다 더 큰 것인 집적 회로.
청구항 1 또는 청구항 2에 있어서, 상기 제1 NMOS FET의 드레인은 매립된 P형 임플란트를 더 포함하는 것인 집적 회로.
청구항 1 또는 청구항 2에 있어서, 상기 입력 핀에 직접적으로 접속된 제2 PMOS 드레인을 구비한 제2 PMOS FET을 가지며 상기 ESD 웰 바이어스 전압에 연결된 제2 PMOS N 웰을 갖는 PMOS LVDS 드라이버를 더 포함하는 집적 회로.
청구항 1 또는 청구항 2에 있어서, 상기 ESD 웰 바이어스 회로는 상기 입력 핀 상의 입력 전압이 적어도 상기 제1 PMOS FET의 문턱 전압만큼 상기 양의 전압 공급을 넘을 때 상기 양의 전압보다 더 큰 전압으로 상기 PMOS 웰을 바이어싱하는 것인 집적 회로.
집적 회로("IC")의 입력/출력("I/O") 회로의 입력 핀 상의 정전기 방전("ESD") 이벤트를 방전하는 방법에 있어서,
입력 핀에 고전압을 인가하는 단계;
상기 고전압을 상기 IC의 ESD N 웰 바이어스 회로에 연결하는 단계;
ESD N 웰 바이어스 전압을 생성하는 단계;
상기 ESD N 웰 바이어스 전압을, 제1 PMOS 드레인 - 상기 제1 PMOS 드레인은 상기 입력 핀에 직접적으로 접속됨 - 과 N 웰 사이의 제1 브레이크다운 전압을 갖는 PMOS FET를 갖는 PMOS 단일단 드라이버의 N 웰에 연결하는 단계;
상기 고전압을, 상기 제1 브레이크다운 전압보다 더 작은, 상기 IC의 기판과 상기 제1 NMOS 드레인 - 상기 제1 NMOS 드레인은 상기 NMOS FET를 상기 입력 핀에 전기적으로 연결하는 실리사이드 블로킹 부분을 포함함 - 사이의 제2 브레이크다운 전압을 갖는 NMOS 단일단 드라이버의 NMOS FET의 제1 NMOS 드레인에 연결하는 단계;
제2 NMOS FET - 상기 제2 NMOS FET는 접지에 전기적으로 연결된 제1 P 탭 가드 링 내에서 제조되고, ESD 웰 바이어스 전압에 연결된 N 웰 가드 링은 상기 제1 P 탭 가드 링을 둘러쌈 - 의 제2 드레인을 갖는 NMOS 저전압 차동 신호("LVDS", low-voltage differential signal) 드라이버를 상기 입력 핀에 직접적으로 접속시키는 단계;
상기 제2 NMOS FET의 제2 소스를, 제3 NMOS FET를 둘러싸며 접지에 전기적으로 연결되는 제2 P 탭 가드 링 내에서 제조된 상기 제3 NMOS FET의 제3 드레인에 전기적으로 연결하는 단계; 및
상기 기판으로 상기 제1 NMOS 드레인을 통해 ESD 이벤트를 방전하는 단계
를 포함하는 ESD 이벤트의 방전 방법.
청구항 10에 있어서, 상기 고전압은 인체 모델 사양, 기계 모델 사양, 또는 대전 장치 모델 사양의 테스트 전압인 것인 ESD 이벤트의 방전 방법.
청구항 10에 있어서, 상기 고전압은 상기 IC의 사용자에 의해 발생된 정전기 전압인 것인 ESD 이벤트의 방전 방법.
청구항 10 내지 청구항 12 중 어느 한 항에 있어서, 상기 ESD 이벤트는 역 바이어스 브레이크다운에 의해 상기 제1 NMOS 드레인으로부터 벌크 반도체로 방전된 양의 전압 이벤트인 것인 ESD 이벤트의 방전 방법.
청구항 10 내지 청구항 12 중 어느 한 항에 있어서, 상기 ESD 이벤트는 스냅백(snap-back) 이벤트에서 상기 제1 NMOS 드레인으로부터 상기 NMOS FET의 제1 NMOS 소스를 통해 방전된 음의 전압 이벤트인 것인 ESD 이벤트의 방전 방법.
청구항 14에 있어서, 상기 ESD 이벤트는 상기 제1 NMOS 드레인의 상기 실리사이드 블로킹 부분을 통해 방전되는 것인 ESD 이벤트의 방전 방법.