JP2012516571A - 集積回路内のesd保護に要する面積を縮小する方法および装置 - Google Patents
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Abstract
Description
本発明は、一般的には集積回路(「IC」)に関し、より特定的には入力/出力(「I/O」)回路内の構成要素を静電放電(「ESD」)から保護するための技術に関する。
多くのICは、半導体基板の1つのチップ上にある、トランジスタ、抵抗器、キャパシタ、およびダイオードといった相互接続された何百万ものデバイスで構成される。複合IC内では通常、相補型金属酸化物半導体(「CMOS」)回路および製造技術が使用される。CMOS回路は、Pチャネル金属酸化物半導体(「PMOS」)デバイスおよびNチャネル金属酸化物半導体(「NMOS」)デバイスを用いてロジックブロックおよび入力/出力(「I/O」)ブロックといった機能を実現する。
入力/出力(「I/O」)回路を有する集積回路(「IC」)のある実施の形態は、入力ピンと、第1のNチャネル金属酸化物半導体(「NMOS」)電界効果トランジスタ(「FET」)とを備え、第1のNMOS FETは、第1のNMOSソースと、第1のNMOS FETを入力ピンに電気的に結合するシリサイドブロックを組込んだ第1のNMOSドレインとを有する。I/O回路はさらに、第1のPチャネル金属酸化物半導体(「PMOS」)FETを備え、第1のPMOS FETは、入力ピンに直接接続された第1のPMOSドレインと、正の電圧源に電気的に結合された第1のPMOSソースと、静電放電(「ESD」)ウェルバイアス電圧を与えるESDウェルバイアス回路を通して入力ピンに電気的に結合されたPMOS Nウェルとを有する。I/O回路はまた、NMOS低電圧差動信号(「LVDS」)ドライバを備え、NMOS LVDSドライバは、入力ピンに直接接続された第2のNMOS FETの第2のドレインを有し、第2のNMOS FETは、接地に電気的に結合された第1のPタップガードリングと、ESDウェルバイアス電圧に結合され第1のPタップガードリングを囲むNウェルガードリングとの中に作られる。第2のNMOS FETの第2のソースは第3のNMOS FETの第3のドレインに電気的に結合され、第3のNMOS FETは、接地に電気的に結合され第3のNMOS FETを囲む第2のPタップガードリングの中に作られる。
図1は、本発明のある実施の形態に従うESD保護を用いるICのI/O回路100の一部の回路図である。ESD保護を提供するシリサイドブロック(「SAB」)102は、NMOSシングルエンド出力ドライバ104のドレイン上にのみ設けられ、入力ライン105に繋がるドレインコンタクトとそのゲートとの間にある。シングルエンドPMOSドライバ106は、入力ライン105に直接(すなわち間にESD素子を挟まずに)接続される。LVDSドライバ内のPMOSデバイスおよびNMOSデバイスは、適切なウェルバイアス(PMOS)およびデバイス選択(NMOS)により、I/O回路によってESDを原因とする損傷から保護される。
Claims (15)
- 入力/出力(「I/O」)回路を有する集積回路(「IC」)であって、
入力ピンと、
第1のNチャネル金属酸化物半導体(「NMOS」)電界効果トランジスタ(「FET」)とを備え、前記第1のNMOS FETは、第1のNMOSソースと、前記第1のNMOS FETを前記入力ピンに電気的に結合するシリサイドブロックを組込んだ第1のNMOSドレインとを有し、
第1のPチャネル金属酸化物半導体(「PMOS」)FETを備え、前記第1のPMOS FETは、前記入力ピンに直接接続された第1のPMOSドレインと、正の電圧源に電気的に結合された第1のPMOSソースと、静電放電(「ESD」)ウェルバイアス電圧を与えるESDウェルバイアス回路を通して前記入力ピンに電気的に結合されたPMOS Nウェルとを有し、
NMOS低電圧差動信号(「LVDS」)ドライバを備え、前記NMOS LVDSドライバは、前記入力ピンに直接接続された第2のNMOS FETの第2のドレインを有し、前記第2のNMOS FETは、接地に電気的に結合された第1のPタップガードリングと、前記ESDウェルバイアス電圧に結合され前記第1のPタップガードリングを囲むNウェルガードリングとの中に作られ、前記第2のNMOS FETの第2のソースは第3のNMOS FETの第3のドレインに電気的に結合され、前記第3のNMOS FETは、接地に電気的に結合され前記第3のNMOS FETを囲む第2のPタップガードリングの中に作られる、集積回路。 - 前記第1のNMOS FETは前記I/O回路のNMOSシングルエンド出力ドライバを含み、前記第1のPMOS FETはPMOSシングルエンド出力ドライバを含む、請求項1に記載のIC。
- 前記第1のNMOS FETは第1のNMOS FETゲート幅を有し、前記第1のPMOS FETは、前記第1のNMOS FETゲート幅よりも小さい第1のPMOS FETゲート幅を有する、請求項1または2に記載のIC。
- 前記入力ピンに直接接続された第3のNMOS FETの第3のドレインを有するウィークプルダウン回路をさらに備える、請求項1から3のいずれか1項に記載のIC。
- 前記第1のNMOS FETは第1のNMOS降伏電圧を有し、前記第2のNMOS FETは、前記第1のNMOS降伏電圧よりも大きい第2のNMOS降伏電圧を有し、前記第1のPMOS FETは、前記第1のNMOS降伏電圧よりも大きい第1のPMOS降伏電圧を有する、請求項1から4のいずれか1項に記載のIC。
- 前記第1のNMOS降伏電圧は7ボルト未満であり、前記第2のNMOS降伏電圧および前記第1のPMOS降伏電圧は7ボルトよりも大きい、請求項5に記載のIC。
- 前記第1のNMOS FETのドレインは埋込まれたP型インプラントをさらに含む、請求項1から6のいずれか1項に記載のIC。
- PMOS LVDSドライバをさらに備え、前記PMOS LVDSドライバは、前記入力ピンに直接接続された第2のPMOSドレインを有する第2のPMOS FETを有し、かつ前記ESDウェルバイアス電圧に結合された第2のPMOS Nウェルを有する、請求項1から7のいずれか1項に記載のIC。
- 前記ESDウェルバイアス回路は、前記入力ピン上の入力電圧が、前記第1のPMOS FETの少なくともしきい値電圧だけ前記正の電圧源を上回ったとき、PMOSウェルを前記正の電圧よりも大きい電圧にバイアスする、請求項1から8のいずれか1項に記載のIC。
- 集積回路(「IC」)の入力/出力(「I/O」)回路の入力ピン上の静電放電(「ESD」)事象を放出する方法であって、
高電圧を前記入力ピンに印加するステップと、
前記高電圧を前記ICのESD Nウェルバイアス回路に結合するステップと、
ESD Nウェルバイアス電圧を発生するステップと、
前記ESD Nウェルバイアス電圧をPMOSシングルエンドドライバのNウェルに結合するステップとを含み、前記PMOSシングルエンドドライバは第1のPMOSドレインと前記Nウェルとの間の第1の降伏電圧を有するPMOS FETを有し、前記第1のPMOSドレインは前記入力ピンに直接接続され、
前記高電圧をNMOSシングルエンドドライバのNMOS FETの第1のNMOSドレインに結合するステップを含み、前記NMOSシングルエンドドライバは、前記第1のNMOSドレインと前記ICの基板との間の、前記第1の降伏電圧よりも小さい第2の降伏電圧を有し、
前記ESD事象を前記第1のNMOSドレインを通して前記基板に放出するステップを含む、方法。 - 前記高電圧は、人体モデル仕様の、マシンモデル仕様の、またはデバイス帯電モデル仕様の試験電圧である、請求項10に記載の方法。
- 前記高電圧は前記ICのユーザによって生成された静電電圧である、請求項10に記載の方法。
- 前記ESD事象は、逆バイアス降伏によって前記第1のNMOSドレインからバルク半導体に放出される正電圧事象である、請求項10から12のいずれか1項に記載の方法。
- 前記ESD事象は、スナップバック事象において前記第1のNMOSドレインから前記NMOS FETの第1のNMOSソースを通して放出される負電圧事象である、請求項10から12のいずれか1項に記載の方法。
- 前記ESD事象は、前記第1のNMOSドレインのシリサイドブロック部を通して放出される、請求項14に記載の方法。
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