JP5342656B2 - 集積回路内のｅｓｄ保護に要する面積を縮小する方法および装置 - Google Patents

Description

発明の分野
本発明は、一般的には集積回路（「ＩＣ」）に関し、より特定的には入力／出力（「Ｉ／Ｏ」）回路内の構成要素を静電放電（「ＥＳＤ」）から保護するための技術に関する。

発明の背景
多くのＩＣは、半導体基板の１つのチップ上にある、トランジスタ、抵抗器、キャパシタ、およびダイオードといった相互接続された何百万ものデバイスで構成される。複合ＩＣ内では通常、相補型金属酸化物半導体（「ＣＭＯＳ」）回路および製造技術が使用される。ＣＭＯＳ回路は、Ｐチャネル金属酸化物半導体（「ＰＭＯＳ」）デバイスおよびＮチャネル金属酸化物半導体（「ＮＭＯＳ」）デバイスを用いてロジックブロックおよび入力／出力（「Ｉ／Ｏ」）ブロックといった機能を実現する。

Ｉ／Ｏブロックは、他のＩＣからデータを受けるまたは他のＩＣにデータを送る、ＩＣ内の回路である。信号は、差動（すなわちハイ／ローまたはロー／ハイ信号が同時に差動Ｉ／Ｏピンの上に与えられる）またはシングルエンド（すなわちハイ信号かロー信号のいずれかが１つのピンの上に与えられる）とすることができる。一部のＩＣでは、Ｉ／Ｏブロックは差動信号またはシングルエンド信号のいずれかで動作することができる。Ｉ／Ｏブロックが差動モードで動作する場合、ダイ上の差動終端を設けて、適切なインピーダンス（負荷抵抗器）を用いて差動経路を終端する。Ｉ／Ｏブロックがシングルエンドモードで動作する場合、この差動終端はオフにされる。

Ｉ／Ｏパッドはユーザからアクセスできることが多いため、Ｉ／Ｏ回路内の構成要素は静電放電（「ＥＳＤ」）を原因とする損傷を受けやすい。Ｉ／Ｏ回路を有するＩＣは多くの場合、人体モデル（「ＨＢＭ」）、マシンモデル（「ＭＭ」）、またはデバイス帯電モデル（「ＣＤＭ」）を規定電圧（たとえばＨＢＭに対しては数ｋＶ、ＭＭに対しては１００−２００Ｖ、またはＣＤＭに対しては数百ボルト）に帯電させ、その後Ｉ／Ｏパッドに放電させるＥＳＤ仕様に合格しなければならない。帯電したＨＢＭまたはＣＤＭがＩ／Ｏブロックのパッドに接続されたときに生じる突入電流は、電界効果トランジスタ（「ＦＥＴ」）といった構成要素を破壊しＩ／Ｏ回路の機能を損なわせるまたは破壊する可能性がある。ＥＳＤによる損傷から保護するためのいくつかの技術が開発されている。

ＥＳＤは回路接地に対して負電圧の場合もあれば正電圧の場合もある。ＣＭＯＳ Ｉ／Ｏ回路では、ＰＭＯＳデバイスおよびＮＭＯＳデバイス双方に対してＥＳＤ保護が使用される。ある技術は、１つのＥＳＤ素子（たとえばダイオードまたはシリコン制御整流器（「ＳＣＲ」））をパッドと接地との間に接続し、別のＥＳＤ素子をこのパッドとＶｃｃｏといった電圧源との間に接続して、正または負のＥＳＤ事象（「ザップ（zap）」）に関連する電流を放出する。ＳＣＲを用いる技術は、ＳＣＲとデータ入力との間に直列の抵抗器を含めることが多く、これは、バイアス電圧を発生させてＥＳＤ事象中ＳＣＲをトリガするが、信号識別力の低下も引起す。

別の取組みは、接地と入力ピンとの間においてダイオードと並列にＳＣＲを用いる。正（電圧）のＥＳＤ事象が生じたならば、ＳＣＲと下流の回路素子との間の直列抵抗器がＳＣＲをバイアスして放電させ、負のＥＳＤ事象が生じたならば、ダイオードが逆方向降伏によって電流を放出する（またはその逆も同様）。しかしながら、直列抵抗器は、通常動作中に信号強度も劣化させる。

従来のＥＳＤ素子は損傷を受けることなく放電電流を扱うために比較的大きい。差動ドライバは、低電圧で比較的弱い（小さい）デバイスであることが多く、差動／シングルを選択可能なＩ／Ｏでは、シングルエンドドライバに対するＥＳＤ保護に加えてＥＳＤ保護を必要とする。フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）のように比較的多数のＩ／Ｏパッドを有するＩＣでは、ＥＳＤによる損傷を受けやすいＩ／Ｏのためのすべての構成要素に対してＥＳＤ保護を与えようとすると、これは相当なシリコン面積を占めることになる。

もう１つの取組みはシリサイドブロック技術を用いることである。これは基本的にドレイン電流に対するインピーダンスを増大させる（たとえばバラスト抵抗と同様）ので、ＥＳＤ事象による電流は、ＦＥＴのドレインからウェルまたは基板に伝えられさらに接地またはＶｃｃｏピンに伝えられる。

Ｉ／Ｏ回路の構成要素に対する、シリコン面積が縮小されたＥＳＤ保護が望ましい。

発明の概要
入力／出力（「Ｉ／Ｏ」）回路を有する集積回路（「ＩＣ」）のある実施の形態は、入力ピンと、第１のＮチャネル金属酸化物半導体（「ＮＭＯＳ」）電界効果トランジスタ（「ＦＥＴ」）とを備え、第１のＮＭＯＳ ＦＥＴは、第１のＮＭＯＳソースと、第１のＮＭＯＳ ＦＥＴを入力ピンに電気的に結合するシリサイドブロックを組込んだ第１のＮＭＯＳドレインとを有する。Ｉ／Ｏ回路はさらに、第１のＰチャネル金属酸化物半導体（「ＰＭＯＳ」）ＦＥＴを備え、第１のＰＭＯＳ ＦＥＴは、入力ピンに直接接続された第１のＰＭＯＳドレインと、正の電圧源に電気的に結合された第１のＰＭＯＳソースと、静電放電（「ＥＳＤ」）ウェルバイアス電圧を与えるＥＳＤウェルバイアス回路を通して入力ピンに電気的に結合されたＰＭＯＳ Ｎウェルとを有する。Ｉ／Ｏ回路はまた、ＮＭＯＳ低電圧差動信号（「ＬＶＤＳ」）ドライバを備え、ＮＭＯＳ ＬＶＤＳドライバは、入力ピンに直接接続された第２のＮＭＯＳ ＦＥＴの第２のドレインを有し、第２のＮＭＯＳ ＦＥＴは、接地に電気的に結合された第１のＰタップガードリングと、ＥＳＤウェルバイアス電圧に結合され第１のＰタップガードリングを囲むＮウェルガードリングとの中に作られる。第２のＮＭＯＳ ＦＥＴの第２のソースは第３のＮＭＯＳ ＦＥＴの第３のドレインに電気的に結合され、第３のＮＭＯＳ ＦＥＴは、接地に電気的に結合され第３のＮＭＯＳ ＦＥＴを囲む第２のＰタップガードリングの中に作られる。

この実施の形態において、第１のＮＭＯＳ ＦＥＴは、Ｉ／Ｏ回路のＮＭＯＳシングルエンド出力ドライバを含み得る。第１のＰＭＯＳ ＦＥＴはＰＭＯＳシングルエンド出力ドライバを含み得る。第１のＮＭＯＳ ＦＥＴは、第１のＮＭＯＳ ＦＥＴゲート幅を有し得る。第１のＰＭＯＳ ＦＥＴは、第１のＮＭＯＳ ＦＥＴゲート幅よりも小さい第１のＰＭＯＳ ＦＥＴゲート幅を有し得る。Ｉ／Ｏ回路はさらに、入力ピンに直接接続された第３のＮＭＯＳ ＦＥＴの第３のドレインを有するウィークプルダウン回路を含み得る。第１のＮＭＯＳ ＦＥＴは第１のＮＭＯＳ降伏電圧を有し得る。第２のＮＭＯＳ ＦＥＴは、第１のＮＭＯＳ降伏電圧よりも大きい第２のＮＭＯＳ降伏電圧を有し得る。第１のＰＭＯＳ ＦＥＴは、第１のＮＭＯＳ降伏電圧よりも大きい第１のＰＭＯＳ降伏電圧を有し得る。第１のＮＭＯＳ降伏電圧は７ボルト未満でもよく、第２のＮＭＯＳ降伏電圧および第１のＰＭＯＳ降伏電圧は７ボルトよりも大きくてもよい。第１のＰＭＯＳ降伏電圧は、第１のＮＭＯＳ降伏電圧よりも少なくとも１．２ボルト高くてもよい。

この実施の形態において、第１のＮＭＯＳ ＦＥＴは第１のＮＭＯＳゲート幅を有し得る。第１のＰＭＯＳ ＦＥＴは、第１のＮＭＯＳゲート幅よりも小さい第１のＰＭＯＳゲート幅を有し得る。第１のＮＭＯＳ ＦＥＴのドレインはさらに埋込まれたＰ型インプラントを含み得る。ＰＭＯＳ ＬＶＤＳドライバは、入力ピンに直接接続された第２のＰＭＯＳドレインを有する第２のＰＭＯＳ ＦＥＴを有し得るとともに、ＥＳＤウェルバイアス電圧に結合された第２のＰＭＯＳ Ｎウェルを有し得る。ＥＳＤウェルバイアス回路は、入力ピン上の入力電圧が、第１のＰＭＯＳ ＦＥＴの少なくともしきい値電圧だけ正の電圧源を上回ったとき、ＰＭＯＳウェルを正の電圧よりも大きな電圧にバイアスできる。

ＩＣのＩ／Ｏ回路の入力ピン上のＥＳＤ事象を放出する方法のある実施の形態は、高電圧を入力ピンに印加するステップと、この高電圧をＩＣのＥＳＤ Ｎウェルバイアス回路に結合するステップとを含む。この方法はまた、ＥＳＤ Ｎウェルバイアス電圧を発生するステップと、ＥＳＤ Ｎウェルバイアス電圧を、ＰＭＯＳシングルエンドドライバのＮウェルに結合するステップとを含み、ＰＭＯＳシングルエンドドライバは第１のＰＭＯＳドレインとＮウェルとの間の第１の降伏電圧を有するＰＭＯＳ ＦＥＴを有し、第１のＰＭＯＳドレインは直接入力ピンに接続される。この方法はさらに、上記高電圧をＮＭＯＳシングルエンドドライバのＮＭＯＳ ＦＥＴの第１のＮＭＯＳドレインに結合するステップを含み、ＮＭＯＳシングルエンドドライバは、第１のＮＭＯＳドレインとＩＣの基板との間の、第１の降伏電圧よりも小さい第２の降伏電圧を有する。加えて、この方法は、第１のＮＭＯＳドレインを通して基板におよびさらに接地またはパッケージのＶｃｃｏピンにＥＳＤ事象を放出するステップを含む。請求項１２の方法について、上記高電圧は、人体モデル仕様の、マシンモデル仕様の、またはデバイス帯電モデル仕様の試験電圧である。

この実施の形態において、上記高電圧はＩＣのユーザによって生成された静電電圧でもよい。ＥＳＤ事象は、逆バイアス降伏によって第１のＮＭＯＳドレインからバルク半導体に放出される正電圧事象でもよい。ＥＳＤ事象は、スナップバック事象において第１のＮＭＯＳドレインからＮＭＯＳ ＦＥＴの第１のＮＭＯＳソースを通して放出される負電圧事象でもよい。ＥＳＤ事象は第１のＮＭＯＳドレインのシリサイドブロック部を通して放出することができる。第１の降伏電圧は第２の降伏電圧よりも少なくとも１ボルト大きくてもよい。ＥＳＤ Ｎウェルバイアス電圧は、ＥＳＤ Ｎウェルバイアス回路におけるＦＥＴのしきい値電圧だけ上記高電圧より小さくてもよい。

本発明のある実施の形態に従うＥＳＤ保護を用いるＩ／Ｏブロックの一部の回路図である。 本発明のある実施の形態に従う差動Ｉ／Ｏブロックの一部の回路図である。 本発明のある実施の形態に従うカスケード接続されたＮＭＯＳウィークプルダウンドライバの平面図である。 図３Ａのカスケード接続されたＮＭＯＳウィークプルダウンドライバの線Ａ−Ａに沿った断面図である。 本発明のある実施の形態に従うＥＳＤウェルバイアス回路の一部の図である。 本発明のある実施の形態に従うＩＣの入力／出力（「Ｉ／Ｏ」）回路のピン上のＥＳＤ事象を放出する方法のフローチャートである。 本発明のある実施の形態に従うＩ／Ｏブロックを有するＦＰＧＡの平面図である。

図面の詳細な説明
図１は、本発明のある実施の形態に従うＥＳＤ保護を用いるＩＣのＩ／Ｏ回路１００の一部の回路図である。ＥＳＤ保護を提供するシリサイドブロック（「ＳＡＢ」）１０２は、ＮＭＯＳシングルエンド出力ドライバ１０４のドレイン上にのみ設けられ、入力ライン１０５に繋がるドレインコンタクトとそのゲートとの間にある。シングルエンドＰＭＯＳドライバ１０６は、入力ライン１０５に直接（すなわち間にＥＳＤ素子を挟まずに）接続される。ＬＶＤＳドライバ内のＰＭＯＳデバイスおよびＮＭＯＳデバイスは、適切なウェルバイアス（ＰＭＯＳ）およびデバイス選択（ＮＭＯＳ）により、Ｉ／Ｏ回路によってＥＳＤを原因とする損傷から保護される。

ＮＭＯＳシングルエンド出力ドライバ１０４は、大電流かつ低降伏のＦＥＴであり、ある特定の実施の形態ではゲート幅が少なくとも４００ミクロンで（ドレインと基板またはウェルとの間の）降伏電圧が７ボルト未満である。一方、対応するＰＭＯＳシングルエンド出力ドライバ１０６は、ゲート幅が５００ミクロンよりも大きいかまたはこれに等しく降伏電圧が７ボルトよりも大きいかまたはこれに等しい。ある特定の実施の形態では、ＮＭＯＳ ＦＥＴ１０４の降伏電圧は約６ボルトであり、ＮＭＯＳ ＦＥＴ１２８の降伏電圧は約７ボルトである。ＮＭＯＳ ＦＥＴ１０４は、自己保護設計なのでデバイスに損傷を与えずに大きな電流を流すことができ、降伏電圧がより低いので、確実に、ＮＭＯＳ ＦＥＴはＥＳＤ電流を流してＩ／Ｏ回路内のＰＭＯＳ ＦＥＴおよび他のＮＭＯＳ ＦＥＴを保護する。

シリサイドブロック１０２は、ＮＭＯＳ ＦＥＴ１０４のドレイン上に含まれ、本質的にはバラスト抵抗として動作して、ドレイン−基板（またはドレイン−ウェル）接合によって形成されたダイオードを通して負のＥＳＤ事象を確実に放出するようにする。ウェルまたは基板は典型的には接地される。正のＥＳＤ事象は、ドレイン端子とこれも接地されるソース端子との間に、（ドレインと接地との間の正電流および負電流は両矢印１０８によって示される）スナップバック動作を通して放出する。このように、シリサイドブロック１０２と、ＮＭＯＳ ＦＥＴ１０４の下げられた（すなわちＩ／Ｏ回路１００内のＥＳＤによる損傷を受けやすい他のＦＥＴの降伏電圧よりも低い）降伏電圧との組合せによって、ＰＭＯＳおよび他のＮＭＯＳ ＦＥＴ双方を正または負のＥＳＤ事象から保護する。

ある特定の実施の形態では、通常動作中はＶｃｃｏまたは他の正のオンチップ電源レベルにバイアスされるＩ／Ｏ回路１００内のＰＭＯＳデバイスのウェルが、パッド電圧が上昇してＶｃｃｏ（「ＥＳＤウェルバイアス」）を超えると、バイアスされて入力パッド１１０の電圧に追従する。入力パッド１１０上のＥＳＤ事象（「ザップ」）中、ＰＭＯＳシングルエンド出力ドライバ１０６のＮウェルは、実質的に入力パッド１１０と同じ電位（電圧）にバイアスされる。これは、著しい電流が流れてＰＭＯＳデバイスに損傷を与えることを防止する。これはまた、Ｎウェルのドレイン領域とＰ型基板との間に形成されたＰＭＯＳドレイン接合を介してＥＳＤ電位がＩＣチップ内に伝搬することを防止する。

Ｎウェル電位を入力パッド１１０に結合することにより、ＮＭＯＳシングルエンドドライバ１０４のドレインがその降伏電圧に達するまで、入力パッドのＥＳＤ電位を引上げることができる。ＮＭＯＳドライバはスナップバックモードになり、ＥＳＤ電流を放出する（矢印１０８）。ＥＳＤ保護はＰＭＯＳデバイス１０６、１２０、１２２に与えられる。なぜなら、ＰＭＯＳの降伏電圧はＮＭＯＳシングルエンドドライバ１０４の降伏電圧よりも高いからである。

ＣＭＯＳ半導体製造技術では、ＦＥＴ端子（たとえばＦＥＴ１０４のドレイン）の降伏電圧を下げるいくつかの技術が知られている。ある特定の実施の形態では、Ｐ＋インプラントをＮＭＯＳシングルエンドドライバ１０４のドレインに使用してＮ＋ドレイン領域と基板との間にツェナー型ダイオードを形成し、特徴が明確な逆方向降伏特性を与える。このＰ＋インプラントは、比較的高い注入エネルギで行なわれてＮ＋ドレインの部分よりも下にＰ＋領域を形成する。これは一般的にシリサイド化されていないＮ＋すなわちシリサイドブロックストリップによってＦＥＴのゲート／チャネル領域から分離されたＮ＋ドレインと接触する。Ｎウェルガード１１２はＮＭＯＳ１０４を囲んでラッチアップを防止する。

Ｉ／Ｏ回路１００は、カスケード状の２つのＰＭＯＳ ＦＥＴ１２０、１２２を用いるウィークプルアップ低電圧差動信号（「ＬＶＤＳ」）ドライバ１１８を有する。このウィークプルアップＬＶＤＳドライバ１１８内のＰＭＯＳ ＦＥＴ１２０、１２２のＮウェルは、ＰＭＯＳシングルエンドドライバ１０６のウェルと同様、ＥＳＤウェルバイアス１２４に結合される。入力パッド１１０上の高電圧に応じてＰＭＯＳ ＦＥＴ１０６、１２０、１２２のウェルをバイアスすることにより、ＥＳＤ事象中ＰＭＯＳ Ｎウェルが確実に入力パッド１１０の電位に近くなるようにし、ＰＭＯＳ ＦＥＴ１０６、１２２のドレインを入力ライン１０５に直接（すなわちＰＭＯＳ ＦＥＴのドレインと入力ラインとの間にシリサイドブロックまたはその他のＥＳＤデバイスなしで）接続できるようにする。一般的に、ＰＭＯＳ Ｎウェルは通常動作中はＶｃｃｏまたは他のオンチップ電圧でバイアスされる。

同様に、シリサイドブロックは、Ｖ_REFＮＭＯＳデバイス１２６からおよびウィークプルダウンＬＶＤＳドライバ１３０内のＮＭＯＳ ＦＥＴ１２８では省略されている。ウィークプルダウンＬＶＤＳドライバ１３０はカスケード接続されたＮＭＯＳ ＦＥＴ１２８および１３２を用いる。図３Ａおよび図３Ｂを参照しながら以下でさらに述べるように、ＥＳＤ Ｎウェルガードリング１３４およびＰタップ（基板）ガードリング１３５は、ＮＭＯＳ ＦＥＴ１２８を囲んでＦＥＴ１２８、１３２間のバイポーラ動作を阻止する。ＥＳＤ Ｎウェルガードリング１３４およびＰ型ガードリング１３５は、シリサイドブロック１０２、カスケード接続されたＦＥＴ１２８、１３２、および選択的に低くされたＮＭＯＳ ＦＥＴ１０４の降伏電圧とともに、ＥＳＤ電流がＮＭＯＳ ＦＥＴ１０４のみを通して放出されＬＶＤＳドライバ１３０または入力パッド１１０に接続された他のデバイスを通して放出されないことを保証する。これにより、シリサイドブロック、ダイオード、またはその他のＥＳＤ保護なしで、ＮＭＯＳ ＦＥＴ１２６、１２８、１４２のドレインは直接接続される。ゲートが接地されたＮＭＯＳ ＦＥＴ１４２は、ＣＤＭ事象に対する保護を与えるよう動作し、直列抵抗器１４３とセンスアンプ１４５との間に結合される。さらに、入力パッド１１４は、ＮＭＯＳ ＦＥＴ１４０に結合された抵抗器１１６に結合される。参照番号１３６、１３８は、ＥＳＤ ＮウェルガードリングまたはＰタップガードリングを表わすことができる。

ある実施の形態に従うＥＳＤ保護を備えたＩ／Ｏブロックのシリコン面積要件は、入力ラインに接続されたすべてのトランジスタ上にシリサイドブロックを使用する以前の同様のＩ／Ｏブロックのシリコン面積要件のおよそ２分の１であった。本発明の実施の形態はＦＰＧＡで使用するのに特に望ましい。なぜならＦＰＧＡは、メモリＩＣおよびマイクロプロセッサといった他の種類のＩＣよりもＩ／Ｏリソースが比較的多く、Ｉ／Ｏ回路は差動／シングルエンドを選択可能であることが多く、その結果１つのＩ／Ｏパッド当りの構成要素が多いためにＥＳＤ保護を必要とする構成要素がより多いからである。

図２は、本発明のある実施の形態に従う差動Ｉ／Ｏ回路２００の一部の回路図である。当該技術では周知のように差動入力ピン２０２、２０４は差動入力信号を与える。一方の入力ピン２０２は回路ネットワークに接続され、他方の入力ピン２０４も回路ネットワークに接続され、各回路ネットワークの動作は同様である。入力ピン２０２は抵抗器２３１にも接続される。入力ピン２０２は、シリサイドブロック構造２０６を通して、Ｎウェルガードリング２１０によって囲まれたＮＭＯＳシングルエンドドライバ２０８に接続される。ＮＭＯＳ ＦＥＴ２０８は、図１を参照しながら先に述べたように大電流かつ低降伏のＦＥＴである。ＰＭＯＳシングルエンドドライバ２１２は、入力ピン２０２に直接接続され、そのウェルはＥＳＤウェルバイアス回路２１４に接続される。カスケード接続されたＮＭＯＳ ＦＥＴ２１６、２１８は、ＮＭＯＳ ＦＥＴ２２４、２２６を有するＮＭＯＳ ＬＶＤＳドライバ２２２と並列するウィークプルダウン回路２２０を与え、これは図２では図を明確にするために簡略されているがドライバ２２２と同様のレイアウト設計を有する。

ＮＭＯＳ ＦＥＴ２２４のドレインは、Ｉ／Ｏブロックの入力ピン２０２に直接接続されるとともに、ＮＭＯＳ ＦＥＴ２２４を囲むＶｃｃｏに結合されたアンチバイポーラＮウェルリングを形成するＮタップガードリング２２５によって囲まれたＰタップガードリング２２３によって囲まれる（図３Ａおよび図３Ｂ参照）。ＮＭＯＳ ＦＥＴ２２４のソースは、別のＰタップガードリング２２７によって囲まれたＮＭＯＳ ＦＥＴ２２６のドレインに結合される。

ＣＤＭ保護回路２３０およびパワークランプ２３２はいずれも、比較的大電流のゲートが接地されたＮＭＯＳ ＦＥＴを用いて、電流をソースまたはシンクすることによってさらなる保護を提供する。ある特定の実施の形態では、Ｎウェルガードリング２３８内においてＣＤＭ保護回路２３０内のＦＥＴのゲート幅はおよそ十分の数ミクロンである。Ｎウェルガードリング２３８はＮＭＯＳ ＦＥＴ２３４を囲む。パワークランプ２３２は同様であるがそのゲート幅は約４００ミクロンである。

ＰＭＯＳ ＬＶＤＳドライバ２４０内のＰＭＯＳ ＦＥＴのウェルも、第２の入力ピン２０４に関連するＰＭＯＳ ＦＥＴと同様、図１の参照番号１１８に関連して先に説明したように、ＥＳＤウェルバイアス回路２１４に接続される。シングルエンドドライバ２４２、ＮＭＯＳ ＬＶＤＳドライバ２４４、およびウィークプルダウン回路２４６といった第２の入力ピン２０４に関連するＩ／Ｏ回路の部分は、実質的にシングルエンドドライバ２１０、ＮＭＯＳ ＬＶＤＳドライバ２２２、およびウィークプルダウン回路２２０といった第１の入力ピン２０２に関連する上記回路について述べたように動作する。

図３Ａは、本発明のある実施の形態に従うカスケード接続されたＮＭＯＳ ＬＶＤＳドライバ２２２の平面図である。ウィークプルダウン回路２２０はこれと同様であるため回路２２０の詳細な説明は省いている。第１のＮＭＯＳ ＦＥＴ２２４は、ある特定の実施の形態ではＮＭＯＳ ＦＥＴがその中に作られている接地された基板、エピタキシャル層またはＰウェルに接続されたＰタップリング３０８によって囲まれた、ドレイン領域３０２、ゲート３０４、およびソース領域３０６を有する。Ｖｃｃｏに結合されたＮタップ（すなわちＮ＋）リング３１０は、Ｐタップリング３０８を囲むＮウェル３１２リングをバイアスする。

第２のＮＭＯＳ ＦＥＴ２２６は、これも接地に接続された、第２のＰタップガードリング３２４によって囲まれた、第２のドレイン領域３１８、第２のゲート３２０、および第２のソース領域３２２を有する。第１のＮＭＯＳ ＦＥＴ２２４のソース３０６は、コンタクト３２６、３２８および導電性トレース３３０を通して第２のＮＭＯＳ ＦＥＴ２２６のドレイン３１８に電気的に結合されることによって、カスケード接続されたＮＭＯＳ ＬＶＤＳドライバ２２２を形成する（図２参照、他方の入力ライン上のＮＭＯＳ ＬＶＤＳドライバ２４４および関連するプルダウン２４６は同様に製造される）。介在するＮウェルリングを用いて各ＦＥＴに対するＰタップガードリングを分離することにより、第１のＦＥＴ２２４との間にアンチバイポーラ構造を形成することによって、ＥＳＤ事象中ＮＭＯＳ ＦＥＴ２２４からＮＭＯＳ ＦＥＴ２２６へのスナップバックを防止し、ＥＳＤ事象によって生じた表面または表面近くの電流を一方のガードリングまたは他方のガードリングによって集める。別々のＰタップリングと介在するＮウェルリングとを組合せることによって、カスケード接続されたＮＭＯＳ ＬＶＤＳドライバに対して比較的高い降伏強度を保ち、ＥＳＤ事象による電流が図１のＮＭＯＳ ＦＥＴ１０４を通して流れることを保証する。カスケード接続された従来のＮＭＯＳ ＦＥＴは、共通の活性領域を共有することが多く、シリサイドブロックまたはその他のＥＳＤ保護がなければＥＳＤ事象中に損傷を受ける可能性がある。

図３Ｂは、図３Ａのカスケード接続されたＮＭＯＳウィークプルダウンドライバ２２２の線Ａ−Ａに沿う断面図である。Ｎウェルリング３１２は、Ｎタップリング３１０を通してバイアスされ、Ｐタップリング３０８を囲む。Ｎウェルリング３１２およびＰタップリング３０８、３２４はどちらも３０２と３２２との間にアンチバイポーラバリアを与える。コンタクト３２６、３２８および導電性トレース３３０は、一方のＮＭＯＳ ＦＥＴのソースをカスケード接続されたＮＭＯＳ ＦＥＴのドレインに結合する。

図４は、本発明のある実施の形態に従うＥＳＤウェルバイアス回路４００の一部の図である。Ｉ／Ｏパッド（たとえば図１のパッド１１０）は、ＥＳＤウェルバイアス回路に結合される（図１の参照番号１２４と比較）。ＰＭＯＳ ＦＥＴ４０４はＶｃｃｏによってゲート制御され、Ｉ／Ｏパッド電圧が選択された量だけＶｃｃｏを上回ると、Ｉ／Ｏパッド電圧をＥＳＤウェルバイアス４０６に送る。通常動作中は、ＥＳＤウェルバイアスはＶｃｃｏに引上げられる。もう１つのＰＭＯＳ ＦＥＴ４０８は、ＥＳＤ事象中のＰＭＯＳウェルバイアス４０６からＶｃｃｏへのダンプバック（dump back）を防止する。Ｉ／Ｏパッド４０２がＶ_CCO＋Ｖ_TH（ＰＭＯＳ ＦＥＴ４０４のしきい値電圧）を越えると、ＥＳＤウェルバイアスは入力パッド電圧に追従する。ドライバゲートは、ＰＭＯＳ ＦＥＴ４１０を通して引かれ、パッド電圧もプリドライババッファ４１２のドライバゲートを制御してＰＭＯＳ ＦＥＴ４１０と４１２との間の競合を防止する。

図５は、本発明のある実施の形態に従うＩＣの入力／出力（「Ｉ／Ｏ」）回路のピン上のＥＳＤ事象を放出する方法５００のフローチャートである。Ｖｃｃｏか接地いずれかに対し高電圧がピンに印加される（ステップ５０２）。ある実施の形態では、この高電圧はＨＢＭ試験仕様に合わせて帯電させたＨＢＭの試験電圧である。別の実施の形態では、この高電圧はＭＭ試験仕様に合わせて帯電させたＭＭの試験電圧である。別の実施の形態では、この高電圧は、ＣＤＭ試験仕様に合わせて帯電させたＩＣデバイスの試験電圧である。別の実施の形態では、この高電圧は、ＩＣのユーザによって生成された静電電圧である。

この高電圧は、ＩＣのＥＳＤ Ｎウェルバイアス回路に結合され（ステップ５０４）、ＥＳＤ Ｎウェルバイアス回路はＥＳＤ Ｎウェルバイアス電圧を生成し（ステップ５０６）、Ｎウェルバイアス電圧は、ＰＭＯＳシングルエンドドライバまたはＬＶＤＳまたはプルアップのＮウェルに結合され（ステップ５０８）、ＰＭＯＳシングルエンドドライバは第１のＰＭＯＳドレインとＮウェルとの間の第１の降伏電圧を有するＰＭＯＳ ＦＥＴを有し、第１のＰＭＯＳドレインは入力ピンに直接接続される。ある特定の実施の形態では、ＥＳＤ Ｎウェルバイアス電圧は、ＥＳＤ Ｎウェルバイアス回路内のＦＥＴのしきい値電圧を上記高電圧から減算したものにほぼ等しい。

この高電圧はまた、ＮＭＯＳシングルエンドドライバのＮＭＯＳ ＦＥＴの第１のＮＭＯＳドレインに結合され（ステップ５１０）、ＮＭＯＳシングルエンドドライバは、第１のＮＭＯＳドレインと基板との間の、パッドに直接接続されたＰＭＯＳの第１の降伏電圧よりも小さい第２の降伏電圧を有する。ＥＳＤ事象を第１のＮＭＯＳドレインを通してＩＣの基板またはＰウェルに放出する（ステップ５１２）、最終的には接地にまたはパワークランプを介してＶｃｃｏに放出する。ある特定の実施の形態では、ＮＭＯＳ ＦＥＴの降伏電圧は約６ボルトであり、ＰＭＯＳ ＦＥＴの降伏電圧は約７ボルトである。

図６は、本発明のある実施の形態に従うＩ／Ｏブロックを有するＦＰＧＡ６００の平面図である。このＦＰＧＡは、ＣＭＯＳ製造プロセスを用いて製造され、１つ以上の機能ブロック内に、本発明の１つ以上の実施の形態に従う１つ以上の差動Ｉ／Ｏバッファを組込んでいる。たとえば、ＥＳＤ保護は、図１および図２を参照しながら先に述べたように、Ｎウェルガードリング６２１内のシリサイドブロックされた大電流ＮＭＯＳシングルエンドプルダウンドライバを用いることによって、Ｉ／Ｏブロック６０４内の差動Ｉ／Ｏバッファ６１８内に設けられ、これは、実質的に図２、図３Ａ、および図３Ｂを参照しながら先に述べたようにＮＭＯＳ ＬＶＤＳドライバ６１９と共に動作する。

ＦＰＧＡアーキテクチャは多数の異なるプログラマブルタイルを含む。この異なるプログラマブルタイルは、マルチギガビットトランシーバ（ＭＧＴ６０１）、コンフィギュラブルロジックブロック（ＣＬＢ６０２）、ランダムアクセスメモリブロック（ＢＲＡＭ６０３）、入力／出力ブロック（ＩＯＢ６０４）、コンフィギュレーションおよびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ６０５）、デジタル信号処理ブロック（ＤＳＰ６０６）、専用入力／出力ブロック（Ｉ／Ｏ６０７）（たとえばコンフィギュレーションポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタロジックなどの他のプログラマブルロジック６０８を含む。ＦＰＧＡの中には、専用プロセッサブロック（ＰＲＯＣ６１０）を含むものもある。

一部のＦＰＧＡでは、各々のプログラマブルタイルは、各々の隣接するタイル中の対応のインターコネクト素子へおよびそれからの標準化された接続部を有するプログラマブルインターコネクト素子（ＩＮＴ６１１）を含む。したがって、プログラマブルインターコネクト素子は、図示されるＦＰＧＡのためのプログラマブルインターコネクト構造を共に実現する。プログラマブルインターコネクト素子（ＩＮＴ６１１）は、図６の上部に含まれる例によって示されるように、同じタイル内にプログラマブルロジック素子へのおよびそれからの接続部も含む。

たとえば、ＣＬＢ６０２は、単一のプログラマブルインターコネクト素子（ＩＮＴ６１１）と共にユーザロジックを実現するようにプログラム可能なコンフィギュラブルロジック素子（ＣＬＥ６１２）を含むことができる。ＢＲＡＭ６０３は、１つ以上のプログラマブルインターコネクト素子に加えてＢＲＡＭロジック素子（ＢＲＬ６１３）を含むことができる。典型的に、１つのタイルに含まれるインターコネクト素子の数は、このタイルの高さに依存する。図示される実施の形態では、ＢＲＡＭタイルは４つのＣＬＢと同じ高さを有するが、他の数（たとえば５つ）を用いることも可能である。ＤＳＰタイル６０６は適切な数のプログラマブルインターコネクト素子に加えてＤＳＰロジック素子（ＤＳＰＬ６１４）を含むことができる。ＩＯＢ６０４は、たとえば、プログラマブルインターコネクト素子（ＩＮＴ６１１）の１つのインスタンスに加えて入力／出力ロジック素子（ＩＯＬ６１５）の２つのインスタンスを含むことができる。差動Ｉ／Ｏバッファ６１８もＩＯＢ６０４の一部である。当業者には明らかなように、たとえば差動Ｉ／Ｏバッファ６１８に接続される実際のＩ／Ｏパッドは、図示されているさまざまなロジックブロックよりも上方の金属層を用いて製造され、典型的に入力／出力差動Ｉ／Ｏバッファ６１８の領域に限られない。図示される実施の形態では、ダイの中央近くの列状の領域がコンフィギュレーションロジック、クロックロジックおよび他の制御ロジックのために用いられる。

図６に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する通常の列状構造を壊すさらなるロジックブロックを含む。このさらなるロジックブロックは、プログラマブルブロックおよび／または専用ロジックでもよい。たとえば、図６に示されるプロセッサブロックＰＲＯＣ６１０はＣＬＢおよびＢＲＭのいくつかの列に跨っている。

なお、図６は、ある例示的なＦＰＧＡアーキテクチャを図示することしか意図していない。１列の中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図６の上部に含まれるインターコネクト／ロジック実現例は単に例示的なものにすぎない。たとえば、実際のＦＰＧＡでは、ＣＬＢの２つ以上の隣接する列は典型的にＣＬＢが現れる場所であればどこでも含まれて、ユーザロジックの効率的な実現を容易にする。

本発明について具体的な実施の形態と関連付けて説明してきたが、これらの実施の形態の変形は当業者には自明であろう。たとえば、単位セル、アレイコア、ロジックゲート、並びに制御デバイスおよび回路の代替のレイアウトを代替的に使用することが可能である。したがって、添付の請求項の精神および範囲は、上記説明に限定されてはならない。

Claims (15)

1. 入力／出力（「Ｉ／Ｏ」）回路を有する集積回路（「ＩＣ」）であって、
   入力ピンと、
   第１のＮチャネル金属酸化物半導体（「ＮＭＯＳ」）電界効果トランジスタ（「ＦＥＴ」）とを備え、前記第１のＮＭＯＳ ＦＥＴは、第１のＮＭＯＳソースと、前記第１のＮＭＯＳ ＦＥＴを前記入力ピンに電気的に結合するシリサイドブロックを組込んだ第１のＮＭＯＳドレインとを有し、
   第１のＰチャネル金属酸化物半導体（「ＰＭＯＳ」）ＦＥＴを備え、前記第１のＰＭＯＳ ＦＥＴは、前記入力ピンに直接接続された第１のＰＭＯＳドレインと、正の電圧源に電気的に結合された第１のＰＭＯＳソースと、静電放電（「ＥＳＤ」）ウェルバイアス電圧を与えるＥＳＤウェルバイアス回路を通して前記入力ピンに電気的に結合されたＰＭＯＳ Ｎウェルとを有し、
   ＮＭＯＳ低電圧差動信号（「ＬＶＤＳ」）ドライバを備え、前記ＮＭＯＳ ＬＶＤＳドライバは、前記入力ピンに直接接続された第２のＮＭＯＳ ＦＥＴの第２のドレインを有し、前記第２のＮＭＯＳ ＦＥＴは、接地に電気的に結合された第１のＰタップガードリングと、前記ＥＳＤウェルバイアス電圧に結合され前記第１のＰタップガードリングを囲むＮウェルガードリングとの中に作られ、前記第２のＮＭＯＳ ＦＥＴの第２のソースは第３のＮＭＯＳ ＦＥＴの第３のドレインに電気的に結合され、前記第３のＮＭＯＳ ＦＥＴは、接地に電気的に結合され前記第３のＮＭＯＳ ＦＥＴを囲む第２のＰタップガードリングの中に作られる、集積回路。
2. 前記第１のＮＭＯＳ ＦＥＴは前記Ｉ／Ｏ回路のＮＭＯＳシングルエンド出力ドライバを含み、前記第１のＰＭＯＳ ＦＥＴはＰＭＯＳシングルエンド出力ドライバを含む、請求項１に記載の集積回路。
3. 前記第１のＮＭＯＳ ＦＥＴは第１のＮＭＯＳ ＦＥＴゲート幅を有し、前記第１のＰＭＯＳ ＦＥＴは、前記第１のＮＭＯＳ ＦＥＴゲート幅よりも小さい第１のＰＭＯＳ ＦＥＴゲート幅を有する、請求項１または２に記載の集積回路。
4. 前記入力ピンに直接接続された第３のＮＭＯＳ ＦＥＴの第３のドレインを有するウィークプルダウン回路をさらに備える、請求項１から３のいずれか１項に記載の集積回路。
5. 前記第１のＮＭＯＳ ＦＥＴは第１のＮＭＯＳ降伏電圧を有し、前記第２のＮＭＯＳ ＦＥＴは、前記第１のＮＭＯＳ降伏電圧よりも大きい第２のＮＭＯＳ降伏電圧を有し、前記第１のＰＭＯＳ ＦＥＴは、前記第１のＮＭＯＳ降伏電圧よりも大きい第１のＰＭＯＳ降伏電圧を有する、請求項１から４のいずれか１項に記載の集積回路。
6. 前記第１のＮＭＯＳ降伏電圧は７ボルト未満であり、前記第２のＮＭＯＳ降伏電圧および前記第１のＰＭＯＳ降伏電圧は７ボルトよりも大きい、請求項５に記載の集積回路。
7. 前記第１のＮＭＯＳ ＦＥＴのドレインは埋込まれたＰ型インプラントをさらに含む、請求項１から６のいずれか１項に記載の集積回路。
8. ＰＭＯＳ ＬＶＤＳドライバをさらに備え、前記ＰＭＯＳ ＬＶＤＳドライバは、前記入力ピンに直接接続された第２のＰＭＯＳドレインを有する第２のＰＭＯＳ ＦＥＴを有し、かつ前記ＥＳＤウェルバイアス電圧に結合された第２のＰＭＯＳ Ｎウェルを有する、請求項１から７のいずれか１項に記載の集積回路。
9. 前記ＥＳＤウェルバイアス回路は、前記入力ピン上の入力電圧が、前記第１のＰＭＯＳ
   ＦＥＴの少なくともしきい値電圧だけ前記正の電圧源を上回ったとき、ＰＭＯＳウェルを前記正の電圧よりも大きい電圧にバイアスする、請求項１から８のいずれか１項に記載の集積回路。
10. 集積回路（「ＩＣ」）の入力／出力（「Ｉ／Ｏ」）回路の入力ピン上の静電放電（「ＥＳＤ」）事象を放出する方法であって、
    高電圧を前記入力ピンに印加するステップと、
    前記高電圧を前記ＩＣのＥＳＤ Ｎウェルバイアス回路に結合するステップと、
    ＥＳＤ Ｎウェルバイアス電圧を発生するステップと、
    前記ＥＳＤ Ｎウェルバイアス電圧をＰＭＯＳシングルエンドドライバのＮウェルに結合するステップとを含み、前記ＰＭＯＳシングルエンドドライバは第１のＰＭＯＳドレインと前記Ｎウェルとの間の第１の降伏電圧を有するＰＭＯＳ ＦＥＴを有し、前記第１のＰＭＯＳドレインは前記入力ピンに直接接続され、
    前記高電圧をＮＭＯＳシングルエンドドライバのＮＭＯＳ ＦＥＴの第１のＮＭＯＳドレインに結合するステップを含み、前記ＮＭＯＳシングルエンドドライバは、前記第１のＮＭＯＳドレインと前記ＩＣの基板との間の、前記第１の降伏電圧よりも小さい第２の降伏電圧を有し、前記第１のＮＭＯＳドレインは前記ＮＭＯＳ ＦＥＴを前記入力ピンに電気的に結合するシリサイドブロック部を組込んでおり、
    第２のＮＭＯＳ ＦＥＴの第２のドレインを有するＮＭＯＳ低電圧差動信号（「ＬＶＤＳ」）ドライバを前記入力ピンに直接接続するステップを含み、前記第２のＮＭＯＳ ＦＥＴは、接地に電気的に結合された第１のＰタップガードリングと、前記ＥＳＤウェルバイアス電圧に結合され前記第１のＰタップガードリングを囲むＮウェルガードリングとの中に作られ、
    前記第２のＮＭＯＳ ＦＥＴの第２のソースを第３のＮＭＯＳ ＦＥＴの第３のドレインに電気的に結合するステップを含み、前記第３のＮＭＯＳ ＦＥＴは、接地に電気的に結合されるとともに前記第３のＮＭＯＳ ＦＥＴを囲む第２のＰタップガードリングの中に作られ、
    前記ＥＳＤ事象を前記第１のＮＭＯＳドレインを通して前記基板に放出するステップを含む、方法。
11. 前記高電圧は、人体モデル仕様の、マシンモデル仕様の、またはデバイス帯電モデル仕様の試験電圧である、請求項１０に記載の方法。
12. 前記高電圧は前記ＩＣのユーザによって生成された静電電圧である、請求項１０に記載の方法。
13. 前記ＥＳＤ事象は、逆バイアス降伏によって前記第１のＮＭＯＳドレインからバルク半導体に放出される正電圧事象である、請求項１０から１２のいずれか１項に記載の方法。
14. 前記ＥＳＤ事象は、スナップバック事象において前記第１のＮＭＯＳドレインから前記ＮＭＯＳ ＦＥＴの第１のＮＭＯＳソースを通して放出される負電圧事象である、請求項１０から１２のいずれか１項に記載の方法。
15. 前記ＥＳＤ事象は、前記第１のＮＭＯＳドレインの前記シリサイドブロック部を通して放出される、請求項１４に記載の方法。

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