KR100617058B1 - 반도체 소자 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 살리사이드와 소오스 영역간의 경계부, 그리고 상기 살리사이드와 드레인 영역간의 경계부에 차단막을 형성하여, 상기 살리사이드가 소오스/드레인 영역으로 침범하는 것을 방지할 수 있는 반도체 소자에 관한 것으로, 반도체 기판의 비활성 영역에 형성된 소자 분리막; 상기 반도체 기판의 활성영역에 형성된 게이트 전극; 상기 게이트 전극의 측벽 둘레를 따라 형성된 스페이서; 상기 게이트 전극의 양측에 형성된 소오스/드레인 영역; 상기 소오스 영역, 드레인 영역, 및 상기 게이트 전극상에 형성된 살리사이드; 및, 상기 소오스 영역과 상기 소자 분리막간의 경계부, 및 상기 드레인 영역과 상기 소자 분리막간의 경계부에 형성되어 상기 살리사이드가 상기 소오스 영역 및 드레인 영역을 침범하는 것을 방지하는 차단막을 포함하여 구성된 것이다.
반도체 소자, 소오스 영역, 드레인 영역, 차단막, 살리사이드, 소자 분리막
Description
도 1a 내지 도 1g는 종래의 반도체 소자의 제조 방법을 설명하기 위한 공정단면도
도 2는 살리사이드가 소오스/드레인 영역으로 침투한 모습을 나타낸 도면
도 3은 본 발명의 실시예에 따른 반도체 소자의 구성도
도 4a 및 도 4h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도
＊도면의 주요부에 대한 부호 설명
110 : 반도체 기판 120 : 웰 영역
134 : 소오스/드레인 영역 136 : 살리사이드
188 : 차단막 132 : 고농도 접합영역
128 : 저농도 접합영역 124 : 폴리실리콘
122 : 게이트 산화막 118 : 소자 분리막
130 : 스페이서
본 발명은 반도체 소자에 관한 것으로, 특히 살리사이드와 소오스 영역간의 경계부, 그리고 상기 살리사이드와 드레인 영역간의 경계부에 차단막을 형성하여, 상기 살리사이드가 소오스/드레인 영역으로 침범하는 것을 방지할 수 있는 반도체 소자에 대한 것이다.
일반적으로, 반도체 소자중 모스(Metal Oxide Semiconductor; MOS) 트랜지스터(Transistor)는 필드 효과 트랜지스터(Field Effect Transistor; FET)의 일종으로서, 실리콘 반도체 기판 상에 게이트 산화막과 게이트 전극이 형성되며, 게이트 전극의 양측의 반도체 기판에는 소오스/드레인 영역이 형성된다. 또한, 소오스/드레인 영역의 안쪽에는 비교적 농도가 낮은 LDD(Lightly Doped Drain) 영역이 형성된다.
상기와 같은 MOS 트랜지스터는 채널의 종류에 따라 N-채널 MOS 트랜지스터와 P-채널 MOS 트랜지스터로 분리되며, 각 채널의 MOS 트랜지스터가 단일 반도체 기판에 형성되는 경우, 이를 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터라 한다.
이러한, MOS 트랜지스터를 제조할 경우 반도체 소자의 전극 형성을 위한 도전막 형성시 이 도전막과 게이트 전극 및 소오스/드레인 영역이 형성된 실리콘 반도체 기판간의 접촉 저항이 증가하여 반도체 소자의 전기적 특성을 저하시키는 문제가 발생하게 된다. 이에 따라, 도전막 형성전 살리사이드(Self-Aligned Silicide; SALICIDE) 공정에 의해 게이트 전극의 상부 표면과 소오스/드레인 영역 이 형성된 실리콘 반도체 기판의 표면에 살리사이드를 형성하여 도전막 형성시의 접촉 저항을 감소시켜 반도체 소자의 전기적 특성을 향상시키고 있다.
이하, 첨부된 도면을 참조하여 종래의 살리사이드가 형성된 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 반도체 기판(10)의 전면에, 후속 공정인 아이솔레이션 공정(ISO)을 실시하기 위해 패드 산화막(12)과 패드 질화막(14)을 순차적으로 형성한다.
도 1b를 참조하면, 상기 패드 산화막과 패드 질화막을 포함한 상기 반도체 기판(10)의 전면에 포토레지스트(Photoresist)를 증착한 후, 이를 포토 마스크를 이용한 노광공정을 실시하여 포토레지스트 패턴(16)을 형성한다. 이어서, 상기 포토레지스트 패턴(16)을 아이솔레이션(ISO) 마스크로 이용한 STI(Sallow Trench Isolation)공정을 실시하여 소자 분리막(18)을 형성한다. 이때, 상기 반도체 기판(10)은 소자 분리막(18)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다.
도 1c를 참조하면, 포토레지스트 패턴(16)을 제거하기 위한 스트립 공정을 실시하여 포토레지스트 패턴(16)을 제거한 후 소정의 세정공정을 실시하여 패드 질화막(14) 및 패드 산화막(12)을 순차적으로 제거한다. 이어서, 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(10)에 웰 영역(20)을 형 성한다.
도 1d를 참조하면, 상기 웰 영역이 형성된 반도체 기판(10)의 전면에 열 산화공정이나 급속 열처리 공정을 실시하여 게이트 산화막(22)을 형성한다.
이어서, 상기 게이트 산화막(22)이 형성된 반도체 기판(10)의 전면에 게이트 전극용 폴리실리콘층(24)을 형성한다.
도 1e를 참조하면, 게이트 전극 패턴용 마스크를 이용한 포토 및 식각공정을 실시하여 상기 폴리실리콘층(24) 및 게이트 산화막(22)을 순차적으로 식각하여 게이트 전극(26)을 형성한다. 이어서, 반도체 기판(10)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P - 또는 N - )(28)을 형성한다.
도 1f 및 도 1g를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 게이트 전극(26)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(30)를 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P + 또는 N + )(32)을 형성한다. 이로써, 게이트 전극(26)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다. 또한, 저농도 접합영역(28)과 고농도 접합영역(32)으로 이루어진 소오스/드레인 영역(34)이 형성된다. 이어서, 고농도 접합영역(32)과 게이트 전극(26) 상에 살리사이드(Self align silicide; SALICIDE)(36)를 형성한다.
그러나, 종래의 반도체 소자에는 다음과 같은 문제점이 있었다.
도 2는 살리사이드가 소오스/드레인 영역으로 침투한 모습을 나타낸 도면이 다.
즉, 상기 스페이서(30)를 형성하기 위한 식각공정시, 소자 분리막(18)의 가장자리 부분, 즉 소오스/드레인 영역(34)과 인접한 부분이 식각될 수 있는데, 이와 같은 경우 상기 소자 분리막(18)의 가장자리 부분의 두께가 낮아지게 되며, 이로 인해 상기 소자 분리막(18)과 상기 소오스/드레인 영역(34)간에 단차가 발생한다. 이때, 상기 단차에 의해서, 상기 소오스/드레인 영역(34)과 상기 소자 분리막(18)간의 경계부에서 상기 소오스/드레인 영역(34)이 노출되게 된다. 그러면, 상기 살리사이드(36)가 형성될 때, 상기 살리사이드(36)가 상기 노출된 소오스/드레인 영역(34)으로 침투하게 되며, 이로 인해 누설전류가 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 살리사이드를 형성하기 전에 소오스/드레인 영역과 소자 분리막간의 경계부에 차단막을 형성하여, 이후 형성되는 살리사이드가 상기 소오스/드레인 영역으로 침투하는 것을 방지할 수 있는 반도체 소자 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 반도체 기판의 비활성 영역에 형성된 소자 분리막; 상기 반도체 기판의 활성영역에 형성된 게이트 전극; 상기 게이트 전극의 측벽 둘레를 따라 형성된 스페이서; 상기 게이트 전극의 양측에 형성된 소오스/드레인 영역; 상기 소오스 영역, 드레인 영역, 및 상기 게이트 전극상에 형성된 살리사이드; 및, 상기 소오스 영역과 상기 소자 분리막 간의 경계부, 및 상기 드레인 영역과 상기 소자 분리막간의 경계부에 형성되어 상기 살리사이드가 상기 소오스 영역 및 드레인 영역을 침범하는 것을 방지하는 차단막을 포함하여 구성된 것을 그 특징으로 한다.
여기서, 상기 살리사이드는 상기 차단막의 가장자리를 중첩하도록 형성되는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 활성영역 및 비활성영역을 갖는 반도체 기판을 준비하는 단계; 반도체 기판의 비활성영역에 소자 분리막을 형성하는 단계; 상기 반도체 기판의 활성영역에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽 둘레를 따라 스페이서를 형성하는 단계; 상기 게이트 전극의 양측에 소오스/드레인 영역을 형성하는 단계; 상기 소오스 영역과 상기 소자 분리막간의 경계부, 및 상기 드레인 영역과 상기 소자 분리막간의 경계부에 차단막을 형성하는 단계; 및, 상기 소오스 영역, 드레인 영역, 및 상기 게이트 전극상에 살리사이드를 형성하는 단계를 포함하여 이루어지는 것을 그 특징으로 한다.
여기서, 상기 소오스 영역 및 드레인 영역의 살리사이드를 상기 차단막의 가장자리를 중첩하도록 형성하는 것을 특징으로 한다.
상기 차단막과 상기 스페이서는 동일 물질로 이루어지는 것을 특징으로 한다.
상기 차단막은 산화 실리콘 또는 질화 실리콘 계열의 절연막으로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 구성도이다.
본 발명의 실시예에 따른 반도체 소자를 살펴보면, 도 3에 도시된 바와 같이, 활성영역 및 비활성영역을 갖는 반도체 기판(110)이 구비되어 있으며, 상기 비활성영역에는 소자 분리막(118)이 형성되어 있고, 상기 비활성 영역에는 웰 영역(120)이 형성되어 있다. 또한, 상기 웰 영역(120)의 가장자리에는 각각 소오스/드레인 영역(134)이 형성되어 있으며, 상기 소오스/드레인 영역(134) 사이에는 상기 반도체 기판(110)으로부터 상방향으로 소정길이로 돌출된 게이트 전극(126)이 형성되어 있다. 여기서, 상기 게이트 전극(126)은 폴리실리콘(124)과, 상기 폴리실리콘(124)과 상기 웰 영역(120) 사이에 형성된 게이트 산화막(122)으로 이루어진다.
그리고, 상기 게이트 전극(126)의 상부면을 제외한 측벽에는 상기 측벽을 둘레를 둘러쌈과 아울러, 상기 소오스/드레인 영역(134)의 저 농도 접합영역을 덮도록 스페이서(130)가 형성되어 있다.
그리고, 상기 소오스/드레인 영역(134)의 상부, 및 상기 게이트 전극(126)의 상부에는, 각각의 상부면을 덮도록 살리사이드(136)가 형성되어 있다.
또한, 상기 소오스/드레인 영역(134)과 상기 소자 분리막(118)간의 경계부에는 차단막(188)이 형성되어 있어서, 상기 살리사이드(136)가 상기 소오스/드레인 영역(134)으로 침투하는 것을 방지하고 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 소자의 제조방법을 상세 히 설명하면 다음과 같다.
도 4a 및 도 4h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 4a를 참조하면, 반도체 기판(110)의 전면에, 후속 공정인 아이솔레이션 공정(ISO)을 실시하기 위해 패드 산화막(112)과 패드 질화막(114)을 순차적으로 형성한다.
도 4b를 참조하면, 상기 패드 산화막과 패드 질화막을 포함한 상기 반도체 기판(110)의 전면에 포토레지스트(Photoresist)를 증착한 후, 이를 포토 마스크를 이용한 노광공정을 실시하여 포토레지스트 패턴(116)을 형성한다. 이어서, 상기 포토레지스트 패턴(116)을 아이솔레이션(ISO) 마스크로 이용한 STI(Sallow Trench Isolation)공정을 실시하여 소자 분리막(118)을 형성한다. 이때, 상기 반도체 기판(10)은 소자 분리막(118)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다.
도 4c를 참조하면, 포토레지스트 패턴(116)을 제거하기 위한 스트립 공정을 실시하여 포토레지스트 패턴(116)을 제거한 후 소정의 세정공정을 실시하여 패드 질화막(114) 및 패드 산화막(112)을 순차적으로 제거한다. 이어서, 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(110)에 웰 영역(120)을 형성한다.
도 4d를 참조하면, 상기 웰 영역이 형성된 반도체 기판(110)의 전면에 열 산화공정이나 급속 열처리 공정을 실시하여 게이트 산화막(122)을 형성한다.
이어서, 상기 게이트 산화막(122)이 형성된 반도체 기판(110)의 전면에 게이트 전극용 폴리실리콘층(124)을 형성한다.
도 4e를 참조하면, 게이트 전극 패턴용 마스크를 이용한 포토 및 식각공정을 실시하여 상기 폴리실리콘층(124) 및 게이트 산화막(122)을 순차적으로 식각하여 게이트 전극(126)을 형성한다. 이어서, 반도체 기판(110)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P - 또는 N - )(128)을 형성한다.
도 4f를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 게이트 전극(126)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(130)를 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P + 또는 N + )(132)을 형성한다. 이로써, 게이트 전극(126)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다. 또한, 저농도 접합영역(28)과 고농도 접합영역(132)으로 이루어진 소오스/드레인 영역(134)이 형성된다.
한편, 상기 스페이서(130)를 형성하는 과정에서 상기 소자 분리막(118)의 가장자리가 식각되게 될 수 있는데, 그러면 상기 소자 분리막(118)의 가장자리 부분의 두께가 낮아지게 되며, 이로 인해 상기 소자 분리막(118)과 상기 소오스/드레인 영역(134)간에 단차가 발생된다. 이때, 상기 단차에 의해서, 상기 소오스/드레인 영역(134)과 상기 소자 분리막(118)간의 경계부에서 상기 소오스/드레인 영역(134)이 노출되게 된다.
도 4g를 참조하면, 상기 소오스/드레인 영역이 형성된 기판의 전면에 산화 실리콘 또는 질화 실리콘 계열의 절연막을 증착하고, 이를 포토 및 식각 공정을 통해 패터닝하여, 상기 소오스/드레인 영역(134)과 소자 분리막(118)간의 경계부에 각각 차단막(188)을 형성한다. 즉, 상기 차단막(188)은 상기 소오스/드레인 영역(134)의 가장자리와 상기 소자 분리막(118)의 가장자리를 중첩하도록, 상기 소오스/드레인 영역(134)의 가장자리 상부면, 그리고 상기 소자 분리막(118)의 가장자리 상부면에 형성된다. 다시말하면, 상기 차단막(188)은 상기 경계부에서의 상기 소오스/드레인 영역(134)의 노출 부분을 가리게 된다.
도 4h를 참조하면, 고농도 접합영역(132)과 게이트 전극(126) 상에 살리사이드(Self align silicide; SALICIDE)(136)를 형성한다. 이때, 상기 차단막(188)에 의해서 상기 살리사이드(136)는 상기 소오스/드레인 영역(134)을 침범하지 못한다. 이때, 상기 살리사이드(136)를, 상기 차단막(188)에 의해서 가려진 부분을 제외한 고농도 접합영역(132)을 정확하게 가리도록 패터닝하는 것이 바람직하나, 이와 같이 정확하게 패터닝하는 것이 어려울 경우, 도면에 도시하지 않았지만, 상기 차단막(188)을 소정부분 중첩하도록 패터닝하여도 무방하다.
한편, 상기 차단막(188)은 상기 스페이서(130)와 같은 물질을 사용하여, 상기 스페이서(130)를 형성하는 과정에서 동시에 형성할 수도 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자 및 이의 제조방법에는 다음과 같은 효과가 있다.
본 발명에서는 살리사이드를 형성하기 전에 소오스/드레인 영역과 소자 분리막간의 경계부에 차단막을 형성하여, 이후 형성되는 살리사이드가 상기 소오스/드레인 영역으로 침투하는 것을 방지하고 있다.
따라서, 상기 살리사이드의 소오스/드레인 영역으로의 침투에 의한 종래의 누설전류를 방지할 수 있다.
Claims (6)
- 반도체 기판의 비활성 영역에 형성된 소자 분리막;상기 반도체 기판의 활성영역에 형성된 게이트 전극;상기 게이트 전극의 측벽 둘레를 따라 형성된 스페이서;상기 소자 분리막보다 더 두꺼운 두께를 가지며, 상기 게이트 전극의 양측에 형성된 소오스/드레인 영역;상기 소오스 영역, 드레인 영역, 및 상기 게이트 전극상에 형성된 살리사이드; 및,상기 소오스 영역과 상기 소자 분리막간의 단차에 의해 상기 소오스 영역과 상기 소자 분리막간의 경계부에서 노출된 상기 소오스 영역 부분, 및 상기 드레인 영역과 상기 소자 분리막간의 단차에 의해 상기 소오스 영역과 상기 소자 분리막간의 경계부에서 노출된 상기 드레인 영역 부분을 가리도록 형성되어, 상기 살리사이드가 상기 소오스 영역 및 드레인 영역으로 침범하는 것을 방지하는 차단막을 포함하여 구성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 살리사이드는 상기 차단막의 가장자리를 중첩하도록 형성되는 것을 특징으로 하는 반도체 소자.
- 활성영역 및 비활성영역을 갖는 반도체 기판을 준비하는 단계;반도체 기판의 비활성영역에 소자 분리막을 형성하는 단계;상기 반도체 기판의 활성영역에 게이트 전극을 형성하는 단계;상기 게이트 전극의 측벽 둘레를 따라 스페이서를 형성하는 단계;상기 게이트 전극의 양측에 소오스/드레인 영역을 형성하는 단계;상기 소오스 영역과 상기 소자 분리막간의 단차에 의해 상기 소오스 영역과 상기 소자 분리막간의 경계부에서 노출된 소오스 영역 부분, 및 상기 드레인 영역과 상기 소자 분리막간의 단차에 의해 상기 드레인 영역과 상기 소자 분리막간의 경계부에서 노출된 상기 드레인 영역 부분을 가리도록 차단막을 형성하는 단계; 및,상기 소오스 영역, 드레인 영역, 및 상기 게이트 전극상에 살리사이드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 소오스 영역 및 드레인 영역의 살리사이드를 상기 차단막의 가장자리를 중첩하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 차단막과 상기 스페이서는 동일 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 차단막은 산화 실리콘 또는 질화 실리콘 계열의 절연막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
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