KR100949666B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

숏채널로 인한 오프-리퀴지(off-leakage) 특성 개선 및 리버스 숏채널 효과를 개선하며, 공정을 단순화 시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 상기의 기술적 과제를 달성하기 위한 반도체소자의 제조방법은 기판의 제 1 영역과 제 2 영역상에 제 1 게이트 절연막과 제 1 게이트 전극 및 제 2 게이트 절연막과 제 2 게이트전극을 각각 적층 형성하는 단계; 상기 제 1 게이트전극 양측의 상기 기판에 제 1 LDD 영역을 형성하는 단계; 상기 제 1, 제 2 게이트전극을 포함한 상기 기판 전면에 제 1 절연막을 형성하는 단계; 상기 제 2 게이트전극 양측의 상기 기판에 제 2 LDD 영역을 형성하는 단계; 상기 제 1 절연막상에 제 2 절연막을 형성하는 단계; 상기 제 2, 제 1 절연막을 식각하여 상기 제 1, 제 2 게이트전극 측면에 각각 측벽 스페이서를 형성하는 단계; 상기 제 1, 제 2 게이트전극 및 상기 측벽 스페이서 양측의 상기 기판내에 소오스/드레인영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
피모스, HLD, 열처리, 스페이서, 숏채널

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 소자 격리막
13a, 13b : 제 1, 제 2 게이트절연막
14a, 14b : 제 1, 제 2 게이트전극
15 : 제 1 LDD 영역 16 : 제 1 절연막
17 : 제 2 LDD 영역 18 : 제 2 절연막
19 : 측벽 스페이서
20, 21 : 제 1, 제 2 소오스/드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 숏채널로 인한 오프-리퀴지(off-leakage) 특성 개선 및 역 숏채널 효과를 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체소자의 미세화로 인해 특히 모스 전계효과 트랜지스터(MOSFET)의 숏 채널 효과(short channel effect)가 심화되고 있다.
특히, 씨모스 트랜지스터중 피모스 트랜지스터는 숏 채널로 인해 열처리 공정시에 보론의 빠른 확산(rapid diffusion)으로 인해 오프-리퀴지(off-leakage) 마진 열화 및 역 숏 채널 효과(Reverse Short Channel Effect; RSCE)의 문제가 유발된다.
역 숏 채널 효과는, 채널 아래부분의 불순물이온들이 후속되는 어닐링과정에서 게이트 가장자리 쪽으로 몰리게 되어 국부적으로 불순물의 농도를 증가시키기 때문인 것으로, 게이트 가장자리 부분에 전계가 집중되도록 하여 소자의 동작에 좋지 않은 영향을 미친다.
상기 문제에 대한 마진을 확보하기 위해서 종래에는 피모스 트랜지스터의 LDD 영역을 형성하기 위한 이온주입 공정전에 HLD(High temperature Low pressure Deposition) 공정으로 얇은 두께의 산화막을 형성하였다.
그러나 피모스 트랜지스터의 LDD영역 형성을 위한 이온을 주입한 후에 애싱(ashing) 공정을 진행할 때 HLD 공정에 의해 증착된 얇은 두께의 산화막이 손실되는 문제가 발생된다.
또한, 종래의 피모스 트랜지스터는 숏 채널 효과를 방지하기 위해서 측벽 스페이서를 HLD 산화막과 실리콘 질화막의 2중층으로 형성하는데, 이때 각각 열처리 공정(2번의 열처리 공정)을 진행해야 하므로 열처리 공정에 의한 피모스 트랜지스터의 오프-리퀴지 마진 열화 및 역 숏 채널 효과의 문제가 발생한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 숏채널로 인한 오프-리퀴지(off-leakage) 특성 개선 및 리버스 숏채널 효과를 개선할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 공정을 단순화시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 반도체소자의 제조방법은 기판의 제 1 영역과 제 2 영역상에 제 1 게이트 절연막과 제 1 게이트 전극 및 제 2 게이트 절연막과 제 2 게이트전극을 각각 적층 형성하는 단계; 상기 제 1 게이트전극 양측의 상기 기판에 제 1 LDD 영역을 형성하는 단계; 상기 제 1, 제 2 게이트전극을 포함한 상기 기판 전면에 제 1 절연막을 형성하는 단계; 상기 제 2 게이트전극 양측의 상기 기판에 제 2 LDD 영역을 형성하는 단계; 상기 제 1 절연막상에 제 2 절연막을 형성하는 단계; 상기 제 2, 제 1 절연막을 식각하여 상기 제 1, 제 2 게이트전극 측면에 각각 측벽 스페이서를 형성하는 단계; 상기 제 1, 제 2 게이트전극 및 상기 측벽 스페이서 양측의 상기 기판내에 소오스/드레인영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
본 발명에 따른 반도체소자의 제조방법은 도 1a에 도시한 바와 같이, 격리 영역과 활성 영역이 정의된 반도체 기판(11)의 격리 영역에 STI(Shallow Trench Isolation) 공정을 통해 트렌치를 형성하고, 그 내부에 산화막을 채워서 소자 격리막(12)을 형성한다. 이때 소자 격리막(12)은 NMOS와 PMOS 트랜지스터를 격리시키기 위한 것이다.
이어, 상기 반도체 기판(11)의 활성 영역에 각각 제 1, 제 2 웰을 형성하고, 트랜지스터의 문턱 전압 조절을 위해 이온 주입 및 어닐링 공정을 진행한다. 이 때의 웰은 P형 웰과 N형 웰이다. 이는 상기 기판(11) 상에 CMOS FET(Complementary Metal Oxide Semiconductor Field Effect Transistor)을 형성하기 위해서이다.
이하, 상기 앤모스(NMOS) 트랜지스터 형성영역과 피모스(PMOS) 트랜지스터 형성영역을 각각 제 1, 제 2 영역이라고 명명하여 기술한다.
이후에 게이트 패턴을 형성하기 위해 기판(11) 상에 산화막 및 폴리 실리콘층을 차례로 증착시킨 후, 사진 식각하여 제 1 영역에 제 1 게이트절연막(13a)과 제 1 게이트전극(14a)을 형성하고, 제 2 영역에 제 2 게이트절연막(13b)과 제 2 게 이트전극(14b)을 형성한다.
이어, 식각 공정시 생긴 플라즈마(Plasma Damage) 손상 등을 제거하기 위해 산소(O2) 분위기의 어닐링 공정을 진행한다.
도 1b에 도시한 바와 같이, 기판(11) 전면에 제 1 포토 레지스트(P/R1)를 도포한 후 노광 및 현상공정으로 제 2 영역에만 남도록 제 1 포토 레지스트(P/R1) 패턴을 형성한다.
이후에 핫 캐리어 특성 개선을 위해 앤모스(NMOS) 트랜지스터 형성 영역(제 1 영역)에 저농도의 제 1 도전형(N형) 이온을 주입하여 제 1 LDD 영역(15)을 형성한다. 이후에 제 1 포토 레지스트(P/R1)를 제거한다.
도 1c에 도시한 바와 같이 애싱(ashing) 공정을 수행하고, 제 1, 제 2 게이트전극(14a, 14b)를 포함한 기판(11) 전면에 대략 700℃ 정도의 온도에서 HLD(High temperature Low pressure Deposition)공정을 진행하여 제 1 절연막(16)을 증착한다. 이때 제 1 절연막(16)은 스페이서로 사용될 HLD 산화막이다.
도 1d에 도시한 바와 같이 기판(11) 전면에 제 2 포토 레지스트(P/R2)를 도포한 후 노광 및 현상공정으로 제 1 영역에만 남도록 제 2 포토 레지스트(P/R2) 패턴을 형성한다.
이후에 핫 캐리어 특성 개선을 위해 피모스(PMOS) 트랜지스터 형성 영역(제 2 영역)에 저농도의 제 2 도전형(P형) 이온을 주입하여 제 2 LDD 영역(17)을 형성한다. 이후에 제 2 포토 레지스트(P/R2)를 제거한다.
도 1e에 도시한 바와 같이 애싱(ashing) 공정을 수행하고, 제 1 절연막(16) 상에 스페이서 형성용 제 2 절연막(18)을 형성한다. 이때 제 2 절연막(18)은 실리콘 질화막(Si3N4)이다.
도 1f에 도시한 바와 같이 제 1, 제 2 절연막(16,18)을 선택적으로 식각하여 제 1, 제 2 게이트전극(14a, 14b) 측면에 각각 측벽 스페이서(19)를 형성한다.
이후에 도면에는 도시되지 않았지만, 제 1, 제 2 영역에 각각 소오스/드레인 영역을 형성하기 위한 마스크 공정을 수행한 후, 고농도의 이온 주입을 하여 제 1, 제 2 영역에 각각 제 1, 제 2 소오스/드레인영역(20, 21)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명의 반도체소자의 제조방법은 다음과 같은 효과가 있다.
피모스(PMOS) 트랜지스터의 스페이서 형성을 위한 HLD 산화막을 LDD영역 형성 공정을 진행하기 전에 형성하므로써, PMOS 트랜지스터의 LDD영역 형성을 위해 별도의 HLD 산화막 형성공정을 진행하지 않아도 되므로 공정을 단순화 시킬 수 있다.
또한, 종래에 비해 HLD 산화막 형성을 위한 열처리 공정을 줄일 수 있으므로, PMOS 트랜지스터의 오프-리퀴지(off-Leakage) 특성을 개선 및 리버스 숏채널 특성을 개선할 수 있다.

Claims (7)

  1. 기판의 NMOS영역과 PMOS영역상에 제 1 게이트 절연막과 제 1 게이트 전극 및 제 2 게이트 절연막과 제 2 게이트전극을 각각 적층 형성하는 단계;
    상기 NMOS영역의 상기 제 1 게이트전극 양측의 상기 기판에 제 1 LDD 영역을 형성하는 단계;
    상기 제 1, 제 2 게이트전극을 포함한 상기 기판 전면에 제 1 절연막을 형성하는 단계;
    상기 PMOS영역의 상기 제 2 게이트전극 양측의 상기 기판에 제 2 LDD 영역을 형성하는 단계;
    상기 제 1 절연막상에 제 2 절연막을 형성하는 단계;
    상기 제 2, 제 1 절연막을 식각하여 상기 제 1, 제 2 게이트전극 측면에 각각 측벽 스페이서를 형성하는 단계; 및
    상기 제 1, 제 2 게이트전극 및 상기 측벽 스페이서 양측의 상기 기판내에 소오스/드레인영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 LDD 영역의 형성은,
    상기 기판의 전면에 제 1 포토 레지스트(P/R1)를 도포하는 단계;
    노광 및 현상공정으로 상기 PMOS영역을 덮도록 제 1 포토 레지스트(P/R1) 패턴을 형성하는 단계;
    상기 NMOS영역에 저농도의 N형 이온을 주입하는 단계; 및
    상기 제 1 포토 레지스트(P/R1)를 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 LDD영역을 형성 한 후에 애싱(ashing) 공정을 수행하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연막은 상기 제 1, 제 2 게이트전극을 포함한 상기 기판 전면에 HLD(High temperature Low pressure Deposition)공정을 진행하여 형성한 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 2 LDD영역의 형성은,
    상기 기판의 전면에 제 2 포토 레지스트(P/R2)를 도포하는 단계;
    노광 및 현상공정으로 상기 NMOS영역을 덮도록 제 2 포토 레지스트(P/R2) 패턴을 형성하는 단계;
    상기 PMOS영역에 저농도의 P형 이온을 주입하는 단계; 및
    상기 제 2 포토 레지스트(P/R2)를 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 2 절연막은 실리콘 질화막(Si3N4)인 것을 특징으로 하는 반도체소자의 제조방법.
  7. 삭제
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* Cited by examiner, † Cited by third party
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KR19990033864A (ko) * 1997-10-27 1999-05-15 윤종용 씨모오스 트랜지스터 및 그의 제조 방법
KR19990072885A (ko) * 1998-02-28 1999-09-27 김영환 씨모스이미지센서및그제조방법

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