KR20090025756A - 모스 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 모스 트랜지스터 및 그 제조 방법에 관한 것으로, 모스 트랜지스터의 소오스/드레인 영역에 격자스트레스 유발물질을 형성하거나 열처리 시 인장 응력을 갖는 갭핑막을 모스 트랜지스터에 형성하거나 또는 모스 트랜지스터의 소오스/드레인 영역에 격자스트레스 유발물질을 형성함과 아울러 열처리 시 인장 응력을 갖는 갭핑막을 모스 트랜지스터에 형성함으로써, 모스 트랜지스터의 캐리어들인 전자 또는 정공의 이동도를 향상시켜서 결과적으로 모스 트랜지스터의 구동 전류가 향상되는 이점이 있다.
격자스트레스, 인장 응력, 갭핑망, 이동도

Description

모스 트랜지스터 및 그 제조 방법{MOS TRANSISTOR AND FABRICATION METHOD THEREOF}
본 발명은 모스 트랜지스터에 관한 것으로, 더욱 상세하게는 모스 트랜지스터의 캐리어들인 전자 또는 정공의 이동도(mobility)를 향상시킨 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
최근 정보통신 기술의 발달과 더불어 고집적 DRAM(Dynamic random access memory)에 대한 필요성이 증가하고 있다. 이에 따라 고성능 DRAM의 주변(Periphery) 영역에 사용되는 전계효과 모스 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET) 특성 향상이 요구된다.
DRAM 공정에서는 셀 어레이 트랜지스터(Cell array transistor)의 특성 및 구조에 의한 기술적 한정에 의하여 DRAM 주변 트랜지스터는 실리사이드(Silicide) 공정의 미적용, 얇은 게이트 스페이서, 높은 열적 버짓(thermal budget) 등의 특성 열화 요인을 안고 있다.
또한 50㎚ DRAM 급에서 속도 특성 향상을 위해 추가적인 게이트 산화막 스케일링(gate oxide scaling)을 할 경우에 게이트 누설 전류(gate leakage current) 증가에 의한 소비 전류 증가로 이어지는 문제점이 있었다.
본 발명은 종래의 문제점을 해결하기 위하여 모스 트랜지스터의 소오스/드레인 영역에 격자스트레스 유발물질을 형성하여 캐리어들인 전자 또는 정공의 이동도를 향상시킨다.
본 발명은 열처리 시 인장 응력을 갖는 갭핑막을 모스 트랜지스터에 형성하여 역시 캐리어들인 전자 또는 정공의 이동도를 향상시킨다.
본 발명은 모스 트랜지스터의 소오스/드레인 영역에 격자스트레스 유발물질을 형성함과 아울러 열처리 시 인장 응력을 갖는 갭핑막을 모스 트랜지스터에 형성하여 캐리어들인 전자 또는 정공의 이동도를 더욱 향상시킨다.
본 발명의 제 1 관점으로서 모스 트랜지스터의 제조 방법은, 반도체 기판 상에 제 1 형 모스 트랜지스터 영역과 제 2 형 모스 트랜지스터 영역을 구분하는 소자분리막을 형성하는 단계와, 상기 제 1 형 모스 트랜지스터 영역과 상기 제 2 형 모스 트랜지스터 영역에 각각 게이트 전극을 형성한 후에 LDD 영역과 소오스/드레인 영역을 형성하는 단계와, 상기 제 1 형 모스 트랜지스터 영역에 보호막을 형성한 후 상기 제 2 형 모스 트랜지스터 영역의 소오스/드레인 영역에 선택적으로 격자스트레스 유발물질을 형성하는 단계와, 상기 보호막을 제거하는 단계를 포함한다.
본 발명의 제 2 관점으로서 모스 트랜지스터는, 반도체 기판 상에 소오스/드레인 영역, LDD 영역 및 게이트 전극이 형성된 제 1 형 모스 트랜지스터 영역과, 상기 반도체 기판 상에 격자스트레스 유발물질이 형성된 소오스/드레인 영역, LDD 영역 및 게이트 전극이 형성된 제 2 형 모스 트랜지스터 영역과, 상기 제 1 형 모스 트랜지스터 영역과 상기 제 2 형 모스 트랜지스터 영역을 구분하는 소자분리막을 포함한다.
본 발명의 제 3 관점으로서 모스 트랜지스터의 제조 방법은, 반도체 기판 상에 제 1 형 모스 트랜지스터 영역과 제 2 형 모스 트랜지스터 영역을 구분하는 소자분리막을 형성하는 단계와, 상기 제 1 형 모스 트랜지스터 영역과 상기 제 2 형 모스 트랜지스터 영역에 각각 게이트 전극을 형성한 후에 LDD 영역과 소오스/드레인 영역을 형성하는 단계와, 상기 제 1 형 모스 트랜지스터 영역에 열처리 시 인장 응력을 갖는 갭핑막을 형성하는 단계를 포함한다.
본 발명의 제 4 관점으로서 모스 트랜지스터는, 반도체 기판 상에 소오스/드레인 영역, LDD 영역 및 게이트 전극이 형성된 제 1 형 모스 트랜지스터 영역과, 상기 반도체 기판 상에 소오스/드레인 영역, LDD 영역 및 게이트 전극이 형성된 제 2 형 모스 트랜지스터 영역과, 상기 제 1 형 모스 트랜지스터 영역과 상기 제 2 형 모스 트랜지스터 영역을 구분하는 소자분리막과, 상기 제 1 형 모스 트랜지스터 영역에 형성되어 열처리 시 인장 응력을 갖는 갭핑막을 포함한다.
본 발명은 모스 트랜지스터의 소오스/드레인 영역에 격자스트레스 유발물질 을 형성하거나 열처리 시 인장 응력을 갖는 갭핑막을 모스 트랜지스터에 형성하거나 또는 모스 트랜지스터의 소오스/드레인 영역에 격자스트레스 유발물질을 형성함과 아울러 열처리 시 인장 응력을 갖는 갭핑막을 모스 트랜지스터에 형성함으로써, 모스 트랜지스터의 캐리어들인 전자 또는 정공의 이동도를 향상시켜서 결과적으로 모스 트랜지스터의 구동 전류(Drive current)가 향상되는 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
<제 1 실시예>
도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 모스 트랜지스터 제조 방법을 설명하기 위한 공정 순서도이다.
먼저, 도 1e를 참조하여 본 발명의 제 1 실시예에 따른 제조 공정을 거친 모스 트랜지스터의 구성을 살펴보면, 반도체 기판 상에 소오스/드레인 영역(106), LDD 영역(105) 및 게이트 전극(104)이 형성된 p형 실리콘 기판(101)의 N형 모스 트랜지스터 영역과, 반도체 기판 상에 격자스트레스 유발물질이 형성된 소오스/드레인 영역(109), LDD 영역(105) 및 게이트 전극(104)이 형성된 n-웰(102)의 제 2 형 모스 트랜지스터 영역과, 제 1 형 모스 트랜지스터 영역과 제 2 형 모스 트랜지스 터 영역을 구분하는 소자분리막(103)을 포함한다.
이와 같은 모스 트랜지스터의 제조 공정을 순차적으로 살펴보면 아래와 같다.
도 1a를 참조하면, 반도체 기판으로서 p형 실리콘 기판(101)에 PMOS 트랜지스터가 형성될 n-웰(102)을 형성한다. 기판(101, 102)에 STI(Shallow Trench Isolation) 공정을 실시하여 NMOS 및 PMOS 트랜지스터의 활성 영역과 소자분리 영역을 구분하는 소자분리막(103)을 형성한다.
그리고 기판(101, 102) 전면에 게이트 절연막(도시 생략됨)으로서 실리콘산화막(SiO2)을 증착하고 그 위에 게이트 전극용 언도프트 폴리실리콘을 증착한 후에 NMOS 및 PMOS 게이트 마스크를 이용한 사진 및 식각 공정으로 언도프트 폴리실리콘을 패터닝하여 NMOS 영역과 PMOS 영역에 각각 게이트 전극(104)을 형성한다. 그런 다음 각 게이트 전극(104) 하부의 게이트 절연막(도시 생략됨)을 패터닝한다.
이어서 NMOS 영역과 PMOS 영역의 기판(101, 102) 내에 각각 n- 및 p- 도펀트를 이용한 LDD(Light Doped Drain) 이온 주입 공정을 실시하여 각 게이트 전극(104)의 측방 하부에 n- 및 p- LDD 영역(105)을 형성한다.
그리고 NMOS 영역과 PMOS 영역의 기판 내에 각각 n+ 및 p+ 도펀트를 이용한 소오스/드레인 이온 주입 공정을 실시하여 게이트 전극(104)의 측방 하부에 n+ 및 p+ 소오스/드레인 영역(106)을 형성한다.
다음으로, n+ 및 p+ 소오스/드레인 영역(106)이 형성된 구조물 전면에 보호막으로서 스페이서 산화막(107)을 형성한다.
도 1b를 참조하면, 스페이서 산화막(107)이 형성된 구조물 전면에 감광막(108)을 형성한 후에 예컨대, PEP(Photo etching process) 공정을 통해 NMOS 영역에만 감광막(108)을 남겨 PMOS 영역을 개방한 상태에서 PMOS 영역의 스페이서 산화막(107)을 제거한다.
도 1c를 참조하면, PMOS 영역의 스페이서 산화막(107)이 제거된 구조물에 대해 예컨대 애싱(Ashing) 공정을 수행하여 감광막(108)을 제거하며, PMOS 영역의 소오스/드레인 영역(106)에만 격자스트레스 유발물질인 실리콘 게르마늄(Six Ge1-x)을 선택적으로 증착한다. 이때, NMOS 영역의 소오스/드레인 영역(106)은 스페이서 산화막(107)의 보호막 기능에 의해 실리콘 게르마늄이 증착되지 않고, PMOS 영역의 소오스/드레인 영역(106)에만 실리콘 게르마늄이 증착된다. 도면에서는 실리콘 게르마늄이 증착되지 않은 소오스/드레인 영역에는 도면부호 106을 부여하고, 실리콘 게르마늄이 증착된 소오스/드레인 영역에는 도면부호 109를 부여하여 구별하였다.
여기서, 모스 트랜지스터의 캐리어들인 전자 또는 정공의 이동도(mobility)는 실리콘 내에서보다 실리콘 게르마늄 내에서 보다 더 높으므로 실리콘 게르마늄이 증착된 소오스/드레인 영역(109)을 가지는 PMOS 영역의 이동도가 향상된다.
도 1d를 참조하면, NMOS 영역의 스페이서 산화막(107)을 식각하여 제거한다. 예컨대 스페이서 산화막(107)은 BOE(Buffered Oxide Etch) 용액 또는 희석 HF(dilute HF) 용액을 이용한 습식 식각을 통해 제거한다.
도 1e를 참조하면, NMOS 영역의 스페이서 산화막(107)이 제거된 구조물 전면 에 이후 공정에서 식각 정지막으로 활용하기 위한 스페이서 산화막(112)을 형성한다.
다음으로, 일련의 층간 절연막 형성 공정, 평탄화 공정, 콘택 전극 형성 공정, 배선 형성 공정 등을 수행하여 반도체 소자 공정을 완료한다.
<제 2 실시예>
도 2a 내지 도 2d는 본 발명의 제 2 실시예에 따른 모스 트랜지스터 제조 방법을 설명하기 위한 공정 순서도이다.
먼저, 도 2d를 참조하여 본 발명의 제 2 실시예에 따른 제조 공정을 거친 모스 트랜지스터의 구성을 살펴보면, 반도체 기판 상에 소오스/드레인 영역(206), LDD 영역(205) 및 게이트 전극(204)이 형성된 p형 실리콘 기판(201)의 N형 모스 트랜지스터 영역과, 반도체 기판 상에 소오스/드레인 영역(206), LDD 영역(205) 및 게이트 전극(204)이 형성된 n-웰(202)의 제 2 형 모스 트랜지스터 영역과, 제 1 형 모스 트랜지스터 영역과 제 2 형 모스 트랜지스터 영역을 구분하는 소자분리막(203)과, 제 1 형 모스 트랜지스터 영역에 형성되어 열처리 시 인장 응력을 갖는 갭핑막(210)을 포함한다.
이와 같은 모스 트랜지스터의 제조 공정을 순차적으로 살펴보면 아래와 같다.
도 2a를 참조하면, 반도체 기판으로서 p형 실리콘 기판(201)에 PMOS 트랜지스터가 형성될 n-웰(202)을 형성한다. 기판(201, 202)에 STI(Shallow Trench Isolation) 공정을 실시하여 NMOS 및 PMOS 트랜지스터의 활성 영역과 소자분리 영역을 구분하는 소자분리막(203)을 형성한다.
그리고 기판(201, 202) 전면에 게이트 절연막(도시 생략됨)으로서 실리콘산화막(SiO2)을 증착하고 그 위에 게이트 전극용 언도프트 폴리실리콘을 증착한 후에 NMOS 및 PMOS 게이트 마스크를 이용한 사진 및 식각 공정으로 언도프트 폴리실리콘을 패터닝하여 NMOS 영역과 PMOS 영역에 각각 게이트 전극(204)을 형성한다. 그런 다음 각 게이트 전극(204) 하부의 게이트 절연막(도시 생략됨)을 패터닝한다.
이어서 NMOS 영역과 PMOS 영역의 기판 내에 각각 n- 및 p- 도펀트를 이용한 LDD(Light Doped Drain) 이온 주입 공정을 실시하여 각 게이트 전극(204)의 측방 하부에 n- 및 p- LDD 영역(205)을 형성한다.
그리고 NMOS 영역과 PMOS 영역의 기판 내에 각각 n+ 및 p+ 도펀트를 이용한 소오스/드레인 이온 주입 공정을 실시하여 게이트 전극(204)의 측방 하부에 n+ 및 p+ 소오스/드레인 영역(206)을 형성한다.
도 2b를 참조하면, 소오스/드레인 영역(206)을 형성한 구조물 전면에 열처리 시에 인장 응력(Tensile stress)을 갖는 갭핑막으로서 실리콘 질화막(210)을 형성한다. 예컨대, 실리콘 질화막(210)은 저압 화학기상증착(Low Pressure Chemical Vapor Deposition, LPCVD) 공정을 이용하여 증착한다.
도 2c를 참조하면, 실리콘 질화막(210)이 형성된 구조물 전면에 감광막(211)을 형성한 후에 예컨대, PEP(Photo etching process) 공정을 통해 NMOS 영역에만 감광막(211)을 남겨 PMOS 영역을 개방한다.
그리고 PMOS 영역이 개방된 구조물에 대해 예컨대 인산 용액을 이용한 습식 식각 또는 플라즈마 건식 식각을 통해 PMOS 영역의 실리콘 질화막(210)을 제거한다.
이로써, NMOS 영역에만 실리콘 질화막(210)이 남게 되며, 인장 응력을 갖는 실리콘 질화막(210)이 NMOS 영역에 잔존함에 따라 NMOS 영역의 게이트 전극(204)에는 실리콘 질화막(210)의 인장 응력에 대응하여 압축 응력(Compressive stress)이 작용하며, 게이트 전극(204)에 압축 응력이 작용하는 만큼 게이트 전극(204)의 하부 즉, NMOS 영역의 기판(201)에는 압축 응력에 대한 반발력으로 인장 응력이 인가된다. 게이트 전극(204)의 하부 즉, 채널 영역의 기판(201)이 인장 응력을 받게 됨에 따라 채널 영역은 이완되는 효과를 얻을 수 있으며, 제한된 영역 내에서 인장 응력을 받아 기판(201)의 물리적 구조가 이완되면 전자 또는 정공의 이동이 자유롭게 된다는 것을 의미한다. 즉, NMOS 영역의 기판(201)에 인장 응력이 작용함에 따라 전자 또는 정공의 이동도가 향상된다.
도 2d를 참조하면, PMOS 영역의 실리콘 질화막(210)이 제거된 구조물에 대해 예컨대 애싱 공정을 수행하여 감광막(211)을 제거하며, 구조물 전면에 이후 공정에서 식각 정지막으로 활용하기 위한 스페이서 산화막(212)을 형성한다.
다음으로, 일련의 층간 절연막 형성 공정, 평탄화 공정, 콘택 전극 형성 공정, 배선 형성 공정 등을 수행하여 반도체 소자 공정을 완료한다.
<제 3 실시예>
도 3a 내지 도 3g는 본 발명의 제 3 실시예에 따른 모스 트랜지스터 제조 방법을 설명하기 위한 공정 순서도이다.
먼저, 도 3g를 참조하여 본 발명의 제 2 실시예에 따른 제조 공정을 거친 모스 트랜지스터의 구성을 살펴보면, 반도체 기판 상에 소오스/드레인 영역(306), LDD 영역(305) 및 게이트 전극(304)이 형성된 p형 실리콘 기판(301)의 N형 모스 트랜지스터 영역과, 반도체 기판 상에 격자스트레스 유발물질이 형성된 소오스/드레인 영역(309), LDD 영역(305) 및 게이트 전극(304)이 형성된 n-웰(302)의 제 2 형 모스 트랜지스터 영역과, 제 1 형 모스 트랜지스터 영역과 제 2 형 모스 트랜지스터 영역을 구분하는 소자분리막(303)과, 제 1 형 모스 트랜지스터 영역에 형성되어 열처리 시 인장 응력을 갖는 갭핑막(310)을 포함한다.
이와 같은 모스 트랜지스터의 제조 공정을 순차적으로 살펴보면 아래와 같다.
도 3a를 참조하면, 반도체 기판으로서 p형 실리콘 기판(301)에 PMOS 트랜지스터가 형성될 n-웰(302)을 형성한다. 기판(301, 302)에 STI(Shallow Trench Isolation) 공정을 실시하여 NMOS 및 PMOS 트랜지스터의 활성 영역과 소자분리 영역을 구분하는 소자분리막(303)을 형성한다.
그리고 기판(301, 302) 전면에 게이트 절연막(도시 생략됨)으로서 실리콘산화막(SiO2)을 증착하고 그 위에 게이트 전극용 언도프트 폴리실리콘을 증착한 후에 NMOS 및 PMOS 게이트 마스크를 이용한 사진 및 식각 공정으로 언도프트 폴리실리콘을 패터닝하여 NMOS 영역과 PMOS 영역에 각각 게이트 전극(304)을 형성한다. 그런 다음 각 게이트 전극(304) 하부의 게이트 절연막(도시 생략됨)을 패터닝한다.
이어서 NMOS 영역과 PMOS 영역의 기판 내에 각각 n- 및 p- 도펀트를 이용한 LDD(Light Doped Drain) 이온 주입 공정을 실시하여 각 게이트 전극(304)의 측방 하부에 n- 및 p- LDD 영역(305)을 형성한다.
그리고 NMOS 영역과 PMOS 영역의 기판 내에 각각 n+ 및 p+ 도펀트를 이용한 소오스/드레인 이온 주입 공정을 실시하여 게이트 전극(304)의 측방 하부에 n+ 및 p+ 소오스/드레인 영역(306)을 형성한다.
다음으로, n+ 및 p+ 소오스/드레인 영역(306)이 형성된 구조물 전면에 보호막으로서 스페이서 산화막(307)을 형성한다.
도 3b를 참조하면, 스페이서 산화막(307)이 형성된 구조물 전면에 감광막(308)을 형성한 후에 예컨대, PEP(Photo etching process) 공정을 통해 NMOS 영역에만 감광막(308)을 남겨 PMOS 영역을 개방한 상태에서 PMOS 영역의 스페이서 산화막(307)을 제거한다.
도 3c를 참조하면, PMOS 영역의 스페이서 산화막(307)이 제거된 구조물에 대해 예컨대 애싱(Ashing) 공정을 수행하여 감광막(308)을 제거하며, PMOS 영역의 소오스/드레인 영역(306)에만 격자스트레스 유발물질인 실리콘 게르마늄(Six Ge1-x)을 선택적으로 증착한다. 이때, NMOS 영역의 소오스/드레인 영역(306)은 스페이서 산화막(307)의 보호막 기능에 의해 실리콘 게르마늄이 증착되지 않고, PMOS 영역의 소오스/드레인 영역(306)에만 실리콘 게르마늄이 증착된다. 도면에서는 실리콘 게 르마늄이 증착되지 않은 소오스/드레인 영역에는 도면부호 306을 부여하고, 실리콘 게르마늄이 증착된 소오스/드레인 영역에는 도면부호 309를 부여하여 구별하였다.
여기서, 모스 트랜지스터의 캐리어들인 전자 또는 정공의 이동도(mobility)는 실리콘 내에서보다 실리콘 게르마늄 내에서 보다 더 높으므로 실리콘 게르마늄이 증착된 소오스/드레인 영역(309)을 가지는 PMOS 영역의 이동도가 향상된다.
도 3d를 참조하면, NMOS 영역의 스페이서 산화막(307)을 식각하여 제거한다. 예컨대 스페이서 산화막(307)은 BOE(Buffered Oxide Etch) 용액 또는 희석 HF(dilute HF) 용액을 이용한 습식 식각을 통해 제거한다.
도 3e를 참조하면, 스페이서 산화막(307)을 제거한 구조물 전면에 열처리 시에 인장 응력(Tensile stress)을 갖는 갭핑막으로서 실리콘 질화막(310)을 형성한다. 예컨대, 실리콘 질화막(310)은 저압 화학기상증착(Low Pressure Chemical Vapor Deposition, LPCVD) 공정을 이용하여 증착한다.
도 3f를 참조하면, 실리콘 질화막(310)이 형성된 구조물 전면에 감광막(311)을 형성한 후에 예컨대, PEP(Photo etching process) 공정을 통해 NMOS 영역에만 감광막(311)을 남겨 PMOS 영역을 개방한다.
그리고 PMOS 영역이 개방된 구조물에 대해 예컨대 인산 용액을 이용한 습식 식각 또는 플라즈마 건식 식각을 통해 PMOS 영역의 실리콘 질화막(310)을 제거한다.
이로써, NMOS 영역에만 실리콘 질화막(310)이 남게 되며, 인장 응력을 갖는 실리콘 질화막(310)이 NMOS 영역에 잔존함에 따라 NMOS 영역의 게이트 전극(304)에 는 실리콘 질화막(310)의 인장 응력에 대응하여 압축 응력(Compressive stress)이 작용하며, 게이트 전극(304)에 압축 응력이 작용하는 만큼 게이트 전극(304)의 하부 즉, NMOS 영역의 기판(301)에는 압축 응력에 대한 반발력으로 인장 응력이 인가된다. 게이트 전극(304)의 하부 즉, 채널 영역의 기판(301)이 인장 응력을 받게 됨에 따라 채널 영역은 이완되는 효과를 얻을 수 있으며, 제한된 영역 내에서 인장 응력을 받아 기판(301)의 물리적 구조가 이완되면 전자 또는 정공의 이동이 자유롭게 된다는 것을 의미한다. 즉, NMOS 영역의 기판(301)에 인장 응력이 작용함에 따라 전자 또는 정공의 이동도가 향상된다.
도 3g를 참조하면, PMOS 영역의 실리콘 질화막(310)이 제거된 구조물에 대해 예컨대 애싱 공정을 수행하여 감광막(311)을 제거하며, 구조물 전면에 이후 공정에서 식각 정지막으로 활용하기 위한 스페이서 산화막(312)을 형성한다.
다음으로, 일련의 층간 절연막 형성 공정, 평탄화 공정, 콘택 전극 형성 공정, 배선 형성 공정 등을 수행하여 반도체 소자 공정을 완료한다.
지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 모스 트랜지스터 제조 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2d는 본 발명의 제 2 실시예에 따른 모스 트랜지스터 제조 방법을 설명하기 위한 공정 순서도,
도 3a 내지 도 3g는 본 발명의 제 3 실시예에 따른 모스 트랜지스터 제조 방법을 설명하기 위한 공정 순서도.

Claims (14)

  1. 반도체 기판 상에 제 1 형 모스 트랜지스터 영역과 제 2 형 모스 트랜지스터 영역을 구분하는 소자분리막을 형성하는 단계와,
    상기 제 1 형 모스 트랜지스터 영역과 상기 제 2 형 모스 트랜지스터 영역에 각각 게이트 전극을 형성한 후에 LDD 영역과 소오스/드레인 영역을 형성하는 단계와,
    상기 제 1 형 모스 트랜지스터 영역에 보호막을 형성한 후 상기 제 2 형 모스 트랜지스터 영역의 소오스/드레인 영역에 선택적으로 격자스트레스 유발물질을 형성하는 단계와,
    상기 보호막을 제거하는 단계
    를 포함하는 모스 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 제조 방법은,
    상기 보호막을 제거한 후에 상기 제 1 형 모스 트랜지스터 영역에 열처리 시 인장 응력을 갖는 갭핑막을 형성하는 단계
    를 더 포함하는 모스 트랜지스터 제조 방법.
  3. 제 1 항에 있어서,
    상기 격자스트레스 유발물질을 형성하는 단계는,
    상기 제 2 형 모스 트랜지스터 영역으로서 P형 모스 트랜지스터 영역에 상기 격자스트레스 유발물질을 형성하는
    모스 트랜지스터 제조 방법.
  4. 제 1 항에 있어서,
    상기 격자스트레스 유발물질을 형성하는 단계는,
    상기 소오스/드레인 영역이 형성된 구조물 전면에 상기 보호막을 형성하는 단계와,
    상기 보호막이 형성된 구조물 전면에 감광막을 형성한 후에 PEP(Photo etching process) 공정을 통해 상기 제 1 형 모스 트랜지스터 영역에만 상기 감광막을 남겨 상기 제 2 형 모스 트랜지스터 영역을 개방하는 단계와,
    상기 제 2 형 모스 트랜지스터 영역을 개방한 상태에서 상기 제 2 형 모스 트랜지스터 영역의 상기 보호막을 제거한 후에 상기 제 1 형 모스 트랜지스터 영역의 상기 감광막을 제거하는 단계와,
    상기 보호막이 제거된 상기 제 2 형 모스 트랜지스터 영역의 상기 소오스/드레인 영역에 상기 격자스트레스 유발물질을 형성하는 단계
    를 포함하는 모스 트랜지스터 제조 방법.
  5. 반도체 기판 상에 소오스/드레인 영역, LDD 영역 및 게이트 전극이 형성된 제 1 형 모스 트랜지스터 영역과,
    상기 반도체 기판 상에 격자스트레스 유발물질이 형성된 소오스/드레인 영역, LDD 영역 및 게이트 전극이 형성된 제 2 형 모스 트랜지스터 영역과,
    상기 제 1 형 모스 트랜지스터 영역과 상기 제 2 형 모스 트랜지스터 영역을 구분하는 소자분리막
    을 포함하는 모스 트랜지스터.
  6. 제 5 항에 있어서,
    상기 모스 트랜지스터는,
    상기 제 1 형 모스 트랜지스터 영역에 형성되어 열처리 시 인장 응력을 갖는 갭핑막
    을 더 포함하는 모스 트랜지스터.
  7. 제 5 항에 있어서,
    상기 격자스트레스 유발물질은, 상기 제 2 형 모스 트랜지스터 영역으로서 P형 모스 트랜지스터 영역에 형성된
    모스 트랜지스터.
  8. 반도체 기판 상에 제 1 형 모스 트랜지스터 영역과 제 2 형 모스 트랜지스터 영역을 구분하는 소자분리막을 형성하는 단계와,
    상기 제 1 형 모스 트랜지스터 영역과 상기 제 2 형 모스 트랜지스터 영역에 각각 게이트 전극을 형성한 후에 LDD 영역과 소오스/드레인 영역을 형성하는 단계와,
    상기 제 1 형 모스 트랜지스터 영역에 열처리 시 인장 응력을 갖는 갭핑막을 형성하는 단계
    를 포함하는 모스 트랜지스터 제조 방법.
  9. 제 8 항에 있어서,
    상기 제조 방법은,
    상기 갭핑막을 형성하기 전에 상기 제 1 형 모스 트랜지스터 영역에 보호막을 형성한 후 상기 제 2 형 모스 트랜지스터 영역의 소오스/드레인 영역에 선택적으로 격자스트레스 유발물질을 형성하고 상기 보호막을 제거하는 단계
    를 더 포함하는 모스 트랜지스터 제조 방법.
  10. 제 8 항에 있어서,
    상기 갭핑막을 형성하는 단계는,
    상기 제 1 형 모스 트랜지스터 영역으로서 N형 모스 트랜지스터 영역에 상기 갭핑막을 형성하는
    모스 트랜지스터 제조 방법.
  11. 제 8 항에 있어서,
    상기 갭핑막을 형성하는 단계는,
    상기 소오스/드레인 영역이 형성된 구조물 전면에 상기 갭핑막을 형성하는 단계와,
    상기 갭핑막이 형성된 구조물 전면에 감광막을 형성한 후에 PEP(Photo etching process) 공정을 통해 상기 제 1 형 모스 트랜지스터 영역에만 상기 감광막을 남겨 상기 제 2 형 모스 트랜지스터 영역을 개방하는 단계와,
    상기 제 2 형 모스 트랜지스터 영역의 개방에 의해 노출된 상기 제 2 형 모스 트랜지스터 영역의 상기 갭핑막을 제거하여 상기 제 1 형 모스 트랜지스터 영역에만 상기 갭핑막을 남기는 단계
    를 포함하는 모스 트랜지스터의 제조 방법.
  12. 반도체 기판 상에 소오스/드레인 영역, LDD 영역 및 게이트 전극이 형성된 제 1 형 모스 트랜지스터 영역과,
    상기 반도체 기판 상에 소오스/드레인 영역, LDD 영역 및 게이트 전극이 형성된 제 2 형 모스 트랜지스터 영역과,
    상기 제 1 형 모스 트랜지스터 영역과 상기 제 2 형 모스 트랜지스터 영역을 구분하는 소자분리막과,
    상기 제 1 형 모스 트랜지스터 영역에 형성되어 열처리 시 인장 응력을 갖는 갭핑막
    을 포함하는 모스 트랜지스터.
  13. 제 12 항에 있어서,
    상기 제 2 형 모스 트랜지스터 영역의 소오스/드레인 영역에는,
    격자스트레스 유발물질이 형성된
    모스 트랜지스터.
  14. 제 12 항에 있어서,
    상기 갭핑막은, 상기 제 1 형 모스 트랜지스터 영역으로서 N형 모스 트랜지스터 영역에 형성된
    모스 트랜지스터.
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