KR100933798B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

Info

Publication number
KR100933798B1
KR100933798B1 KR1020060134260A KR20060134260A KR100933798B1 KR 100933798 B1 KR100933798 B1 KR 100933798B1 KR 1020060134260 A KR1020060134260 A KR 1020060134260A KR 20060134260 A KR20060134260 A KR 20060134260A KR 100933798 B1 KR100933798 B1 KR 100933798B1
Authority
KR
South Korea
Prior art keywords
film
tensile stress
semiconductor device
spacer
forming
Prior art date
Application number
KR1020060134260A
Other languages
English (en)
Other versions
KR20080060312A (ko
Inventor
김용수
양홍선
조흥재
임관용
성민규
김용탑
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060134260A priority Critical patent/KR100933798B1/ko
Publication of KR20080060312A publication Critical patent/KR20080060312A/ko
Application granted granted Critical
Publication of KR100933798B1 publication Critical patent/KR100933798B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 게이트 산화막 두께를 조절하지 않고도 높은 구동 전류를 확보할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 PMOS 영역 및 NMOS 영역을 포함하는 기판 상에 각각 제1 및 제2 게이트 전극을 형성하는 단계와, 상기 제1 및 제2 게이트 전극을 포함한 기판 상부면에 스페이서용 절연막을 증착하는 단계와, 상기 PMOS 영역의 절연막을 식각하여 상기 제1 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서의 양측으로 노출된 상기 PMOS 영역의 기판을 식각하여 리세스부를 형성하는 단계와, 상기 리세스부가 매립되도록 격자변형 유도막을 형성하는 단계와, 상기 NMOS 영역의 절연막을 식각하여 상기 제2 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서 및 격자변형 유도막을 포함한 기판 상부면 단차를 따라 인장 스트레스 인가막을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
트랜지스터, 전하 이동도, 격자변형, 인장 스트레스, 압축 스트레스

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 내지 도 11은 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위해 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판 11 : 소자분리막
12 : 게이트 절연막 13 : 게이트 도전막
14 : 게이트 하드마스크 15 : 게이트 전극
16 : 식각정지막 17 : 스페이서용 절연막
17A : 스페이서 18, 22, 25, 28 : 포토레지스트 패턴
19, 23, 26 : 식각공정 20 : 리세스부
21 : 격자변형 유도막 24 : 인장 스트레스 인가막
27 : 습식식각공정 29 : 이온주입공정
30 : 식각 보호용 절연막
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 반도체 소자 제조방법, 더욱 구체적으로는 DRAM(Dynamic Random Access Memory) 소자의 NMOS(N type Metal Oxide Semiconductor) 및 PMOS(P type MOS) 트랜지스터 형성방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 좁은 면적에서 높은 구동 전류(current drivability) 및 채널 길이의 마진(short channel margin)을 확보하기 위해 낮은 sub-threshold swing(SS) 및 DIBL(Drain Induced Barrier Lowing) 값을 갖는 NMOS(N type Metal Oxide Semiconductor) 및 PMOS(P type MOS) 트랜지스터를 확보하는 것이 매우 중요한 문제로 대두되고 있다.
이에, 근래에는 트랜지스터의 채널 길이 마진을 확보하기 위한 기술의 일환으로 기판을 일정 깊이 리세스(recess)시켜 유효 채널 길이(effective channel length)를 증가(참고문헌 : J.W.Lee et al. al,"Improvement of data retention time in DRAM using recessed channel array transistors with asymmetric channel doping for 80nm feature size and beyond", ESSDERC pp.449 2004)시키거나 소자분리막을 리세스시켜 핀(fin) 형태의 기판을 형성함으로써 유효 채널 길이를 증가(참고문헌 : H.Y.Lee et al, "Fin-Channel-Array Transistor(FACT) Featuring sub-70nm Low Power and High Performance DRAM", IDEM Tech. Dig. pp.407-409, 2003)시키는 기술이 각광받고 있다.
한편, 높은 구동 전류의 확보는 고속 동작의 제품을 구현하는데 필수 요소이다. 이에, 현재의 소자 기술에서는 높은 구동 전류를 확보하기 위해 게이트 산화막의 두께를 조절(scaling)하고 있다.
그러나, 등가 산화막 두께(Equivalent Oxide Thickness, EOT)가 2nm 이하에서는 게이트 산화막 자체의 누설 전류(leakage current) 발생으로 인하여 게이트 산화막의 두께를 조절함으로써 높은 구동 전류를 확보하는데 어려움이 따른다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 반도체 소자의 게이트 산화막 두께를 조절하지 않고도 높은 구동 전류를 확보할 수 있는 반도체 소자 제조방법을 제공하는데 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, PMOS 영역 및 NMOS 영역을 포함하는 기판 상에 각각 제1 및 제2 게이트 전극을 형성하는 단계와, 상기 제1 및 제2 게이트 전극을 포함한 기판 상부면에 스페이서용 절연막을 증착하는 단계와, 상기 PMOS 영역의 절연막을 식각하여 상기 제1 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서의 양측으로 노출된 상기 PMOS 영역의 기판을 식각하여 리세스부를 형성하는 단계와, 상기 리세스부가 매립되도록 격자변형 유도막을 형성하는 단계와, 상기 NMOS 영역의 절연막을 식각하여 상기 제2 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서 및 격자변형 유도막을 포함한 기판 상부면 단차를 따라 인장 스트레스 인가막을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 셀 영역, PMOS 영역 및 NMOS 영역을 포함하는 기판 상에 각각 제1 내지 제3 게이트 전극을 형성하는 단계와, 상기 제1 내지 제3 게이트 전극을 포함한 기판 상부면에 스페이서용 절연막을 증착하는 단계와, 상기 PMOS 영역의 절연막을 식각하여 상기 제2 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서의 양측으로 노출된 상기 PMOS 영역의 기판을 식각하여 리세스부를 형성하는 단계와, 상기 리세스부가 매립되도록 격자변형 유도막을 형성하는 단계와, 상기 NMOS 영역의 절연막을 식각하여 상기 제3 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서 및 격자변형 유도막을 포함한 기판 상부면 단차를 따라 인장 스트레스 인가막을 형성하는 단계와, 상기 셀 영역의 인장 스트레스 인가막 및 절연막을 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
본 발명은 트랜지스터의 높은 구동 전류를 확보하기 위해 트랜지스터의 게이트 산화막 두께를 조절하는 대신 전하 이동도(carrier mobility)를 향상시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다 른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1 내지 도 11은 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위해 도시한 공정 단면도이다.
먼저, 도 1에 도시된 바와 같이, 셀 영역(CELL)과 주변회로 영역(PERI)을 포함하는 기판(10)에 소자분리막(11)을 형성한다. 예컨대, 공지된 STI(Shallow Trench Isolation) 공정을 실시하여 소자분리막(11)을 형성한다.
여기서, 셀 영역(CELL)은 반도체 메모리 셀이 형성될 영역을 나타내고, 주변회로 영역(PERI)은 메모리 셀을 제외한 주변회로를 구성하는 소자가 형성될 영역을 나타내는데, 이때 주변회로 영역(PERI)은 주변회로를 구성하는 NMOS 및 PMOS 트랜지스터로 NMOS 전계효과트랜지스터(Field Effect Transistor, FET) 및 PMOS 전계효과트랜지스터가 형성될 NMOS 영역(NFET) 및 PMOS 영역(PFET)을 포함하여 이루어질 수 있다.
이어서, 도면에 도시하진 않았지만, 웰(well) 형성을 위한 이온주입공정 및 문턱전압 조절을 위한 이온주입공정을 실시할 수 있다.
이어서, 소자분리막(11)을 포함한 기판(10) 상에 복수의 게이트 전극(15)을 형성한다. 예컨대, 산화공정을 실시하여 기판(10) 상 전면에 산화막 계열의 게이트 절연막(12)을 형성한 후, 게이트 절연막(12) 상에 게이트 도전막(13) 및 게이트 하드마스크(14)를 차례로 형성한다. 이후에는, 기판(10) 일부가 노출되도록 게이트 하드마스크(14), 게이트 도전막(13) 및 게이트 절연막(12)을 식각하여 게이트 전극(15)을 형성한다.
여기서, 게이트 도전막(13)은 도프트(doped) 또는 언도프트(un-doped) 폴리실리콘막으로 형성하고, 게이트 하드마스크(14)는 질화막 계열의 물질로 형성하는 것이 바람직하다.
이어서, 게이트 전극(15) 형성을 위한 식각공정시 발생된 게이트 도전막(13)의 측벽 손상을 보상하기 위해 재산화(re-oxidation)공정을 실시한다.
이어서, 도면에 도시하진 않았지만, LDD(Lightly Doped Drain) 이온주입공정을 실시하여 게이트 전극(15)의 양측으로 노출된 기판(10) 내에 얕은 접합영역을 형성한다. 여기서, LDD 이온주입공정은 단채널 효과(short channel effect)를 감소시키기 위한 목적으로 진행한다.
이어서, 게이트 전극(15)을 포함한 전체 구조 상부면 단차를 따라 식각정지막(16)을 증착한다. 식각정지막(16)은 후속으로 스페이서(sapcer) 형성을 위해 진행되는 식각공정시 기판(10)이 바로 노출되어 손상되는 것을 방지하기 위한 식각정지층으로 기능하는 것으로, 질화막 계열의 물질로 형성하는 것이 바람직하다. 여기서, 식각정지막(16)은 필요에 따라 형성하지 않을 수도 있다.
이어서, 도 2에 도시된 바와 같이, 식각정지막(16) 상에 스페이서용 절연막(17)을 증착한다. 스페이서용 절연막(17)은 식각정지막(16)과 식각 선택비를 갖 도록 산화막 계열의 물질로 형성한다.
이어서, 도 3에 도시된 바와 같이, 스페이서용 절연막(17) 상에 포토레지스트 패턴(18)을 형성한다. 여기서, 포토레지스트 패턴(18)은 주변회로 영역(PERI) 중 PMOS 영역(PFET)을 개방(open)시키는 구조로 형성한다.
이어서, 포토레지스트 패턴(18)을 마스크로 이용한 식각공정(19)을 실시하여 스페이서용 절연막(17)을 식각한다. 이로써, PMOS 영역(PFET)의 게이트 전극(15) 양측벽에 스페이서(17A)가 형성된다.
이어서, 도 4에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(18, 도 3 참조)을 제거한 후, 별도의 식각 마스크를 이용한 식각공정을 실시하여 스페이서(17A)의 양측으로 노출된 액티브 영역(active region)의 질화막(16)을 제거한다.
이어서, 습식식각공정을 실시하여 스페이서(17A) 양측으로 노출된 PMOS 영역(PFET)의 기판(10) 내에, 즉 PMOS 전계효과트랜지스터의 소스/드레인 예정 영역에만 선택적으로 움푹 패인 리세스부(20)를 형성한다.
이러한 리세스부(20) 형성을 위한 습식식각공정은 산화막 물질과 기판(10) 간의 식각 선택비 차이를 이용하여 실시한다. 이에 따라, 산화막으로 이루어진 스페이서(17A)는 식각이 되지 않고 스페이서(17A) 양측으로 노출된 부분의 기판(10)만이 일부 식각되게 되는 것이다. 이때, 리세스부(20)의 깊이는 소스/드레인 영역의 폭과 동일하게, 예컨대 10~100nm로 하는 것이 바람직하다.
이어서, H2 분위기에서 베이킹(baking) 공정을 실시할 수 있다. 이는, 기판(10) 표면이 산화되어 있는 경우 실리콘 게르마늄층의 형성이 거의 불가능하기 때문에, 이를 방지하기 위해 실시한다. 바람직하게는, 베이킹 공정은 600~900℃의 온도에서 실시한다.
이어서, 리스세부(20)가 매립되도록 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)을 이용하여 격자변형 유도막(21)을 형성한다. 예컨대, 격자변형 유도막(21)은 실리콘 게르마늄층, 즉 SiXGe1 -X층(X<0.3)으로 형성한다. 이러한 격자변형 유도막(21)은 기판(10)의 격자간격 변형을 유도하여 밴드(band) 모양의 변형을 유발함으로써, 전하 이동도를 증가시킨다. 이때, 격자변형 유도막(21)은 리세스부(20)의 깊이보다 두껍게 형성될 수 있다.
이를 위해, 선택적 에피택셜 성장시에는 SiH4, SiH2Cl2, SiHCl3 및 Si2Cl6의 일군에서 선택된 어느 하나의 가스를 소스 가스로 이용하고 HCl 또는 Cl2를 환원 가스로 이용한다. 즉, 미반응된 수소 및 Cl 가스는 HCl 또는 Cl2를 사용하여 환원시킨다. 또한, 선택적 에피택셜 성장시에는 기판(10)의 온도를 750℃ 이하, 예컨대 100~750℃로 유지하는 것이 바람직하다.
또한, 선택적 에피택셜 성장 이후에는 인시튜(in-situ)로 격자변형 유도막(21)에 보론(boron)을 도핑(doping)하는 공정을 진행할 수 있다. 이때, 보론의 도핑 농도는 5E19~5E20 atoms/㎠인 것이 바람직하다.
또한, 도핑된 보론이 기판(10)으로 확산(out-diffusion)되는 것을 방지하기 위해 격자변형 유도막(21)에 보론을 도핑하기 이전에 보론이 도핑되지 않은 언도프트(un-doped) SiGe를 별도로 10nm의 두께로 형성할 수도 있다.
즉, 본 발명의 실시예에 따르면, PMOS 영역(PPET)의 기판(10)에만 선택적으로 격자변형 유도막(21)을 형성시켜 기판(10)의 격자간격 변형을 유발함으로써, PMOS 영역(PPET)의 홀(hole) 이동도(mobility)를 증가시킨다. 여기서, 홀은 PMOS 전계효과트랜지스터의 다수 전하(hot carrier)가 되므로 이러한 홀의 이동도 증가는 선택적으로 PMOS 전계효과트랜지스터의 구동 전류를 증가시키게 된다.
구체적으로, 홀 이동도를 증가시키기 위해서는 채널 방향의 실리콘 격자 간격을 줄여 압축 스트레스(compressive stress)를 인가하여야 하는데, 이처럼 기판(10)보다 큰 격자 상수를 갖는 격자변형 유도막(21)을 기판(10)에 성장시키게 되면 채널 영역의 기판(10)은 그 격자 상수 차이만큼 압축 스트레스를 받아 채널 영역의 홀 이동도가 증가되는 것이다. 통상, 격자변형 유도막(21)인 SiXGe1 -X층(X<0.3)은 기판(10)보다 큰 격자 상수를 갖는다.
이어서, 도 6에 도시된 바와 같이, 격자변형 유도막(21)을 포함한 전체 구조 상에 포토레지스트 패턴(22)을 형성한다. 이때, 포토레지스트 패턴(22)은 주변회로 영역(PERI) 중 NMOS 영역(NFET)을 개방시키는 구조로 형성한다.
이어서, 포토레지스트 패턴(22)을 마스크로 이용한 식각공정(23)을 실시하여 NMOS 영역(NFET)의 스페이서용 절연막(17)을 식각한다. 이로써, NMOS 영역(NFET)에 스페이서(17A)가 형성된다.
이어서, 도면에 도시하진 않았지만, 스페이서(17A)를 마스크로 이용한 소스/드레인 이온주입공정을 실시하여 NMOS 영역(NFET)의 기판(10) 내에 소스/드레인 영역을 형성한다.
이어서, 도 7에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(22, 도 6 참조)을 제거한다.
이어서, 스트레서 라이너(stressor liner) 기술을 적용하여 스페이서(17A)를 포함한 전체 구조 상부면 단차를 따라 인장 스트레스(tensile stress) 인가막(24)을 증착한다. 인장 스트레스 인가막(24)은 NMOS 영역(NFET)의 채널에 인장 스트레스를 인가하기 위한 것으로서, 질화막으로 증착하는 것이 바람직하다. 예컨대, 인장 스트레스 인가막(24)은 적어도 1GPa 이상의 인장 스트레스를 갖는 질화막을 이용하여 적어도 20nm 이상의 두께로 증착한다. 이때, 인장 스트레스 인가막(24)이 갖는 인장 스트레스를 극대화하기 위하여 질화막을 여러번에 나누어 증착할 수 있다.
이러한 인장 스트레스 인가막(24)은 N형 트랜지스터의 다수 전하인 전자(electron)의 이동도를 증가시켜 NMOS 전계효과트랜지스터의 높은 구동전류를 확보할 수 있도록 한다.
여기서, 인장 스트레스 인가막(24)은 DCS 및 NH3를 소스 가스로 이용하여 증착하고, 저전력(low power)으로 적어도 650℃ 이상의 열을 인가하여 증착할 수 있 다. 한편, 인장 스트레스 인가막(24)을 650℃ 미만의 저온에서 증착하기 위하여 플라즈마(plasma)를 이용하여 DCS 및 NH3를 라디컬(radical)화시킬 수도 있다.
통상, 스트레서 라이너 기술이란 NMOS 및 PMOS 전계효과트랜지스터에 각각 필요에 따른 스트레스를 인가하기 위해 게이트 스페이서 물질로 인장 또는 압축 스트레스를 갖는 질화막 물질을 적용하는 것을 말한다. 예컨대, NMOS 전계효과트랜지스터는 다수 전하가 전자이기 때문에 전자 이동도를 증가시키기 위해 인장 스트레스를 인가하는 질화막이 필요하고, 전술한 바와 같이 PMOS 전계효과트랜지스터는 다수 전하가 홀이기 때문에 홀 이동도를 증가시키기 위해 압축 스트레스를 인가하는 질화막이 필요한 것이다.
이어서, 도 8에 도시된 바와 같이, 인장 스트레스 인가막(24) 상에 포토레지스트 패턴(25)을 형성한다. 이때, 포토레지스트 패턴(25)은 셀 영역(CELL)을 개방시키는 구조로 형성한다.
이어서, 포토레지스트 패턴(25)을 마스크로 이용한 건식식각공정(26)을 실시하여 셀 영역(CELL)의 인장 스트레스 인가막(24)을 선택적으로 제거한다.
이어서, 도 9에 도시된 바와 같이, 포토레지스트 패턴(25)을 마스크로 이용한 습식식각공정(27)을 실시하여 셀 영역(CELL)의 스페이서용 절연막(17, 도 8 참조)을 선택적으로 제거한다. 이때, 습식식각공정(27)은 산화막 제거 용액인 BOE(Buffered Oxide Etchant) 또는 HF를 이용하여 실시한다.
이어서, 도 10에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(25, 도 9 참조)을 제거한다.
이어서, 인장 스트레스 인가막(24)을 포함한 전체 구조 상부에 포토레지스트 패턴(28)을 다시 형성한다. 이때, 포토레지스트 패턴(28)은 PMOS 영역(PFET)을 개방시키는 구조로 형성한다.
이어서, 포토레지스트 패턴(28)을 마스크로 이용한 이온주입공정(29)을 실시한다. 이러한 이온주입공정(29)시에는 N2/Ar 혼합 불순물 이온을 이용한다. 이를 통해, PMOS 영역(PFET)의 인장 스트레스 인가막(24A)이 인장 스트레스에 자유로운(free) 성질을 갖게 된다. 즉, 이러한 이온주입공정(29)은 인장 스트레스 인가막(24A)으로 인한 PMOS 영역(PFET)의 인장 스트레스를 경감(release)시켜 PMOS 전계효과트랜지스터의 홀 이동도 감소를 방지하기 위한 것이다.
이어서, 도 11에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(28, 도 10 참조)을 제거한다.
이어서, 인장 스트레스 인가막(24, 24A)을 포함한 전체 구조 상부면 단차를 따라 식각 보호용 절연막(30)을 증착한다. 이때, 식각 보호용 절연막(30)은 후속으로 진행될 랜딩 플러그 콘택(landing plug contact) 형성을 위한 식각공정 및 자기정렬 콘택(self aligned contact) 형성을 위한 식각공정시 게이트 전극(15)의 측벽을 보호하기 위한 보호막으로서, 질화막 계열의 물질을 이용하는 것이 바람직하다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과가 있다.
첫째, 본 발명에 의하면, PMOS 트랜지스터의 소스/드레인 영역에 선택적으로 기판보다 격자 상수가 큰 SiXGe1 -X층(X<0.3)을 형성함으로써, PMOS 트랜지스터의 다수 전하인 홀의 이동도를 증가시킬 수 있다. 이를 통해, 게이트 산화막 두께를 조절하지 않고도 PMOS 트랜지스터의 높은 구동전류를 확보할 수 있다.
둘째, 본 발명에 의하면, 스트레서 라이너 기술을 적용하여 트랜지스터의 게이트 전극 형성 후, 게이트 전극 표면을 덮는 인장 스트레스 인가막을 형성함으로써, NMOS 트랜지스터의 다수 전하인 전자의 이동도를 증가시킬 수 있다. 이를 통해, 게이트 산화막 두께를 조절하지 않고도 NMOS 트랜지스터의 높은 구동전류를 확보할 수 있다.
셋째, 본 발명에 의하면, 상기 인장 스트레스 인가막을 형성한 후, PMOS 트랜지스터가 형성되는 PMOS 영역에만 선택적으로 N2/Ar 혼합 불순물 이온을 주입함으로써, PMOS 영역의 인장 스트레스 인가막이 인장 스트레스에 자유로운(free) 성질을 갖도록 한다. 이를 통해, PMOS 트랜지스터에 가해지는 인장 스트레스를 경감(release)시켜 인장 스트레스 인가막에 의한 PMOS 트랜지스터의 홀 이동도 감소 를 방지할 수 있다.
따라서, 나아가서는 본 발명에 의하면, 높은 구동전류를 확보하여 고속 동작(high speed) 및 저전력(low power)으로 동작하는 신뢰성 있는 반도체 소자를 제조할 수 있다.

Claims (18)

  1. PMOS 영역 및 NMOS 영역을 포함하는 기판 상에 각각 제1 및 제2 게이트 전극을 형성하는 단계;
    상기 제1 및 제2 게이트 전극을 포함한 기판 상부면에 스페이서용 절연막을 증착하는 단계;
    상기 PMOS 영역의 스페이서용 절연막을 식각하여 상기 제1 게이트 전극의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서의 양측으로 노출된 상기 PMOS 영역의 기판을 식각하여 리세스부를 형성하는 단계;
    상기 리세스부가 매립되도록 격자변형 유도막을 형성하는 단계;
    상기 NMOS 영역의 스페이서용 절연막을 식각하여 상기 제2 게이트 전극의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서 및 격자변형 유도막을 포함한 기판 상부면 단차를 따라 인장 스트레스 인가막을 형성하는 단계; 및
    상기 PMOS 영역의 인장 스트레스 인가막에 불순물을 이온주입하여 상기 인장 스트레스 인가막에 기인한 상기 PMOS 영역의 인장 스트레스를 경감시키는 단계
    를 포함하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 PMOS 영역의 인장 스트레스를 경감시키는 단계는,
    N2/Ar 혼합 불순물을 이온주입하여 실시하는 반도체 소자 제조방법.
  3. 제 1 항에 있어서,
    상기 PMOS 영역의 인장 스트레스를 경감시키는 단계 후,
    상기 인장 스트레스 인가막의 상부면 단차를 따라 식각 보호용 절연막을 증착하는 단계를 더 포함하는 반도체 소자 제조방법.
  4. 제 1 항에 있어서,
    상기 스페이서용 절연막을 증착하는 단계 전,
    상기 제1 및 제2 게이트 전극을 포함한 기판 상부면 단차를 따라 식각정지막을 증착하는 단계를 더 포함하는 반도체 소자 제조방법.
  5. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 격자변형 유도막은 선택적 에피택셜 성장공정을 이용하여 SiXGe1 -X(X<0.3)층으로 형성하는 반도체 소자 제조방법.
  6. 제 5 항에 있어서,
    상기 격자변형 유도막을 형성하는 단계는,
    상기 선택적 에피택셜 성장공정과 인시튜로 상기 SiXGe1 -X(X<0.3)층에 보론을 도핑하여 이루어지는 반도체 소자 제조방법.
  7. 제 6 항에 있어서,
    상기 SiXGe1 -X(X<0.3)층에 보론을 도핑하기 전,
    언도프트 SiGe층을 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
  8. 제 5 항에 있어서,
    상기 격자변형 유도막은 SiH4, SiH2Cl2, SiHCl3 및 Si2Cl6의 일군에서 선택된 어느 하나의 가스를 소스 가스로 이용하고 HCl 또는 Cl2를 환원 가스로 이용하여 형성하는 반도체 소자 제조방법.
  9. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 인장 스트레스 인가막은 적어도 1GPa 이상의 인장 스트레스를 갖는 질화막으로 형성하는 반도체 소자 제조방법.
  10. 제 9 항에 있어서,
    상기 인장 스트레스 인가막은 DCS 및 NH3를 소스 가스로 이용하여 형성하는 반도체 소자 제조방법.
  11. 제 9 항에 있어서,
    상기 인장 스트레스 인가막은 인장 스트레스가 극대화되도록 상기 질화막을 여러번에 나누어 증착하여 형성하는 반도체 소자 제조방법.
  12. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 리세스부를 형성하는 단계는,
    상기 스페이서와 상기 기판 간의 식각 선택비를 이용한 습식식각공정을 실시하여 이루어지는 반도체 소자 제조방법.
  13. 제 12 항에 있어서,
    상기 습식식각공정을 실시한 후,
    H2 분위기에서 베이킹 공정을 실시하는 단계를 더 포함하는 반도체 소자 제조방법.
  14. 셀 영역, PMOS 영역 및 NMOS 영역을 포함하는 기판 상에 각각 제1 내지 제3 게이트 전극을 형성하는 단계;
    상기 제1 내지 제3 게이트 전극을 포함한 기판 상부면에 스페이서용 절연막을 증착하는 단계;
    상기 PMOS 영역의 스페이서용 절연막을 식각하여 상기 제2 게이트 전극의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서의 양측으로 노출된 상기 PMOS 영역의 기판을 식각하여 리세스부를 형성하는 단계;
    상기 리세스부가 매립되도록 격자변형 유도막을 형성하는 단계;
    상기 NMOS 영역의 스페이서용 절연막을 식각하여 상기 제3 게이트 전극의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서 및 격자변형 유도막을 포함한 기판 상부면 단차를 따라 인장 스트레스 인가막을 형성하는 단계;
    상기 셀 영역의 인장 스트레스 인가막 및 스페이서용 절연막을 선택적으로 제거하는 단계; 및
    상기 PMOS 영역의 인장 스트레스 인가막에 불순물을 이온주입하여 상기 인장 스트레스 인가막에 기인한 상기 PMOS 영역의 인장 스트레스를 경감시키는 단계
    를 포함하는 반도체 소자 제조방법.
  15. 제 14 항에 있어서,
    상기 PMOS 영역의 인장 스트레스를 경감시키는 단계는,
    N2/Ar 혼합 불순물을 이온주입하여 실시하는 반도체 소자 제조방법.
  16. 제 14 항에 있어서,
    상기 스페이서용 절연막을 증착하는 단계 전,
    상기 제1 내지 제3 게이트 전극을 포함한 기판 상부면 단차를 따라 식각정지막을 증착하는 단계를 더 포함하는 반도체 소자 제조방법.
  17. 제 14 항 내지 제 16 항 중 어느 하나의 항에 있어서,
    상기 격자변형 유도막은 선택적 에피택셜 성장공정을 이용하여 SiXGe1-X(X<0.3)층으로 형성하는 반도체 소자 제조방법.
  18. 제 14 항 내지 제 16 항 중 어느 하나의 항에 있어서,
    상기 인장 스트레스 인가막은 적어도 1GPa 이상의 인장 스트레스를 갖는 질화막으로 형성하는 반도체 소자 제조방법.
KR1020060134260A 2006-12-27 2006-12-27 반도체 소자 제조방법 KR100933798B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060134260A KR100933798B1 (ko) 2006-12-27 2006-12-27 반도체 소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060134260A KR100933798B1 (ko) 2006-12-27 2006-12-27 반도체 소자 제조방법

Publications (2)

Publication Number Publication Date
KR20080060312A KR20080060312A (ko) 2008-07-02
KR100933798B1 true KR100933798B1 (ko) 2009-12-24

Family

ID=39812845

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060134260A KR100933798B1 (ko) 2006-12-27 2006-12-27 반도체 소자 제조방법

Country Status (1)

Country Link
KR (1) KR100933798B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101116336B1 (ko) 2009-12-28 2012-03-16 주식회사 하이닉스반도체 반도체 장치 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050066736A (ko) * 2003-12-27 2005-06-30 동부아남반도체 주식회사 반도체 소자 제조방법
KR20060095236A (ko) * 2005-02-28 2006-08-31 삼성전자주식회사 씨모스 트랜지스터 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050066736A (ko) * 2003-12-27 2005-06-30 동부아남반도체 주식회사 반도체 소자 제조방법
KR20060095236A (ko) * 2005-02-28 2006-08-31 삼성전자주식회사 씨모스 트랜지스터 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101116336B1 (ko) 2009-12-28 2012-03-16 주식회사 하이닉스반도체 반도체 장치 제조 방법

Also Published As

Publication number Publication date
KR20080060312A (ko) 2008-07-02

Similar Documents

Publication Publication Date Title
KR100282452B1 (ko) 반도체 소자 및 그의 제조 방법
US10741453B2 (en) FinFET device
KR100499159B1 (ko) 리세스 채널을 갖는 반도체장치 및 그 제조방법
US8106456B2 (en) SOI transistors having an embedded extension region to improve extension resistance and channel strain characteristics
KR100844933B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
JP5107680B2 (ja) 半導体装置
US7435657B2 (en) Method of fabricating transistor including buried insulating layer and transistor fabricated using the same
JP5671294B2 (ja) 集積回路及びその製造方法
CN109427582B (zh) 半导体结构及其形成方法
CN106033725B (zh) 半导体元件及其制作工艺
CN111223779A (zh) 半导体结构及其形成方法
CN111223778A (zh) 半导体结构及其形成方法
US20090101979A1 (en) Methods of Forming Field Effect Transistors Having Stress-Inducing Sidewall Insulating Spacers Thereon and Devices Formed Thereby
KR20070068736A (ko) 매몰절연막 상에 형성된 다중 채널을 갖는 모스트랜지스터를 구비하는 반도체 장치 제조 방법
US20090085075A1 (en) Method of fabricating mos transistor and mos transistor fabricated thereby
KR100724572B1 (ko) 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법
JP4519442B2 (ja) Ｍｏｓトランジスター及びその製造方法
US20090065806A1 (en) Mos transistor and fabrication method thereof
CN107579108B (zh) 半导体结构的形成方法
KR100933798B1 (ko) 반도체 소자 제조방법
CN113838934A (zh) 半导体结构及其形成方法
CN107994065B (zh) 半导体器件及其形成方法
JP2008066548A (ja) 半導体装置および半導体装置の製造方法
KR100485004B1 (ko) 에스오아이 반도체 소자 및 그 제조 방법
US6720224B2 (en) Method for forming transistor of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee