KR100724572B1 - 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
Abstract
리세스된 게이트 전극을 갖는 트랜지스터의 제조방법이 제공된다. 상기 제조방법은 반도체 기판 상에 하드 마스크 패턴을 형성하는 것을 구비한다. 상기 하드 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 예비 채널트렌치를 형성한다. 상기 예비 채널트렌치가 형성된 기판의 전면 상에 희생막을 형성한다. 상기 희생막을 에치백하여 상기 예비 채널트렌치의 하부영역을 채우는 희생 패턴을 형성한다. 상기 희생 패턴 상부의 상기 예비 채널트렌치의 노출된 상부 측벽을 둘러싸는 성장 반도체층을 형성한다. 상기 희생 패턴을 제거하여 하부폭보다 좁은 상부폭을 갖는 채널트렌치를 형성한다.
Description
도 1 내지 도 8은 본 발명의 실시예에 따른 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법에 관한 것이다.
디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과를 발생시킨다. 특히, 상기 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 문턱 전압이 감소되고 누설전류가 증가되어 상기 디램 소자의 리프레쉬 특성을 저하시킨다. 이에 따라, 상기 디램 소자의 집적도가 증가할지라도, 상기 게이트 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 모스 트랜지스터로서 리세스된 게이트 전극을 갖는 트랜지스터가 소개된 바 있다.
상기 리세스된 게이트 전극을 갖는 트랜지스터는 반도체 기판 내에 채널트렌치를 형성하고, 상기 채널트렌치를 채우는 게이트를 형성하고, 상기 게이트 양 측 기판 내에 소오스/드레인을 형성하는 것이다.
한편, 최근에는 상기 리세스된 게이트 전극을 갖는 트랜지스터의 채널길이를 더욱 증가시키기 위하여 상기 채널트렌치의 하부 영역이 더 큰 폭을 갖도록 형성하는 방법이 한국공개특허 제 2000-60693 호에 개시된 바 있다. 상기 한국공개특허에 의하면, 반도체 기판 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 이방성 식각하여 제1 트렌치를 형성한다. 상기 제1 트렌치의 측벽 상에 산화막을 형성하고, 상기 제1 트렌치 하부의 상기 반도체 기판을 등방성 식각하여 제2 트렌치를 형성한다. 상기 한국공개특허에 의한 발명에 따르면, 증가된 채널 길이를 가진 트랜지스터가 형성된다. 그러나, 두 번의 식각공정에 의하여 상기 반도체 기판이 큰 손상을 받을 수 있으며, 상기 제2 트렌치의 폭을 조절하기가 쉽지 않아, 상기 제2 트렌치의 폭의 영향을 받는 채널길이의 조절이 쉽지 않게 되고, 결과적으로 문턱 전압 조절이 어려워 질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 개선된 제조 공정에 의하여 형성된 증가된 채널 길이를 갖는 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따르면, 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법이 제공된다. 상기 제조방법은 반도체 기판 상에 하드 마스크 패턴을 형성하는 것을 포함한다. 상기 하드 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 예비 채널트렌치를 형성한다. 상기 예비 채널트렌치의 하부영역을 채우는 희생 패턴을 형성한다. 상기 희생 패턴 상부의 상기 예비 채널트렌치의 노출된 상부 측벽을 둘러싸는 성장 반도체층을 형성한다. 상기 희생 패턴을 제거하여 하부폭보다 좁은 상부폭을 갖는 채널트렌치를 형성한다.
상기 희생 패턴은 상기 하드 마스크 패턴에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다.
상기 희생 패턴은 중간온도산화막(MTO; medium temperature oxide)으로 형성될 수 있다.
상기 희생 패턴은 상기 예비 채널트렌치가 형성된 기판의 전면 상에 희생막을 형성하고, 상기 희생막을 에치백하여 형성될 수 있다.
상기 희생 패턴을 제거하기 전에 상기 하드 마스크 패턴을 제거할 수 있다.
상기 하드 마스크 패턴을 제거하기 전에 상기 성장 반도체층 표면 상에 표면 보호막을 형성할 수 있다.
상기 희생 패턴을 제거한 후에 상기 채널트렌치를 채우고 상기 반도체 기판을 가로지르는 절연된 게이트 전극을 형성할 수 있다. 상기 절연된 게이트 전극의 양 측의 기판 내에 소오스/드레인을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1을 참조하면, 반도체 기판(100) 내에 소자분리막(105)을 형성하여 활성영역(110)을 한정한다. 상기 소자분리막(105)은 잘 알려진 에스티아이(STI; shallow trench isolation) 공정을 사용하여 형성될 수 있다. 상기 활성영역(110)을 갖는 기판 상에 하드 마스크막을 형성한다. 상기 하드 마스크막은 실리콘 질화막으로 형성될 수 있다. 상기 하드 마스크막을 형성하기 전에 패드 산화막을 형성할 수 있다. 상기 패드 산화막은 중간온도산화막(MTO; medium temperature oxide)으로 형성될 수 있다. 상기 하드 마스크막 상에 반사방지막을 형성할 수 있다. 상기 반사방지막은 실리콘 산질화막으로 형성될 수 있다. 상기 반도체 기판(100) 상에 차례로 적층된 상기 패드 산화막, 상기 하드 마스크막 및 상기 반사방지막은 마스크막을 구성한다. 상기 마스크막을 패터닝하여 상기 활성영역(110)의 소정 영역을 노출시키는 마스크 패턴(130)을 형성한다. 상기 마스크 패턴(130)은 차례로 적층된 패드 산화 패턴(115), 하드 마스크 패턴(120) 및 반사방지 패턴(125)으로 이루어질 수 있다.
도 2를 참조하면, 상기 마스크 패턴(130)을 식각마스크로 사용하여 상기 활성영역(110)을 식각하여 예비 채널트렌치(135)를 형성한다. 상기 예비 채널트렌치 (135)를 형성한 후 세정 공정을 실시할 수 있으며, 이때, 상기 반사방지 패턴(125)이 제거될 수 있다.
도 3 및 도 4를 참조하면, 상기 예비 채널트렌치(135)가 형성된 기판의 전면 상에 희생막(140a)을 형성한다. 상기 희생막(140a)은 상기 하드 마스크 패턴(120)에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다. 예컨대, 상기 하드 마스크 패턴(120)이 실리콘 질화막으로 형성되는 경우, 상기 희생막(140a)은 실리콘 산화막으로 형성될 수 있다. 상기 실리콘 산화막은 중간온도산화막(MTO; medium temperature oxide)으로 형성될 수 있다. 상기 희생막(140a)을 에치백하여 상기 예비 채널트렌치(135)의 하부영역을 채우는 희생 패턴(140)을 형성한다. 이때, 상기 하드 마스크 패턴(120)에 의하여 상기 하드 마스크 패턴(120) 하부의 상기 패드 산화 패턴(115)이 보호될 수 있다.
도 5 및 도 6을 참조하면, 상기 희생 패턴(140) 상부의 상기 예비 채널트렌치(135)의 노출된 상부 측벽을 둘러싸는 성장 반도체층(145)을 형성한다. 상기 성장 반도체층(145)은 잘 알려진 선택적 에피택시얼 성장 기술을 사용하여 형성될 수 있다. 이때, 상기 희생 패턴(140)은 상기 예비 채널트렌치(135)의 하부 영역에는 상기 성장 반도체층(145)이 형성되지 않도록 방지하는 성장 방지막의 역할을 한다.
상기 성장 반도체층(145)의 표면 상에 표면 보호막(150)을 형성할 수 있다. 상기 표면 보호막(150)은 열산화막으로 형성될 수 있다.
도 7을 참조하면, 상기 하드 마스크 패턴(120)을 제거한다. 상기 하드 마스크 패턴(120)이 실리콘 질화막으로 형성된 경우, 인산 용액을 사용하여 제거할 수 있다. 이때, 상기 성장 반도체층(145)의 표면은 상기 표면 보호막(150)이 덮고 있으므로, 상기 하드 마스크 패턴(120)을 제거할 때에 상기 성장 반도체층(145)의 표면이 손상되는 것을 방지할 수 있게 된다.
이후, 상기 희생 패턴(140)을 제거한다. 상기 희생 패턴(140)이 실리콘 산화막으로 형성된 경우, 불산 용액을 사용하여 제거할 수 있다. 이때, 상기 표면 보호막(150) 및 상기 패드 산화 패턴(115) 또한 함께 제거될 수 있다. 결과적으로, 하부폭(W2)보다 작은 상부폭(W1)을 갖는 채널트렌치(155)가 제공된다. 본 발명에 의하면, 도 2로부터 보여지는 상기 예비 채널트렌치(135)를 상대적으로 넓은 폭을 갖도록 먼저 형성한다. 이때, 상기 예비 채널트렌치(135)의 폭이 이후 상기 채널트렌치(155)의 상기 하부폭(W2)을 결정하게 된다. 이후, 상기 희생 패턴(140)의 형성 깊이에 따라, 상기 채널트렌치(155)의 하부 영역의 깊이가 결정된다. 즉, 트랜지스터의 채널 길이를 예측하기 용이하며, 그에 따라 문턱 전압의 조절이 용이하게 된다.
도 8을 참조하면, 상기 채널트렌치(155)을 갖는 기판 상에 게이트 절연막을 형성한다. 이어서, 상기 게이트 절연막 상에 상기 채널트렌치(155)을 채우는 게이트 도전막을 형성한다. 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여 상기 반도체 기판(100)을 가로지르는 절연된 게이트 전극(170)을 형성한다. 상기 절연된 게이트 전극(170)은 적층된 게이트 절연 패턴(160) 및 게이트 도전 패턴(165)으로 구성될 수 있다. 상기 게이트 도전 패턴(165)은 도핑된 폴리실리콘막으로 형성될 수 있다. 이와는 달리, 상기 게이트 도전 패턴(165)은 폴리실리콘막 및 상기 폴리실리콘막 상의 금속 실리사이드막을 포함하도록 형성될 수 있다. 상기 게이트 도전 패턴(165) 상에 게이트 캐핑 패턴이 더 형성될 수도 있다.
상기 절연된 게이트 전극(170)의 측벽 상에 게이트 스페이서(175)를 형성한다. 이후, 상기 절연된 게이트 전극(170) 및 상기 게이트 스페이서(175)를 이온주입마스크로 사용하여 상기 활성영역(110) 및 상기 성장 반도체층(145) 내로 불순물들을 주입하여 소오스/드레인(180)을 형성한다.
상기와 같이 이루어진 본 발명에 의하면, 하부폭을 갖는 예비 채널트렌치를 먼저 형성하고, 상기 예비 채널트렌치의 상부 영역에 성장 반도체층을 형성하여 상기 하부폭보다 작은 상부폭을 갖는 채널트렌치를 형성할 수 있다. 따라서, 채널 길이를 예측하기 용이해지며, 그에 따라, 문턱 전압의 조절 또한 용이해질 수 있다.
Claims (7)
- 반도체 기판 상에 하드 마스크 패턴을 형성하고,상기 하드 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 예비 채널트렌치를 형성하고,상기 예비 채널트렌치가 형성된 기판의 전면 상에 희생막을 형성하고,상기 희생막을 에치백하여 상기 예비 채널트렌치의 하부영역을 채우는 희생 패턴을 형성하고,상기 희생 패턴 상부의 상기 예비 채널트렌치의 노출된 상부 측벽을 둘러싸는 성장 반도체층을 형성하고,상기 희생 패턴을 제거하여 하부폭보다 좁은 상부폭을 갖는 채널트렌치를 형성하는 것을 포함하는 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 희생 패턴은 상기 하드 마스크 패턴에 대하여 식각선택비를 갖는 물질막으로 형성되는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 희생 패턴은 중간온도산화막(MTO; medium temperature oxide)으로 형성되는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 희생 패턴을 제거하기 전에 상기 하드 마스크 패턴을 제거하는 것을 더 포함하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 하드 마스크 패턴을 제거하기 전에 상기 성장 반도체층 표면 상에 표면 보호막을 형성하는 것을 더 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 희생 패턴을 제거한 후에상기 채널트렌치를 채우고 상기 반도체 기판을 가로지르는 절연된 게이트 전극을 형성하고,상기 절연된 게이트 전극의 양 측의 기판 내에 소오스/드레인을 형성하는 것 을 더 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060014365A KR100724572B1 (ko) | 2006-02-14 | 2006-02-14 | 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060014365A KR100724572B1 (ko) | 2006-02-14 | 2006-02-14 | 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100724572B1 true KR100724572B1 (ko) | 2007-06-04 |
Family
ID=38358226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060014365A KR100724572B1 (ko) | 2006-02-14 | 2006-02-14 | 리세스된 게이트 전극을 갖는 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100724572B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101087895B1 (ko) * | 2009-07-31 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR101087792B1 (ko) * | 2009-08-06 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 형성 방법 |
| CN113471201A (zh) * | 2021-07-02 | 2021-10-01 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器 |
| WO2023272875A1 (zh) * | 2021-07-02 | 2023-01-05 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
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| KR100473733B1 (ko) | 2002-10-14 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그의 제조방법 |
-
2006
- 2006-02-14 KR KR1020060014365A patent/KR100724572B1/ko not_active IP Right Cessation
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