KR20050019616A - 집적 회로 소자 리세스 트랜지스터의 제조방법 및 이에의해 제조된 집적 회로 소자의 리세스 트랜지스터 - Google Patents

집적 회로 소자 리세스 트랜지스터의 제조방법 및 이에의해 제조된 집적 회로 소자의 리세스 트랜지스터 Download PDF

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Abstract

집적회로 소자의 리세스 트랜지스터의 제조방법 및 이에 의해 제조된 집적 회로 소자의 리세스 트랜지스터에 대하여 개시한다. 본 발명의 일 실시예에 따른 리세스 트랜지스터의 제조방법은 집적 회로 기판에 트렌치 소자 분리 영역을 형성하여 활성 영역을 정의한 다음, 하드 마스크 패턴을 식각 마스크로 사용하여 트렌치 소자 분리 영역이 리세스되도록 소정의 깊이만큼 트렌치 소자 분리 영역을 식각하고, 계속해서 상기 하드 마스크 패턴을 이용하여 활성 영역에 그 저면이 실질적으로 평평한 게이트 트렌치를 형성한 뒤에, 이 게이트 트렌치를 도전막 등으로 매립함으로써 리세스 트랜지스터를 완성한다.

Description

집적 회로 소자 리세스 트랜지스터의 제조방법 및 이에 의해 제조된 집적 회로 소자의 리세스 트랜지스터{Method of fabricating a transistor having recessed channel in integrated circuit device and the transistor having recessed channel in integrated circuit device fabricated by the same}
본 발명은 집적 회로 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 집적 회로 소자의 리세스 트랜지스터의 제조방법 및 그 방법으로 제조된 집적 회로 소자의 리세스 트랜지스터에 관한 것이다.
집적 회로 소자의 집적도가 증가하면서 많은 해결 과제가 생겨났다. 그 중의 하나가 집적 회로 트랜지스터의 단채널화이다. 평면형 트랜지스터의 경우, 집적도가 증가하면서 채널 길이도 그 만큼 줄어들고, 그 결과 단채널 효과(short channel effect)가 빈번하게 발생하였다. 단채널 효과로 인하여 평면형 트랜지스터의 소오스와 드레인간에 펀치스로우가 발생하고, 그 결과 집적 회로 소자의 오동작이 초래될 수 있다. 이러한 단채널 효과를 방지하기 위한 하나의 방법으로 새롭게 제시된 것이 리세스된 채널을 가지는 트랜지스터(이하, '리세스 트랜지스터(recess transistor)'라 한다)이다.
도 1은 리세스 트랜지스터 형성을 위한 활성 영역 패턴(A/P) 및 게이트 패턴(G)의 레이아웃도이다. 그리고, 도 2a 내지 도 2c는 도 1의 레이아웃을 사용하여 형성된 종래 기술에 따른 리세스 트랜지스터를 나타내는 단면도들로서, 각각 도 1의 A-A'선, B-B'선 및 C-C'선을 따라서 자른 것이다.
도 2a, 도 2b 및 도 2c를 참조하면, 트렌치 격리 영역(40a)에 의해 정의된 활성 영역 내에 게이트 트렌치(90)가 형성되어 있다. 게이트 트렌치(90)에 매립된 리세스 게이트(98)와 상기 리세스 게이트(98) 양측에 형성되어 있는 소오스/드레인 영역(50)이 리세스 트랜지스터를 구성한다. 리세스 트랜지스터의 채널은 -도 2a에 경우 채널은 좌우로 형성되고, 도 2c의 경우 채널은 전후로 형성됨- 게이트 트렌치(90)의 외주면을 따라서 형성된다. 따라서, 실리콘 기판(10) 위에 평행하게 형성되던 종래의 평면형 트랜지스터의 채널 길이 즉, 게이트의 폭보다 리세스 트랜지스터의 채널 길이가 더 길어진다. 그러므로, 리세스 트랜지스터는 소오스와 드레인 간의 펀치스로우 현상이 발생하는 것을 최소화할 수 있는 장점이 있다.
그런데, 종래의 리세스 트랜지스터의 제조방법에 따르면, 도 2c에 점선 원으로 표시되어 있는 바와 같이 트렌치 격리 영역(40a)의 측벽과 게이트 트렌치의 측벽 사이에 실리콘 기판의 일부가 잔류하는 문제가 발생한다.
이와 같은 문제가 발생하는 근본적인 이유는 트렌치 격리 영역(40a)의 수직 프로파일이 수직선에 대하여 소정의 기울기를 가지고 있기 때문이다. 즉, 활성 영역 패턴(P/A)은 그 상부의 폭(d2)이 그 하부의 폭(d2)보다 더 작은데, 이러한 프로파일은 트렌치 격리 영역(40a)을 형성하는 과정에서 불가피하게 생긴다. 이와 같이 트렌치 격리 영역이 소정의 기울기를 가지는 경우에, 게이트 트렌치(90)를 형성하기 위하여 실리콘 기판을 이방성 건식 식각법을 이용하여 최대한 수직으로 건식 식각하더라도 실리콘 기판의 하부에는 불가피하게 실리콘 기판의 일부(실리콘 펜스 즉 잔류 실리콘 기판 영역)가 잔류할 수 밖에 없다. 더군다나, 건식 식각 공정 자체의 한계로 인하여 완전히 수직으로 실리콘 기판을 식각한다는 것은 이론적으로만 가능할 뿐, 거의 불가능하기 때문에 잔류 실리콘 기판 영역이 생길 가능성은 더욱 증가한다.
소오스/드레인 영역(50)의 하부에 실리콘 기판이 잔류하게 되는 경우, 리세스 트랜지스터는 활성 영역 패턴의 중심 영역에서의 채널 길이(도 2a 참조)와 활성 영역 패턴의 가장자리 영역에서의 채널 길이(도 2b 참조)가 서로 달라지게 된다. 즉, 활성 영역 패턴의 가장자리 영역에서의 채널 길이가 중심부에서의 채널 길이보다 짧아지게 된다. 채널 길이가 짧아지면 트랜지스터의 문턱전압이 감소하고 그 결과 가장자리의 채널을 통하여 서브스레시홀드 누설 전류(subthreshold leakage current)가 증가함으로써, 집적 회로 소자의 오동작을 유발시킨다. 더군다나, 기판 실리콘이 소오스/드레인 영역(50) 내에 잔류할 경우에는 소오스/드레인 영역간에 단락이 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 트렌치 측벽의 잔류 기판 영역을 완전히 제거할 수 있는 집적 회로 소자의 리세스 트랜지스터의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 저면이 실질적으로 평평한 집적 회로 소자의 리세스 트랜지스터를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 집적 회로 소자의 리세스 트랜지스터 제조방법은 집적 회로 기판에 트렌치 소자 분리 영역을 형성하여 활성 영역을 정의한 다음, 게이트 트렌치를 형성하기 전에 트렌치 소자 분리 영역이 상기 게이트 트렌치가 형성될 예정인 활성 부분보다 리세스가 되도록 소정의 깊이만큼 상기 트렌치 소자 분리 영역을 식각하는 공정을 먼저 진행한다. 그리고, 상기 리세스된 트렌치 소자 분리 영역보다 돌출되어 있는 상기 활성 영역을 식각함으로써 게이트 트렌치를 형성한 다음, 상기 게이트 트렌치를 매립하는 리세스 게이트를 형성한다.
상기한 실시예의 일 측면에 따르면, 상기 게이트 트렌치를 형성하는 단계는 종래와 같은 이방성 건식 식각으로 수행할 수가 있으며, 이 경우 트렌치 소자 분리 영역이 리세스되어 활성 영역의 측면 일부가 돌출되어 있기 때문에, 이방성 건식 식각 공정의 결과 상기 리세스된 트렌치 소자 분리 영역에 인접하는 상기 활성 영역의 가장자리 영역이 상기 활성 영역의 중심 영역보다 더 깊은 식각 프로파일을 가지도록 식각이 진행된 다음, 계속적으로 식각을 진행하면 상기 활성 영역의 중심 영역과 상기 리세스된 트렌치 소자 분리 영역에 인접하는 상기 활성 영역의 가장자리 영역이 실질적으로 평평한 식각 프로파일을 가지도록 식각이 진행된다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 집적 회로 소자의 리세스 트랜지스터 제조방법은 집적 회로 기판에 트렌치 소자 분리 영역을 형성하여 활성 영역을 정의한 다음, 상기 활성 영역에 게이트 트렌치를 형성하기 위한 마스크 패턴을 형성한다. 그리고, 게이트 트렌치를 형성하기 위한 식각 공정을 진행하기 전에 상기 마스크 패턴을 식각 마스크로 사용하여 상기 활성 영역보다 상기 트렌치 소자 분리 영역이 더 리세스되도록 상기 트렌치 소자 분리 영역을 식각하는 공정을 먼저 진행한다. 그리고, 계속해서 상기 마스크 패턴을 식각 마스크로 사용하여 상기 활성 영역에 게이트 트렌치를 형성한 다음, 상기 게이트 트렌치를 매립하는 리세스 게이트를 형성한다.
상기한 실시예의 일 측면에 의하면, 상기 마스크 패턴은 라인 타입의 패턴일 수 있는데, 이 경우 상기 마스크 패턴은 게이트 라인이 연장된 방향과 동일한 방향으로 연장되어 있는 모양일 수 있으며, 이 마스크 패턴에 의하여 게이트 트렌치가 형성될 활성 영역 및 이에 인접한 트렌치 소자 격리 영역이 노출된다.
상기한 실시예의 다른 측면에 의하면 상기 마스크 패턴은 다음의 방법으로 형성할 수 있다. 먼저, 상기 활성 영역이 정의된 상기 집적 회로 기판 상에 산화막, 폴리실리콘막 및 포토레지스트막을 순차적으로 형성한 다음, 상기 포토레지스트막을 노광 및 현상하여 상기 게이트 트렌치를 형성하기 위한 포토레지스트 패턴을 형성한다. 그리고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 폴리실리콘막 및 상기 산화막을 식각하여 폴리실리콘막 패턴 및 산화막 패턴을 형성한 다음에 상기 포토레지스트 패턴을 제거하여 상기 마스크 패턴을 완성한다. 그리고, 상기 게이트 트렌치를 형성하는 단계에서는 상기 마스크 패턴에 의하여 노출되어 있는 상기 활성 영역을 식각함과 동시에 상기 폴리실리콘막 패턴도 식각되도록 할 수 있는데, 이 경우 산화막 패턴이 식각 저지막으로서의 역할을 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것들이다. 도면에 있어서, 층의 두께 및/또는 영역들의 크기 등은 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
도 3a 및 도 3b 내지 도 14a 및 도 14b는 본 발명의 일 실시예에 따른 집적 회로 소자의 리세스 트랜지스터의 제조방법을 나타내는 도면들이다. 각 도면에서 A-A' 및 C-C'는 각각 도 1의 A-A' 및 C-C'를 따라 자른 단면도임을 표시한다.
도 3a 및 도 3b를 참조하면, 집적 회로 기판(100), 예컨대 실리콘 기판 상에 산화막(104)과 질화막(108)을 순차적으로 형성하여 패드 절연막(110)을 형성한다. 이어서, 패드 절연막(110) 상에 유기 반사 방지막(Anti Reflection Coating, ARC)(미도시) 및 포토레지스트(112)를 도포한다. 산화막(104)은 기판(100)과 질화막(108) 사이의 응력을 감소시키기 위해 형성하는 것으로, 예컨대 100Å 정도의 두께로 형성한다. 질화막(108)은 STI 영역 형성을 위한 식각 공정 시에 식각 마스크로 쓰이는 것으로, 예를 들어, 실리콘 질화물을 약 800 내지 850Å 정도의 두께로 증착하여 형성한다.
도 4a 및 도 4b를 참조하면, 활성 영역을 정의하는 포토레지스트 패턴(112a)을 형성한다. 이후, 포토레지스트 패턴(112a)을 마스크로 하여 건식 식각 방법으로 패드 절연막을 패터닝하여 질화막 패턴(108a)과 열산화막 패턴(104a)으로 이루어진 패드 마스크(110a)를 형성한다. 질화막(108)을 식각할 때에는 불화 탄소계 가스를 사용한다. 예를 들면, CxFy계, CaHbFc계 가스, 예를 들면 CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4, C2H2, C4F6 등과 같은 가스 또는 이들의 혼합가스를 사용한다. 이 때, 분위기 가스로는 Ar가스를 사용할 수 있다.
도 5a 및 도 5b를 참조하면, 포토레지스트 패턴(112a)을 제거한 다음, 패드 마스크(110a)를 식각 마스크로 사용하여 노출된 기판(100)을 이방성 건식 식각하여 활성영역을 한정하는 트렌치(116)를 형성한다. 포토레지스트 패턴(112a)은 통상적인 방법, 예컨대 산소 플라즈마를 사용하여 에슁한 다음 유기 스트립으로 제거할 수 있다. 트렌치(116)는 후속 공정에서 절연막으로 매립할 때에 보이드가 형성되지 않는 종횡비(aspect ratio)로 형성하는 것이 바람직하다. 예를 들어, HDP(High Density Plasma) 산화막으로 매립한다면, 트렌치(116)는 3.0보다 작은 종횡비를 가지도록 형성하는 것이 바람직하다.
도 6a 및 도 6b를 참조하면, 트렌치(116)가 형성된 결과물 전면에 실리콘 산화막(120)을 형성하여 트렌치(116) 내벽을 보호한다. 이어서, 트렌치(116) 내부를 절연물로 매립한다. USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중에서 트렌치(116)를 매립하는데는 HDP 산화막(140)이 적합하다. HDP CVD 공정은 CVD와 스퍼터링 방식에 의한 식각 방법이 결합된 기술로써, 물질막을 증착하기 위한 증착가스만이 챔버 내로 공급되는 것이 아니라, 증착되는 물질막을 스퍼터링 방식으로 식각할 수 있는 스퍼터링 가스도 챔버 내로 공급된다. 따라서, SiH4와 O2가 증착가스로써 챔버 내로 공급되고, 불활성 가스(예컨대, Ar 가스)가 스퍼터링 가스로써 챔버 내로 공급된다. 공급된 증착가스와 스퍼터링 가스의 일부는 고주파 전력에 의하여 챔버 내에 유발된 플라즈마에 의하여 이온화된다. 한편, 기판이 로딩되어 있는 챔버 내의 웨이퍼척(예컨대, 정전척)에는 바이어스된 고주파 전력이 인가되기 때문에, 이온화된 증착가스 및 스퍼터링 가스는 기판의 표면으로 가속된다. 가속된 증착가스 이온은 실리콘 산화막을 형성하고, 가속된 스퍼터링 가스 이온은 증착된 실리콘 산화막을 스퍼터링한다. 이러한 방식에 의하여 증착과정이 진행되기 때문에 HDP산화막(140) 상부 표면이 도시한 바와 같은 모양이 된다.
도 7a 및 도 7b를 참조하면, 절연막(140)을 패드 마스크(110a)의 상부표면과 실질적으로 동일한 레벨로 평탄화한다. 예를 들어, HDP 산화막(140)은 화학적 기계적 연마(CMP) 또는 에치백(etch back)을 사용하여 평탄화할 수 있다. 상기 평탄화 공정에서는 질화막 패턴(108a)을 평탄화 정지막으로 사용한다. 예를 들어, CMP를 사용하여 HDP 산화막(140)을 평탄화할 경우, 질화막 패턴(108a)은 CMP 스토퍼로 기능한다. CMP에서 사용되는 슬러리는 질화막 패턴(108a)보다 HDP 산화막(140)을 더 빨리 식각할 수 있는 것을 선택하는 것이 바람직하다. 따라서, 세리아 계열의 연마제를 포함하는 슬러리를 사용할 수 있다.
도 8a 및 도 8b를 참조하면, 패드 마스크(110a)를 제거하여 STI(140a)를 형성한다. 패드 마스크(110a) 중 질화막 패턴(108a)은 인산 스트립을 적용하여 제거하고, 열산화막 패턴(104a)은 HF나 완충 산화막 식각액(Buffered oxide etchant, BOE)을 이용하여 제거한다. 이어서, STI(104a)가 완성된 기판(100) 전면에 기판(100)과 다른 도전형의 불순물, 예컨대 N형의 불순물을 주입하여 소오스/드레인 영역(150)을 형성한다.
도 9a 및 도 9b를 참조하면, 소오스/드레인 영역(150)이 형성된 기판(100) 전면에 열산화막(164)과 폴리실리콘막(168)을 순차적으로 형성하여 하드 마스크막(170)을 형성한다. 이어서, 하드 마스크막(170) 상에 유기 ARC막(미도시)과 포토레지스트(180)를 도포한다. 식각 정지막으로서의 기능을 고려할 때, 열산화막(164)으로는 SiH4, Si2H6 및 N2O 가스를 반응가스로 사용하여 형성한 중온산화(Middle Temperature Oxide, MTO)막이 적합하다. MTO막은 약 200Å 두께로 형성할 수 있다. 폴리실리콘막(168)은 N2, SiH4 가스를 반응가스로 사용하여 약 1000Å 두께로 형성한다. 열산화막(164) 및 폴리실리콘막(168)은 CVD, SACVD, LPCVD 또는 PECVD 등으로 형성할 수 있는데, 이 중에서 LPCVD로 형성하는 것이 바람직하다.
도 10a 및 도 10b를 참조하면, 노광 및 현상 공정을 이용하여 게이트 트렌치를 정의하는 포토레지스트 패턴(180a)을 형성한다. 이 경우에, 포토레지스트 패턴(180a)은 일방향 예컨대 후속 공정에서 형성될 게이트 전극이 연장되는 방향(C-C'방향)으로 길게 연장되는 라인 타입의 패턴일 수 있다. 이후, 포토레지스트 패턴(180a)을 마스크로 하여 이방성 건식 식각 방법으로 하드 마스크막(170)을 패터닝하여 폴리실리콘막 패턴(168a)과 열산화막 패턴(164a)으로 이루어진 하드 마스크(170a)를 형성한다. 하드 마스크(170a)도 C-C'방향으로 길게 연장되는 라인 타입의 패턴이다. 폴리실리콘막(168)은 HBr, Cl2, CClF3, CCl4 또는 SF6를 주 식각 가스로 사용하여 식각한다. 열산화막은 앞에서 언급한 불화 탄소계 가스를 사용하여 식각한다. 하드 마스크(170a)에 의해 정의되는 게이트 트렌치의 폭(w)은 약 50 내지 100nm 정도가 되도록 한다.
도 11a 및 도 11b를 참조하면, 포토레지스트 패턴(180a)을 제거한 다음, 하드 마스크(170a)를 식각 마스크로 사용하여 노출된 STI(140a) 즉 소자 분리 영역을 이방성 건식 식각하여 리세스된 STI(140b)를 형성한다. STI(140a)에 대한 식각 공정에서는 하드 마스크(170a) 및 기판(100)에 대하여 식각 선택비가 큰 산화막 식각제를 주 식각 가스로 사용한다. 그 결과, 하드 마스크(170a) 및 리세스된 STI(140b)에 의하여 게이트 트렌치가 형성될 기판(100)의 옆면 일부도 노출된다.
상기한 리세스된STI(140b) 형성 공정에서 절연막에 대한 식각 깊이는 후속 공정에서 형성될 게이트 트렌치(도 12a 및 도 12b의 참조번호 190)의 깊이 및 이 깊이에서의 게이트 트렌치 밑면의 식각 프로파일을 고려하여 결정하는 것이 바람직하다. 예컨대, 게이트 트렌치를 약 1500Å 정도의 깊이로 형성하는 경우에는 절연막은 약 300 내지 500Å 정도의 깊이로 식각하는 것이 바람직한데, 그 이유는 후술한다.
도 12a 및 도 12b를 참조하면, 하드 마스크(170a)를 식각 마스크로 사용하여 노출된 기판(100)을 이방성 건식 식각하여 게이트 트렌치(190)를 형성한다. 게이트 트렌치(190)는 소오스/드레인 영역(150) 보다 깊게 형성한다. 바람직하기로는 전술한 바와 같이 약 1500Å 정도의 깊이로 게이트 트렌치를 형성할 수 있다. 게이트 트렌치(190) 형성을 위한 기판(100) 식각 시에 하드 마스크(170a)의 폴리실리콘막 패턴(168a)도 동시에 제거될 수 있도록 하는 것이 바람직하다. 이 경우에, 열산화막 패턴(164a)의 상면을 식각 스토퍼로 사용한다. 따라서, 열산화막 패턴(164a)에 대하여 식각 선택비가 큰 폴리실리콘 및 실리콘 식각 가스, 예컨대, HBr, Cl2, CClF3, CCl4 또는 SF6를 사용하는 반응성 이온 식각(RIE) 등으로 게이트 트렌치(190)를 형성한다. 바람직하기로는 HBr과 Cl2의 혼합가스를 사용한다.
전술한 바와 같이, 본 발명에서는 리세스된 STI(140b) 형성 공정을 추가하여 기판(100)의 측면 일부도 노출되어 있기 때문에, 기판(100)에 대한 이방성 건식 식각 공정에서 노출되어 있는 기판(100)의 상면 및 측면에서 식각 과정이 동시에 진행된다. 즉, 종래 기판(100)의 상면에 대하여 수직 방향으로만 식각이 일어나는 것과는 달리, 기판(100)의 노출된 측면에서도 수직 방향 내지는 약간의 경사를 가지고서 식각이 일어난다. 그 결과, 게이트 트렌치(190) 형성을 위한 식각 공정의 초기 단계에서는 게이트 트렌치(190)의 측벽과 STI(140a)의 측벽의 경계 영역(도 12b의 점선 영역)이 게이트 트렌치(190)의 중심 영역보다 더 깊이 식각되는 식각 프로파일을 보여준다. 상기한 결과에 따른 식각 프로파일은 도 15a의 SEM 사진에 도시되어 있다.
그리고, 계속적으로 식각 공정을 진행하면, 기판(100)의 높이는 그 주위의 리세스된 STI(140b)의 높이보다 더 낮아지게 되어서 기판의 측면 노출부가 없어지고, 또한 STI(140b)가 소정의 기울기를 가지고 있기 때문에 게이트 트렌치(190)의 경계 영역보다는 중심 영역에서 기판(100)에 대한 식각이 보다 원활하게 진행된다. 따라서, 게이트 트렌치(190) 형성을 위한 식각 공정을 소정의 기간 동안 진행하고 나면, 게이트 트렌치(190)의 저면 프로파일이 실질적으로 평평하게 되는 순간이 존재하게 된다.
이와 같이, 게이트 트렌치(190)의 저면 프로파일이 실질적으로 평평해질 때, 식각을 멈추면 게이트 트렌치(190)의 측벽과 STI(140a) 측벽 사이에 잔류하는 기판 영역이 존재하지 않을 뿐만이 아니라, 게이트 트렌치(190)의 저면도 실질적으로 평평해져서 채널 길이가 다른 부분에 비하여 상대적으로 짧은 부분이 생기지 않는다. 상기한 결과에 따른 식각 프로파일은 도 15b의 SEM 사진에 도시되어 있다. 그리고, 리세스된 STI(140b) 형성 공정에서 식각을 하는 절연막의 깊이(전술한 예에서 300 내지 500Å)는, 형성하고자 하는 게이트 트렌치(190)의 깊이(전술한 예에서 1500Å)에서 식각 프로파일이 실질적으로 평행하게 되도록 결정한다.
도 13a 및 도 13b를 참조하면, 잔류하는 열산화막 패턴(164a)을 제거한 후, 게이트 산화막(192)을 형성한다. 열산화막 패턴(164a)의 제거는 HF 또는 BOE 등을 사용하여 수행할 수 있다. 게이트 산화막(192)은 예컨대 약 40Å 이하의 두께로 형성하는 것이 바람직하다. 게이트 산화막은 1000 내지 1100℃ 온도에서 산소 가스를 이용한 건식 산화, 1000 내지 1100℃ 온도에서 수증기 분위기를 사용하는 습식 산화, O2가스와 HCl 가스의 혼합 가스를 사용하는 HCl 산화, O2 가스와 C2H3Cl3가스의 혼합 가스를 사용하는 산화, O2 가스와 C2H2Cl2 가스의 혼합 가스를 사용하는 산화 등으로 형성한다. 이어서, 게이트 전극용 도전막(194)을 형성하여 게이트 트렌치(190)를 매립한다. 게이트 전극용 도전막(194)은 도우프된 폴리실리콘막 또는 금속막만으로 형성하거나, 도우프된 폴리실리콘막과 금속막을 차례대로 적층하여 형성하거나, 도우프된 폴리실리콘막과 금속 실리사이드막을 차례대로 적층하여 형성한다. 금속막으로는 텅스텐막, 코발트막, 니켈막 등으로 형성할 수 있으며, 금속 실리사이드막으로는 텅스텐실리사이드막, 코발트 실리사이드막 등이 적합하다. 현재 널리 사용되는 도우프된 폴리실리콘막은 SiH2Cl2와 PH3가스를 사용하여 LPCVD로 형성한다. 텅스텐 실리사이드막은 SiH2Cl2와 WF6가스를 사용하여 LPCVD로 형성할 수 있다. 그리고, 게이트 전극용 도전막(194) 위에는 질화막(196)을 형성하고, 질화막(196) 상에는 ARC(미도시)와 게이트 전극을 정의하는 포토레지스트 패턴(210)을 형성한다.
계속해서, 도 14a 및 도 14b를 참조하면, 상기 포토레지스트 패턴(210)을 식각 마스크로 사용하여 ARC, 질화막(196) 및 게이트 전극용 도전막(194)을 차례대로 건식 식각으로 식각하여 게이트전극(194a, 196a)을 완성한 후, 포토레지스트 패턴(210)을 제거한다.
이후, 통상적인 집적 회로 소자 공정을 실시하여 집적 회로 소자를 완성한다.
상술한 바와 같이,본 발명에 따라 집적 회로 소자의 리세스 트랜지스터를 제조하면, 활성 영역 위치에 상관없이 리세스 트랜지스터의 채널 길이가 동일해진다. 따라서, 잔류 기판 영역으로 인해 활성 영역 가장 자리 트랜지스터가 단채널화되어 문턱전압이 감소하고 서브스레시홀드 누설전류가 증가하는 문제점이 해결된다.
또한, 본 발명에 따른 집적 회로 소자의 리세스 트랜지스터의 제조방법에 의하여 등방성 건식 식각 공정이나 습식 식각 공정을 추가하지 않고도 상기한 효과를 갖는 리세스 트랜지스터를 제조할 수 있기 때문에, 제조 공정이 단순할 뿐만이 아니라 생산 비용도 줄일 수가 있다.
도 1은 리세스 트랜지스터 형성을 위한 레이아웃도이다.
도 2a, 도 2b 및 도 2c는 각각 도 1의 A-A', B-B' 및 C-C'선을 따라 자른 단면도들로서, 종래 기술에 따른 리세스 트랜지스터에 대한 단면도이다.
도 3a 및 도 3b 내지 도 14a 및 도 14b는 본 발명의 일 실시예에 따른 리세스 트랜지스터의 제조방법 및 그 방법에 따라 제조된 리세스 트랜지스터를 보여주는 단면도들이다.
도 15a는 본 발명의 실시예에 따라 리세스된 STI를 형성한 다음, 리세스 트렌치를 형성하기 위한 기판에 대한 이방성 건식 식각 과정을 초기 단계를 보여주는 SEM사진이다.
도 15b는 본 발명의 실시예에 따라 리세스된 STI를 형성한 다음, 리세스 트렌치를 형성하기 위한 기판에 대한 이방성 건식 식각 과정을 종료한 후의 단계를 보여주는 SEM사진이다.

Claims (17)

  1. 집적 회로 기판에 트렌치 소자 분리 영역을 형성하여 활성 영역을 정의하는 단계;
    상기 트렌치 소자 분리 영역이 리세스되도록 소정의 깊이만큼 상기 트렌치 소자 분리 영역을 식각하는 단계;
    상기 활성 영역에 게이트 트렌치를 형성하는 단계; 및
    상기 게이트 트렌치를 매립하는 리세스 게이트를 형성하는 단계를 포함하는 리세스 트랜지스터의 제조방법.
  2. 제1항에 있어서,
    상기 게이트 트렌치를 형성하는 단계는 이방성 건식 식각으로 수행하는 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  3. 제2항에 있어서, 상기 게이트 트렌치를 형성하는 단계는,
    상기 리세스된 트렌치 소자 분리 영역에 인접하는 상기 활성 영역의 가장자리 영역이 상기 활성 영역의 중심 영역보다 더 깊은 식각 프로파일을 가지도록 식각하는 단계; 및
    상기 활성 영역의 중심 영역과 상기 리세스된 트렌치 소자 분리 영역에 인접하는 상기 활성 영역의 가장자리 영역이 실질적으로 평평한 식각 프로파일을 가지도록 식각하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  4. 제1항에 있어서,
    상기 트렌치 소자 분리 영역을 식각하는 단계 이전에, 상기 활성 영역의 상기 게이트 트렌치가 형성될 예정인 영역 및 적어도 상기 게이트 트렌치 예정 영역에 인접한 상기 트렌치 소자 분리 영역을 노출시키는 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  5. 제4항에 있어서,
    상기 마스크 패턴은 산화막 패턴 및 폴리실리콘막 패턴을 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  6. 제5항에 있어서,
    상기 트렌치 소자 분리 영역을 식각하는 단계에서는 식각 가스로 실리콘 및 폴리실리콘에 대하여 식각 선택비가 큰 상기 트렌치 소자 격리 영역 형성용 절연 물질 식각제를 사용하는 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  7. 제1항에 있어서, 상기 활성 영역을 정의하는 단계는,
    상기 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 산화막을 형성하는 단계;
    절연막으로 상기 트렌치를 매립하는 단계; 및
    상기 절연막을 평탄화하여 상기 활성 영역을 정의하는 상기 소자 분리 영역을 완성하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  8. 제1항에 있어서,
    상기 게이트 트렌치를 형성하는 단계 전에 상기 활성 영역에 소오스/드레인 접합 영역을 형성하는 단계를 더 포함하고,
    상기 게이트 트렌치를 형성하는 단계는 상기 소오스/드레인 접합 영역의 깊이보다 깊게 상기 게이트 트렌치를 형성하는 단계인 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  9. 집적 회로 기판에 트렌치 소자 분리 영역을 형성하여 활성 영역을 정의하는 단계;
    상기 활성 영역에 게이트 트렌치를 형성하기 위한 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 활성 영역보다 상기 트렌치 소자 분리 영역이 더 리세스되도록 상기 트렌치 소자 분리 영역을 식각하는 단계;
    상기 활성 영역에 게이트 트렌치를 형성하는 단계; 및
    상기 게이트 트렌치를 매립하는 리세스 게이트를 형성하는 단계를 포함하는 리세스 트랜지스터의 제조방법.
  10. 제9항에 있어서,
    상기 마스크 패턴은 라인 타입의 패턴인 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  11. 제9항에 있어서, 상기 마스크 패턴을 형성하는 단계는,
    상기 활성 영역이 정의된 상기 집적 회로 기판 상에 산화막, 폴리실리콘막 및 포토레지스트막을 순차적으로 형성하는 단계;
    상기 포토레지스트막을 노광 및 현상하여 상기 게이트 트렌치를 형성하기 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 폴리실리콘막 및 상기 산화막을 식각하여 폴리실리콘막 패턴 및 산화막 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하여 상기 마스크 패턴을 완성하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  12. 제11항에 있어서,
    상기 게이트 트렌치를 형성하는 단계에서는 상기 마스크 패턴에 의하여 노출되어 있는 상기 활성 영역을 식각함과 동시에 상기 폴리실리콘막 패턴도 식각하는 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  13. 제9항에 있어서,
    상기 게이트 트렌치를 형성하는 단계는 이방성 건식 식각으로 수행하는 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  14. 제13항에 있어서, 상기 게이트 트렌치를 형성하는 단계는,
    상기 리세스된 트렌치 소자 분리 영역에 인접하는 상기 활성 영역의 가장자리 영역이 상기 활성 영역의 중심 영역보다 더 깊은 식각 프로파일을 가지도록 식각하는 단계; 및
    상기 활성 영역의 중심 영역과 상기 리세스된 트렌치 소자 분리 영역에 인접하는 상기 활성 영역의 가장자리 영역이 실질적으로 평평한 식각 프로파일을 가지도록 식각하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  15. 제9항에 있어서, 상기 활성 영역을 정의하는 단계는,
    상기 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 산화막을 형성하는 단계;
    절연막으로 상기 트렌치를 매립하는 단계; 및
    상기 절연막을 평탄화하여 상기 활성 영역을 정의하는 상기 소자 분리 영역을 완성하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  16. 제9항에 있어서,
    상기 게이트 트렌치를 형성하는 단계 전에 상기 활성 영역에 소오스/드레인 접합 영역을 형성하는 단계를 더 포함하고,
    상기 게이트 트렌치를 형성하는 단계는 상기 소오스/드레인 접합 영역의 깊이보다 깊게 상기 게이트 트렌치를 형성하는 단계인 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
  17. 제1항 또는 제9항에 따른 리세스 트랜지스터의 제조방법에 의해 제조된 집적 회로 소자의 리세스 트랜지스터.
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