JPH11312730A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭ素子とロジック素子とを混載した半
導体装置においても、ＳＴＩ技術によって上面の平坦性
が向上した素子分離膜が得られるようにする。 【解決手段】 アクティブ部分が密集して形成される
（ニ）ＤＲＡＭ領域の（イ）セル領域と、アクティブ部
分が疎に形成される（ロ）ロジック領域とを有したシリ
コン基板１１のアクティブ部分上に窒化シリコン膜１３
を形成するとともに、シリコン基板１１にアクティブ部
分を電気的に分離するためのトレンチ１４を形成した基
体１０を用い、窒化シリコン膜１３上にトレンチ１４内
を埋め込む状態で指向性のある埋め込み酸化膜１５を形
成し、（イ）セル領域の埋め込み酸化膜１５を、少なく
とも窒化シリコン膜１３の上面と同程度の高さまでトレ
ンチ１４内に残した状態でエッチングし、その後、ＣＭ
Ｐ法によって窒化シリコン膜１３が露出するまで埋め込
み酸化膜１５を除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、例えばダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）素子とロジック素子とを混載した半導体
記憶装置の製造に適用される半導体装置の製造方法に関
する。

【０００２】

【従来の技術】近年、半導体装置の製造分野では、シス
テムＬＳＩ化に伴い、ＤＲＡＭ素子とロジック素子とを
混載した半導体記憶装置（以下、ＤＲＡＭ混載ロジック
ＬＳＩと記す）の開発が進められている。一方、半導体
装置の高集積化による素子の微細化にしたがい、素子を
形成する領域（以下、アクティブ部分と記す）を電気的
に分離する素子分離膜（フィールド部）の形成技術が従
来のＬＯＣＯＳ（LocalOxidation of Silicon) 技術か
らＳＴＩ（Shallow Trench Isolation) 技術に変化しつ
つあり、ＤＲＡＭ混載ロジックＬＳＩの製造においても
ＳＴＩ技術の採用が検討されている。

【０００３】ＤＲＡＭ混載ロジックＬＳＩの製造にＳＴ
Ｉ技術を採用する場合には、まず、図５（ａ）に示すよ
うに、（イ）のＤＲＡＭ素子のメモリセルを形成する領
域（以下、セル領域と記す）と（ロ）のＤＲＡＭ素子の
周辺回路を形成する領域（以下、周辺回路領域と記す）
とからなる（ニ）のＤＲＡＭ素子を形成する領域（以
下、ＤＲＡＭ領域と記す）、および（ハ）のロジック素
子を形成する領域（以下、ロジック領域と記す）を有す
るシリコン基板１１全面に酸化膜１２を１０ｎｍ程度か
ら２０ｎｍ程度の厚みに形成する。

【０００４】次いで、化学的気相成長法（以下、ＣＶＤ
法と記す）によって、酸化シリコン膜１２上に窒化シリ
コン膜１３を１５０ｎｍ程度から２００ｎｍ程度の厚み
に形成し、窒化シリコン膜１３上に、（イ）セル領域、
（ロ）周辺回路領域および（ハ）ロジック領域のそれぞ
れのアクティブ部分の島パターンを有するフォトレジス
ト膜（図示省略）を形成する。次に、フォトレジスト膜
をマスクとしたエッチングによって窒化シリコン膜１３
をパターニングし、その後にフォトレジスト膜を除去す
る。そして、窒化シリコン膜１３をマスクとしてシリコ
ン基板１２を３００ｎｍ程度から４００ｎｍ程度エッチ
ングしてトレンチ１４を形成する。

【０００５】次いで、トレンチ１４の側壁に熱酸化膜
（図示省略）を形成し、続いて図５（ｂ）に示すように
トレンチ１４内に埋め込むようにして窒化シリコン膜１
３上に、高密度プラズマ（High Density Plasma:ＨＤ
Ｐ）を用いて酸化シリコン膜（以下、この膜を埋め込み
酸化膜と記す）１５を形成する。このとき、埋め込み酸
化膜１５の膜厚は、トレンチ１４の深さと窒化シリコン
膜１３の膜厚とによるが、６００ｎｍ程度から８００ｎ
ｍ程度にする。

【０００６】その後、後に行う化学的機械的研磨（以
下、ＣＭＰと記す）法による研磨工程の際の研磨ばらつ
きを抑えるために、図５（ｃ）のように、予め、広い幅
のアクティブ部分、つまり（ロ）周辺回路領域のアクテ
ィブ部分を除く領域をフォトレジスト膜３１で覆い、こ
のフォトレジスト膜３１をマスクとしたエッチングを行
って、図６（ｄ）に示すように（ロ）周辺回路領域に形
成された埋め込み酸化膜１５を除去する。

【０００７】具体的には、上記フォトレジスト膜３１
は、アクティブ部分のパターンデータに対して、例えば
１．５μｍ以上の幅を有する（ロ）周辺回路領域のアク
ティブ部分のみを孔パターン３１ａとして有する反転パ
ターンとなる。またこの反転パターンは、孔パターン３
１ａの端縁から（ロ）周辺回路領域のアクティブ部分の
中心に向けて０．５μｍ延出することにより、（ロ）周
辺回路領域のアクティブ部分のパターンデータに対して
被りを持たせかつ孔パターン３１ａの幅が０．５μｍ以
上となるように形成される。よって、反転パターンは必
ず、（ロ）周辺回路領域のアクティブ部分上に形成され
るようになっている。

【０００８】このように（ロ）周辺回路領域のアクティ
ブ部分の埋め込み酸化膜１５を除去した後は、フォトレ
ジスト膜３１を除去し、図６（ｅ）に示すように全ての
領域のアクティブ部分に窒化シリコン膜１３を残す状態
でＣＭＰ法により埋め込み酸化膜１５を研磨除去する。
アクティブ部分に窒化シリコン膜１３を残すようにＣＭ
Ｐを行うのは、窒化シリコン膜１３が完全に除去されて
しまうと、アクティブ部分にスクラッチ等が生じて、ア
クティブ部分に形成する素子の特性を損なう等の不具合
が生じる恐れがあるためである。次いで図６（ｆ）に示
すように窒化シリコン膜１３をホットリン酸で除去する
ことによって、トレンチ１４内に埋め込まれた埋め込み
酸化膜１５からなる素子分離膜が形成される。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
技術では、上記したようにＤＲＡＭ混載ロジックＬＳＩ
の製造にＳＴＩ技術を採用した場合に、次のような課題
が生じる。すなわち、ＤＲＡＭ混載ロジックＬＳＩで
は、セル領域が多数のセルで構成され、したがってアク
ティブ部分が密集して形成される。このため、ロジック
領域のようにアクティブ部分が孤立している領域とは異
なり、セル領域にも埋め込み酸化膜が厚く堆積される。

【００１０】ところが従来では、ＣＭＰ工程の前に行う
埋め込み酸化膜のエッチング工程において、広い幅のア
クティブ部分のみを対象として埋め込み酸化膜を除去す
る。つまり、埋め込み酸化膜の除去は周辺回路領域のみ
に適用される。このため、次工程のＣＭＰにていずれの
領域にもアクティブ部分に窒化シリコン膜を残すように
埋め込み酸化膜の除去を行おうとすると、セル領域に窒
化シリコン膜が厚く残り、これに伴ってセル領域のトレ
ンチ内に埋め込まれた埋め込み酸化膜も、窒化シリコン
膜のほぼ上面の高さまで残ってしまう。したがって、ホ
ットリン酸で窒化シリコン膜を除去すると、セル領域で
は、周辺回路領域やロジック領域に比べて、トレンチ内
の埋め込み酸化膜の上面とアクティブ部分におけるシリ
コン基板の上面との間に大きな段差が生じる。

【００１１】セル領域にて埋め込み酸化膜の上面とシリ
コン基板の上面との間に大きな段差が生じると、シリコ
ン基板上にトランジスタのゲート電極を形成すべくシリ
コン基板上にポリシリコン膜を成膜するときに、セル領
域の上記段差部分にてポリシリコン膜が厚く形成され
る。このため、エッチングによりポリシリコン膜を加工
する際に、周辺回路領域やロジック領域を基準にしてエ
ッチングを行うと、セル領域の段差部分にてポリシリコ
ンのエッチング残りが生じ、このエッチング残りによっ
てゲート電極間でショートしたり、他の導電層とゲート
電極とがショートする等の不都合が発生する。

【００１２】また、セル領域にて埋め込み酸化膜の上面
とシリコン基板の上面との間に大きな段差が生じると、
その後、シリコン基板に形成された自然酸化膜を除去す
るためのウエットエッチング時に、図６（ｇ）に示すよ
うに（イ）セル領域の埋め込み酸化膜１５のエッジ部分
が特に大きく削られてトレンチ１４の側壁との間に大き
な窪みが生じる。このことも（イ）セル領域の上記段差
部分にてポリシリコン膜が厚く形成される原因となり、
ポリシリコン膜を加工する際、（イ）セル領域の段差部
分に生じた大きな窪み部分にポリシリコンのエッチング
残り３２が生じ、ゲート電極間でショートする等の不具
合を招いている。

【００１３】また、上記の段差等の問題を解決しようと
してセル領域の窒化シリコン膜の上面の高さに合わせて
ＣＭＰを行うと、ロジック領域の孤立した幅の狭いアク
ティブ部分がオーバー研磨となる。この結果、前述した
ようにアクティブ部分に形成される素子の特性が損なわ
れる。また、埋め込み酸化膜のエッジ部分が窪んで、シ
リコン基板の＜１００＞結晶面以外にゲート酸化膜が形
成されることになり、酸化膜質が劣化したり、トランジ
スタの逆狭チャネル効果によりしきい値が減少して、セ
ル設計が困難となる。

【００１４】ＤＲＡＭ素子が混載されないシリコン基板
へのＳＴＩ技術の適用では、前述したフォトレジストの
反転パターンで広い幅のアクティブ部分の埋め込み酸化
膜を予め除去することによって、ＣＭＰでの均一性が得
られていた。しかし上述のように、ＤＲＡＭ素子のセル
領域のような密集したアクティブ部分を有するシリコン
基板に対しては、ＳＴＩ技術の採用が難しいのが現状で
ある。

【００１５】

【課題を解決するための手段】そこで上記課題を解決す
るために本発明に係る半導体装置の製造方法は、アクテ
ィブ部分が密集して形成される第１領域と、この第１領
域よりもアクティブ部分が疎に形成される第２領域とを
有した基板のアクティブ部分上に第１絶縁膜を形成する
とともに、基板にアクティブ部分を電気的に分離するた
めの溝を形成した基体を用い、第１絶縁膜上に上記溝内
を埋め込む状態で堆積に指向性のある第２絶縁膜を形成
し、第１領域における第２絶縁膜を、少なくとも第１絶
縁膜の上面と同程度の高さまで溝内に残した状態でエッ
チングし、その後に、ＣＭＰ法によって、第１領域およ
び第２領域の双方で第１絶縁膜が露出するまで第２絶縁
膜を除去するようになっている。

【００１６】堆積に指向性のある第２絶縁膜を形成する
工程では、第２絶縁膜が横方向に広がることなく形成さ
れる。このため、アクティブ部分が密集して形成される
第１領域では、アクティブ部分の第１絶縁膜上に第２絶
縁膜が第２領域に比較して厚く形成される。しかしなが
ら、本発明では、第２絶縁膜の形成後でかつＣＭＰの前
に、第１領域における第２絶縁膜を、少なくとも第１絶
縁膜の上面と同程度の高さまで溝内に残した状態でエッ
チングするため、第１領域における第１絶縁膜上の第２
絶縁膜と、第２領域における第１絶縁膜上の第２絶縁膜
との厚みの差が低減される。よって、その後のＣＭＰに
よる除去工程では、研磨ばらつきが抑制されて、第１領
域の第１絶縁膜と第２領域の第１絶縁膜との厚みの差が
ほぼなくなる、つまり第１領域および第２領域の溝内に
埋め込まれた第２絶縁膜の上面の高さがほぼ等しくなる
とともに、第１領域および第２領域の双方の第１絶縁膜
を薄くすることが可能になる。したがって、その後、第
１絶縁膜を除去して基板を露出させることにより、上面
の平坦性が向上しかつ第１領域においても基板上面との
段差が小さい第２絶縁膜からなる素子分離膜が得られ
る。

【００１７】

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施形態を図面に基づいて説明する。本実施
形態では、ＤＲＡＭ素子とロジック素子とを混載したメ
モリ混載ロジックＬＳＩの素子分離膜の形成に本発明を
適用し、アクティブ部分が密集して形成される本発明の
第１領域をＤＲＡＭ素子を形成する領域（以下、ＤＲＡ
Ｍ領域と記す）とし、第１領域よりもアクティブ部分が
疎に形成される本発明の第２領域をロジック素子を形成
する領域（以下、ロジック領域と記す）とした場合につ
いて述べる。

【００１８】なお、ＤＲＡＭ領域は、幅の狭いアクティ
ブ部分が密集して形成される密部であるメモリセルを形
成する領域（以下、セル領域と記す）と、セル領域のア
クティブ部分よりも広い幅のアクティブ部分がセル領域
よりも疎に有する疎部である、ＤＲＡＭ素子の周辺回路
を形成する領域（以下、周辺回路領域と記す）とを備え
て構成されている。また本実施形態においてＤＲＡＭ領
域は、単位面積当たりに占めるアクティブ部分の面積割
合が例えば３０％程度であるのに対し、ロジック領域
は、単位面積当たりに占めるアクティブ部分の面積割合
が数％というように、アクティブ部分がＤＲＡＭ領域に
比較して非常に少ない領域となっている。

【００１９】図１（ａ）〜（ｂ）、図２（ｃ）〜
（ｅ）、図３（ｆ），（ｇ）は実施形態に係る半導体装
置の製造方法を工程順に示す断面図である。また図１、
図２、図３、において（イ）はＤＲＡＭ領域におけるセ
ル領域、（ロ）はＤＲＡＭ領域における周辺回路領域、
（ハ）はロジック領域、（イ）および（ロ）を備えた
（ニ）はＤＲＡＭ領域をそれぞれ示している。

【００２０】本実施形態では、メモリ混載ロジックＬＳ
Ｉの素子分離膜を形成するにあたり、まず、既知の技術
によって図１（ａ）に示す基体１０を作製しておく。す
なわち、本発明の基板となるシリコン基板１１全面に、
例えば、熱酸化法によって酸化シリコン膜１２を１０ｎ
ｍ程度から２０ｎｍ程度の厚みｄ１に形成する。次い
で、ＣＶＤ法によって、酸化シリコン膜１２上に、本発
明の第２絶縁膜となる窒化シリコン膜１３を例えばその
厚みｄ２が１５０ｎｍ程度から２００ｎｍ程度となるよ
うに形成する。

【００２１】次に、窒化シリコン膜１３上に、（イ）セ
ル領域、（ロ）周辺回路領域および（ハ）ロジック領域
のそれぞれのアクティブ部分の島パターンを有するフォ
トレジスト膜（図示省略）を形成する。次いで、フォト
レジスト膜をマスクとしたエッチングによって窒化シリ
コン膜１３をパターニングし、その後にフォトレジスト
膜を除去する。

【００２２】そして、窒化シリコン膜１３をマスクとし
てシリコン基板１１を、例えば３００ｎｍ程度から４０
０ｎｍ程度の深さｄ３にエッチングし、これによりシリ
コン基板１１にアクティブ部分を電気的に分離するため
の溝であるトレンチ１４を形成する。したがって、トレ
ンチ１４の底部から窒化シリコン膜１３の上面までの寸
法Ｄは、Ｄ＝ｄ１＋ｄ２＋ｄ３になる。また、トレンチ
１４の形成により、（イ）セル領域に幅が狭いアクティ
ブ部分が密集して形成され、（ロ）周辺回路領域に幅が
比較的広いアクティブ部分が形成され、（ハ）ロジック
領域に幅が狭いアクティブ部分が孤立して形成された基
体１０が得られる。

【００２３】上記のように基体１０を作製した後は、ト
レンチ１４の側壁に熱酸化膜（図示省略）を例えば１０
ｎｍ程度から２０ｎｍ程度形成する。そして図１（ｂ）
に示すように、トレンチ１４内に埋め込むようにして窒
化シリコン膜１３上に第２絶縁膜として例えば酸化シリ
コン膜からなる埋め込み酸化膜１５を成膜する。この
際、トレンチ１４が高アスペクト比であっても、スリッ
トやボイド、膜収縮等が少ない膜種で埋め込み酸化膜１
５を形成するとともに、横方向に広がらない、つまり堆
積に指向性のある膜種で埋め込み酸化膜１５を形成す
る。また埋め込み酸化膜１５を上記寸法Ｄとほぼ同じ厚
みかもしくは寸法Ｄよりも厚く形成する。

【００２４】このような埋め込み酸化膜１５としては、
スパッタリングをしながら膜の形成材料を堆積する成膜
技術によって形成される絶縁膜が挙げられる。スパッタ
リングをしながら膜の形成材料を堆積することによっ
て、緻密でかつ堆積に指向性のある埋込み酸化膜１５を
形成できるのである。スパッタリングをしながら膜の形
成材料を堆積する成膜技術としては、例えば、バイアス
ＥＣＲ（電子サイクロトロン共鳴）によるＣＶＤ技術や
高密度プラズマを用いたＣＶＤ技術等が挙げられる。

【００２５】次に、図２（ｃ）に示すように、シリコン
基板１１内において単位面積当たりに占めるアクティブ
部分の面積の割合が高い箇所以外の埋め込み酸化膜１５
を次工程のエッチングの際にマスクとなる膜で覆う。本
実施形態ではこの膜として、単位面積当たりに占めるア
クティブ部分の面積の割合が高い箇所に孔パターン１６
ａが形成されたフォトレジスト膜１６を埋め込み酸化膜
１５上に形成する。そして図２（ｄ）に示すように、フ
ォトレジスト膜１６をマスクとしてドライエッチングま
たはウエットエッチングを行って、孔パターン１６ａに
対応する箇所の埋め込み酸化膜１５を除去する。

【００２６】つまり、先の埋め込み酸化膜１５の形成工
程では、埋め込み酸化膜１５が堆積に指向性を有してい
る膜であるため、シリコン基板１１内において単位面積
当たりに占めるアクティブ部分の面積の割合が高い箇所
に厚く埋め込み酸化膜１５が成膜される。本実施形態に
おいて、単位面積当たりに占めるアクティブ部分の面積
の割合が高い箇所とは、（イ）セル領域や（ロ）周辺回
路領域となる。よって、後のＣＭＰ工程の際の研磨ばら
つきを抑えるため、ＣＭＰ工程に先立ち、（イ）セル領
域および（ロ）周辺回路領域に形成された厚い埋め込み
酸化膜１５をエッチングするのである。

【００２７】このエッチングの際に用いるフォトレジス
ト膜１６等のマスクのパターンは、例えば、シリコン基
板１１のアクティブ部分を島パターンとしたアクティブ
部分の初期パターンデータに対して補正を加えることに
より作製される。その作製方法を図４（ａ），（ｂ）を
用いて説明する。ここで図４（ａ）は、マスクを作製す
る基体の一例の断面図であり、図１（ａ）と同様にシリ
コン基板１１のアクティブ部分に酸化シリコン膜１２を
介して窒化シリコン膜１３が形成され、かつシリコン基
板１１にトレンチ１４が形成されているが、説明を簡単
とするためアクティブ部分が図１（ａ）とは異なったパ
ターンに形成されたものとなっている。また図４（ｂ）
は、マスクの形状を補正順に示す図である。

【００２８】例えば図４（ａ）において、トレンチ１４
内に埋め込む状態で窒化シリコン膜１３上に形成する埋
め込み酸化膜（図示省略）の埋め込み膜厚、すなわちト
レンチ１４の底部から窒化シリコン膜１３の上面までの
寸法が、上記実施形態と同様にＤであるとする。この場
合、シリコン基板１１のアクティブ部分を島パターン２
０ａとしたアクティブ部分の初期パターンデータ２０に
対して、まず下記（１）の補正を加える。次いで下記
（２）、（３）の補正を加える。

【００２９】（１）アクティブ部分が密集して形成され
た領域における各アクティブ部分のパターンデータ（島
パターン）２０ａに対し、所定の端縁を所定方向に所定
寸法分だけ延出（オーバーサイズ）する。アクティブ部
分が密集して形成された領域における各アクティブ部分
とは、隣合うアクティブ部分間の距離Ｓ（トレンチ１４
の幅）が上記寸法Ｄよりも短く、かつアクティブ部分の
幅Ｌが寸法Ｄの１／２以下であるアクティブ部分であ
り、例えば図１〜図３に示すシリコン基板１１の（イ）
セル領域におけるアクティブ部分である。そしてこの隣
合うアクティブ部分それぞれの島パターン２０ａにおい
て、寸法Ｄより短い距離で隣合うアクティブ部分側の端
縁を、この隣合うアクティブ部分側に向けて上記寸法Ｄ
の１／２分延出する。

【００３０】そして、シリコン基板１１における各アク
ティブ部分のパターンデータを融合する。この結果、初
期パターンデータ２０の、幅が上記寸法Ｄよりも短いト
レンチ１４に対応する孔パターン２０ｂが、各アクティ
ブ部分の島パターン２０ａの端縁を延出したことによる
オーバラップのために塞がれた図４（ｂ）に示す中間パ
ターンデータ２１が得られる。

【００３１】なお、後述するように、作製するマスク
は、シリコン基板１１のアクティブ部分を島パターン２
０ａとしたアクティブ部分の初期パターンデータ２０を
反転し、初期パターンデータ２０で島パターン２０ａで
あった部分のいくつかを孔パターンとしたものとなる。
したがって、反転前の中間パターンデータ２１における
島パターン２１ａのいくつかは最終的に孔パターン、つ
まりエッチング対象箇所のパターンとなる。よって、
（１）の補正は、隣合うアクティブ部分間の距離Ｓが寸
法Ｄよりも短く、かつアクティブ部分の幅Ｌが寸法Ｄの
１／２以下であるアクティブ部分上の埋め込み酸化膜
と、この隣合うアクティブ部分間の埋め込み酸化膜とを
エッチングの対象とするための補正となる。

【００３２】ここで、隣合うアクティブ部分間の距離Ｓ
が上記寸法Ｄよりも短いアクティブ部分の島パターン２
０ａの端縁を、隣合うアクティブ部分側に向けて延出す
る寸法を上記寸法Ｄの１／２分とするのは、次のような
理由による。

【００３３】補正が加えられて作製されたマスクを用い
てエッチングされる埋め込み酸化膜は、堆積に指向性の
ある膜で形成されて横方向に広がらない膜である。この
ような埋め込み酸化膜では、隣合うアクティブ部分が、
それぞれのアクティブ部分の島パターン２０ａの端縁か
ら寸法Ｄの１／２を延出しても離れていると、つまり隣
合うアクティブ部分間の距離ＳがＤ以上であると、アク
ティブ部分間のトレンチ１４内に、トレンチ１４の底部
から窒化シリコン膜１３の上面までの寸法Ｄまで厚く堆
積されない。

【００３４】一方、隣合うアクティブ部分間の距離Ｓが
寸法Ｄ未満であると、アクティブ部分間のトレンチ１４
内に、トレンチ１４の底部から窒化シリコン膜１３の上
面までの寸法Ｄまで埋め込み酸化膜が厚く堆積されるこ
とは実験的に確認されている。よって、隣合うアクティ
ブ部分間の距離Ｓが寸法Ｄ未満であるアクティブ部分そ
れぞれの島パターン２０ａの端縁をＤ／２分延出するこ
とで、隣合うアクティブ部分間に埋め込まれた埋め込み
酸化膜もエッチング対象としているのである。また、図
４（ａ）において幅Ｌが２Ｄ以上の広いアクティブ部分
では、埋め込み酸化膜が寸法Ｄ以上に厚く堆積されるた
め、島パターン２０ａのまま（エッチング対象のまま）
としている。

【００３５】（２）次いで、（１）にて得た中間パター
ンデータ２１を反転し、反転パターンデータ２２を得
る。この結果、中間パターンデータ２１の島パターン２
１ａが反転パターンデータ２２の孔パターン２２ｂとな
り、中間パターンデータ２１の孔パターン２１ｂが反転
パターンデータ２２の島パターン２２ａとなる。この反
転は、中間パターンデータ２１の島パターン２１ａに対
応する箇所に存在する埋め込み酸化膜をエッチング対象
とするために行う操作である。

【００３６】（３）（２）にて得た反転パターンデータ
２２における島パターン２２ａの周縁を、初期パターン
データ２０において孤立して存在するアクティブ部分
（以下、孤立したアクティブ部分と記す）の幅Ｌの１／
２分延出（オーバーサイズ）する。孤立したアクティブ
部分とは、初期パターンデータ２０にて隣合うアクティ
ブ部分間の距離Ｓが寸法Ｄ以上でかつアクティブ部分の
幅Ｌが寸法Ｄの１／２分以下であるアクティブ部分であ
る。このようなアクティブ部分の幅Ｌを０．４μｍ程度
とすると、反転パターンデータ２２における島パターン
２２ａの端縁を０．２μｍ程度延出する。孤立したアク
ティブ部分が存在する領域は、図１〜図３に示すシリコ
ン基板１１において例えば（ハ）ロジック領域となる。

【００３７】この結果、反転パターンデータ２２の孤立
したアクティブ部分に対応する孔パターン２２ｂが、島
パターン２２ａの端縁を延出したことによるオーバラッ
プのために塞がれて島パターン２３ａとなり、孤立した
アクティブ部分上の埋め込み酸化膜がエッチング対象か
ら外された最終的な最終パターンデータ２３が得られ
る。また、最終パターンデータ２３では、幅Ｌが２Ｄ以
上のアクティブ部分と、幅ＬがＤ／２以下でかつ隣合う
アクティブ部分の距離ＳがＤ未満のアクティブ部分が密
集して形成された領域に対応する箇所が孔パターン２３
ｂとなっている。

【００３８】なお、（３）の補正において、島パターン
２２ａの端縁を孤立したアクティブ部分の幅Ｌの１／２
分延出するのは、孤立したアクティブ部分が、後のＣＭ
Ｐ工程にて過剰に研磨されるのを防止するためである。

【００３９】本実施形態では、以上の手順にて作製され
た最終パターンデータ２３を有するフォトレジスト膜１
６を埋め込み酸化膜１５上に形成する。またこのフォト
レジスト膜１６は、図２（ｃ）に示すように（ロ）周辺
回路領域の幅Ｌが２Ｄ以上の広いアクティブ部分上と、
幅ＬがＤ／２以下でかつ隣合うアクティブ部分の距離Ｓ
がＤ未満のアクティブ部分が密集して形成された領域で
ある（イ）セル領域とに、孔パターン１６ａ（最終パタ
ーンデータ２３の孔パターン２３ｂに相当）を有したも
のとなる。

【００４０】そして前述したように、フォトレジスト膜
１６をマスクとしてドライエッチングまたはウエットエ
ッチングを行って、孔パターン１６ａに対応する箇所の
埋め込み酸化膜１５、つまり（ロ）周辺回路領域のアク
ティブ部分上と、（イ）セル領域とに厚さＤより厚く堆
積された余分な埋め込み酸化膜１５を除去することにな
る。その際、アクティブ部分上の埋め込み酸化膜１５を
できるだけ除去することが望ましいが、（イ）セル領域
のトレンチ１４内に埋め込まれた埋め込み酸化膜１５の
厚さが寸法Ｄを保つ程度に除去することが重要である。

【００４１】従来では、窒化シリコン膜１３をエッチン
グストッパ層としてエッチングを行っていたが、本実施
形態において窒化シリコン膜１３をエッチングストッパ
層としてエッチングを行うと、（イ）セル領域における
埋め込み酸化膜１３の上面の高さが低くなる。これは、
（ロ）周辺回路領域の広い幅のアクティブ部分上に
（イ）セル領域よりも厚く埋め込み酸化膜１５が形成さ
れるため、窒化シリコン膜１３をエッチングストッパ層
として（ロ）周辺回路領域のアクティブ部分上の埋め込
み酸化膜１５が完全に除去されるまでエッチングを行う
と、（イ）セル領域の埋め込み酸化膜１５がエッチング
され過ぎてしまうためである。

【００４２】したがって、エッチングの際には、（イ）
セル領域の埋め込み酸化膜１３の上面の高さに合わせて
エッチング量を調整することが望ましい。このために
は、（ロ）周辺回路領域の広い幅のアクティブ部分上に
埋め込み酸化膜１５を残す状態でエッチングを行えばよ
い。

【００４３】エッチングを終えた後はフォトレジスト膜
１６を除去する。その後、図２（ｅ）に示すように、窒
化シリコン膜１３をストッパ層としたＣＭＰ法によって
埋め込み酸化膜１５を除去する。研磨量は窒化シリコン
膜１３を目安に最適化する。次いで、図３（ｆ）に示す
ように窒化シリコン膜１３をホットリン酸により除去
し、さらに窒化シリコン膜１３の下層の酸化シリコン膜
１２を一旦除去することによって、トレンチ１４内の埋
め込み酸化膜１５からなる素子分離膜が形成される。

【００４４】本実施形態では、ＣＭＰ工程に先立ち、
（イ）セル領域の余分な埋め込み酸化膜１５を除去して
いるため、ＣＭＰ工程後および窒化シリコン膜１３と酸
化シリコン膜１２との除去後には、（イ）セル領域にお
いても、アクティブ部分におけるシリコン基板１１の上
面とトレンチ１４内の埋め込み酸化膜１５の上面との段
差を小さくでき、シリコン基板１１全面における埋め込
み酸化膜１５の平坦性を向上できる。

【００４５】埋め込み酸化膜１５からなる素子分離膜の
形成後は、従来の技術によってシリコン基板１１上に犠
牲酸化膜（図示省略）を形成し、シリコン基板１１に不
純物を導入する。次いで、フッ酸を用いて犠牲酸化膜を
除去する。犠牲酸化膜の除去では図３（ｇ）に示すよう
に、フッ酸によって、トレンチ１４側壁部分の埋め込み
酸化膜１５が少々窪むが、埋め込み酸化膜１５の上面と
シリコン基板１１の上面との段差が小さいため、従来に
比較してこの窪み量が小さいものとなる。その後は図示
しないが、（イ）セル領域、（ロ）周辺回路領域、
（ハ）ロジック領域の各領域のアクティブ部分における
シリコン基板１１上にゲート酸化膜を形成し、ゲート電
極の形成等を行うことによって、ＤＲＡＭ混載ロジック
ＬＳＩからなる半導体装置が完成する。

【００４６】このように本実施形態の方法によれば、
（イ）セル領域においても素子分離膜となる埋め込み酸
化膜１５の上面とシリコン基板１１の上面との段差を小
さくでき、シリコン基板１１全面における埋め込み酸化
膜１５の平坦性を向上できるので、シリコン基板１１上
にトランジスタのゲート電極を形成すべくポリシリコン
膜等の導電層を成膜しても、他の箇所よりも上記段差部
分にて導電層が厚く形成されることがない。また、埋め
込み酸化膜１５のエッジ部分が大きく窪む等の不具合も
防止できるため、このことによっても、シリコン基板１
１上に導電層を成膜した際、上記段差部分にて導電層が
厚く形成されるのを防止できる。よって、段差部分にて
導電層のエッチング残りを生じさせることなく導電層を
加工することができるので、本実施形態の方法は、ゲー
ト電極間でショートしたり、他の導電層とゲート電極と
がショートする等の不都合の発生を防止することができ
る。

【００４７】またＣＭＰに先立ち埋め込み酸化膜１５を
エッチングする際には、最も厚く埋め込み酸化膜１５が
堆積される（ロ）周辺回路領域の広い幅のアクティブ部
分上に埋め込み酸化膜１５を残す状態でエッチングを行
うため、ＣＭＰの際には、（イ）セル領域、（ロ）周辺
回路領域、（ハ）ロジック領域のいずれの領域において
もオーバー研磨となることがない。したがって、オーバ
ー研磨になることによる不具合、例えばアクティブ部分
に形成される素子の特性が損なわれる、埋め込み酸化膜
１５のエッジ部分が窪んで、シリコン基板１１の＜１０
０＞結晶面以外にゲート酸化膜が形成されることにな
り、酸化膜質が劣化する等の不具合を防止することがで
きる。

【００４８】また、本実施形態では、図５および図６を
用いて説明した従来技術でＣＭＰに先立ち（ロ）周辺回
路領域のアクティブ部分上の埋め込み酸化膜１５をエッ
チングする際に用いるマスクに替えて、前述した補正を
加えたマスクを用いるだけであり、マスク数が増加する
ことなく、また従来に比較してリソグラフィ工程および
エッチング工程が増加しないため、コストを増加させる
ことなく製造することができる。

【００４９】よって、本実施形態によれば ＤＲＡＭ混
載ロジックＬＳＩに対してもＳＴＩ技術による素子分離
膜の形成を実現でき、電気的信頼性が高い、安定した素
子特性のＤＲＡＭ混載ロジックＬＳＩをコストを増加さ
せることなく製造することができる。

【００５０】なお、本実施形態では、（ロ）周辺回路領
域のアクティブ部分上の埋め込み酸化膜のエッチングと
（イ）セル領域の埋め込み酸化膜のエッチングとを同じ
工程にて行ったが、別々のエッチング工程にてエッチン
グを行ってもよい。また本実施形態の説明で述べた使用
材料や膜厚等については一例を述べたに過ぎず、したが
って本発明はこれらの例に限定されないのはもちろんで
ある。

【００５１】

【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、ＣＭＰの前に、第１領域にお
ける堆積に指向性のある第２絶縁膜を、少なくとも第１
絶縁膜の上面と同程度の高さまで溝内に残した状態でエ
ッチングするので、その後のＣＭＰによる除去工程での
研磨ばらつきを抑制でき、第１領域および第２領域の溝
内に埋め込まれた第２絶縁膜の上面の高さをほぼ等しく
できる。よって第１絶縁膜を除去して基板を露出させる
ことにより、上面の平坦性が向上しかつ第１領域におい
ても基板上面との段差が小さい第２絶縁膜からなる素子
分離膜を形成できるので、基板上にトランジスタのゲー
ト電極を形成すべく導電層を成膜しエッチング加工した
際の、上記段差部分での導電層のエッチング残りの発生
を防止できる。したがって、本発明によればＤＲＡＭ混
載ロジックＬＳＩに対してもＳＴＩ技術による素子分離
膜を実現でき、電気的信頼性が高い、安定した素子特性
のＤＲＡＭ混載ロジックＬＳＩを製造できる。

【図面の簡単な説明】

【図１】（ａ），（ｂ）は本発明に係る半導体装置の製
造方法の一実施形態を工程態を示す断面図（その１）で
ある。

【図２】（ｃ）〜（ｅ）は本発明に係る半導体装置の製
造方法の一実施形態を工程態を示す断面図（その２）で
ある。

【図３】（ｆ），（ｇ）は本発明に係る半導体装置の製
造方法の一実施形態を工程態を示す断面図（その３）で
ある。

【図４】マスクの作製方法の一例を説明するための図で
あり、（ａ）はマスクを作製する基体の一例の断面図、
（ｂ）は、マスクの形状を補正順に示す図である。

【図５】（ａ）〜（ｃ）は従来の半導体装置の製造方法
の一例を工程順に示す断面図（その１）である。

【図６】（ｄ）〜（ｇ）は従来の半導体装置の製造方法
の一例を工程順に示す断面図（その２）である。

【符号の説明】

１０…基体、１１…シリコン基板、１３…窒化シリコン
膜、１４…トレンチ、１５…埋め込み酸化膜、１６…フ
ォトレジスト、１６ａ…孔パターン、（イ）…セル領
域、（ロ）…周辺回路領域、（ハ）…ロジック領域、
（ニ）…ＤＲＡＭ領域

Claims (4)

【特許請求の範囲】
1. 【請求項１】 アクティブ部分が密集して形成される第
   １領域と、該第１領域よりもアクティブ部分が疎に形成
   される第２領域とを有した基板の前記アクティブ部分上
   に第１絶縁膜を形成するとともに、前記基板に前記アク
   ティブ部分を電気的に分離するための溝を形成した基体
   を用い、 前記第１絶縁膜上に前記溝内を埋め込む状態で堆積に指
   向性のある第２絶縁膜を形成する成膜工程と、 化学的機械的研磨法によって、前記第１領域および前記
   第２領域の双方にて第１絶縁膜が露出するまで前記第２
   絶縁膜を除去する除去工程と、 を有した半導体装置の製造方法において、 前記成膜工程と前記除去工程との間に、前記第１領域に
   おける前記第２絶縁膜を、少なくとも前記第１絶縁膜の
   上面と同程度の高さまで前記溝内に残した状態でエッチ
   ングするエッチング工程を有していることを特徴とする
   半導体装置の製造方法。
2. 【請求項２】 前記第１領域は、狭い幅のアクティブ部
   分が密集した密部と、該密部のアクティブ部分の幅より
   も広い幅のアクティブ部分が密部よりも疎に存在する疎
   部とからなり、 前記エッチング工程の際には、前記第１領域の疎部のア
   クティブ部分上に第２絶縁膜を残す状態に該第２絶縁膜
   をエッチングすることを特徴とする請求項１記載の半導
   体装置の製造方法。
3. 【請求項３】 前記基板に、メモリセルおよび周辺回路
   を備えたダイナミックランダムアクセスメモリ素子とロ
   ジック素子とを形成する半導体装置の製造方法であって
   前記第１領域は、前記ダイナミックランダムアクセスメ
   モリ素子を形成する領域であり、 前記第２領域は、ロジック素子を形成する領域であるこ
   とを特徴とする請求項１記載の半導体装置の製造方法。
4. 【請求項４】 前記成膜工程にて前記第２絶縁膜を形成
   する際には、前記溝の底部から前記第１絶縁膜の上面ま
   での寸法Ｄと同じかまたは該寸法Ｄよりも厚くなるよう
   に第２絶縁膜を形成し、 前記エッチング工程では、前記第２絶縁膜上に所定の孔
   パターンを有するマスクを形成し、該マスクを用いたエ
   ッチングによって前記第１領域における前記第２絶縁膜
   を除去し、 前記マスクには、前記基板の前記アクティブ部分を島パ
   ターンとした該アクティブ部分の初期パターンデータに
   対して下記（１）から（３）の補正、 （１）隣合うアクティブ部分間の距離が前記寸法Ｄより
   も短くかつアクティブ部分の幅が前記寸法Ｄの１／２以
   下であるアクティブ部分のパターンデータにおける前記
   寸法Ｄより短い距離で隣合うアクティブ部分側の端縁
   を、該隣合うアクティブ部分側に向けて前記寸法Ｄの１
   ／２分延出して、各アクティブ部分のパターンデータを
   融合する （２）（１）にて得たパターンデータを反転する （３）（２）にて反転して得たパターンデータにおける
   島パターンの端縁を、前記初期パターンデータにて隣合
   うアクティブ部分間の距離が前記寸法Ｄ以上でかつアク
   ティブ部分の幅が前記寸法Ｄの１／２分以下であるアク
   ティブ部分のパターンデータの幅の１／２分延出するを
   加えて作製されたものを用いることを特徴とする請求項
   １記載の半導体装置の製造方法。