KR100909624B1 - 반도체 소자의 층간절연막 평탄화방법 - Google Patents

반도체 소자의 층간절연막 평탄화방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 층간절연막 평탄화방법은, 셀 영역과 주변회로 영역 및 스크라이브 영역으로 구분된 반도체기판의 셀 영역 위에 실린더형 캐패시터를 형성하고, 스크라이브 영역 위에 실린더형 버니어를 형성하는 단계와, 결과물 상에, 실린더형 캐패시터 및 버니어가 매립되도록 층간절연막을 형성하는 단계와, 층간절연막 상에, 셀 영역 및 스크라이브 영역을 선택적으로 노출하는 마스크 패턴을 형성하는 단계와, 마스크 패턴을 이용해 셀 영역 및 스크라이브 영역의 층간절연막을 식각하여 주변회로 영역과의 단차를 제거하는 단계와, 그리고 층간절연막을 평탄화하는 단계를 포함한다.
스크라이브 영역, 실린더형 버니어, 층간절연막, 평탄화

Description

반도체 소자의 층간절연막 평탄화방법{Method for planarization of interlayer dielectric in semiconductor device}
도 1 및 도 2는 종래에 따른 반도체 소자의 층간절연막 평탄화방법을 설명하기 위해 나타내 보인 도면들이다.
도 3 내지 도 5는 본 발명에 따른 반도체 소자의 층간절연막 평탄화방법을 설명하기 위해 나타내 보인 도면들이다.
도 6은 본 발명에 따른 반도체소자의 층간절연막 평탄화방법에서 여러가지 모양의 버니어와 마스크패턴의 예를 도시한 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 층간절연막의 평탄화공정 수행시 발생되던 문제점을 개선한 반도체 소자의 층간절연막 평탄화방법에 관한 것이다.
반도체 소자를 제조하기 위해서는, 이전 공정에서 형성시킨 레이어(layer)와 현재 공정에서 형성시키는 레이어 사이의 정렬 상태를 파악 및 보정하기 위하여 버니어(vernier)를 웨이퍼 상에 리얼패턴과 함께 형성하게 된다. 예컨테, 캐패시터를 갖는 디램(DRAM)과 같은 메모리소자에 있어서, 셀 영역에 캐패시터를 형성할 때, 셀 영역의 실린더형 스토리지 노드와 함께 스크라이브 영역에 실린더형 버니어도 함께 형성하게 된다.
도 1 및 도 2는 종래의 반도체 소자의 층간절연막 평탄화방법을 설명하기 위해 나타내 보인 도면들이다.
도 1을 참조하면, 셀 영역(100)과 주변회로 영역(110) 및 스크라이브 영역(120)으로 구분된 반도체기판(200) 상에 제1 층간절연막(210)을 형성되어 있다. 셀 영역(100)에는 제1 층간절연막(210)을 관통하여 반도체기판(200)과 연결되는 스토리지노드 콘택(211)이 형성되어 있다. 셀 영역(100) 상에 실린더형 하부 금속전극막(220)막이 형성되어 있고, 스크라이브 영역(120) 상에 실린더형 버니어(230)가 형성되어 있다.
실린더형 캐패시터 및 실린더형 버니어(230)를 매립하도록 제2 층간절연막(240)을 형성하게 된다. 주변회로 영역(110)의 몰드 절연막은 모두 제거되었기 때문에 패턴이 형성된 셀 영역(100) 및 스크라이브 영역(120)보다 낮게 제2 층간절연막(240)이 형성된다. 이에 따라, 셀 영역(100) 및 스크라이브 영역(120)과 주변회로 영역(110) 경계부분에 제2 층간절연막(240)이 쌓이면서 스크래치가 생기게 된다.
셀 영역(100)만 오픈하는 셀 오픈 마스크(Cell Open Mask)(250)를 제2 층간절연막(240) 상에 형성하게 된다. 셀 오픈 마스크(2500를 이용해 주변회로 영역(110) 보다 높게 형성된 셀 영역(100)의 제2 층간절연막(240)을 단차만큼 제거하 게 된다.
도 2를 참조하면, 스트립 공정을 수행하여 셀 오픈 마스크(250)를 제거한다. 제2 층간절연막(240)을 평탄화공정 예컨데, 화학적 기계적 연마를 수행하게 된다. 스크라이브 영역(120)은 후속 웨이퍼를 분할할 때 제거가 되는 영역이므로 스크라이브 영역(120)은 후속공정을 수행하지 않는다. 즉, 셀 영역(100)만 오픈시키고 셀 영역(100)과 주변회로 영역(110)의 단차를 개선할 때 스크라이브 영역(120)과 주변회로 영역(110) 간의 단차는 제거하지 않는다.
이에 따라, 후속 셀 오픈 마스크를 제거하기 위한 통상의 스트립 공정시, 스크라이브 영역(120)과 주변회로 영역(110)의 경계부분에 제2 층간절연막(240)이 쌓이면서 스크래치가 생기게 된다. 스크래치를 따라 실린더형 버니어 주변의 제2 층간절연막(240)이 셀 오픈 마스크와 함께 떨어져 나가 빈공간(231)을 형성하게 된다.
이러한 상태에서 콘택을 위한 금속공정을 수행하면 떨어져 나간 빈공간(231)으로 금속이 채워진다. 금속막에 대한 평탄화공정을 진행하고, 후속 공정을 수행하면 실린더형 버니어(230) 주변의 빈 공간(참조부호 231)에 형성된 금속이 떨어져나와 셀 영역 및 주변 회로 영역(110)으로 침투해 드랍성 파티클(drop particle)을 일으켜 반도체 소자의 수율을 떨어뜨린다.
본 발명이 이루고자 하는 기술적 과제는, 메인 칩 형성을 위한 제조 공정시 스크라이브 영역으로 인해 발생되는 문제점 방지하기 위해, 메인 칩 패터닝시 스크 라이브 영역에 필요한 공정을 동시에 수행하여 소자의 수율을 향상시키는 반도체 소자의 제조방법에 관한 것이다.
상기 기술적 과제를 달성하기 위하여, 반도체 소자의 층간절연막 평탄화방법은, 셀 영역과 주변회로 영역 및 스크라이브 영역으로 구분된 반도체기판의 셀 영역 위에 실린더형 캐패시터를 형성하고, 상기 스크라이브 영역 위에 실린더형 버니어를 형성하는 단계; 결과물 상에, 상기 실린더형 캐패시터 및 버니어가 매립되도록 층간절연막을 형성하는 단계; 상기 층간절연막 상에, 상기 셀 영역 및 스크라이브 영역을 선택적으로 노출하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용해 셀 영역 및 스크라이브 영역의 상기 층간절연막을 식각하여 상기 주변회로 영역과의 단차를 제거하는 단계; 및 상기 층간절연막을 평탄화하는 단계를 포함한다.
상기 층간절연막은 5000~25000Å의 두께로 형성하는 것이 바람직하다.
상기 셀 영역 및 스크라이브 영역을 선택적으로 노출하는 마스크 패턴은 상기 실린더형 캐패시터 및 버니어의 가장자리로부터 바깥쪽 5um~ 내부 5um 에서 형성하는 것이 바람직하다.
상기 스크라이브 영역을 선택적으로 노출하는 마스크 패턴은 실린더형 버니어 보다 작게 오픈하도록 형성하는 것이 바람직하다.
상기 스크라이브 영역을 선택적으로 노출하는 마스크 패턴은 실리더형 버니어 보다 크게 오픈하도록 형성하는 것이 바람직하다.
상기 스크라이브 영역을 선택적으로 노출하는 마스크 패턴은 상기 버니어의 전부 또는 일부를 노출시키도록 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 부호를 붙였다.
도 3 내지 도 5는 본 발명에 따른 반도체 소자의 층간절연막 평탄화방법을 설명하기 위해 나타내 보인 도면들이다.
도 3를 참조하면, 셀 영역(300)과 주변회로 영역(310) 및 스크라이브 영역(320)으로 구분된 반도체기판(400) 상에 제1 층간절연막(410)을 형성한다. 비록 도면에 나타나지는 않았지만, 디램(DRAM; Dynamic Random Access Memory)과 같은 메모리 소자의 경우, 반도체기판(400) 내부에는 소스/드레인 불순물 영역(미도시)이 형성되며, 제1 층간절연막 내에 게이트(미도시)가 형성된다. 셀 영역(300)의 제1 층간절연막(410)에는 제1 층간절연막(410)을 관통하여 반도체기판(400)과 연결되는 스토리지노드 콘택(411)이 형성되어 있다. 스토리지노드 콘택(411)과 연결되어 제1 층간절연막 상에 실린더형 캐패시터가 형성되어 있다.
실린더형 캐패시터를 형성하기 위해서는, 먼저 제1 층간절연막 상에 몰드 절연막(미도시)을 형성하는 단계와, 몰드 절연막을 선택적으로 식각하여 트렌치를 형성하는 단계와, 트렌치 내벽에 하부 금속전극막(420)을 형성하는 단계와, 완전 딥 아웃 공정을 수행하여 몰드절연막을 제거하는 단계와, 그리고 실리더형 하부 금속전극막(420) 상에 유전체막(421) 및 상부 금속전극막(422)을 형성하는 단계를 순차적으로 수행하여 실린더형 캐패시터를 형성한다.
디램과 같은 메모리 소자의 경우, 상기 셀 영역(300)에는 실린더형 캐패시터가 형성되며, 스크라이브 영역(230) 상에는 메인 칩의 정렬 오차를 간접적으로 측정하기 위한 정렬 버니어(430)가 형성된다. 정렬 버니어(430)는 캐패시터를 형성하는 과정에서 함께 수행되어 형성된다. 즉, 셀 영역(300)의 몰드 절연막을 선택적으로 식각하여 트렌치를 형성하는 단계와, 트렌치 내벽에 하부 금속전극막을 형성하는 단계와, 완전 딥 아웃 공정을 수행하는 단계를 수행할 때 스크라이브 영역(320)도 동시에 수행하여 스크라이브 영역에 실린더형 정렬 버니어(430)를 형성한다.
결과물 상에, 5000~25000Å의 두께로 제2 층간절연막(440)을 형성한다. 여기서, 캐패시터가 형성된 셀 영역(300)과 실린더형 정렬 버니어(430)가 형성된 스크라이브 영역(320)은 패턴이 형성되지 않는 주변회로 영역(310) 보다 높게 제2 층간절연막(440)이 형성된다. 즉, 셀 영역(300)과 주변회로 영역(310) 상에 단차를 이루면서 제2 층간절연막(440)이 형성된다.주변회로 영역(310)과 정렬 버니어(430)가 형성된 스크라이브 영역(320)도 단차를 이루면서 제2 층간절연막(440)이 형성된다.
단차를 제거하지 않고 후속 평탄화 공정을 수행하면 제2 층간절연막(440)이 높게 형성된 셀 영역(300) 및 스크라이브 영역(320)의 제2 층간절연막(440)이 연마되는 속도보다 주변회로 영역(440)의 연마되는 속도가 빨라 주변회로 영역(310)의 경계부분에 형성된 셀 영역(300) 및 스크라이브 영역(320)에 형성된 패턴이 드러날 수도 있다.
도 4을 참조하면, 셀 영역(300) 및 스크라이브 영역(320)과 주변회로 영역(310)의 단차를 제거하기 위해 셀 영역(300) 및 스크라이브 영역(320)을 오픈하는 마스크 패턴(450)을 제2 층간절연막(440) 상에 형성한다. 상기 셀 영역(300) 및 스크라이브 영역(320)을 선택적으로 노출하는 마스크 패턴(450)은 상기 실린더형 캐패시터 및 버니어(430)의 가장자리로부터 바깥쪽 5um~ 내부 5um 에서 형성한다. 마스크패턴(450)에 대해서는 도 6에서 상세히 설명하기로 한다. 오픈된 셀 영역(300) 및 스크라이브 영역(320)의 제2 층간절연막(440)을 식각하여 단차만큼 제거해준다.
도 5을 참조하면, 셀 영역(300) 및 스크라이브 영역(310)을 오픈하는 마스크 패턴을 통상의 스트립 공정을 수행하여 제거한다. 단차를 제거한 제2 층간절연막(440)에 대한 평탄화 공정 예컨데, 화학적 기계적 연마 공정을 수행한다.
이와 같이, 층간절연막(440)의 단차를 제거하기 위해, 셀 영역(300)을 오픈하는 공정을 수행할 때 스크라이브 영역(320)도 동시에 필요한 공정을 수행함으로써, 셀 오픈 마스크 패턴을 제거하기 위한 스트립 공정시 스크라이브 영역(320)에 발생하는 문제점을 방지할 수 있다.
도 6은 본 발명에 따른 반도체소자의 층간절연막 평탄화방법에서 여러가지 모양의 버니어와 마스크패턴의 예를 도시한 단면도들이다.
도 6a을 참조하면, 스크라이브영역에 형성되는 실린더형 버니어(441)는 직사 각형 모양으로 형성할 수 있다. 스크라이브영역을 선택적으로 노출하는 마스크패턴(451)은 실린더형 버니어(441)보다 작게 형성할 수 있다.
도 6b을 참조하면, 스크라이브영역에 형성되는 실린더형 버니어(442)는 직사각형 모양으로 형성할 수 있다. 스크라이브영역을 선택적으로 노출하는 마스크 패턴(452)은 실린더형 버니어(442)보다 크게 형성할 수 있다.
도 6c을 참조하면, 스크라이브영역에 형성되는 실린더형 버니어(443)는 직사각형 모양으로 형성할 수 있다. 스크라이브 영역을 선택적으로 노출하는 마스크패턴(453)은 실리더형 버니어(443)의 가장자리를 기준으로 일부는 내부에 형성하고, 일부는 외부에 형성할 수도 있다.
도 6d을 참조하면, 스크라이브영역에 형성되는 실린더형 버니어(444)는 내부의 정사각형 모양에 제1 층간절연막이 노출되도록 외부에 정사각형 모양을 크게 형성할 수 있다. 스크라이브영역을 선택적으로 노출하는 마스크패턴(454)은 실린더형 버니어(444)의 내부에 형성할 수 있다.
도 6e을 참조하면, 스크라이브영역에 형성되는 실린더형 버니어(445)는 내부에 제1 층간절연막을 노출하도록 각각의 상하 좌우에 직사각형 모양으로 형성할 수 있다. 스크라이브영역을 선택적으로 노출하는 마스크패턴(455)은 각가의 상하 좌우에 직사각형 모양으로 형성된 실린더형 버니어(445) 내부에 형성할 수 있다.
이와같이, 스크라이브영역을 선택적으로 노출하는 마스크 패턴은 어떠한 모양의 버니어에 대해서도 마스크패턴을 형성할 수 있으며, 버니어에 비해 크거나 혹은 작게 오픈할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였으나, 본 발명은 상기 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 이루어질 수 있다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 형태로 변형이나 개량이 가능할 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌것으로 이해해야만 한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 층간절연막 평탄화방법은, 셀 영역에 대한 공정 수행시 스크라이브 영역도 동시에 필요한 공정을 수행함으로써, 층간절연막 평탄화 공정 수행시 발생되는 문제점 및 그에 수반되던 드랍성 결함을 방지하며, 안정적인 수율을 확보할 수 있다.

Claims (6)

  1. 셀 영역과 주변회로 영역 및 스크라이브 영역으로 구분된 반도체기판의 셀 영역 위에 실린더형 캐패시터를 형성하고, 상기 스크라이브 영역 위에 실린더형 버니어를 형성하는 단계;
    결과물 상에, 상기 실린더형 캐패시터 및 버니어가 매립되도록 층간절연막을 형성하는 단계;
    상기 층간절연막 상에, 상기 셀 영역 및 스크라이브 영역을 선택적으로 노출하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이용해 셀 영역 및 스크라이브 영역의 상기 층간절연막을 식각하여 상기 주변회로 영역과의 단차를 제거하는 단계; 및
    상기 층간절연막을 평탄화하는 단계를 포함하는 반도체 소자의 층간절연막 평탄화방법.
  2. 제1항에 있어서,
    상기 층간절연막은 5000~25000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막 평탄화방법.
  3. 제1항에 있어서,
    상기 셀 영역 및 스크라이브 영역을 선택적으로 노출하는 마스크 패턴은 상기 실린더형 캐패시터 및 버니어의 가장자리로부터 바깥쪽 5um~ 내부 5um 에서 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막 평탄화방법.
  4. 제1항에 있어서,
    상기 스크라이브 영역을 선택적으로 노출하는 마스크 패턴은 실린더형 버니어 보다 작게 오픈하도록 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막 평탄화방법.
  5. 제1항에 있어서,
    상기 스크라이브 영역을 선택적으로 노출하는 마스크 패턴은 실리더형 버니어 보다 크게 오픈하도록 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막 평탄화방법.
  6. 제1항에 있어서,
    상기 스크라이브 영역을 선택적으로 노출하는 마스크 패턴은 상기 버니어의 전부 또는 일부를 노출시키도록 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막 평탄화방법.
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