KR101043408B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 캐패시터를 형성하는 과정에서 캐패시터가 형성되지 않는 주변 영역에 비트라인 콘택 사이 도전물질이 잔류하는 것을 방지할 수 있는 반도체 장치의 제조 방법이다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제 1 비트라인 콘택, 비트 라인 및 저장노드 콘택을 셀 영역에 형성하고 제 2 비트라인 콘택을 주변 영역에 형성하는 단계; 상기 셀 영역 내 단차를 제거하고 상기 제 2 비트라인 콘택을 보호하기 위해 절연막을 증착하는 단계; 이웃한 상기 제 2 비트라인 콘택의 사이를 매립하기 위해 층간 절연막을 증착하는 단계; 상기 절연막 및 상기 층간 절연막 상에 식각 정지막을 증착하는 단계; 및 상기 식각 정지막의 일부를 식각하여 상기 저장노드 콘택과 연결된 캐패시터를 형성하는 단계를 포함한다.

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 고집적 반도체 기억 장치 내 캐패시터의 형성 후 금속배선을 형성하는 과정에서 결함이 발생되는 것을 방지할 수 있는 반도체 장치의 제조 방법에 관한 기술이다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 각각의 소자들은 도전층을 통해 연결되어 데이터 혹은 신호를 주고 받는다.
반도체 장치의 제조 기술이 발전하면서 반도체 장치의 집적도를 향상시켜 하나의 웨이퍼에 보다 많은 칩을 형성하는 노력은 계속되어 왔다. 이에 따라, 집적도를 높이기 위해서 디자인 규칙상의 최소 선폭은 점점 작아지고 있다. 또한, 반도체 장치는 더욱 빠른 속도로 동작할 것을 요구받으면서 동시에 전력 소모를 줄일 것을 요구받는다.
집적도를 향상시키기 위해 반도체 장치 내 여러 구성 요소들의 크기가 작아진다. 반도체 장치에 포함된 여러 구성 요소의 크기를 줄이기 위해서는 미세한 영역에 금속, 절연물, 유전물 등을 증착하거나 식각할 수 있어야 하고, 노광 공정을 통해 미세한 크기의 패턴을 형성할 수 있어야 한다. 이러한 공정 마진이 확보되지 않는 경우 반도체 장치 내 결함이 발생하기 쉽다. 일례로, 고집적 반도체 기억 장치의 경우 셀 영역이나 코어 영역에 형성되는 캐패시터와 금속 배선의 크기나 선폭이 매우 작고, 이웃한 구성요소와의 간격도 좁아 공정 마진을 확보하기 어렵다.
고집적 반도체 기억 장치 내 셀 영역에서 캐패시터를 형성하는 방법을 살펴보면 다음과 같다.
셀 영역에서는 활성 영역 상에 형성된 이웃한 두 워드라인 사이에 비트라인 콘택과 비트라인을 형성하고, 두 워드라인의 외측에는 저장노드 콘택을 형성한다. 한편, 주변 영역에서는 활성 영역 상에 형성된 비트 라인과 금속배선을 연결하기 위한 비트라인 콘택이 형성된다. 셀 영역에 형성되는 비트라인 콘택과 주변 영역에서 형성되는 비트라인 콘택은 그 역할과 구조가 크게 상이하다. 셀 영역의 비트라인 콘택은 비트라인이 캐패시터보다 낮은 높이에 형성되기 때문에 높이가 높지않지만, 주변 영역의 비트라인 콘택은 캐패시터보다 높은 위치에 형성되는 금속배선과 트랜지스터의 게이트 등을 연결하기 위한 것으로 셀 영역의 비트라인 콘택보다 높고 크게 형성된다.
셀 영역 및 주변 영역에 비트라인 콘택을 형성한 후, 층간절연막을 증착하고 주변 영역에 형성된 비트라인 콘택의 높이에 맞추어 평탄화한다. 캐패시터를 형성하기 위해 저장노드 콘택을 노출시키는 콘택홀을 형성한 후, 저장노드 콘택 상부와 콘택홀의 측벽에 도전물질을 증착하여 하부전극을 형성한다. 이후, 딥아웃(Dip-Out) 공정을 수행하여 하부전극을 둘러싸는 산화막을 제거한다. 이후, 하부전극 상에 유전막을 증착하고, 유전막 상에 도전물질을 증착한다. 마지막으로, 도전물질이 캐패시터에 형성되는 셀 영역에만 남도록 셀 영역을 제외한 다른 영역에 증착된 도전물질은 제거하여 상부전극을 형성한다.
반도체 기억 장치 내에는 캐패시터가 형성되는 영역과 캐패시터가 형성되지 않는 영역 사이에 구성요소의 차이로 인한 공정 차이가 발생하는데, 이러한 공정 차이는 여러 가지 결함을 유발할 수 있다.
도 1을 일반적인 반도체 기억 장치의 결함을 설명하기 위한 사진도이다.
도시된 바와 같이, 반도체 기억 장치의 주변 영역에 형성된 비트라인 콘택 사이에 형성된 층간 절연막의 상부에 발생한 다수의 홈(A)이 발생한 것을 살펴볼 수 있다.
캐패시터가 형성되지 않는 주변 영역의 경우, 콘택홀의 형성이나 딥아웃 공정을 수행하더라도 비트라인 콘택 사이에 증착된 층간 절연막이 손상되거나 제거되서는 안된다. 하지만, 주변 영역의 비트라인 콘택 사이에 증착된 층간 절연막은 여러번의 식각공정을 통해 스크래치 등의 손상되기 쉽고, 이후 상부전극을 형성을 하기 위한 도전물질의 증착 시 층간 절연막 상에 발생한 틈이나 빈공간에 도전물질이 매립될 수 있다. 주변 영역의 비트라인 콘택 사이에 도전물질이 남는 경우, 후속 공정으로 형성되는 금속 배선과 전기적으로 연결되는 경우 반도체 장치에 결함이 발생한다.
전술한 문제점을 해결하기 위해, 본 발명은 금속배선과의 전기적 단락을 일으키는 캐패시터가 형성되지 않는 주변 영역에 비트라인 콘택 사이 도전물질이 잔류하는 것을 방지하기 위해, 비트라인 콘택 형성 후 캐패시터의 하부 전극을 형성하기 전 질화막을 증착하여 캐패시터 형성과정 중 주변 영역의 층간 절연막이 손상되는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명은 제 1 비트라인 콘택, 비트 라인 및 저장노드 콘택을 셀 영역에 형성하고 제 2 비트라인 콘택을 주변 영역에 형성하는 단계; 상기 셀 영역 내 단차를 제거하고 상기 제 2 비트라인 콘택을 보호하기 위해 절연막을 증착하는 단계; 이웃한 상기 제 2 비트라인 콘택의 사이를 매립하기 위해 층간 절연막을 증착하는 단계; 상기 절연막 및 상기 층간 절연막 상에 식각 정지막을 증착하는 단계; 및 상기 식각 정지막의 일부를 식각하여 상기 저장노드 콘택과 연결된 캐패시터를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 절연막은 질화막을 포함하고, 상기 층간 절연막은 산화막을 포함하며, 상기 식각 정지막은 질화막을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 층간 절연막을 증착하는 단계는 상기 셀 영역 및 상기 주변 영역에 층간 절연막을 증착하는 단계; 상기 절연막이 노출될 때가지 평탄화 공정을 수행하여 상기 층간 절연막을 제거하는 단계; 및 캐패시터가 형성되는 영역의 상기 층간 절연막을 제거하여 상기 절연막을 노출하는 단계를 포함한다.
바람직하게는, 상기 층간 절연막은 2500Å 이상의 두께로 증착하는 것을 특징으로 한다.
바람직하게는, 상기 저장노드 콘택과 상기 제 2 비트라인 콘택의 단차는 2000Å 이내인 것을 특징으로 한다.
바람직하게는, 상기 캐패시터는 TiN 또는 W 을 포함하는 두 개의 전극과 상기 두 개의 전극 사이에 위치하는 ZAZ(ZrO2/Al2O3/ZrO2)막을 포함하는 유전막을 포함하는 것을 특징으로 한다.
본 발명은 캐패시터가 형성되지 않는 영역에 층간 절연막이 캐패시터를 형성하기 위한 과정에서 손상되는 것을 방지할 수 있어 절연막 사이 도전물질이 매립되는 것을 방지할 수 있다. 이를 통해, 주변 영역에 형성된 이웃한 비트라인 콘택과 금속 배선 사이에 전기적 단락이 일어나는 문제를 예방할 수 있다.
또한, 주변 영역에 형성된 비트라인 콘택 사이의 전기적 격리가 확실해지면서 비트라인 콘택과 연결되는 금속 배선을 형성하기 위한 공정 마진이 증가하는 장점이 있다.
도 1을 일반적인 반도체 장치의 결함을 설명하기 위한 사진도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 캐패시터 형성시 캐패시터가 형성되지 않는 영역에 발생할 수 있는 홈이나 빈공간에 의해 이웃한 콘택과 배선 사이의 전기적 단락(short)이 발생할 수 있는 결함을 방지하기 위한 방법을 제공한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 셀 영역에는 소자 분리막(202)에 의해 정의된 활성 영역(204) 상에 게이트 산화막(206) 및 매립 게이트(208)가 형성되어 있다. 리세스 내 매립 게이트(208)의 상부는 절연막(210)으로 매립되어 있다. 이웃한 매립 게이트(208) 사이의 활성 영역(204) 상에는 제 1 비트라인 콘택(212)과 비트 라인(214)이 형성되어 있다.
제 1 비트라인 콘택(212)과 비트 라인(214) 상에는 비트라인 하드마스크막(216)을 형성하여 제 1 비트라인 콘택(212)과 비트 라인(214)을 전기적으로 격리시킨다. 이후, 제 1 층간 절연막(218)을 일부 식각하여 매립 게이트(208)의 다른 일측의 활성 영역(204)을 노출시켜 저장노드 콘택(220)을 형성한다.
한편, 주변 영역에는 활성 영역(204) 상에는 게이트 패턴(232) 상에 제 1 층간 절연막(218)을 일부 식각한 후 도전물질을 매립하여 제 2 비트라인 콘택(234)을 형성한다. 제 2 비트라인 콘택(234)은 추후 형성될 금속 배선과 게이트 패턴(232)을 연결하기 위한 것인데, 셀 영역의 제 1 비트라인 콘택(212)보다 더 크고 높게 형성된다. 이때, 주변 영역에 형성된 제 2 비트라인 콘택(234)과 셀 영역의 저장노드 콘택(220)은 약 2000Å 이내의 단차가 발생할 수 있다.
도 3을 참조하면, 주변 영역에 형성된 제 2 비트라인 콘택(234) 및 저장노드 콘택(220) 상에 질화막(252)을 증착한다. 질화막(252)은 저장노드 콘택(220)과 제 1 층간 절연막(218)의 단차를 제거하며, 후속 공정시 제 2 비트라인 콘택(234) 및 저장노드 콘택(220)을 보호하는 역할을 한다. 여기서, 질화막(252)은 약 300Å 이내의 두께로 증착할 수 있다.
도 4를 참조하면, 이웃한 제 2 비트라인 콘택(234)의 사이 빈공간을 매립하기 위해 질화막(252) 상에 제 2 층간 절연막(254)을 증착한다. 일례로, 제 2 층간 절연막으로는 TEOS막을 사용할 수 있으며, 주변 영역에 형성된 제 2 비트라인 콘택(234)과 셀 영역의 저장노드 콘택(220)의 단차보다 더 두껍게 약 2500Å 이상의 두께로 증착한다.
도 5를 참조하면, 주변 영역에 형성된 제 2 비트라인 콘택(234)을 보호하기 위한 질화막(252)이 노출될 때까지 평탄화 공정을 수행한다.
도 6을 참조하면, 캐패시터가 형성되는 영역에 형성된 제 2 층간 절연막(254)을 제거하여 질화막(252)을 노출시킨다. 여기서, 캐패시터는 셀 영역이나 주변 영역의 일부에 형성될 수 있다. 셀 영역이나 주변 영역의 일부에 제 2 층간 절연막(254)을 제거할 때 종래와 같이 캐패시터가 형성되는 영역으로부터 인접한 곳에 제 2 층간 절연막(254)의 상부가 손상되어 홈, 빈공간, 스크래치 등이 발생할 가능성이 매우 높다.
도 7을 참조하면, 노출된 질화막(252)과 제 2 층간 절연막(254) 상에 식각 정지막(260)을 증착한다. 이때, 식각 정지막(260)은 캐패시터가 형성되는 영역으로부터 인접한 곳에 손상된 제 2 층간 절연막(254)의 상부를 매립한다. 식각 정지막(260)이 손상된 제 2 층간 절연막(254)의 상부를 매립시켜 보호함으로써, 후속 공정으로 캐패시터를 형성하는 과정에서 증착하는 도전물질이 제 2 층간 절연막(254) 상에 남는 것을 방지할 수 있다. 여기서, 식각 정지막(260)은 질화막을 포함한다.
도 8을 참조하면, 셀 영역에 저장노드 콘택(220)과 연결된 캐패시터의 하부전극(264)을 형성한다. 구체적으로 살펴보면, 식각 정지막(260) 상에 제 3 층간 절연막(미도시)을 증착한 후 캐패시터의 하부전극(264)이 형성될 영역에 콘택홀(미도시)을 형성하여 저장노드 콘택(220)을 노출한다. 이후, 콘택홀의 측벽과 하부에 도전물질을 증착한 뒤, 딥아웃 공정을 수행하여 제 3 층간 절연막을 제거하면 캐패시터의 하부전극(264)을 형성할 수 있다. 캐패시터의 전극은 TiN 또는 W 등의 도전물질로 구성될 수 있으며, 캐패시터의 유전막은 ZAZ(ZrO2/Al2O3/ZrO2)막을 포함한다.
여기서, 식각 정지막(260)은 캐패시터가 형성되지 않는 영역 상에 증착된 층간 절연막의 손상을 제거하고, 캐패시터의 형성과정 중의 식각 공정으로부터 층간 절연막을 보호하는 역할을 한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 셀 영역의 제 1 비트라인 콘택, 비트 라인 및 저장노드 콘택과 주변 영역의 제 2 비트라인 콘택 상에 절연막을 증착하고, 이웃한 제 2 비트라인 콘택의 사이를 매립하기 위해 층간 절연막을 증착한 후, 캐패시터가 형성되는 영역의 층간 절연막을 제거하고 식각 정지막을 형성한다. 이후, 캐패시터를 형성하는 데 식각 정지막은 캐패시터의 하부에 형성된 구성요소 및 주변 영역에 형성된 제 2 비트라인 콘택을 보호한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 제 1 비트라인 콘택, 비트 라인 및 저장노드 콘택을 셀 영역에 형성하고 제 2 비트라인 콘택을 주변 영역에 형성하는 단계;
    상기 셀 영역 내 단차를 제거하고 상기 제 2 비트라인 콘택을 보호하기 위해 절연막을 증착하는 단계;
    이웃한 상기 제 2 비트라인 콘택의 사이를 매립하기 위해 층간 절연막을 증착하는 단계;
    상기 절연막 및 상기 층간 절연막 상에 식각 정지막을 증착하는 단계; 및
    상기 식각 정지막의 일부를 식각하여 상기 저장노드 콘택과 연결된 캐패시터를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 절연막은 질화막을 포함하고, 상기 층간 절연막은 산화막을 포함하며, 상기 식각 정지막은 질화막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 층간 절연막을 증착하는 단계는
    상기 셀 영역 및 상기 주변 영역에 층간 절연막을 증착하는 단계;
    상기 절연막이 노출될 때가지 평탄화 공정을 수행하여 상기 층간 절연막을 제거하는 단계; 및
    캐패시터가 형성되는 영역의 상기 층간 절연막을 제거하여 상기 절연막을 노출하는 단계를 포함하는 반도체 장치의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 층간 절연막은 2500Å 이상의 두께로 증착하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 저장노드 콘택과 상기 제 2 비트라인 콘택의 단차는 2000Å 이내인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 캐패시터는 TiN 또는 W 을 포함하는 두 개의 전극과 상기 두 개의 전극 사이에 위치하는 ZAZ(ZrO2/Al2O3/ZrO2)막을 포함하는 유전막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20020066569A (ko) * 2001-02-12 2002-08-19 삼성전자 주식회사 반도체 장치의 저장 노드 형성 방법
KR20080099688A (ko) * 2007-05-10 2008-11-13 주식회사 하이닉스반도체 반도체 소자의 메탈 콘택 형성방법
KR20090072791A (ko) * 2007-12-28 2009-07-02 주식회사 하이닉스반도체 반도체소자의 금속 콘택 형성방법

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