KR20090044539A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 구체적으로는 최 외곽 더미 패턴(Dummy Pattern) 형성 방법에 관한 것으로서, 하부 구조를 구비하는 반도체 기판 상부에 비트 라인(Bit Line) 형성 후, 더미 셀(Dummy Cell) 영역의 비트 라인(Bit Line) 상부 표면에 질화막을 형성함으로써, 더미 셀(Dummy Cell) 영역에서의 공정 마진을 확보하여 생산 수율을 향상시키고, 하부 전극 식각 공정 시 더미 셀(Dummy Cell) 영역의 하부 전극과 비트 라인(Bit Line)의 쇼트(Short) 불량을 방지하여 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 형성 방법{The Method for Manufacturing Semiconductor Device}
도 1은 종래 기술에 따른 반도체 소자의 형성 방법의 문제점을 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 제 1 단면도.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 제 2 단면도.
<도면의 주요 부분에 대한 부호 설명>
100, 200, 300: 반도체 기판 110, 210, 320: 랜딩 플러그
120, 220, 330: 비트 라인 130, 230: 제 1 층간 절연막
140, 240: 하부 전극 콘택 플러그 150, 260: 지지층
160, 270: 하부 전극 170, 280: 제 2 층간 절연막 250, 340: 질화막 310: 게이트
1000a, 2000a, 3000a: 메인 셀(Main Cell) 영역
1000b, 2000b, 3000b: 더미 셀(Dummy Cell) 영역
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 구체적으로는 최 외곽 더미 패턴(Dummy Pattern) 형성 방법에 관한 것으로서, 하부 구조를 구비하는 반도체 기판 상부에 비트 라인(Bit Line) 형성 후, 더미 셀(Dummy Cell) 영역의 비트 라인(Bit Line) 상부 표면에 질화막을 형성함으로써, 더미 셀(Dummy Cell) 영역에서의 공정 마진을 확보하여 생산 수율을 향상시키고, 하부 전극 식각 공정 시 더미 셀(Dummy Cell) 영역의 하부 전극과 비트 라인(Bit Line)의 쇼트(Short) 불량을 방지하여 소자의 특성을 향상시키는 기술을 개시한다.
반도체 소자의 응용 분야가 확장됨에 따라, 집적도 및 전기적 특성은 향상된 반도체 소자를 제조하기 위한 공정 설비 또는 공정 기술의 개발이 절실히 요구되고 있다.
특히, 반도체 메모리 중에서 DRAM(Dynamic Random Access Memory)은 정보를 자유롭게 기입하고 판독할 수 있는 메모리로서, 하나의 트랜스퍼 트랜지스터와 하나의 트랜지스터 타입의 메모리 셀인 커패시터로 구성되어 있다.
상기 커패시터는 스토리지 노드(Storage node)와 플레이트 노드(Plate node) 사이에 유전체막(Dielectric)이 개재된 구조를 포함한다.
한편, 상기 커패시터의 정전 용량은 전극 표면적과 유전체막의 유전율에 비례하고, 유전체막의 두께에는 반비례한다. 이에 따라, 커패시터의 정전 용량을 확 보하기 위하여 트렌치 타입(Trench type)이나, 실린더 타입(Cylinder type)과 같은 3차원 커패시터 구조가 도입되었다.
하지만, 반도체 소자가 100nm 이하의 나노 단위 크기로 고집적화되면서 종래 방법으로는 커패시터 정전 용량을 확보하는 것이 불가능하다.
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.
도 1을 참조하면, 메인 셀(1000a) 영역과 더미 셀(1000b) 영역으로 구비된 반도체 기판(100) 상에 게이트(미도시), 랜딩 플러그(110) 및 비트 라인(120)을 순차적으로 형성한다.
이어서, 상기 구조 전면에 평탄화된 제 1 층간 절연막(130)을 형성한다.
제 1 층간 절연막(130) 상에 감광막을 형성하고, 하부 전극 콘택용 노광 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
감광막 패턴을 마스크로 제 1 층간 절연막(130)을 식각하여 상기 랜딩 플러그(110)를 노출시키는 하부 전극 콘택홀(미도시)을 형성한다.
감광막 패턴을 제거하고 하부 전극 콘택홀을 매립하는 하부 전극 콘택 플러그(140)를 형성한다.
이때, 하부 전극 콘택 플러그(140)는 하부 전극 콘택홀을 매립하는 콘택 물질을 형성하고 이를 평탄화 식각하여 형성한 것이다.
다음으로, 전체 표면 상부에 지지층(150) 및 제 2 층간 절연막(170)을 형성한다.
제 2 층간 절연막(170) 상에 감광막을 형성하고, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
감광막 패턴(미도시)을 마스크로 제 2 층간 절연막(170)과 지지층(150)을 식각하여 하부 전극 콘택 플러그(140)를 노출시키는 하부 전극 영역(미도시)을 형성한다.
하부 전극 영역을 포함한 전체 표면 상부에 하부 전극용 도전층(미도시)을 형성한다.
이 후, 하부 전극 영역을 매립하는 산화막을 전체 표면 상부에 형성하고, 지지층(150)이 노출될 때까지 평탄화 식각하여 하부 전극(160)을 형성한다.
이때, 하부 전극 영역 내부에 산화막이 남는다.
여기서, 산화막은 감광막으로 사용할 수도 있다.
다음으로, 하부 전극(160)과 하부 전극 콘택 플러그(140)는 정 얼라인(Align)으로 패턴이 형성되어 있지 않기 때문에 하부 전극(160) 형성을 위한 식각 공정 시 하부 전극 콘택 플러그(140) 주변의 제 1 층간 절연막(130)이 식각되는 문제가 발생한다.
또한, 더미 셀(Dummy Cell, 1000b) 영역의 하부 전극(160) 패턴(Pattern)이 크기 때문에 하부 전극(160)의 오버레이(Overlay) 불량 시 더 많은 절연막이 식각되어 하부 전극(160)과 비트 라인(120)의 쇼트(Short) 불량이 발생하는 문제가 있다.
본 발명은 하부 구조를 구비하는 반도체 기판 상부에 비트 라인(Bit Line) 형성 후, 더미 셀(Dummy Cell) 영역의 비트 라인(Bit Line) 상부 표면에 질화막을 형성함으로써, 더미 셀(Dummy Cell) 영역에서의 공정 마진을 확보하여 생산 수율을 향상시키고, 하부 전극 식각 공정 시 더미 셀(Dummy Cell) 영역의 하부 전극과 비트 라인(Bit Line)의 쇼트(Short) 불량을 방지하여 소자의 특성을 향상시키는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판 상부에 게이트, 랜딩 플러그, 비트 라인을 순차적으로 형성하는 단계와,
상기 비트 라인을 포함한 전체 표면에 질화막을 형성하는 단계와,
메인 셀(Main Cell) 영역에 인접한 더미 셀(Dummy Cell) 영역 상에 비트 라인 더미 마스크(Dummy Mask) 패턴을 형성하는 단계와,
상기 비트 라인 더미 마스크(Dummy Mask) 패턴을 식각 배리어로 메인 셀(Main Cell) 영역에 질화막을 식각하는 단계 및
상기 비트 라인 더미 마스크(Dummy Mask) 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 비트라인은 스페이서를 형성하는 것과,
상기 질화막은 100 ~ 2000Å 두께로 형성하는 것과,
상기 더미 셀(Dummy Cell) 영역의 비트 라인 상에 질화막을 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 2는 본 발명에 따라 반도체 소자의 형성 방법을 도시한 제 1 단면도이다.
도 2를 참조하면, 메인 셀(2000a) 영역과 더미 셀(2000b) 영역으로 구비된 반도체 기판(200) 상부에 게이트(미도시), 랜딩 플러그(210) 및 비트 라인(220)을 순차적으로 형성한다.
다음에, 비트 라인(220) 포함한 전체 표면에 질화막(250)을 형성한다.
이때, 질화막(250)은 100 ~ 2000Å 두께로 형성하는 것이 바람직하다.
상기 질화막(250) 상에 메인 셀(2000a) 영역과 인접한 더미 셀(2000b) 영역을 차단하는 비트 라인 더미 마스크(Dummy Mask) 패턴을 형성한다.
비트 라인 더미 마스크 패턴을 이용하여 메인 셀(2000a) 영역의 질화막(250)은 식각하고, 더미 셀(2000b) 영역은 질화막(250)을 남겨 놓는다.
그 다음에, 상기 구조 전면에 평탄화된 제 1 층간 절연막(230)을 형성한 후, 제 1 층간 절연막(230) 상에 감광막을 형성한다.
하부 전극 콘택용 노광 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
감광막 패턴을 마스크로 제 1 층간 절연막(230) 및 더미 셀(2000b) 영역의 질화막(250)을 식각하여 상기 랜딩 플러그(210)를 노출시키는 하부 전극 콘택홀(미도시)을 형성한다.
감광막 패턴을 제거하고 하부 전극 콘택홀을 매립하는 하부 전극 콘택 플러그(240)를 형성한다.
이때, 하부 전극 콘택 플러그(240)는 하부 전극 콘택홀을 매립하는 콘택 물질을 형성하고 이를 평탄화 식각하여 형성한 것이다.
다음으로, 전체 표면 상부에 지지층(260) 및 제 2 층간 절연막(280)을 형성한다.
제 2 층간 절연막(280) 상에 감광막을 형성하고, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
감광막 패턴(미도시)을 마스크로 제 2 층간 절연막(280)과 지지층(260)을 식각하여 하부 전극 콘택 플러그(240)를 노출시키는 하부 전극 영역(미도시)을 형성한다.
하부 전극 영역을 포함한 전체 표면 상부에 하부 전극용 도전층(미도시)을 형성한다.
이 후, 하부 전극 영역을 매립하는 산화막을 전체 표면 상부에 형성하고, 지 지층(260)이 노출될 때까지 평탄화 식각하여 하부 전극(270)을 형성한다.
이때, 하부 전극 영역 내부에 산화막이 남는다.
여기서, 산화막은 감광막으로 사용할 수도 있다.
도 3a 및 도 3b는 본 발명에 따라 반도체 소자의 형성 방법을 도시한 제 2 단면도이다.
도 3a를 참조하면, 메인 셀(3000a) 영역과 더미 셀(3000b) 영역으로 구비된 반도체 기판(300) 상부에 게이트(310), 랜딩 플러그(320) 및 비트 라인(330)을 순차적으로 형성한다.
비트라인(330) 상에 감광막을 형성하고, 마스크를 이용한 노광 및 현상 공정으로 비트 라인 더미 마스크 패턴(미도시)을 형성한다.
도 3b를 참조하면, 비트라인 더미 마스크 패턴을 마스크로 질화막(340)을 식각하여 메인 셀 영역(3000a)을 노출시키고, 질화막(340)은 더미 셀 영역(3000b)의 비트라인(330) 상에 남아있는 구조를 도시한 것이다.
본 발명에 따른 반도체 소자의 형성 방법은 하부 구조를 구비하는 반도체 기판 상부에 비트 라인(Bit Line) 형성 후, 더미 셀(Dummy Cell) 영역의 비트 라인(Bit Line) 상부 표면에 질화막을 형성함으로써, 더미 셀(Dummy Cell) 영역에서의 공정 마진을 확보하여 생산 수율을 향상시키고, 하부 전극 식각 공정 시 더미 셀(Dummy Cell) 영역의 하부 전극과 비트 라인(Bit Line)의 쇼트(Short) 불량을 방지하여 소자의 특성을 향상시키는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 반도체 기판 상부에 게이트, 랜딩 플러그, 비트 라인을 순차적으로 형성하는 단계;
    상기 비트 라인을 포함한 전체 표면에 질화막을 형성하는 단계;
    메인 셀(Main Cell) 영역에 인접한 더미 셀(Dummy Cell) 영역 상에 비트 라인 더미 마스크(Dummy Mask) 패턴을 형성하는 단계;
    상기 비트 라인 더미 마스크(Dummy Mask) 패턴을 식각 배리어로 메인 셀(Main Cell) 영역에 질화막을 식각하는 단계; 및
    상기 비트 라인 더미 마스크(Dummy Mask) 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 비트라인은 스페이서를 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 질화막은 100 ~ 2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 더미 셀(Dummy Cell) 영역의 비트 라인 상에 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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