KR101204926B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 스토리지노드 콘택플러그간의 마진을 조절함으로써 스토리지노드 콘택플러그간의 전기적 연결 또는 복수의 스토리지노드 콘택플러그와 하나의 하부전극이 연결되는 불량을 방지함으로써 반도체 소자의 동작 특성을 개선하고, 스토리지노드 콘택플러그와 하부전극 간의 연결 마진을 개선할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 스토리지노드 콘택플러그간의 마진을 조절하는 반도체 소자의 제조 방법에 관련된 기술이다.
반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 반도체 기억 장치는 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(DRAM)은 Dynamic Random Access Memory의 약자이며 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 이처럼 디램은 리프레쉬를 계속해주어야 하지만 메모리 셀(Memory cell) 당 가격이 싸고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.
반도체 소자가 점점 고집적화되면서 반도체 칩 사이즈가 감소하고 이에 따라 칩 내에 형성되는 반도체 소자의 크기도 감소하게 되었다. 특히 활성 영역 및 게이트의 크기 감소는 후속의 캐패시터 및 비트라인과 같은 반도체 소자를 형성하는 공정에 영향을 주고 있다. 특히 게이트 사이의 활성 영역에 형성되는 스토리지 노드 및 비트라인 콘택의 면적이 점점 감소하게 되어 콘택 형성에 어려움이 발생하고 전기적 특성이 저하되는 문제를 해결하기 위하여 이들을 한번에 형성할 수 있는 콘택 플러그 형성 방법이 제시되었다.
여기서, 일반적인 메모리 소자 내에 셀 트랜지스터 영역에는 데이터 신호가 전달되는 비트라인과 데이터를 저장하는 캐패시터의 하부 전극을 연결하는 스토리지노드 콘택플러그가 포함된다. 비트라인과 인접한 비트라인 및 비트라인과 스토리지노드 콘택플러그 간의 거리가 가까워짐에 따라 각각의 비트라인 및 스토리지노드 콘택플러그의 전도층 사이에 캐패시턴스가 증가되어 데이터 증폭 시 방해요소로 작용되는 문제점이 있다. 두 전도층 간의 간격을 넓히기 위하여 단순히 절연막의 두께만 증가시키게 되면 스토리지노드 콘택플러그의 상부 및 하부의 전도층과 접촉 면적이 감소되어 저항이 증가되는 문제가 있으며, 반도체 소자의 동작 시 데이터 전송에 문제 요소로 작용되는 고저항성 불량 문제가 발생한다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판상에 스토리지노드 콘택플러그(100), 절연막(110) 및 하부전극(120)을 도시한 것이다.
반도체 기판상에 스토리지노드 콘택플러그(100)를 형성하고, 스토리지노드 콘택플러그(100)와 연결되는 하부전극(120)을 형성한다. 여기서, 반도체 소자의 고집적화에 따라서 하나의 하부전극(120)이 복수의 스토리지노드 콘택플러그(100)와 연결됨으로써 불량이 발생하거나 스토리지노드 콘택플러그(100) 간에 마진(margin)이 충분하지 못하여 서로 연결되는 불량이 지속적으로 발생하고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 스토리지노드 콘택플러그간의 마진을 조절함으로써 스토리지노드 콘택플러그간의 전기적 연결 또는 복수의 스토리지노드 콘택플러그와 하나의 하부전극이 연결되는 불량을 방지함으로써 반도체 소자의 동작 특성을 개선하고, 스토리지노드 콘택플러그와 하부전극 간의 연결 마진을 개선할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판상에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막을 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀 내에 제 1 감광막을 형성하는 단계, 상기 제 1 감광막을 일부 노광하여 제 2 감광막을 형성하는 단계, 노광하지 않은 상기 제 1 감광막을 제거하는 단계, 제거된 상기 제 1 감광막의 영역에 제 2 절연막을 형성하는 단계, 상기 제 2 감광막을 제거하는 단계 및 제거된 상기 제 2 감광막의 영역에 폴리실리콘을 매립하여 스토리지노드 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 및 제 2 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연막을 형성하는 단계 후, 상기 제 2 감광막이 노출될 때까지 상기 제 2 절연막을 평탄화 식각 또는 에치백하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연막은 ULTO(Ultra Low Temp Oxide)막인 것을 특징으로 한다.
바람직하게는, 상기 제 1 및 제 2 감광막은 탄소(carbon)계 화합물을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 감광막을 제거하는 단계는 용제 및 솔벤트(solvent)를 포함하는 세정 용액으로 클리닝한 후, RF 에칭을 수행하여 제거하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 감광막을 제거하는 단계는 애싱(ashing) 공정을 이용하여 제거하는 것을 특징으로 한다.
본 발명은 스토리지노드 콘택플러그간의 마진을 조절함으로써 스토리지노드 콘택플러그간의 전기적 연결 또는 복수의 스토리지노드 콘택플러그와 하나의 하부전극이 연결되는 불량을 방지함으로써 반도체 소자의 동작 특성을 개선하고, 스토리지노드 콘택플러그와 하부전극 간의 연결 마진을 개선할 수 있는 장점을 가진다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 2는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 상세히 설명하고자 한다.
도 2는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 2를 참조하면, 반도체 기판상에 스토리지노드 콘택플러그(300), 제 1 절연막(260), 제 2 절연막(290) 및 하부전극(350)을 도시한 것이다.
반도체 기판상에 스토리지노드 콘택플러그(300)를 형성하되, 인접한 스토리지노드 콘택플러그(300)와 연결되지 않도록 스토리지노드 콘택플러그(300)의 외곽에 제 2 절연막(290)이 형성된다. 이러한 제 2 절연막(290)으로 인하여 후속 공정 시 스토리지노드 콘택플러그(300) 간에 서로 연결되어 발생하는 불량 및 두 개의 스토리지노드 콘택플러그(300)가 하나의 하부전극(350)과 연결되는 불량을 방지할 수 있다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(200)상에 활성 영역(210)을 정의하는 소자분리막(220)을 형성한다.
다음에는, 반도체 기판(200) 상에 비트라인 패턴(250)을 형성한다. 이때, 비트라인 패턴(250)은 라인(Line) 형상으로서, 비트라인 도전층(230) 및 하드마스크층(240)를 순차적으로 적층한 구조로서 비트라인 패턴(250)의 측벽에 비트라인 스페이서를 포함하여 형성하는 것이 바람직하다. 이때, 비트라인 스페이서는 비트라인 도전층의 산화를 방지하기 위하여 질화막(Nitride)을 포함하는 것이 바람직하다. 또한, 비트라인 도전층(230)은 텅스텐, 티타늄, 텅스텐질화막 및 티타늄질화막을 포함하는 것이 바람직하다.
다음에는, 비트라인 패턴(250)과 비트라인 패턴(250)의 사이를 포함한 전면의 제 1 절연막(260)을 증착한다. 이때, 제 1 절연막(260)은 산화막(Oxide)을 포함하고, 후속 공정 중 에치백 공정 시 비트라인 패턴(250)의 상부가 손상되지 않도록 보호하는 역할이 바람직하다.
다음에는, 제 1 절연막(260) 상부에 감광막을 형성한 후, 스토리지노드 콘택플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 활성 영역(210)이 노출될 때까지 비트라인 패턴(250) 사이의 제 1 절연막(260)을 식각하여 스토리지노드 콘택홀(265)을 형성한다.
그리고, 스토리지노드 콘택홀(265)에 제 1 감광막(270)을 매립한다. 여기서, 제 1 감광막(270)은 탄소(carbon)계 화합물이 바람직하다.
도 3b를 참조하면, 제 1 감광막(270)을 일부 노광하여 빛이 닿은 영역만 노광되어 물성이 변화된 제 2 감광막(280)을 형성한다. 여기서, 제 1 감광막(270)을 노광할 때, 제 1 감광막(270)의 일부는 투광하고, 제 1 감광막(270)의 최외곽 영역은 차광하는 마스크를 이용하는 것이 바람직하다. 즉, 스토리지노드 콘택홀(265)과 인접한 다른 스토리지노드 콘택홀(265) 또는 비트라인 패턴(250)과의 마진(margin)을 개선하기 위하여 스토리지노드 콘택홀(265)의 외곽만 제 1 감광막(270)을 남긴다.
도 3c를 참조하면, 제 1 감광막(270)을 제거한다. 이때, 제 1 감광막(270)은 탄소계 화합물이므로 솔벤트(solvent)를 포함하는 세정 용액으로 클리닝한 후, RF 에칭을 수행하여 제거 가능하다. 즉, 제 2 감광막(280)은 제거되지 않고, 제 1 감광막(270)을 완전히 제거한다.
도 3d를 참조하면, 제거된 제 1 감광막(270)의 영역에 제 2 절연막(290)을 형성한다. 이때, 제 2 절연막(290)은 산화막(oxide)을 포함하되, 스텝 커버리지(Step Coverage)가 우수하고 ULTO(Ultra Low Temperature Oxide)막으로 형성하는 것이 바람직하다.
그리고, 제 2 절연막(290)을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 평탄화 식각 방법 또는 에치백(etchback) 공정을 이용하여 제 2 절연막(290)을 평탄화한다. 여기서, 평탄화 식각 방법은 실리카(silica), 알루미나(alumina), 세리아(seria)와 같은 연마제가 첨가된 슬러리(slurry)를 이용하여 수행하는 것이 바람직하다.
도 3e 및 도 3f를 참조하면, 제 2 감광막(280)을 제거한 후, 제거된 제 2 감광막(280) 영역에 폴리실리콘층을 매립하여 스토리지노드 콘택플러그(300)를 형성한다. 이때, 제 2 감광막(280)은 애싱(ashing) 방법을 이용하여 제거하는 것이 바람직하고, 인접한 제 2 절연막(290)이 손상되지 않는 것이 바람직하다.
여기서, 스토리지노드 콘택플러그(300)의 측벽에 제 2 절연막(290)이 구비됨으로써 스토리지노드 콘택 플러그(300) 간의 마진(margin)을 확보할 수 있고, 후속 공정 시 하나의 하부 전극이 두 개의 스토리지노드 콘택플러그(300)와 연결되어 발생하는 BX2 불량을 방지할 수 있다. 즉, 하나의 하부 전극이 하나의 스토리지노드 콘택플러그(300)와 연결된다.
다음에는, 스토리지노드 콘택플러그(300) 및 제 1 절연막(260) 상부에 식각 정지막(310), 희생 절연막(320, 330) 및 NFC용 지지막(340)을 순차적으로 형성한다.
그리고, NFC용 지지막(340) 상부에 감광막을 형성한 후, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 스토리지노드 콘택플러그(300)가 노출될 때까지 NFC용 지지막(340), 희생절연막(330, 320) 및 식각정지막(310)을 식각하여 하부전극 홀(미도시)을 형성한다.
다음에는, 하부전극 홀의 표면에 도전층을 증착하여 하부전극(340)을 형성한다.
전술한 바와 같이, 본 발명은 스토리지노드 콘택플러그간의 마진을 조절함으로써 스토리지노드 콘택플러그간의 전기적 연결 또는 복수의 스토리지노드 콘택플러그와 하나의 하부전극이 연결되는 불량을 방지함으로써 반도체 소자의 동작 특성을 개선하고, 스토리지노드 콘택플러그와 하부전극 간의 연결 마진을 개선할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 반도체 기판상에 제 1 절연막을 형성하는 단계;
상기 제 1 절연막을 식각하여 콘택홀을 형성하는 단계;
상기 콘택홀 내에 제 1 감광막을 형성하는 단계;
상기 제 1 감광막을 일부 노광하여 제 2 감광막을 형성하되, 제 1 감광막은 상기 콘택홀 내의 외곽에 남아있는 단계;
노광 되지않은 상기 제 1 감광막을 제거하는 단계;
제거된 상기 제 1 감광막의 영역에 제 2 절연막을 형성하는 단계;
상기 제 2 감광막을 제거하는 단계; 및
제거된 상기 제 2 감광막의 영역에 폴리실리콘을 매립하여 스토리지노드 콘택플러그를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 2은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 제 1 및 제 2 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 제 2 절연막을 형성하는 단계 후, 상기 제 2 감광막이 노출될 때까지 상기 제 2 절연막을 평탄화 식각 또는 에치백하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 제 2 절연막은 ULTO(Ultra Low Temp Oxide)막인 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 제 1 및 제 2 감광막은 탄소(carbon)계 화합물을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 제 1 감광막을 제거하는 단계는 솔벤트(solvent)를 포함하는 세정 용액으로 클리닝한 후, RF 에칭을 수행하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 7은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 제 2 감광막을 제거하는 단계는 애싱(ashing) 공정을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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- 2011-03-14 KR KR1020110022379A patent/KR101204926B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| KR100587044B1 (ko) | 1999-12-29 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 형성방법 |
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| KR20120104769A (ko) | 2012-09-24 |
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