KR100675283B1 - 스토리지 노드들을 가진 반도체 소자 및 그 제조방법 - Google Patents

스토리지 노드들을 가진 반도체 소자 및 그 제조방법 Download PDF

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KR100675283B1
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Abstract

본 발명은 스토리지 노드를 가진 반도체 소자 및 그 제조방법에 관해 개시한다. 개시된 본 발명에 따른 스토리지 노드를 가진 반도체 소자는 반도체기판 상에 층간절연막이 배치된다. 상기 층간절연막 내에 상기 층간절연막으로부터 상대적으로 리세스된 매립 콘택 플러그가 배치된다. 상기 매립 콘택 플러그를 가진 기판 상에 상기 리세스된 매립 콘택 플러그의 상부 공간을 비워두도록 식각저지막이 배치된다. 상기 식각저지막을 관통하여 상기 매립 콘택 플러그의 적어도 일부위와 연결되고 상기 상부 공간을 채우는 스토리지 노드가 배치된다.
상기한 구성에 의하면, 본 발명은 버퍼도전막 패턴을 사용하지 않고도 스토리지 노드 간의 접촉면적을 확보하면서 스토리지 노드 간의 브릿지 현상을 방지할 수 있다. 또한, 버퍼도전막 패턴 형성 공정을 생략할 수 있어 포토 공정을 단순화할 수 있는 이점이 있다.

Description

스토리지 노드들을 가진 반도체 소자 및 그 제조방법{semiconductor device having storage nodes and fabrication method thereof}
도 1은 본 발명에 따른 스토리지 노드들을 가진 반도체 소자의 평면도.
도 2a 내지 도 2g는 도 1의 Ⅰ-Ⅰ`선을 절단한 공정별 단면도.
도 3은 도 2d의 평면도.
도 4a 내지 도 4c는 도 1의 Ⅱ-Ⅱ`선을 절단한 공정별 단면도.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 스토리지 노드들을 가진 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자, 특히 디램(DRAM;Dynamic Random Access Memory)은 단위 셀의 캐패시터에 데이터를 저장하는 메모리 장치이다. 즉, 상기 디램의 단위 셀은 직렬연결된 하나의 억세스 트랜지스터 및 하나의 셀 캐패시터로 구성된다. 그러나, 디램의 집적도가 증가함에 따라 단위 셀의 면적도 급격하게 줄어들어 캐패시터의 정전 용량이 감소하게 된다. 이러한 캐패시터의 정전 용량은 데이터의 저장 능력을 의미하며 정전용량이 작은 경우에는 데이터를 저장한 후 다시 읽 고자 할 때 잘못 읽어내는 오류가 발생하기도 한다. 따라서, 고성능 디램을 구현하기 위해서는 상기 캐패시터의 용량을 증가시켜야 한다. 상기 셀 캐패시터의 용량을 증가시키기 위하여 상기 셀 캐패시터의 하부전극으로 사용되는 스토리지 노드의 표면적을 증가시키는 기술들이 널리 사용되고 있다. 예를 들면, 타원형의 실린더형 스토리지 노드가 고집적 디램에 널리 채택되고 있다. 상기 타원형의 실린더형 스토리지 노드들의 상기 타원형의 장축이 상기 활성영역의 장축과 서로 평행하도록 배치된다. 그러나, 소자의 집적도가 증가함에 따라, 캐패시터의 디자인 폭이 축소되어 상기 스토리지 노드의 타원형의 단축 공간이 매우 작아지게 된다. 이에 따라, 스토리지 노드 제작 과정에서 상기 타원형의 단축 공간이 서로 겹쳐지는 불량이 발생할 확률이 높아지고 있다. 또한 이웃하는 스토리지 노드들 간의 간격도 좁아지면서 쓰러짐 현상 등에 의한 브릿지 불량이 발생할 수 있다. 따라서, 최근 타원형이 아닌 원형의 실린더형 스토리지 노드가 제안되었으나, 상기 타원형의 실린더형 스토리지 노드에 비해 표면적이 많이 감소하여 캐패시터의 용량이 감소하는 문제점이 있다. 따라서, 캐패시터의 용량을 최대한 증가시킬 수 있는 방향으로 스토리지 노드들을 배치하게 되어 상기 매립 콘택 플러그들과 수직으로 일치하지 않는 스토리지 노드들이 발생하게 되었다. 따라서, 상기 매립 콘택 플러그와 상기 스토리지 노드 사이에 버퍼도전층 패턴을 추가하는 방안이 제시되었다. 그러나, 상기 버퍼도전층 패턴을 형성하기 위해서는 별도의 포토 공정이 수반되어 공정이 복잡해지는 문제점이 있다.
상기 문제점을 해결하고자, 본 발명의 과제는 버퍼도전막 패턴을 사용하지 않고도 매립 콘택 플러그와 스토리지 노드 간의 접촉면적을 확보하면서 스토리지 노드 간의 브릿지 현상을 방지할 수 있는 스토리지 노드들을 가진 반도체 소자를 제공하려는 것이다.
본 발명의 다른 과제는 버퍼도전막 패턴을 생략하여 포토 공정을 단순화할 수 있는 스토리지 노드들을 가진 반도체 소자의 제조방법을 제공하려는 것이다.
상기 과제들을 달성하기 위한 본 발명의 일 양태에 따르면, 스토리지 노드들을 가진 반도체 소자를 제공한다. 상기 스토리지 노드들을 가진 반도체 소자는 반도체기판 상에 층간절연막이 배치된다. 상기 층간절연막 내에 상기 층간절연막으로부터 상대적으로 리세스된 매립 콘택 플러그가 배치된다. 상기 매립 콘택 플러그를 가진 기판 상에 상기 리세스된 매립 콘택 플러그의 상부 공간을 비워두도록 식각저지막이 배치된다. 상기 식각저지막을 관통하여 상기 매립 콘택 플러그의 적어도 일부위와 연결되고 상기 상부 공간을 채우는 스토리지 노드가 배치된다.
상기 층간절연막 내에 상기 매립 콘택 플러그와 절연되도록 배치된 비트라인을 포함한다.
상기 비트라인은 상기 층간절연막과 동일 레벨로 배치된 것이 바람직하다.
상기 식각저지막은 상기 비트라인의 상부 표면을 덮도록 배치된 것이 바람직하다.
상기 층간절연막과 상기 매립 콘택 플러그 사이에는 상기 식각저지막과 연결 되는 절연 스페이서가 개재된 것이 바람직하다.
상기 매립 콘택 플러그는 상기 층간절연막으로부터 100∼1000Å두께로 리세스된 것이 바람직하다.
상기 과제들을 달성하기 위한 본 발명의 다른 양태에 따르면 스토리지 노드들을 가진 반도체 소자의 제조방법을 제공한다. 상기 방법은 반도체기판 상에 층간절연막을 형성한다. 상기 층간절연막 내에 상기 층간절연막으로부터 상대적으로 리세스되도록 매립 콘택 플러그를 형성한다. 상기 층간절연막과 동일 레벨이 되도록 상기 리세스된 매립 콘택 플러그 상에 산화막패턴을 형성한다. 상기 산화막패턴을 가진 기판 상에 식각저지막 및 몰드산화막을 차례로 형성한다. 상기 몰드산화막, 식각저지막 및 산화막패턴을 차례로 식각하여 상기 매립 콘택 플러그의 적어도 일부위를 노출시킨다. 상기 식각저지막과 상기 매립 콘택 플러그 사이에 잔류된 산화막패턴을 제거한다. 상기 노출된 매립 콘택 플러그의 상면에 상기 식각저지막과 상기 매립 콘택 플러그 사이의 공간을 채우도록 스토리지 노드를 형성한다.
상기 매립 콘택 플러그를 형성하기 이전에, 상기 층간절연막 내에 상기 매립 콘택 플러그와 절연되는 비트라인을 형성하고, 상기 층간절연막을 식각하여 상기 비트라인의 상부 표면을 노출시키는 것을 포함한다.
상기 층간절연막과 상기 매립 콘택 플러그 사이에 절연 스페이서를 개재시키는 것이 바람직하다.
상기 매립 콘택 플러그는 상기 층간절연막으로부터 100∼1000Å두께로 리세스하는 것이 바람직하다.
(실시예)
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 막 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 스토리지 노드들을 가진 반도체 소자의 평면도이다. 그리고, 도 2a 내지 도 2g는 도 1의 Ⅰ-Ⅰ`선을 절단한 공정별 단면도이고, 도 3은 도 2d의 평면도이다. 또한, 도 4a 내지 도 4c는 도 1의 Ⅱ-Ⅱ`선을 절단한 공정별 단면도이다. 이하에서는 도 1 내지 도 4c를 참고로 하여 본 발명에 따른 스토리지 노드들을 가진 반도체 소자 및 그 제조방법을 설명하기로 한다.
도 1, 도 2g 및 도 4c에 도시된 바와 같이, 본 발명에 따른 스토리지 노드들을 가진 반도체 소자는 반도체기판(11) 상에 차례로 적층된 층간절연막들(17,28`)과, 상기 층간절연막들(17,28`) 내에 상기 층간절연막들(17,28`)과 동일 레벨을 가지며 상기 매립 콘택 플러그들(33)와 절연되도록 배치된 비트라인들(21)과, 상기 층간절연막들(17,28`) 내에 배치되며 층간절연막들(17,28`)으로부터 상대적으로 리세스된 매립 콘택 플러그들(33)와, 상기 매립 콘택 플러그들(33)을 가진 기판 상에 상기 비트라인들(21)의 상부 표면을 덮고 상기 리세스된 매립 콘택 플러그들(33)의 상부 공간을 비워두도록 배치된 식각저지막(37)과, 상기 층간절연막들(17,28`)과 상기 매립 콘택 플러그들(33) 사이에 배치되되 상기 식각저지막(37)과 연결되는 절연 스페이서들(31)과, 상기 식각저지막(37)을 관통하여 상기 매립 콘택 플러그들(33)의 적어도 일부위와 연결되고 상기 상부 공간을 채우는 스토리지 노드들(42)를 포함하여 구성된다.
상술한 구성을 가진 스토리지 노드들을 가진 반도체 소자의 제조방법에 대해 알아보기로 한다.
2a에 도시된 바와 같이, 소정의 하부구조를 가진 반도체기판(11)을 제공한다. 상기 반도체기판(11) 위에 제 1층간절연막(13)을 형성한다. 상기 제 1층간절연막(13) 내에 플러그(15)들을 형성한다. 상기 플러그(15)가 구비된 기판 위에 제 2층간절연막(17)을 형성한다. 상기 제 2층간절연막(17) 위에 비트라인(21)들을 형성한다. 상기 비트라인(21)들은 베리어 금속막(18), 텅스텐막(19) 및 하드마스크막(20)의 3중 적층 구조로 구성한다. 상기 베리어 금속막(18)은 Ti/TiN막으로 형성한다. 상기 하드마스크막(20)은 실리콘질화막으로 형성한다. 상기 하드마스크막(20)은 1200∼1600Å두께로 형성한다. 상기 비트라인(21)들의 측면에 비트라인 스페이서(22)들을 형성한다. 상기 비트라인 스페이서(22)들은 실리콘 질화막으로 형성한다. 상기 비트라인 스페이서(22)들은 비트라인(21)들과의 쇼트(short)를 방지하기 위한 것이다.
도 2b에 도시된 바와 같이, 상기 비트라인 스페이서(22)들을 포함한 기판 전면에 제 3층간절연막(28)을 형성한다. 상기 제 3층간절연막(28)은 제 1절연막 패턴 (23), 제 2절연막 패턴(25) 및 제 3절연막(27)으로 구성한다. 상기 제 3층간절연막(28) 형성에 대해 자세하게 알아보면 다음과 같다. 상기 제 1절연 스페이서(22)를 포함한 기판 전면에 제 1절연막을 형성하고 나서, 제 1절연막을 식각하여 비트라인(21) 표면으로부터 상대적으로 리세스된 제 1절연막 패턴(23)을 형성한다. 상기 제 1절연막 패턴(23)을 가진 기판 위에 제 2절연막을 형성하고 나서, 비트라인(21)이 노출되는 시점까지 제 2절연막을 식각하여 제 2절연막 패턴(25)을 형성한다. 제 1절연막 및 제 2절연막의 식각 공정은 에치백 또는 씨엠피공정으로 진행한다. 상기 제 2절연막은 상기 제 1절연막과 비교하여 식각선택성이 높은 물질을 선택한다. 상기 제 2절연막 패턴(25)을 가진 기판 위에 제 3절연막(27)을 형성한다.
도 2c에 도시된 바와 같이, 감광막패턴(미도시) 등을 이용하여 상기 제 3층간절연막(28) 및 제 2층간절연막(17)을 건식 식각하여 상기 기판의 일부를 노출시키는 콘택홀(29)을 형성한다.
도 2d에 도시된 바와 같이, 상기 제 3층간절연막 및 제 2층간절연막을 건식 식각하여 비트라인(21)들의 상부표면 및 비트라인 스페이서(22)들을 노출시킨다. 상기 식각 결과, 상기 제 2층간절연막(17)은 2회의 건식 식각 공정에 의해 비트라인(21) 하부에만 일부 잔류된다. 상기 비트라인 스페이서(21)들을 포함한 비트라인(21)들 및 잔류된 제 2층간절연막 측벽에 절연 스페이서(31)들을 형성한다. 상기 절연 스페이서(31)들은 실리콘 질화막으로 형성한다. 한편, 상기 식각 결과, 상기 제 3층간절연막(29)은 상기 비트라인들(21) 상의 제 3절연막이 제거되어 상기 비트라인들(21)과 동일 레벨을 가진다. 또한, 상기 제 3층간절연막(29)은, 도 3에 도시 된 바와 같이, 상기 절연 스페이서(31)들을 포함한 매립 콘택 플러그들(33) 사이에만 잔류되어 있다. 이와 같이, 본 발명에서는 상기 비트라인들(21) 상의 제 3층간절연막을 제거하여 상부 표면을 노출시킴으로써, 이후의 공정에서 형성될 스토리지 노드의 버텀(bottom)부위가 개선되어 스토리지 노드들의 쓰러짐 현상을 방지할 수 있다. 또한, 본 발명에서는 상기 비트라인들(21) 사이의의 제 3층간절연막 및 제 2층간절연막을 제거하여 실제적으로 상기 콘택홀(29)의 크기를 확장할 수 있다.
도 2e 및 도 4a에 도시된 바와 같이, 상기 절연 스페이서(31)들을 포함한 기판 상에 다결정실리콘막(미도시)을 형성한다. 상기 다결정실리콘막을 에치백하고 추가로 식각하여 상기 콘택홀(29)를 채우면서 상기 제 3층간절연막(29)으로부터 상대적으로 리세스된 매립 콘택 플러그들(33)을 형성한다. 상기 매립 콘택 플러그(33)는 상기 제 3층간절연막(28)으로부터 100∼1000Å두께로 리세스하여 형성한다. 상기 리세스된 매립 콘택 플러그들(33) 상부에 산화막 패턴(35)들을 형성하여 상기 제 3층간절연막(29)과 동일 레벨로 평탄화한다. 상기 산화막 패턴(35)들은 먼저, 상기 매립 콘택 플러그들(33)를 가진 기판 상에 산화막을 형성하고 나서, 상기 제 3층간절연막(29)의 상부면이 노출되는 시점까지 상기 산화막을 식각하여 상기 비트라인(21)들과 동일한 레벨로 평탄화한다. 상기 산화막 식각은 에치백(etch back) 또는 씨엠피(CMP:Chemical Mechanical Polishing) 공정을 이용한다. 상기 산화막 패턴(35)을 가진 기판 상에 식각저지막(37) 및 몰드산화막(39)을 차례로 형성한다. 상기 식각저지막(37)은 실리콘 질화막으로 형성한다. 한편, 도 4a에서 미설명된 도면부호 28`는 최상층인 제 3절연막이 식각된 제 3층간절연막을 나타낸 것이다.
도 2f 및 도 4b에 도시된 바와 같이, 상기 몰드산화막, 식각저지막 및 산화막 패턴을 이방성 식각하여 상기 매립 콘택 플러그(33)들을 노출시키는 스토리지 노드홀들(40)을 형성한다. 상기 이방성 식각 공정이 진행된 후, 상기 스토리지 노드홀들(40) 하부에는 산화막 패턴의 일부가 잔류한다. 상기 산화막 패턴의 잔류는 도 1의 Ⅰ-Ⅰ`절단 방향인 도 2f에서는 확인하기가 어려우나, 도 1의 Ⅱ-Ⅱ`절단 방향인 도 4b에서는 확인 가능하다. 따라서, 상기 잔류된 산화막 패턴을 습식 식각 방법으로 제거하여 매립 콘택 플러그들과 이후에 형성되는 스토리지 노드들과의 접촉면적을 확보한다. 이때, 상기 절연 스페이서(33)들은, 상기 산화막 패턴의 습식 식각 공정 시, 상기 매립 콘택 플러그(31)들의 식각을 방지하는 역할을 한다. 상기 습식 식각 공정이 진행이 완료된 기판 위에 스토리지 노드막(41)을 형성한다.
도 2g 및 도 4c에 도시된 바와 같이, 상기 몰드산화막(39)의 상부 표면이 노출되는 시점까지 스토리지 노드막을 식각하여 커패시터의 스토리지 노드(42)를 형성한다. 본 발명에서는 상기 스토리지 노드(42)와 매립 콘택 플러그(31) 간의 접촉면적이 도 4c의 A 부분에서 만큼 증가된다. 따라서, 이후의 공정에서 유발되기 쉬운 스토리지 노드들 간의 브릿지 문제도 해결될 수 있다. 이어, 상기 잔류된 몰드산화막을 제거한다.
상술한 바와 같이, 본 발명에서는 상기 매립 콘택 플러그와 상기 스토리지 노드 간의 접촉면적을 충분히 확보하면서 버퍼도전막 패턴을 생략할 수 있다.
본 발명에 따르면, 버퍼도전막 패턴을 사용하지 않고도 스토리지 노드의 접 촉면적을 확보하면서 스토리지 노드 간의 브릿지 현상을 방지할 수 있다. 또한, 본 발명은 버퍼도전막 패턴 형성 공정을 생략할 수 있어 포토 공정을 단순화할 수 있는 이점이 있다.

Claims (10)

  1. 반도체기판 상에 배치된 층간절연막;
    상기 층간절연막 내에 배치되며, 상기 층간절연막으로부터 상대적으로 리세스된 매립 콘택 플러그;
    상기 매립 콘택 플러그를 가진 기판 상에 상기 리세스된 매립 콘택 플러그의 상부 공간을 비워두도록 배치된 식각저지막; 및
    상기 식각저지막을 관통하여 상기 매립 콘택 플러그의 적어도 일부위와 연결되고 상기 상부 공간을 채우는 스토리지 노드를 포함하는 것을 특징으로 하는 스토리지 노드들을 가진 반도체 소자.
  2. 제 1항에 있어서, 상기 층간절연막 내에 상기 매립 콘택 플러그와 절연되도록 배치된 비트라인을 포함하는 것을 특징으로 하는 스토리지 노드들을 가진 반도체 소자.
  3. 제 2항에 있어서, 상기 비트라인은 상기 층간절연막과 동일 레벨로 배치된 것을 특징으로 하는 스토리지 노드들을 가진 반도체 소자.
  4. 제 2항에 있어서, 상기 식각저지막은 상기 비트라인의 상부 표면을 덮도록 배치된 것을 특징으로 하는 스토리지 노드들을 가진 반도체 소자.
  5. 제 1항에 있어서, 상기 층간절연막과 상기 매립 콘택 플러그 사이에는 상기 식각저지막과 연결되는 절연 스페이서가 개재된 것을 특징으로 하는 스토리지 노드들을 가진 반도체 소자.
  6. 제 1항에 있어서, 상기 매립 콘택 플러그는 상기 층간절연막으로부터 100∼1000Å두께로 리세스된 것을 특징으로 하는 스토리지 노드들을 가진 반도체 소자.
  7. 반도체기판 상에 층간절연막을 형성하고,
    상기 층간절연막 내에 상기 층간절연막으로부터 상대적으로 리세스되도록 매립 콘택 플러그를 형성하고,
    상기 층간절연막과 동일 레벨이 되도록 상기 리세스된 매립 콘택 플러그 상에 산화막패턴을 형성하고,
    상기 산화막패턴을 가진 기판 상에 식각저지막 및 몰드산화막을 차례로 형성하고,
    상기 몰드산화막, 식각저지막 및 산화막패턴을 차례로 식각하여 상기 매립 콘택 플러그의 적어도 일부위를 노출시키고,
    상기 식각저지막과 상기 매립 콘택 플러그 사이에 잔류된 산화막패턴을 제거하고,
    상기 노출된 매립 콘택 플러그의 상면에 상기 식각저지막과 상기 매립 콘택 플러그 사이의 공간을 채우도록 스토리지 노드를 형성하는 것을 특징으로 하는 스토리지 노드들을 가진 반도체 소자의 제조방법.
  8. 제 7항에 있어서, 상기 매립 콘택 플러그를 형성하기 이전에,
    상기 층간절연막 내에 상기 매립 콘택 플러그와 절연되는 비트라인을 형성하고,
    상기 층간절연막을 식각하여 상기 비트라인의 상부 표면을 노출시키는 것을 포함하는 것을 특징으로 하는 스토리지 노드들을 가진 반도체 소자의 제조방법.
  9. 제 7항에 있어서, 상기 층간절연막과 상기 매립 콘택 플러그 사이에 절연 스페이서를 개재시키는 것을 특징으로 하는 스토리지 노드들을 가진 반도체 소자의 제조방법.
  10. 제 7항에 있어서, 상기 매립 콘택 플러그는 상기 층간절연막으로부터 100∼1000Å두께로 리세스하는 것을 특징으로 하는 스토리지 노드들을 가진 반도체 소자의 제조방법.
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