KR20060107130A - 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법 - Google Patents

스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법 Download PDF

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KR20060107130A
KR20060107130A KR1020050029156A KR20050029156A KR20060107130A KR 20060107130 A KR20060107130 A KR 20060107130A KR 1020050029156 A KR1020050029156 A KR 1020050029156A KR 20050029156 A KR20050029156 A KR 20050029156A KR 20060107130 A KR20060107130 A KR 20060107130A
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백철호
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삼성전자주식회사
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    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Abstract

스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 스토리지 노드 전극을 갖는 반도체소자를 제조하는 방법은 반도체기판 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 관통하는 스토리지 노드 플러그를 형성한다. 상기 층간절연막 상에 스토리지 노드 플러그를 덮는 랜딩패드를 형성한다. 상기 층간절연막 상에 상기 랜딩패드를 내포하도록 평평한 상부면을 갖는 버퍼막을 형성한다. 상기 버퍼막을 관통하여 상기 랜딩패드와 접촉하는 스토리지 노드 전극을 형성한다. 스토리지 노드 전극을 갖는 반도체소자 또한 제공된다.

Description

스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법{Semiconductor device having a storage node electrode and fabrication method thereof}
도 1은 본 발명의 실시예에 따른 반도체소자 및 그 제조방법을 설명하기 위한 평면도이다.
도 2 내지 도 8은 본 발명의 실시예에 따른 반도체소자 및 그 제조방법을 설명하기 위하여 도 1의 절단선 Ⅰ-Ⅰ'를 따라 취해진 단면도들이다.
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 스토리지 노드 전극을 갖는 반도체소자 및 그의 제조방법에 관한 것이다.
디램 소자와 같은 반도체소자는 에스램 소자에 비하여 높은 집적도를 보이므로 대용량 메모리 소자가 요구되는 컴퓨터 등에 널리 사용되고 있다. 상기 디램 소자의 메모리 셀은 하나의 억세스 트랜지스터 및 하나의 캐패시터로 구성된다. 반도체소자의 집적도가 증가함에 따라, 최소 디자인 룰이 점점 작아지고 있다.
한편, 디램 소자의 구동 능력은 캐패시터의 정전용량에 의존한다. 상기 캐패시터의 정전용량은 캐패시터의 스토리지 노드 전극의 유효 표면적에 비례한다. 반 도체소자의 집적도가 증가함에 따라 캐패시터가 차지하는 평면적이 감소하게 되며, 따라서 캐패시터의 스토리지 노드 전극의 유효 표면적 또한 감소하게 된다. 이는 캐패시터의 정전용량의 감소를 유발하게 된다. 이를 보완하기 위하여 스토리지 노드 전극의 유효 표면적을 증가시키기 위한 방법이 다양하게 마련되고 있다. 예컨대, 상기 스토리지 노드 전극을 실린더형으로 형성하여 유효 표면적을 증가시키는 방법이 널리 채택되고 있다.
반도체소자의 집적화가 가속화되면서 상기 실린더형 스토리지 노드 전극의 높이가 점점 증가하는 추세에 있다. 그런데, 상기 실린더형 스토리지 노드 전극의 높이가 증가함에 따라 상기 실린더형 스토리지 노드 전극이 옆으로 쓰러지는 불량, 즉, 투 비트 불량(two bit fail)을 유발한다. 특히, 상기 실린더형 스토리지 노드 전극 형성시에 습식공정을 수행하거나, 상기 실린더형 스토리지 노드 전극을 형성하고 세정공정을 수행할 때에 상기 실린더형 스토리지 노드 전극이 기울어지거나 옆으로 쓰러지게 되어 불량이 유발된다.
한편, 디램 소자의 집적도가 증가할수록 상기 스토리지 노드 전극을 억세스 트랜지스터의 소스 영역에 접속시키기 위한 스토리지 노드 콘택플러그를 형성하기가 점점 어려워지고 있다. 이를 보완하기 위해 상기 스토리지 노드 콘택플러그와 상기 스토리지 노드 전극이 전기적으로 연결되도록 중간 매개체 역할을 하는 랜딩패드가 채택되고 있다. 그러나, 상기 랜딩패드의 채택은 상기 스토리지 노드 전극이 3차원 구조를 갖는 상기 랜딩패드 상에 형성되도록 하여 상기 스토리지 노드 전극의 높이가 더 높아지게 된다. 또한, 상기 스토리지 노드 전극이 오정렬되는 경우 에는, 상기 스토리지 노드 전극의 하부 일 측벽이 랜딩패드에 의해 지지되지 못하는 경우가 발생하게 된다. 이러한 경우, 상기 투 비트 불량의 유발 가능성은 더욱 높아지게 된다.
또한, 반도체소자의 고집적화에 따라, 상기 랜딩패드들 사이의 간격이 좁아지면서 이후 랜딩패드의 측벽에는 캐패시터 유전막이 콘포말하게 형성되지 못하게 되어 전기적인 불량을 일으킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 구조적으로 안정한 형태를 갖도록 스토리지 노드 전극을 형성함으로써, 상술한 바와 같은 전기적인 불량을 방지할 수 있는 신뢰성 있는 반도체소자 및 그의 제조방법을 제공하는 데에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 양태에 따르면, 스토리지 노드 전극을 갖는 반도체소자의 제조방법이 제공된다. 이 방법은 반도체기판 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 관통하는 스토리지 노드 플러그를 형성한다. 상기 층간절연막 상에 스토리지 노드 플러그를 덮는 랜딩패드를 형성한다. 상기 층간절연막 상에 상기 랜딩패드를 내포하도록 평평한 상부면을 갖는 버퍼막을 형성한다. 상기 버퍼막을 관통하여 상기 랜딩패드와 접촉하는 스토리지 노드 전극을 형성한다.
상기 스토리지 노드 전극 및 상기 버퍼막 상에 캐패시터 유전막을 콘포말하게 형성하는 것을 더 포함할 수 있다.
상기 버퍼막을 형성하는 것은 상기 랜딩패드를 갖는 반도체기판 상에 적어도 상기 랜딩패드의 두께와 같은 두께를 갖는 하부 버퍼막을 형성하되, 상기 하부 버퍼막은 평평한 상부면을 갖도록 형성되고, 상기 하부 버퍼막 상에 상부 버퍼막을 형성하는 것을 포함할 수 있다.
상기 하부 버퍼막은 실리콘 산질화막으로 형성될 수 있다.
상기 상부 버퍼막은 실리콘 질화막으로 형성될 수 있다.
상기 하부 버퍼막은 상기 층간절연막 상에서 1500Å 내지 2500Å의 두께를 갖도록 형성될 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 스토리지 노드 전극을 갖는 반도체소자가 제공된다. 상기 반도체소자는 반도체기판 상에 배치된 층간절연막을 구비한다. 상기 층간절연막을 관통하여 상기 반도체기판과 전기적으로 접속하는 스토리지 노드 콘택플러그가 제공된다. 상기 층간절연막 상에 상기 스토리지 노드 콘택플러그를 덮도록 랜딩패드가 배치된다. 상기 층간절연막 상에 상기 랜딩패드를 내포하도록 평평한 상부면을 갖는 버퍼막이 배치된다. 상기 버퍼막을 관통하여 상기 랜딩패드와 접촉하는 스토리지 노드 전극이 배치된다.
상기 스토리지 노드 전극 및 상기 버퍼막 상에 콘포말하게 배치된 캐패시터 유전막을 더 포함할 수 있다.
상기 버퍼막은 상기 랜딩패드를 갖는 반도체기판 상에 배치되고 적어도 상기 랜딩패드의 두께와 같은 두께를 갖는 하부 버퍼막 및 상기 하부 버퍼막 상에 배치된 상부 버퍼막을 포함할 수 있다. 상기 하부 버퍼막은 평평한 상부면을 가질 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성 요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 스토리지 노드 전극을 갖는 반도체소자를 보여주는 평면도이다. 또한, 도 2 내지 도 8은 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ′에 따라 취해진 단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(100)의 소정영역에 활성영역(102)을 한정하는 소자분리막(101)을 형성한다. 상기 소자분리막(101)은 트렌치 소자분리 방법(STI; shallow trench isolation)을 이용하여 형성할 수 있다. 상기 활성영역(102)은 반도체소자의 집적도를 높이기 위해서 T자 형태를 가질 수 있다.
도 1 및 도 3을 참조하면, 상기 소자분리막(101)이 형성된 상기 반도체기판(100) 상에 게이트 절연막을 형성하고, 상기 게이트 절연막을 갖는 상기 반도체기판(100)의 전면 상에 게이트 도전막 및 게이트 캐핑막을 순차적으로 형성한다. 상기 게이트 도전막은 도핑된 폴리 실리콘막 및 금속 실리사이드막의 이중막으로 형성될 수 있다. 상기 게이트 캐핑막, 상기 게이트 도전막, 및 상기 게이트 절연막을 순차적으로 패터닝하여 게이트 캐핑막 패턴, 게이트 도전막 패턴 및 게이트 절연막 패턴으로 이루어진 워드라인 패턴(104)을 형성한다. 상기 워드라인 패턴(104)은 상기 활성영역(102)을 가로지르도록 형성될 수 있다. 상기 워드라인 패턴(104)의 측벽을 덮는 게이트 스페이서를 실리콘 질화막 등으로 형성할 수 있다.
상기 워드라인 패턴(104)이 형성된 반도체기판(100) 상에 워드라인 절연막(103)을 형성한다. 포토 공정과 선택적인 식각 공정을 이용하여 상기 워드라인 절연막(103)을 선택적으로 제거하여 상기 활성영역(102)을 노출시키는 다이렉트 콘택홀(108) 및 베리드 콘택홀(110)을 형성한다. 이후에, 도핑된 폴리 실리콘과 같은 도전막을 증착하여 상기 다이렉트 콘택홀(108) 및 상기 베리드 콘택홀(110)을 메운다. 이어서, 상기 도전막을 에치백 공정 또는 화학 기계적 연마(CMP; chemical mechanical polishing)공정을 이용하여 평탄화시키어 상기 다이렉트 콘택홀(108)을 채우는 다이렉트 콘택패드와 상기 베리드 콘택홀(110)을 채우는 베리드 콘택패드(105)를 형성한다.
도 1 및 도 4를 참조하면, 상기 다이렉트 콘택패드와 상기 베리드 콘택패드(105)를 갖는 반도체기판(100)의 전면 상에 하부 층간절연막(107)을 형성한다. 상기 하부 층간절연막(107)은 실리콘 산화막으로 형성될 수 있다. 상기 하부 층간절연막(107)을 패터닝하여 상기 다이렉트 콘택패드를 노출시키는 비트라인 콘택홀(112)을 형성한다. 상기 비트라인 콘택홀(112)을 갖는 반도체기판(100)의 전면 상에 상기 비트라인 콘택홀(112)을 채우면서 워드라인 패턴(104)을 가로지르도록 비트라인 패턴(115)을 형성한다. 상기 비트라인 패턴(115)의 형성 과정은 먼저 비트 라인 도전막 및 비트라인 캡핑막을 증착한다. 상기 비트라인 도전막은 텅스텐과 같은 금속 도전막으로 형성될 수 있다. 상기 비트라인 캡핑막은 실리콘 질화막으로 형성될 수 있다. 이후, 상기 비트라인 캡핑막 및 상기 비트라인 도전막을 차례로 패터닝하여 비트라인 캡핑막 패턴(111) 및 비트라인 도전막 패턴(109)을 형성한다. 이어서, 상기 비트라인 캡핑막 패턴(111)및 상기 비트라인 도전막 패턴(109)의 측벽들에 비트라인 스페이서(113)를 형성한다. 상기 비트라인 스페이서(113)는 실리콘 질화막으로 형성될 수 있다.
상기 비트라인 패턴(115)이 형성된 반도체기판(100) 상에 상부 층간절연막(117)을 형성한다. 상기 상부 층간절연막(117)은 실리콘 산화막으로 형성될 수 있다. 상기 상부 층간절연막(117)은 상기 비트라인 패턴(115)들 사이를 채우고 상기 비트라인 패턴(115)의 상부면을 노출시키도록 형성될 수 있다. 이와는 달리, 상기 상부 층간절연막(117)은 상기 비트라인 패턴(115)의 상부면을 덮도록 형성될 수 있다. 상기 하부 층간절연막(107)과 상기 상부 층간절연막(117)은 층간절연막(119)을 구성한다.
도 1 및 도 5를 참조하면, 포토 공정 및 식각 공정을 이용하여 상기 층간절연막(119)을 선택적으로 식각하여, 상기 베리드 콘택패드(105)를 노출시키는 스토리지 노드 콘택홀(120)을 형성한다. 이후, 상기 스토리지 노드 콘택홀(120)을 채우는 스토리지 노드 콘택플러그(121)를 형성한다. 상기 스토리지 노드 콘택플러그(121)는 도핑된 폴리 실리콘으로 형성될 수 있다.
도 1 및 도 6을 참조하면, 상기 스토리지 노드 콘택플러그(121)를 덮는 랜딩 패드(123)를 형성한다. 상기 랜딩패드(123)는 먼저 상기 스토리지 노드 콘택플러그(121)를 갖는 반도체기판(100) 상에 도전성을 가지는 도핑된 폴리 실리콘막을 형성한 후, 패터닝하여 형성할 수 있다. 반도체소자의 디자인 룰이 감소함에 따라 스토리지 노드 전극들 간의 이격 간격을 유지하면서 최대 정전용량을 갖도록 배열하는 것이 중요한 문제로 대두되고 있는데, 상기 랜딩패드(123)가 이후 스토리지 노드 전극을 형성할 때에 스토리지 노드 전극 배열의 공정여유도를 증가시키는 역할을 한다.
도 1 및 도 7을 참조하면, 상기 랜딩패드(123)를 갖는 반도체기판(100) 상에 하부 버퍼막(125) 및 상부 버퍼막(127)으로 이루어진 버퍼막(129)을 형성한다. 상기 버퍼막(129)을 형성하는 공정을 예를 들면, 먼저 상기 랜딩패드(123)를 갖는 반도체기판(100) 상에 하부 버퍼막(125)을 형성한다. 상기 하부 버퍼막(125)은 산질화막(SiON)으로 형성될 수 있다. 상기 하부 버퍼막(125)은 그 두께가 적어도 상기 랜딩패드(123)의 두께와 같은 두께를 갖도록 형성될 수 있다. 즉, 상기 랜딩패드(123)를 내포할 수 있을 정도의 두께를 갖도록 형성되는 것이 바람직하며, 약 1500Å 내지 2500Å의 두께를 가질 수 있다. 상기 하부 버퍼막(125)은 평평한 상부면을 갖도록 형성될 수 있다. 상기 하부 버퍼막(125)은 증착시 자연 평탄화될 수 있으나, 필요시에는 에치 백 공정이나 화학 기계적 연마(chemecal mechanical polishing) 공정을 수행하여 평평한 상부면을 갖도록 형성할 수 있다. 상기 하부 버퍼막(125) 상에 상부 버퍼막(127)을 형성한다. 상기 상부 버퍼막(127)은 실리콘 질화막으로 형성될 수 있다. 상기 상부 버퍼막(127) 역시 평평한 상부면을 갖도록 형성될 수 있다. 이는 상기 하부 버퍼막(125)이 평평한 상부면을 갖기 때문이다.
도 1 및 도 8을 참조하면, 상기 상부 버퍼막(127) 상에 몰딩막을 형성한다. 상기 몰딩막은 상기 상부 버퍼막(127)에 대하여 식각선택비를 갖는 절연막, 예컨대 실리콘 산화막으로 형성할 수 있다. 상기 몰딩막을 패터닝하여 상기 상부 버퍼막(127)을 노출시키어 몰딩막 패턴을 형성하고, 순차적으로 상기 상부 버퍼막(127) 및 상기 하부 버퍼막(125)을 선택적으로 식각하여 상기 랜딩패드(123)를 노출시킨다. 상기 몰딩막 패턴을 갖는 상기 반도체기판(100)의 전면 상에 도전막을 콘포말하게 형성한다. 상기 도전막은 도전성 폴리 실리콘막으로 형성될 수 있다. 상기 도전막을 갖는 상기 반도체기판(100) 상에 희생막을 실리콘 산화물로 형성할 수 있다. 이후에, 화학 기계적 연마(CMP; chemical mechanical polishing) 공정 등을 이용하여 몰딩막 패턴들의 상부 표면을 노출시키고, 이에 따라, 상기 도전막은 각각의 스토리지 노드 전극(131)으로 분리된다. 상기 몰딩막 패턴 및 상기 희생막을 선택적으로 제거하여 상기 스토리지 노드 전극(131)의 외측면 및 내측면이 노출되도록 한다. 이때, 상기 스토리지 노드 전극(131)은 오정렬되더라도 상기 버퍼막(129)에 의해 지지되어 상기 스토리지 노드 전극(131)이 옆으로 쓰러지는 불량을 효과적으로 방지할 수 있게 된다. 이후, 상기 스토리지 노드 전극(131) 및 상기 상부 버퍼막(127)을 콘포말하게 덮는 캐패시터 유전막(133)을 형성할 수 있다. 종래 기술에 따르면, 상기 캐패시터 유전막(133)이 상기 랜딩패드(123)의 측벽 상에 형성되어, 반도체소자의 고집적화에 따라 상기 랜딩패드(123)들 간의 간격이 좁아지면 상기 캐패시터 유전막(133)이 콘포말하게 형성되지 못하는 불량을 유발할 수 있다. 본 발명에 의하면, 캐패시터 유전막(133)이 상기 스토리지 노드 전극(131) 및 상기 상부 버퍼막(127) 상에 콘포말하게 형성되어 전기적으로 안정된 구조를 가질 수 있게 된다.
도 1 및 도 8을 참조하여 본 발명의 실시예에 따른 스토리지 노드 전극을 갖는 반도체소자의 구조를 설명하기로 한다.
도 1 및 도 8을 참조하면, 반도체기판(100)의 소정영역에 활성영역(102)이 제공된다. 상기 활성영역(102)은 소자분리막(101)에 의해 한정된다. 상기 소자분리막(101)을 갖는 반도체기판(100) 상에 워드라인 패턴(104)이 활성영역(102)을 가로지르도록 배치된다. 상기 워드라인 패턴(104)들 사이에는 워드라인 절연막(103)이 배치된다. 상기 워드라인 절연막(103)은 실리콘 산화막일 수 있다. 상기 워드라인 패턴(104)들 사이의 활성영역(102) 상에 상기 워드라인 절연막(103)을 관통하는 다이렉트 콘택패드 및 베리드 콘택패드(105)가 배치된다. 상기 다이렉트 콘택패드 및 상기 베리드 콘택패드(105)는 도핑된 폴리 실리콘막일 수 있다.
상기 다이렉트 콘택패드 및 상기 베리드 콘택패드(105)를 갖는 반도체기판(100) 상에 하부 층간절연막(107)이 배치되고, 상기 하부 층간절연막(107) 상에 상기 워드라인 패턴(104)과 교차하는 비트라인 패턴(115)이 배치된다. 상기 비트라인 패턴(115)들 사이에는 스토리지 노드 콘택플러그(121)가 상기 하부 층간절연막(107)을 관통하여 상기 베리드 콘택패드(105)와 접촉하도록 배치된다. 상기 스토리지 노드 콘택플러그(121)는 도핑된 폴리 실리콘막일 수 있다.
상기 스토리지 노드 콘택플러그(121)를 덮는 랜딩패드(123)가 배치된다. 상 기 랜딩패드(123)를 갖는 상기 반도체기판(100) 상에 적어도 랜딩패드(123)의 두께와 같은 두께를 갖는 하부 버퍼막(125)이 배치된다. 상기 하부 버퍼막(125)은 평평한 상부면을 가질 수 있다. 상기 하부 버퍼막(125) 상에 상부 버퍼막(127)이 배치된다. 상기 하부 버퍼막(125)은 실리콘 산질화막일 수 있다. 상기 상부 버퍼막(127)은 실리콘 질화막일 수 있다. 스토리지 노드 전극(131)은 상기 상부 버퍼막(127) 및 상기 하부 버퍼막(125)을 관통하여 상기 랜딩패드(123) 상에 배치된다. 상기 스토리지 노드 전극(131) 및 상기 상부 버퍼막(127) 상에 콘포말한 캐패시터 유전막(133)이 배치된다.
상기와 같이 이루어진 본 발명에 의하면, 스토리지 노드 전극이 평평한 상부면을 갖는 버퍼막을 관통하여 랜딩패드 상에 배치된다. 따라서, 상기 버퍼막에 의해 지지되어 구조적으로 안정한 형태를 갖는 스토리지 노드 전극을 형성할 수 있게 된다. 또한, 캐패시터 유전막이 상기 버퍼막 및 상기 스토리지 노드 전극 상에 콘포말하게 형성되어 전기적으로 신뢰성 있는 반도체소자를 제조할 수 있다.

Claims (9)

  1. 반도체기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통하는 스토리지 노드 플러그를 형성하고,
    상기 층간절연막 상에 스토리지 노드 플러그를 덮는 랜딩패드를 형성하고,
    상기 층간절연막 상에 상기 랜딩패드를 내포하도록 평평한 상부면을 갖는 버퍼막을 형성하고,
    상기 버퍼막을 관통하여 상기 랜딩패드와 접촉하는 스토리지 노드 전극을 형성하는 것을 포함하는 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 스토리지 노드 전극 및 상기 버퍼막 상에 캐패시터 유전막을 콘포말하게 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서,
    상기 버퍼막을 형성하는 것은
    상기 랜딩패드를 갖는 반도체기판 상에 적어도 상기 랜딩패드의 두께와 같은 두께를 갖는 하부 버퍼막을 형성하되, 상기 하부 버퍼막은 평평한 상부면을 갖도록 형성되고,
    상기 하부 버퍼막 상에 상부 버퍼막을 형성하는 것을 포함하는 것을 특징으 로 하는 반도체소자 제조방법.
  4. 제 3 항에 있어서,
    상기 하부 버퍼막은 실리콘 산질화막으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 3 항에 있어서,
    상기 상부 버퍼막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 3 항에 있어서,
    상기 하부 버퍼막은 상기 층간절연막 상에서 1500Å 내지 2500Å의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  7. 반도체기판 상에 배치된 층간절연막;
    상기 층간절연막을 관통하여 상기 반도체기판과 전기적으로 접속하는 스토리지 노드 콘택플러그;
    상기 층간절연막 상에 상기 스토리지 노드 콘택플러그를 덮도록 배치된 랜딩패드;
    상기 층간절연막 상에 상기 랜딩패드를 내포하도록 배치된 평평한 상부면을 갖는 버퍼막; 및
    상기 버퍼막을 관통하여 상기 랜딩패드와 접촉하는 스토리지 노드 전극을 포함하는 반도체소자.
  8. 제 7 항에 있어서,
    상기 스토리지 노드 전극 및 상기 버퍼막 상에 콘포말하게 배치된 캐패시터 유전막을 더 포함하는 것을 특징으로 하는 반도체소자.
  9. 제 7 항에 있어서,
    상기 버퍼막은
    상기 랜딩패드를 갖는 반도체기판 상에 배치되고 적어도 상기 랜딩패드의 두께와 같은 두께를 갖는 하부 버퍼막; 및
    상기 하부 버퍼막 상에 배치된 상부 버퍼막을 포함하되, 상기 하부 버퍼막은 평평한 상부면을 갖는 것을 특징으로 하는 반도체소자.
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* Cited by examiner, † Cited by third party
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KR20150026116A (ko) * 2013-08-30 2015-03-11 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20150048510A (ko) * 2013-10-28 2015-05-07 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법

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