KR20150048510A - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 스토리지노드콘택을 형성하는 기술에 관한 것이다.
본 발명의 반도체 소자는 반도체 기판 상에 형성되는 비트라인; 상기 비트라인과 수직하는 방향으로 형성되는 지지막; 상기 비트라인과 상기 지지막 사이 저부에 형성되는 제 1 스토리지노드콘택; 및 상기 제 1 스토리지노드콘택 및 상기 비트라인 상부에 상기 지지막에 의해 분리되는 라인형태로 형성되고 사선방향으로 패터닝된 제 2 스토리지노드콘택을 포함할 수 있다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 스토리지노드콘택을 형성하는 기술에 관한 것이다.
반도체는 전기 전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간 영역에 속하는 물질로서, 반도체에 불순물을 첨가하고 도체를 연결하여 트랜지스터와 같은 반도체 소자를 생성하는데 사용된다. 이러한 반도체 소자를 이용하여 데이터 저장 등의 여러 가지 기능을 수행하는 장치를 반도체 장치라 한다.
이러한 반도체 장치가 점점 고집적화되면서 반도체 칩 크기가 감소하고, 이에 따라 칩 내에 형성되는 다수의 반도체 소자의 크기도 감소하게 되었다.
특히, 반도체 소자의 크기가 감소함에 따라 반도체 소자 내의 셀 캐패시터를 구성하는 스토리지노드와 하부의 스토리지노드 콘택간의 접촉 마진이 악화되는 문제가 발생하게 되었다.
본 실시예에서는 스토리지노드콘택 공정을 단순화하고 스토리지노드콘택의 셀프 얼라인(Self aligned)을 용이하게 할 수 있도록 하고자 한다.
본 발명의 반도체 소자는 반도체 기판 상에 형성되는 비트라인; 상기 비트라인과 수직하는 방향으로 형성되는 지지막; 상기 비트라인과 상기 지지막 사이 저부에 형성되는 제 1 스토리지노드콘택; 및 상기 제 1 스토리지노드콘택 및 상기 비트라인 상부에 상기 지지막에 의해 분리되는 라인형태로 형성되고 사선방향으로 패터닝된 제 2 스토리지노드콘택을 포함할 수 있다.
본 발명에 따른 반도체 소자는 반도체 기판 상에 일정 간격 이격되어 형성되는 제 1 및 제 2 비트라인; 상기 제 1 및 상기 제 2 비트라인과 수직하는 방향으로, 상기 제 1 및 상기 제 2 비트라인을 포함하도록 소정 간격 이격되어 라인 형태로 형성되는 제 1 및 제 2 지지막; 및 상기 제 1 및 상기 제 2 지지막 사이에 셀프 얼라인(self align)되어 적층된 제 1 및 제 2 스토리지노드콘택을 포함할 수 있다.
본 발명에 따른 반도체 소자의 형성 방법은, 반도체 기판 상에 일정 간격 이격되는 제 1 및 제 2 비트라인을 형성하는 단계, 상기 제 1 및 상기 제 2 비트라인과 수직하는 방향으로 일정 간격 이격되고 그 상부면이 상기 제 1 및 상기 제 2 비트라인의 상부면보다 높은 제 1 및 제 2 지지막을 형성하는 단계, 상기 제 1 지지막 및 상기 제 2 지지막 사이에 제 1 스토리지노드콘택 및 제 2 스토리지노드콘택을 적층하여 형성하는 단계, 상기 제 2 스토리지노드콘택 및 상기 제 1 및 상기 제 2 지지막의 상부(upper portion)를 사선방향으로 패터닝하는 단계를 포함할 수 있다.
또한, 상기 제 1 및 상기 제 2 지지막을 형성하는 단계는, 상기 제 1 및 상기 제 2 비트라인 사이에 층간 절연막을 형성하는 단계; 상기 제 1 및 상기 제 2 비트라인과 상기 층간 절연막 상부에 캡핑막을 형성하는 단계; 상기 제 1 및 상기 제 2 비트라인과 수직하는 방향으로 일정 간격 이격되는 제 1 홀 및 제 2 홀을 형성하는 단계; 상기 제 1 홀 및 상기 제 2 홀 내에 절연물질을 매립하여 제 1 지지막 및 제 2 지지막을 형성하는 단계; 및 상기 층간 절연막 및 상기 캡핑막을 모두 제거하는 단계를 포함할 수 있다.
또한, 상기 사선방향으로 패터닝하는 단계는, 상기 제 2 스토리지노드 콘택 상부에 제 1 층간절연막, 제 1 식각정지막, 제 2 층간절연막, 및 제 2 식각정지막을 순차적으로 적층하는 단계; 상기 제 2 식각정지막 및 상기 제 2 층간절연막을 식각하여 제 1패턴을 형성하는 단계; 상기 제 1 패턴의 단차를 따라 스페이서물질을 증착하는 단계; 상기 제 1 패턴 사이에 SOC(Spin On Carbon)물질을 증착하는 단계; 상기 스페이서 물질 및 상기 제 1 식각정지막을 식각하여 제 2 패턴을 형성하는 단계; 상기 제 2 패턴을 마스크로 하여 상기 제 1 층간절연막을 식각하여 제 3 패턴을 형성하는 단계; 및 상기 제 3 패턴을 마스크로 하여 상기 제 2 스토리지노드 콘택을 패터닝하는 단계를 포함할 수 있다.
본 기술은 스토리지노드콘택 공정을 단순화하고 스토리지노드콘택의 셀프 얼라인(Self aligned)을 용이하게 할 수 있는 효과가 있다.
본 기술은 스토리지노드 콘택을 2단계로 형성하고 배치를 지그재그 형태로 형성함으로써 스토리지노드와 스토리지노드 콘택 간의 공정 마진을 개선할 수 있는 효과가 있다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 사시도 및 단면도,
도 2는 본 발명에 따른 스토리지 노드를 도시한 사시도,
도 3a 내지 도 3n은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도,
도 4는 본 발명의 실시예에 따른 메모리 장치의 구성을 간략하게 나타낸 블록도.
도 5은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성을 간략하게 나타낸 블록도.
도 6은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도.
도 7은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
본 발명은 스토리지노드콘택에 관한 것으로, 셀 캐패시터의 용량을 증가시키기 위해 스토리지 노드(Storage Node)를 지그재그 형태로 배치하여 구현할 수 있다. 이 경우 스토리지 노드를 스토리지노드콘택에 직접 얼라인하여 공정을 구현 시 공정 마진이 악화될 수 있다. 이에, 스토리지노드콘택을 2단계로 형성함으로써 스토리지 노드와 스토리지노드콘택 간의 공정 마진을 향상시킬 수 있다.
그러나, 스토리지노드 콘택을 2단계로 형성하기 위해서는 제 1 스토리지노드 콘택 형성 후 제 2 스토리지노드 콘택 형성을 위한 마스크 공정을 수행해야 한다.
본 발명에서는 스토리지노드콘택을 2단계로 형성할 때, 제 1 스토리지노드콘택 형성 후 별도의 마스크 없이 지지막을 이용하여 제 2 스토리지노드 콘택을 형성함으로써 공정 방법을 단순화시키고 지지막에 의해 스토리지노드콘택의 셀프 얼라인이 용이하도록 형성하는 방법을 제안한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 1을 참조하면, (i)는 사시도, (ii)는 사시도(i)를 X-X'축 방향으로 자른 단면도이고, (iii)는 사시도(i)를 Y-Y'축 방향으로 자른 단면도이다.
도 1의 사시도(i)에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 하부 구조물(110)의 반도체 기판(101) 상에 제 1 방향으로 배열되는 비트라인(210)과, 비트라인(210)과 수직하는 방향으로 매립되어 형성되는 게이트(미도시), 비트라인(210)과 수직하는 방향으로 반도체 기판(101)상에 형성되는 지지막(217), 서로 이웃하는 비트라인(210)과 지지막(217) 사이에 적층되어 구비되는 제 1 스토리지노드 콘택(221) 및 제 2 스토리지노드 콘택(223)을 포함한다. 비트라인(210)은 폴리실리콘층(201), 비트라인 금속층(203), 비트라인 하드마스크층(205) 및 그 측벽에 구비되는 스페이서(207)을 포함한다.
제 1 스토리지노드 콘택(221)은 지지막(217)과 비트라인(210)의 사이 저부에 섬타입으로 형성되고, 제 2 스토리지노드 콘택(223)은 제 1 스토리지노드 콘택(221) 상부에 형성되고, 사선방향으로 패터닝되어 단차를 가지는 제 1 상부면(247) 및 제 2 상부면(249)를 구비한다. 이때, 제 1 상부면(247)이 비트라인(210)의 상부면(255)보다 높고, 제 2 상부면(249)이 비트라인(210)의 상부면(255)보다 낮게 형성된다.
또한, 지지막(217)은 제 1 스토리지노드 콘택(221) 사이 및 제 2 스토리지노드 콘택(223) 사이를 절연시키며, 지지막(217)의 상부는 제 2 스토리지노드 콘택(223)과 함께 사선방향으로 패터닝된다. 이에, 지지막(217)은 단차를 가지는 제 1 상부면(251)과 제 2 상부면(253)을 가지며, 제 1 상부면(251)이 비트라인(210) 상부에 형성되고, 제 2 상부면(253)이 비트라인(210) 상부면(255)보다 같거나 낮은 위치에 형성될 수 있다. 즉, 제 2 상부면(253)은 제 1 스토리지노드 콘택(221)의 상부면보다 높게 위치한다.
한편, 하부구조물(110)의 구체적인 구성은 단면도 (ii) 및 단면도 (iii)에 개시되어 있으므로 사시도(i)에서는 생략하기로 한다. 본원발명의 하부구조물(110)은 반도체 기판(101) 내에 소자분리막(102)에 의해 정의되는 활성영역(103)을 포함하고, 활성영역(103) 상에 비트라인콘택(105)이 형성되어, 비트라인 콘택(105) 상부에 비트라인(210)이 형성된다. 소자분리막(102) 내 단차를 따라 산화막(104)이 형성된다. 단면도 (ii) 및 단면도 (iii)에 개시되어 있지는 않으나, 평면도(i)에 도시된 바와 같이 반도체 기판(101) 내에 매립게이트(미도시)가 형성되고, 매립게이트(미도시)는 비트라인(210)과 수직하는 방향으로 형성된다.
도 2는 본 발명의 실시예에 따른 제 2 스토리지노드 콘택(223) 상부에 스토리지노드(224)를 형성한 경우의 사시도이다. 이처럼 스토리지노드 콘택을 2단계로 형성하고 제 2 스토리지노드 콘택(223)을 사선방향으로 패터닝하여 상부면이 단차를 가지도록 함으로서 스토리지노드(224)와 제 2 스토리지노드 콘택(223) 간의 접촉 마진을 개선할 수 있다. 이때, 스토리지노드(224)는 도 2에 도시된 바와 같이 하나의 스토리지노드를 기준으로 6개의 스토리지노드가 동일한 거리상에 위치하게 되고, 6개의 스토리지노드는 서로간의 간격이 동일하게 된다.
이와같이, 본 발명은 스토리지노드 콘택을 2단계로 형성함으로써 스토리지노드 콘택과 스토리지노드간의 접촉 마진을 개선하는 동시에 별도의 마스크 없이 지지막(217)을 이용하여 스토리지노드콘택을 2단계로 형성함으로써 스토리지노드콘택 형성을 위한 공정을 단순화시킬 수 있다. 또한, 본 발명은 지지막(217)을 이용하여 제 1 및 제 2 스토리지노드 콘택(221, 223)을 형성함으로써 셀프 얼라인이 용이한 장점을 가질 수 있다.
이하, 도 3a 내지 도 3n을 참조하여, 본 발명에 따른 반도체 소자의 형성 방법을 설명하기로 한다.
도 3a에서 (i)는 사시도이고, (ii)는 사시도(i)에서 X-X' 방향으로 자른 단면도이다. 이때, 사시도(i)에서 비트라인(210)의 하부 구조물(110)은 단면도(ii)에 도시된 바와 같이 활성영역(103)과 소자분리막(102)을 구비하고 활성영역(103)을 가로지르는 매립게이트(미도시)를 포함하며, 비트라인(210)과 접속하는 비트라인 콘택(105)을 포함할 수 있다. 이러한 하부구조물(110)은 단면도(ii)에 개시되어 있으므로 이하 도 3b 내지 도 3s의 모든 사시도에서 하부구조물(110)의 구체적인 구성은 생략하고 본원발명의 주요 특징부인 반도체 기판(101) 상부의 구조물에 대해 구체적으로 설명하기로 한다.
도 3a의 (i)에 도시된 바와 같이, 셀 영역(C) 하부 구조물(110)을 포함하는 반도체 기판(101) 상부에 일정 간격 이격되어 형성되는 비트라인(210)을 형성한다. 이때, 비트라인(210)은 반도체 기판(101) 상부에 베리어 메탈층(201), 비트라인 금속층(203), 비트라인 하드마스크층(205)을 순차적으로 적층한 후 마스크(미도시)를 이용하여 패터닝하고, 패터닝된 구조물 측벽에 스페이서(207)를 형성한다. 비트라인(210)은 매립 게이트(미도시)와 수직하는 방향으로 형성될 수 있다.
한편, 셀 영역(C)의 비트라인 콘택(105), 비트라인(210) 형성을 위한 베리어 메탈층(201), 비트라인 금속층(203), 비트라인 하드마스크층(205)을 순차적으로 적층할 때, 페리 영역(P)의 활성영역(103) 상에도 폴리실리콘층(301), 베리어메탈층(303), 게이트 도전층(305), 하드마스크층(307)을 순차적으로 적층하고 패터닝한 후 구조물 측벽에 스페이서(307)와 산화막(309)을 순차적으로 증착한다. 이때, 비트라인 금속층(303)은 텅스텐 등으로 형성될 수 있고, 비트라인 하드마스크층(305)은 질화막으로 형성될 수 있다. 이때, 폴리실리콘층(301) 하부에 게이트 절연막(301)이 형성될 수 있다.
그 후, 도 3b를 참조하면 (i)는 사시도이고, (ii)는 사시도(i)에서 X-X' 방향으로 자른 단면도이다. 도 3b에 도시된 바와 같이, 비트라인(210) 사이에 층간 절연막(211)을 증착하고 비트라인(210)과 층간 절연막(211) 상부에 캡핑막(213)을 증착한다. 이때, 캡핑막(213)은 질화막으로 형성될 수 있다.
이어서, 도 3c를 참조하면, (i)는 사시도이고 (ii)는 사시도(i)에서 X-X' 방향으로 자른 단면도이고, (iii)는 사시도(i)에서 Y-Y' 방향으로 자른 단면도이다. 도 3c의 (i), (ii), (iii)에 도시된 바와 같이, 층간 절연막(211) 및 캡핑막(213)을 식각하여 비트라인(210)과 수직하는 방향으로 라인 형태의 홀(215, 216)을 형성한다.
이어서, 도 3d를 참조하면, (i)는 사시도이고, (ii)는 사시도(i)에서 X-X' 방향으로 자른 단면도이다. 도 3d에 도시된 바와 같이, 홀(215, 216) 내부에 질화물질을 매립하여 지지막(217)을 형성한다. 이에, 지지막(217)은 비트라인(210)과 수직하는 방향으로 일정 간격 이격되어 라인형태로 형성되며, 비트라인(210) 상부로 지지막(217)을 둘러싸는 형태로 형성될 수 있다.
그 후, 도 3e를 참조하면, (i)는 사시도이고, (ii)는 사시도(i)에서 X-X' 방향으로 자른 단면도이다. 도 3e에 도시된 바와 같이, 셀 오픈 마스크(미도시)를 형성하고, 셀 영역(C)의 지지막(217)을 식각마스크로 하여 지지막(217) 사이의 층간 절연막(211) 및 캡핑막(213)을 식각하여 제거한다. 이에 지지막(217) 사이에 라인 형태의 홀(219)이 형성되며, 지지막(217)의 상부면이 비트라인(210)의 상부면보다 높게 위치하여 단차가 형성된다. 또한, 페리영역(P)에는 지지막(217) 형성을 위한 질화물질이 남아있게 된다.
이어서, 도 3f를 참조하면 (i)는 사시도이고, (ii)는 사시도(i)에서 X-X' 방향으로 자른 단면도이다. 도 3f에 도시된 바와 같이, 홀(219) 내 저부에 제 1 스토리지노드 콘택(221)을 형성하고, 제 1 스토리지노드콘택(221) 상부에 제 2 스토리지노드콘택(223)을 형성한다. 이때, 제 1 스토리지노드콘택(221)은 비트라인(210) 사이에 섬 타입으로 형성되고 폴리실리콘 등의 물질로 형성될 수 있다. 또한, 제 2 스토리지노드콘택(223)은 홀(219)에 형성되고 비트라인(21) 측벽 및 상부에 형성되며 라인 타입으로 형성되며 금속물질로 형성될 수 있다.
이때, 도면에서 생략하고 있으나 제 1 스토리지노드 콘택(223)과 비트라인(210) 사이에 에어 스페이서를 형성할 수 있다. 또한, 제 1 스토리지노드콘택(221)과 제 2 스토리지노드 콘택(223) 사이에 코발트 실리사이드(CoSix) 등의 물질을 증착할 수 있다.
도 3g 내지 도 3m은 SPT(Spacer Patterning Technology) 방식 및 DPT(Double Patterning Technology)을 이용하여 제 2 스토리지노드 콘택(223)을 사선방향으로 패터닝하는 방법을 구체적으로 설명하고 있으며, 모두 셀 영역(C)의 X-X'축 단면도이다.
도 3g에 도시된 바와 같이, 라인 타입의 제 2 스토리지노드 콘택(223) 상부에 층간절연막(227), 식각 정지막(229), 층간절연막(231), 식각 정지막(233)을 순차적으로 증착한 후, BARC(235) 상부에 포토레지스트(237)를 형성한다. 이때, 식각 정지막은 실리콘산질화막(SiON) 등의 물질로 형성될 수 있다.
그 후, 도 3h에 도시된 바와 같이, 포토레지스트(237)를 마스크로 하여 식각 정지막(233) 및 층간절연막(231)을 식각하여 식각 정지막(229)이 노출되고, 식각 정지막(229) 상부에 일정 간격 이격되는 제 1 패턴(239)을 형성한다.
이어서, 도 3i에 도시된 바와 같이, 제 1 패턴(239)의 단차를 따라 스페이서물질(241)을 증착하고, 도 3j에 도시된 바와 같이, 제 1 패턴(239) 사이에 SOC(Spin On Carbon)물질(243)을 매립한다.
그 후, 도 3k에 도시된 바와 같이, 스페이서물질(241) 및 식각정지막(229)을 식각하여 제 2 패턴(240a, 240b)을 형성하고, 식각 시 제 2 패턴(240)의 최상부에 있던 식각정지막(239)도 함께 제거된다. 이때, 제 2 패턴(240a)은 제 1 패턴(239)으로부터 형성되고, 제 2 패턴(240b)은 SOC(Spin On Carbon)물질(243)로부터 형성된다. 이때, 제 2 패턴의 폭은 제 1 패턴의 폭과 동일하게 형성하는 것이 바람직하다.
이어서, 도 3l에 도시된 바와 같이, 제 2 패턴(240a, 240b)을 마스크로 하여 층간절연막(227)을 식각하여 제 3 패턴(245a, 245b)을 형성하고, 식각 시 제 3 패턴(245a)의 최상부에 있던 층간절연막(231) 및 제 3 패턴(245b)의 최상부에 있던 SOC(Spin On Carbon)물질(243)이 함께 제거된다. 이때, 제 3 패턴의 폭은 제 1 패턴의 폭과 동일하게 형성하는 것이 바람직하다.
그 후, 도 3m에 도시된 바와 같이, 제 3 패턴(245a, 245b)을 마스크로 하여 라인타입의 제 2 스토리지노드 콘택(223)을 식각하고, 도 3n에 도시된 바와 같이, 제 3 패턴(245a, 245b)을 제거한다.
도 3n에 도시된 바와 같이, (i)는 사시도이고 (ii)는 사시도(i)에서 X-X' 방향으로 자른 단면도이다. 도 3n에 도시된 바와 같이, 제 2 스토리지노드 콘택(213)은 단차를 가지는 제 1 상부면(247) 및 제 2 상부면(249)를 가지고, 제 1 상부면(247)이 비트라인(210)의 상부면(255)보다 높고, 제 2 상부면(249)이 비트라인(210)의 상부면(255)보다 낮게 형성된다. 이때, 지지막(217)도 단차를 가지는 제 1 상부면(251)과 제 2 상부면(253)을 가지며, 제 1 상부면(251)이 비트라인(210) 상부에 형성되고, 제 2 상부면(253)이 비트라인(210) 상부면(255)보다 같거나 낮은 위치에 형성될 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 장치의 구성을 간략하게 나타낸 블록도이다.
메모리 장치(500)는 메모리 셀 어레이(510), 로우 디코더(row decoder; 520), 제어 회로(530), 센스 앰프(sense amplifier; 540), 컬럼 디코더(column decodr; 550) 및 데이터 입출력 회로(560)를 구비한다.
메모리 셀 어레이(510)는 다수의 워드 라인들(WL1 ∼ WLn; n은 자연수), 다수의 비트 라인들(BL1 ∼ BLn) 및 매트릭스 형태로 워드라인들(WL1 ∼ WLn)과 비트라인들(BL1 ∼ BLn) 사이에 연결되어 데이터를 저장하는 다수의 메모리 셀들(미도시)을 포함한다. 각 메모리 셀은 워드라인(WL1 ∼ WLn)에 인가되는 전압에 따라 턴온 또는 턴오프되는 스위칭 소자인 트랜지스터, 비트라인, 캐패시터, 스토리지노드콘택을 포함한다. 본 발명에서는 도 1에 도시된 바와 같이 비트라인과 수직하는 방향으로 지지막을 형성하고, 상기 비트라인과 상기 지지막 사이 저부에 형성되는 제 1 스토리지노드콘택과 상기 제 1 스토리지노드콘택 및 상기 비트라인 상부에 상기 지지막에 의해 분리되는 라인형태로 형성되고 사선방향으로 패터닝된 제 2 스토리지노드 콘택을 포함한다.
로우 디코더(520)는 데이터가 리드 또는 라이트 될 메모리 셀을 선택하기 위한 워드라인 선택신호(로우 어드레스)를 발생시켜 워드 라인(WL1 ∼ WLn)에 인가함으로써 다수의 워드 라인들(WL1 ∼ WLn) 중에서 어느 하나의 워드 라인을 선택한다.
제어 회로(530)는 외부로부터 입력되는 제어 신호(미도시)에 따라 센스 앰프(540)의 동작을 제어한다.
센스 앰프(540)는 메모리 셀의 데이터를 감지 증폭하고 또한 메모리 셀로 데이터를 저장한다. 이때, 센스 앰프(540)는 다수의 비트 라인들(BL1 ∼ BLn) 각각에 대응하는 데이터를 감지 증폭하기 위한 다수의 센스 앰프들(미도시)을 포함하며, 다수의 센스 앰프들 각각은 제어 회로(530)로부터 출력되는 제어 신호에 응답하여 다수의 비트라인들(BL1 ∼ BLn) 각각의 데이터를 감지 증폭한다.
컬럼 디코더(550)는 로우 디코더(520)에 의해 선택된 셀들과 연결된 센스앰프들을 동작시키기 위한 컬럼 선택 신호들을 발생시켜 센스앰프(540)에 출력한다.
데이터 입출력 회로(560)는 컬럼 디코더(550)로부터 출력된 다수의 컬럼 선택 신호들에 따라 외부로부터 입력되는 라이트 데이터를 센스 앰프(540)로 전송하고, 컬럼 디코더(550)로부터 출력된 다수의 컬럼 선택 신호들에 따라 센스 앰프(540)에 의해 감지 증폭된 리드 데이터를 외부로 출력한다.
상술한 메모리 장치(500)의 구성요소들 중 로우 디코더(520), 제어 회로(530), 센스 앰프(540) 및 컬럼 디코더(550)는 종래의 메모리 장치에서 사용되는 해당 구성요소들과 실질적으로 동일하게 구성될 수 있다.
이처럼 메모리 장치(550)는 비트라인과 수직하는 방향으로 지지막을 형성하고, 상기 비트라인과 상기 지지막 사이 저부에 형성되는 제 1 스토리지노드콘택과 상기 제 1 스토리지노드콘택 및 상기 비트라인 상부에 상기 지지막에 의해 분리되는 라인형태로 형성되고 사선방향으로 패터닝된 제 2 스토리지노드 콘택을 포함함으로써 스토리지 노드와 스토리지노드 콘택 간의 공정 마진을 개선하고 공정을 단순화시키며 스토리지노드콘택의 셀프 얼라인을 용이하게 할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 전자 장치의 구성을 간략하게 나타낸 블록도이다.
도 5의 전자 장치(800)는 데이터 저장부(810), 메모리 컨트롤러(820), 버퍼(캐시) 메모리(830) 및 입출력(I/O) 인터페이스(840)를 포함한다.
데이터 저장부(810)는 메모리 컨트롤러(820)로부터의 제어신호에 따라 메모리 컨트롤러(820)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(820)에 출력한다. 이러한 데이터 저장부(810)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함하며, Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
메모리 컨트롤러(820)는 입출력 인터페이스부(840)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터 저장부(810) 및 버퍼 메모리(830)에 대한 데이터 입출력을 제어한다. 도 5에서는 메모리 컨트롤러(820)가 하나의 블록으로 표시되었으나, 메모리 컨트롤러(820)는 비휘발성 메모리(810)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼 메모리(830)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼 메모리(830)는 메모리 컨트롤러(820)에서 처리할 데이터 즉 데이터 저장부(810)에 입출력되는 데이터를 임시적으로 저장한다. 버퍼 메모리(830)는 메모리 컨트롤러(820)로부터의 제어신호에 따라 메모리 컨트롤러(820)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(820)에 출력한다. 이러한 버퍼 메모리(830)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함한다.
입출력(I/O) 인터페이스(840)는 메모리 컨트롤러(820)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리 컨트롤러(820)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력(I/O) 인터페이스(840)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
이러한 전자 장치(800)에서 데이터 저장부(810) 또는 버퍼 메모리(830)의 메모리 셀은, 도 1에 도시된 바와 같이, 비트라인과 수직하는 방향으로 지지막을 형성하고, 상기 비트라인과 상기 지지막 사이 저부에 형성되는 제 1 스토리지노드콘택과 상기 제 1 스토리지노드콘택 및 상기 비트라인 상부에 상기 지지막에 의해 분리되는 라인형태로 형성되고 사선방향으로 패터닝된 제 2 스토리지노드 콘택을 포함함으로써 스토리지 노드와 스토리지노드 콘택 간의 공정 마진을 개선하고 공정을 단순화시키며 스토리지노드콘택의 셀프 얼라인을 용이하게 할 수 있다.
도 5의 전자 장치(800)는 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 이러한 전자 장치(800)는 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
전자 장치(800)에서 버퍼 메모리(830)는 비트라인과 수직하는 방향으로 지지막을 형성하고, 상기 비트라인과 상기 지지막 사이 저부에 형성되는 제 1 스토리지노드콘택과 상기 제 1 스토리지노드콘택 및 상기 비트라인 상부에 상기 지지막에 의해 분리되는 라인형태로 형성되고 사선방향으로 패터닝된 제 2 스토리지노드 콘택을 포함함으로써 스토리지 노드와 스토리지노드 콘택 간의 공정 마진을 개선하고 공정을 단순화시키며 스토리지노드콘택의 셀프 얼라인을 용이하게 할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도이다.
도 6의 전자 장치(900)는 애플리케이션 프로세서(910), 메모리 장치(920), 데이터 통신부(930) 및 사용자 인터페이스(940)를 포함할 수 있다.
애플리케이션 프로세서(910)는 전자 장치(900)의 동작을 전체적으로 제어하는 장치로서, 사용자 인터페이스(940)를 통해 입력된 명령에 따라 데이터를 처리하고 그 결과를 출력하는 일련의 과정을 제어 및 조정한다. 애플리케이션 프로세서(910)는 멀티-코어 프로세서(multi-core processor)로 구현되어 멀티태스킹(Multi-tasking)을 수행할 수 있다. 특히, 애플리케이션 프로세서(910)는 메모리 장치(920)의 데이터 입출력 동작을 제어하는 메모리 컨트롤러(912)를 SoC 형태로 포함할 수 있다. 이때, 메모리 컨트롤러(912)는 휘발성 메모리(예컨대, DRAM)를 제어하기 위한 컨트롤러와 비휘발성 메모리(예컨대, FLASH)를 제어하기 위한 컨트롤러를 모두 포함할 수 있다.
메모리 장치(920)는 메모리 컨트롤러(912)로부터의 제어신호에 따라 전자 장치(900)의 동작에 필요한 데이터를 저장하거나 저장된 데이터를 판독하여 메모리 컨트롤러(912)에 제공한다. 이러한 메모리 장치(920)는 휘발성 메모리 및 비휘발성 메모리를 포함할 수 있다. 특히, 메모리 장치(920)는 데이터를 저장하기 위한 다수의 메모리 셀들을 포함하며, 비트라인과 수직하는 방향으로 지지막을 형성하고, 상기 비트라인과 상기 지지막 사이 저부에 형성되는 제 1 스토리지노드콘택과 상기 제 1 스토리지노드콘택 및 상기 비트라인 상부에 상기 지지막에 의해 분리되는 라인형태로 형성되고 사선방향으로 패터닝된 제 2 스토리지노드 콘택을 포함함으로써 스토리지 노드와 스토리지노드 콘택 간의 공정 마진을 개선하고 공정을 단순화시키며 스토리지노드콘택의 셀프 얼라인을 용이하게 할 수 있다.
데이터 통신부(930)는 기 정의된 통신 프로토콜에 따라 애플리케이션 프로세서(910)와 외부 장치 사이의 데이터 송수신을 수행한다. 이러한 데이터 통신부(930)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
사용자 인터페이스(940)는 사용자가 휴대용 전자 장치(900)에 필요한 데이터를 입력하고, 휴대용 전자 장치(900)에서 처리된 결과를 사용자에게 음성신호 또는 영상신호 형태로 출력해주는 사용자 입출력 장치들을 포함한다. 예컨대, 사용자 인터페이스(940)는 버튼, 키패드, 디스플레이(스크린), 스피커 등을 포함한다.
상술한 전자 장치(900)는 이동 전화기, 스마트폰, 태블릿 컴퓨터(tablet computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 손으로 들고 다닐 수 있는 게임 콘솔(handheld game console), 또는 e-북(e-book)과 같이 사용자가 손으로 들고 다닐 수 있는 장치(handheld device)로 구현될 수 있다. 또한, 전자 장치(900)는 자동차나 선박 등에서 특정 기능을 수행하기 위한 임베디드 시스템으로 구현될 수 있다.
전자 장치(900)에서 메모리 장치(920)는 비트라인과 수직하는 방향으로 지지막을 형성하고, 상기 비트라인과 상기 지지막 사이 저부에 형성되는 제 1 스토리지노드콘택과 상기 제 1 스토리지노드콘택 및 상기 비트라인 상부에 상기 지지막에 의해 분리되는 라인형태로 형성되고 사선방향으로 패터닝된 제 2 스토리지노드 콘택을 포함함으로써 스토리지 노드와 스토리지노드 콘택 간의 공정 마진을 개선하고 공정을 단순화시키며 스토리지노드콘택의 셀프 얼라인을 용이하게 할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도이다.
도 7의 전자 장치(1000)는 프로세서(1010), 시스템 컨트롤러(1020) 및 메모리 장치(1030)를 포함한다. 또한, 전자 장치(1000)는 입력 장치(1042), 출력 장치(1044), 저장장치(1046), 프로세서 버스(1052) 및 확장 버스(1054)를 더 포함할 수 있다.
프로세서(1010)는 전자 장치(1000)의 동작을 전체적으로 제어하는 장치로서, 입력장치들(1042)을 통해 입력된 데이터(또는 명령)를 처리(연산)한 후 그 결과를 출력장치(1044)로 보내는 일련의 과정을 제어 및 조정한다. 이러한 프로세서(1010)는 통상의 중앙처리장치(CPU) 또는 마이크로 프로세서(MCU)를 포함할 수 있다. 프로세서(1010)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(1052)를 통하여 시스템 컨트롤러(1020)에 연결될 수 있다. 시스템 컨트롤러(1020)는 주변장치버스(PCI; Peripheral component interconnection)와 같은 확장 버스(1054)에 연결된다. 이에 따라, 프로세서(1010)는 시스템 컨트롤러(1020)를 통하여 키보드 또는 마우스와 같은 입력장치(1042), 프린터 또는 디스플레이 장치와 같은 출력장치(1044) 및 하드 디스크 드라이브(HDD), 솔리드 스테이트 드라이브(SSD) 또는 CDROM과 같은 저장 장치(1046)를 제어할 수 있다. 프로세서(1010)는 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다.
시스템 컨트롤러(1020)는 프로세서(1010)의 제어에 따라 메모리 장치(1030) 및 주변장치들(1042, 1044, 1046)과의 데이터 입출력을 제어한다. 시스템 컨트롤러(1020)는 메모리 장치(1030)에 대한 데이터 입출력을 제어하는 메모리 컨트롤러(1022)를 포함할 수 있다. 이러한 시스템 컨트롤러(1020)는 인텔사의 메모리 컨트롤러 허브(MCH; Memory Controller Hub) 및 입출력 컨트롤러 허브(ICU; I/O Controller Hub)를 모두 포함할 수 있다. 본 실시예에서는 시스템 컨트롤러(1020)가 프로세서(1010)와 별개의 구성요소로 도시되어 있으나, 시스템 컨트롤러(1020)는 프로세서(1010)에 내장되거나 SoC 형태로 프로세서(1010)와 원칩(one chip)으로 형성될 수 있다. 또는 시스템 컨트롤러(1020)에서 메모리 컨트롤러(1022)만 프로세서(1010)에 내장되거나 SoC 형태로 프로세서(1010)에 포함될 수도 있다.
메모리 장치(1030)는 메모리 컨트롤러(1022)로부터의 제어신호에 따라 메모리 컨트롤러(1022)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(1022)에 출력한다. 본 실시예에서 메모리 장치(1030)의 각 메모리 셀은 비트라인과 수직하는 방향으로 지지막을 형성하고, 상기 비트라인과 상기 지지막 사이 저부에 형성되는 제 1 스토리지노드콘택과 상기 제 1 스토리지노드콘택 및 상기 비트라인 상부에 상기 지지막에 의해 분리되는 라인형태로 형성되고 사선방향으로 패터닝된 제 2 스토리지노드 콘택을 포함함으로써 스토리지 노드와 스토리지노드 콘택 간의 공정 마진을 개선하고 공정을 단순화시키며 스토리지노드콘택의 셀프 얼라인을 용이하게 할 수 있다.
저장장치(1046)는 전자 장치(1000)에서 처리될 데이터를 저장한다. 이러한 저장장치는 컴퓨팅 시스템에 내장된 데이터 저장장치 또는 외부 저장장치를 포함하며, 도 5의 메모리 시스템(800)을 포함할 수 있다.
이러한 전자 장치(1000)는 퍼스널 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 태블릿(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), 위성항법장치(Global Positioning System; GPS), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television), 기타 임베디드(Embedded) 시스템 등 프로세스를 사용하여 동작하는 각종 전자 시스템을 포함할 수 있다.
전자 장치(1000)에서 메모리 장치(1030)는 비트라인과 수직하는 방향으로 지지막을 형성하고, 상기 비트라인과 상기 지지막 사이 저부에 형성되는 제 1 스토리지노드콘택과 상기 제 1 스토리지노드콘택 및 상기 비트라인 상부에 상기 지지막에 의해 분리되는 라인형태로 형성되고 사선방향으로 패터닝된 제 2 스토리지노드 콘택을 포함함으로써 스토리지 노드와 스토리지노드 콘택 간의 공정 마진을 개선하고 공정을 단순화시키며 스토리지노드콘택의 셀프 얼라인을 용이하게 할 수 있다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
110 : 하부구조물 101 : 반도체 기판
102 : 소자분리막 103 : 활성영역
104 : 산화막 105 : 비트라인콘택
223 : 제 2 스토리지노드 콘택 210 : 비트라인
201 : 베리어메탈층 203 : 비트라인 도전층
205 : 비트라인 하드마스크막 207 : 스페이서
211 : 층간절연막 213 : 캡핑막
215, 216, 219 : 홀 217 : 지지막
221 : 제 1 스토리지노드 콘택

Claims (21)

  1. 반도체 기판 상에 형성되는 비트라인;
    상기 비트라인과 수직하는 방향으로 형성되는 지지막;
    상기 비트라인과 상기 지지막 사이 저부에 형성되는 제 1 스토리지노드콘택; 및
    상기 제 1 스토리지노드콘택 및 상기 비트라인 상부에 상기 지지막에 의해 분리되는 라인 형태로 형성되고 사선방향으로 패터닝된 제 2 스토리지노드콘택
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 지지막은, 상기 제 2 스토리지노드콘택이 사선방향으로 패터닝될 때, 함께 식각되어 상기 지지막의 상부가 상기 제 2 스토리지노드콘택과 사선방향으로 교번적으로 배치되는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제 2 스토리지노드콘택은,
    단차를 가지는 제 1 상부면 및 제 2 상부면을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 제 2 스토리지노드콘택은,
    상기 제 1 상부면이 상기 비트라인의 상부면보다 높고, 상기 제 2 상부면이 상기 비트라인의 상부면보다 낮게 형성되는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 지지막은,
    상기 제 2 스토리지노드 콘택과 동시에 사선방향으로 패터닝됨으로써, 단차를 가지는 제 1 상부면과 제 2 상부면을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 지지막은,
    상기 제 1 상부면이 상기 비트라인 상부에 형성되고, 상기 제 2 상부면이 상기 비트라인 상부면보다 같거나 낮게 형성되는 것을 특징으로 하는 반도체 소자.
  7. 청구항 5에 있어서,
    상기 지지막은,
    상기 제 1 상부면이 상기 비트라인 상부면보다 높고, 상기 제 2 상부면이 상기 제 1 스토리지노드 콘택의 상부면보다 높게 형성되는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상에 일정 간격 이격되어 형성되는 제 1 및 제 2 비트라인;
    상기 제 1 및 상기 제 2 비트라인과 수직하는 방향으로, 상기 제 1 및 상기 제 2 비트라인을 포함하도록 소정 간격 이격되어 라인 형태로 형성되는 제 1 및 제 2 지지막; 및
    상기 제 1 및 상기 제 2 지지막 사이에 셀프 얼라인(self align)되어 적층된 제 1 및 제 2 스토리지노드콘택;
    을 포함하는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 제 1 스토리지노드콘택은 상기 제 1 및 상기 제 2 비트라인과 상기 제 1 및 상기 제 2 지지막 사이의 반도체 기판 상에 섬타입으로 형성되는 것을 특징으로 하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 제 2 스토리지노드콘택은 상기 제 1 스토리지노드콘택 및 상기 제 1 및 상기 제 2 비트라인 상부에 라인 형태로 형성되는 것을 특징으로 하는 반도체 소자.
  11. 청구항 10에 있어서,
    상기 제 2 스토리지노드콘택은 상기 제 1 및 상기 제 2 지지막 사이에 형성되는 것을 특징으로 하는 반도체 소자.
  12. 청구항 8에 있어서,
    상기 제 2 스토리지노드 콘택 상부에 형성되는 스토리지노드를 더 포함하는 것을 특징으로 하는 반도체 소자.
  13. 반도체 기판 상에 일정 간격 이격되는 제 1 및 제 2 비트라인을 형성하는 단계;
    상기 제 1 및 상기 제 2 비트라인과 수직하는 방향으로 일정 간격 이격되고 그 상부면이 상기 제 1 및 상기 제 2 비트라인의 상부면보다 높은 제 1 및 제 2 지지막을 형성하는 단계;
    상기 제 1 지지막 및 상기 제 2 지지막 사이에 제 1 스토리지노드콘택 및 제 2 스토리지노드콘택을 적층하여 형성하는 단계: 및
    상기 제 2 스토리지노드콘택 및 상기 제 1 및 상기 제 2 지지막의 상부(upper portion)를 사선방향으로 패터닝하는 단계
    를 포함하는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 제 1 및 상기 제 2 지지막을 형성하는 단계는,
    상기 제 1 및 상기 제 2 비트라인 사이에 층간 절연막을 형성하는 단계;
    상기 제 1 및 상기 제 2 비트라인과 상기 층간 절연막 상부에 캡핑막을 형성하는 단계;
    상기 제 1 및 상기 제 2 비트라인과 수직하는 방향으로 일정 간격 이격되는 제 1 홀 및 제 2 홀을 형성하는 단계;
    상기 제 1 홀 및 상기 제 2 홀 내에 절연물질을 매립하여 제 1 지지막 및 제 2 지지막을 형성하는 단계; 및
    상기 층간 절연막 및 상기 캡핑막을 모두 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 14에 있어서,
    상기 제 1 및 상기 제 2 지지막을 형성하는 단계는,
    셀 오픈 마스크를 이용하여 셀 영역에 상기 제 1 홀 및 상기 제 2 홀을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 13에 있어서,
    상기 제 1 및 상기 제 2 스토리지노드콘택을 적층하여 형성하는 단계는,
    상기 제 1 및 상기 제 2 지지막 사이와 상기 제 1 및 상기 제 2 비트라인 사이 저부에 제 1 스토리지노드 콘택을 형성하는 단계; 및
    상기 제 1 스토리지노드 콘택 상부 및 상기 비트라인의 상부에 상기 제 2 스토리지노드 콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 16에 있어서,
    상기 제 2 스토리지노드 콘택의 상부면이 상기 제 1 및 상기 제 2 지지막의 상부면과 같거나 낮게 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 13에 있어서,
    상기 제 1 스토리지노드콘택은 폴리실리콘으로 형성하고 상기 제 2 스토리지노드 콘택은 금속물질로 형성하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 청구항 13에 있어서,
    상기 사선방향으로 패터닝하는 단계는,
    SPT(Spacer Patterning Technology) 방식 및 DPT(Double Patterning Technology)을 이용하여 상기 제 2 스토리지노드 콘택을 패터닝하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 청구항 13에 있어서,
    상기 사선방향으로 패터닝하는 단계는,
    상기 제 2 스토리지노드 콘택 상부에 제 1 층간절연막, 제 1 식각정지막, 제 2 층간절연막, 및 제 2 식각정지막을 순차적으로 적층하는 단계;
    상기 제 2 식각정지막 및 상기 제 2 층간절연막을 식각하여 제 1패턴을 형성하는 단계;
    상기 제 1 패턴의 단차를 따라 스페이서물질을 증착하는 단계;
    상기 제 1 패턴 사이에 SOC(Spin On Carbon)물질을 증착하는 단계;
    상기 스페이서 물질 및 상기 제 1 식각정지막을 식각하여 제 2 패턴을 형성하는 단계;
    상기 제 2 패턴을 마스크로 하여 상기 제 1 층간절연막을 식각하여 제 3 패턴을 형성하는 단계; 및
    상기 제 3 패턴을 마스크로 하여 상기 제 2 스토리지노드 콘택을 패터닝하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 청구항 20에 있어서,
    상기 제 1 패턴의 간격은 상기 제 2 패턴의 간격보다 두 배인 것을 특징으로 하는 반도체 소자의 형성 방법.

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