KR20200111582A - 다방향 채널 트랜지스터 및 그 트랜지스터를 포함한 반도체 소자 - Google Patents

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KR20200111582A
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recess
gate line
fin
region
transistor
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정해인
정문영
한준
사토루 야마다
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은, 유효 폭이 증가한 게이트와 다방향의 채널을 구비한 다방향 채널 트랜지스터, 및 그 트랜지스터를 포함한 반도체 소자를 제공한다. 그 다방향 채널 트랜지스터는 기판 상의 활성 영역 상에 형성되고, 제1 방향으로 연장한 리세스(recess)에 의해 정의되는 적어도 하나의 핀(fin); 상기 적어도 하나의 핀과 상기 리세스의 적어도 일부를 덮고, 제2 방향으로 연장한 게이트 라인; 상기 게이트 라인의 양측에 상기 활성 영역에 형성된 소스 영역과 드레인 영역; 및 상기 소스 영역과 드레인 영역 사이에 상기 게이트 라인의 하부의 상기 활성 영역에 형성된 채널 영역;을 포함하고, 상기 제1 방향은 상기 활성 영역 상에서 상기 제2 방향에 대하여 대각선 방향이며, 상기 게이트 라인의 하부의 유전막은 상기 적어도 하나의 핀과 상기 리세스에서 실질적으로 동일한 두께를 갖는다.

Description

다방향 채널 트랜지스터 및 그 트랜지스터를 포함한 반도체 소자{Multi-direction channel transistor and semiconductor device comprising the same}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 리세스에 의한 핀을 포함한 트랜지스터 및 그 트랜지스터를 포함한 반도체 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 유효 폭이 증가한 게이트와 다방향의 채널을 구비한 다방향 채널 트랜지스터, 및 그 트랜지스터를 포함한 반도체 소자를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 기판 상의 활성 영역 상에 형성되고, 제1 방향으로 연장한 리세스(recess)에 의해 정의되는 적어도 하나의 핀(fin); 상기 적어도 하나의 핀과 상기 리세스의 적어도 일부를 덮고, 제2 방향으로 연장한 게이트 라인; 상기 게이트 라인의 양측에 상기 활성 영역에 형성된 소스 영역과 드레인 영역; 및 상기 소스 영역과 드레인 영역 사이에 상기 게이트 라인의 하부의 상기 활성 영역에 형성된 채널 영역;을 포함하고, 상기 제1 방향은 상기 활성 영역 상에서 상기 제2 방향에 대하여 대각선 방향이며, 상기 게이트 라인의 하부의 유전막은 상기 적어도 하나의 핀과 상기 리세스에서 실질적으로 동일한 두께를 갖는, 다방향 채널 트랜지스터(multi-direction channel transistor)를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판 상의 제1 활성 영역 상에 형성되고 제1 방향으로 연장한 제1 리세스에 의해 정의되는 적어도 하나의 제1 핀과, 상기 적어도 하나의 제1 핀과 상기 제1 리세스의 적어도 일부를 덮고 제2 방향으로 연장한 제1 게이트 라인을 구비한 제1 트랜지스터; 및 상기 기판 상의 제2 활성 영역 상에 형성되고 제3 방향으로 연장한 제2 리세스에 의해 정의되는 적어도 하나의 제2 핀과, 상기 적어도 하나의 제2 핀과 상기 제2 리세스의 적어도 일부를 덮고 제4 방향으로 연장한 제2 게이트 라인을 구비한 제2 트랜지스터;를 포함하고, 상기 제1 방향은 상기 제1 활성 영역 상에서 상기 제2 방향에 수직한 방향이고, 상기 제3 방향은 상기 제2 활성 영역 상에서 상기 제4 방향에 대하여 대각선 방향인, 다방향 채널 트랜지스터를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 다수의 셀들을 구비한 셀 영역; 및 상기 셀 영역의 주변에 배치되고, 적어도 하나의 제1 트랜지스터를 구비한 페리 영역;을 포함하고, 상기 제1 트랜지스터는, 기판 상의 제1 활성 영역 상에 형성되고 제1 방향으로 연장한 제1 리세스에 의해 정의되는 적어도 하나의 제1 핀과, 상기 적어도 하나의 제1 핀과 상기 제1 리세스의 적어도 일부를 덮고 제2 방향으로 연장한 제1 게이트 라인을 구비하며, 상기 제1 방향은 상기 제1 활성 영역 상에서 상기 제2 방향에 대하여 대각선 방향이며, 상기 제1 게이트 라인의 하부의 유전막은 상기 적어도 하나의 제1 핀과 상기 제1 리세스에서 실질적으로 동일한 두께를 갖는 것을 특징으로 하는 반도체 소자를 제공한다.
본 발명의 기술적 사상에 의한 다방향 채널 트랜지스터 및 그 트랜지스터를 포함한 반도체 소자는, 식각을 통한 리세스에 의해 핀이 형성됨으로써, 유전막이 핀의 상면과 리세스의 바닥면에서 실질적으로 동일한 두께를 가질 수 있으므로, 핀들 사이의 리세스 부분을 채널 영역으로 이용할 수 있다.
또한, 본 발명의 기술적 사상에 의한 다방향 채널 트랜지스터 및 그 트랜지스터를 포함한 반도체 소자는, 리세스에 의한 핀에 기초하여 게이트 라인, 즉 게이트의 유효 폭이 증가할 수 있고, 그에 따라, 온/오프 동작 특성이 향상되고, 문턱 전압의 산포가 개선될 수 있다.
더 나아가, 본 발명의 기술적 사상에 의한 다방향 채널 트랜지스터 및 그 트랜지스터를 포함한 반도체 소자는, 핀 구조 전체가 콘택의 측면에 접할 수 있도록 콘택이 핀을 완전히 절단하는 구조를 가짐으로써, 핀과 콘택 간의 전기적 특성이 향상되어 트랜지스터의 동작 특성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 다방향 채널 트랜지스터에 대한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 부분을 절단하여 보여주는 단면도들이다.
도 3a 내지 도 3d는 본 발명의 일 실시예들에 따른 다방향 채널 트랜지스터들에 대한 평면도들이다.
도 4는 본 발명의 일 실시예에 따른 다방향 채널 트랜지스터에 대한 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 다방향 채널 트랜지스터에 대한 평면도이고, 도 5b는 도 5a의 Ⅴ-Ⅴ' 부분을 절단하여 보여주는 단면도이다.
도 6 및 도 7은 본 발명의 일 실시예들에 따른 다방향 채널 트랜지스터들에 대한 평면도들이다.
도 8은 본 발명의 일 실시예에 따른 다방향 채널 트랜지스터를 포함한 반도체 소자에 대한 평면도이다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 도 1의 다방향 채널 트랜지스터를 제조하는 과정을 보여주는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 다방향 채널 트랜지스터에 대한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 부분을 절단하여 보여주는 단면도들이다.
도 1 내지 도 2d를 참조하면, 본 실시예의 다방향 채널(multi-direction channel) 트랜지스터(100)는 기판(101), 활성 영역(Act), 핀(fin, Fn), 게이트 라인(110), 및 콘택(140)을 포함할 수 있다.
기판(101)은 실리콘(Si), 예컨대 단결정 실리콘, 다결정 실리콘, 또는 비결정질 실리콘을 포함할 수 있다. 그러나 기판(101)의 재질이 실리콘에 한정되는 것은 아니다. 예컨대, 일부 실시예들에서, 기판(101)은 저마늄(Ge) 등의 Ⅳ족 반도체, 실리콘저마늄(SiGe)나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
기판(101)은 실리콘 벌크(Si bulk) 기판을 기반으로 한 기판이거나, 또는 SOI(Silicon On Insulator) 기판을 기반으로 한 기판일 수 있다. 기판(101)은 실리콘 벌크 기판이나 SOI 기판에 한하지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기반으로 한 기판일 수도 있다. 기판(101)은 도핑된 불순물 이온의 종류에 따라 P형 기판 또는 N형 기판으로 구분될 수 있다. 또한, 기판(101)은 불순물이 도핑된 웰(well) 영역과 같은 도전 구조물과 소자 분리 영역과 같은 절연 구조물 등의 다양한 구조물들을 포함할 수 있다.
활성 영역(Act)이 기판(101) 상에 형성될 수 있다. 활성 영역(Act)은 소자 분리 영역(150)에 의해 정의되고, 도 1에 도시된 바와 같이, 위에서 본 평면도 상에서 직사각형 형태를 가질 수 있다. 그러나 활성 영역(Act)의 형태가 직사각형에 한정되는 것은 아니다. 소자 분리 영역(150)은 기판(101) 내에 소정 깊이를 가지고 형성되고 절연 물질을 포함할 수 있다. 예컨대, 소자 분리 영역(150)은 산화막, 질화막, 및 산질화막 중 어느 하나를 포함할 수 있다.
활성 영역(Act)에는 소스/드레인 영역(120)과 채널 영역(130)이 형성될 수 있다. 소스/드레인 영역(120)은 게이트 라인(110)의 양 측면의 활성 영역(Act)의 상부 부분에 불순물 이온이 도핑되어 형성될 수 있다. 한편, 소스/드레인 영역(120)은 불순물 이온이 고농도로 깊게 도핑된 고농도 도핑 영역과, 저농도로 얇게 도핑된 저농도 도핑 영역을 포함할 수 있다. 한편, 채널 영역(130)은 게이트 라인(110)의 하부의 소스 영역과 드레인 영역 사이에 형성될 수 있다.
활성 영역(Act)의 상부 부분에는 리세스(Re)에 의해 정의되는 적어도 하나의 핀(Fn)이 형성될 수 있다. 도 2d에 도시된 바와 같이, 활성 영역(Act) 상에 2개의 리세스(Re)에 의해 하나의 핀(Fn)이 형성될 수 있다. 또한, 소자 분리 영역(150) 상의 리세스(Re)를 함께 고려한 경우, 활성 영역(Act) 상에 3개의 핀(Fn)이 형성된 것으로 볼 수도 있다. 리세스(Re)의 개수와 그에 따른 핀(Fn)의 개수가 전술한 개수에 한정되는 것은 아니다. 예컨대, 활성 영역(Act) 상에 리세스(Re)가 3개 이상 형성되고, 그에 따라, 핀(Fn)도 2개 이상 형성될 수 있다.
리세스(Re)는 게이트 라인(110)에 대하여 대각선 방향으로 활성 영역(Act) 전체에 걸쳐 연장하는 구조로 형성될 수 있다. 이러한 리세스(Re)의 구조에 따라, 활성 영역(Act) 상의 핀(Fn) 역시 게이트 라인(110)에 대하여 대각선 방향으로 활성 영역(Act) 전체에 걸쳐 연장하는 구조로 형성될 수 있다. 리세스(Re) 및 핀(Fn)의 대각선 방향과 관련하여, 하기의 리세스(Re) 및 핀(Fn)의 연장 방향과 게이트 라인(110) 사이의 제1 각도((θ1)에 대한 설명 부분에서 좀더 상세히 설명한다.
한편, 도 2d를 통해 알 수 있듯이, 리세스(Re)는 활성 영역(Act) 상에 형성된 활성 영역 리세스(Rea)와 소자 분리 영역(150) 상에 형성된 분리 영역 리세스(Rei)를 포함할 수 있다. 실시예에 따라, 분리 영역 리세스(Rei)는 생략될 수도 있다. 또한, 분리 영역 리세스(Rei)는 활성 영역 리세스(Rea)와 실질적으로 동일한 방향으로 형성될 수 있다. 그에 따라, 분리 영역 리세스(Rei)는 활성 영역(Act)과 소자 분리 영역(150)에 걸쳐서 형성될 수 있다. 리세스(Re)의 방향과 관련하여, 하기에서 채널 방향, 및 게이트 라인(110)의 폭에 대한 설명 부분에서 좀더 상세히 설명한다.
게이트 라인(110)은 제2 방향(y 방향)으로 연장할 수 있다. 예컨대, 게이트 라인(110)은 핀(Fn)의 상면과 측면, 그리고 리세스(Re)의 바닥면을 덮으면서 제2 방향(y 방향)으로 연장할 수 있다. 게이트 라인(110)의 구체적인 구조에 대해서는 도 9f의 설명 부분에서 좀더 상세히 설명한다.
게이트 라인(110)의 양 측면에 스페이서(114)가 형성될 수 있다. 도 1의 경우 스페이서(114)가 생략되어 도시되고 있다. 스페이서(114)는 도 2a에 도시된 바와 같이 핀(Fn)에 대응하는 부분에는 게이트 라인(110)의 양 측면 상에 형성될 수 있다. 또한, 도 2b에 도시된 바와 같이, 리세스(Re)에 대응하는 부분에서, 스페이서(114)는 게이트 라인(110)의 양 측면과 활성 영역(Act)의 상면 상에 형성될 수 있다. 즉, 리세스(Re)에 대응하는 부분에서, 스페이서(114)는 게이트 라인(110)의 양 측면에서 활성 영역(Act)의 상면 상으로 연장할 수 있다. 이는 처음에 스페이서 형성용 물질막이 핀(Fn) 및 게이트 라인(110)의 상면보다 리세스(Re) 부분에 더 두껍게 형성되고, 이후 식각 공정을 통해 스페이서(114)를 형성하는 과정에서, 핀(Fn)과 게이트 라인(110)의 상면 상의 스페이서 형성용 물질막은 모두 제거되지만 두껍게 형성된 리세스(Re) 부분의 스페이서 형성용 물질막은 남기 때문이다. 예컨대, 리세스(Re) 부분에서 스페이서(114)의 두께는 제1 두께(D1)를 가지며, 제1 두께(D1)는 리세스(Re)의 깊이와 실질적으로 동일할 수 있다. 실시예에 따라, 스페이서(114)의 제1 두께(D1)는 리세스(Re)의 깊이보다 작을 수도 있다.
유전막(112)이 게이트 라인(110)의 하면 상에 배치될 수 있다. 유전막(112)은 게이트 라인(110)과 마찬가지로 핀(Fn)의 상면과 측면, 그리고 리세스(Re)의 바닥면을 덮으면서 제2 방향(y 방향)으로 연장할 수 있다. 유전막(112)은 핀(Fn)의 상면과 측면과 리세스(Re)의 바닥면 상에서 균일한 두께를 가질 수 있다. 예컨대, 핀(Fn) 상면 상에서 유전막(112)이 제1 두께(T1)를 가지며, 리세스(Re)의 바닥면 상에서 유전막(112)이 제2 두께(T2)를 가질 때, 제1 두께(T1)와 제2 두께(T2)는 실질적으로 동일할 수 있다.
참고로, 핀을 포함하는 기존의 트랜지스터 구조의 경우, 핀은 활성 영역 상에 에피 성장을 통해 상승된(elevated) 구조로 형성될 수 있다. 또한, 핀들 사이의 하부 부분에는 절연 물질의 분리막이 형성될 수 있다. 분리막은 유전막으로 작용하게 되고, 그에 따라, 핀들 사이의 부분에서 유전막이 두껍게 형성된 구조가 되어, 핀들 사이의 부분에는 채널 형성이 어려울 수 있다.
그에 반해, 본 실시예의 다방향 채널 트랜지스터(100)의 경우, 활성 영역(Act) 상에 식각을 통해 리세스(Re)가 형성되고, 이러한 리세스(Re)에 의해 핀(Fn)이 정의되어 형성될 수 있다. 또한, 리세스(Re)에 해당하는 핀들(Fn) 사이에는 별도의 분리막이 배치되지 않을 수 있다. 따라서, 유전막(112)은 핀(Fn)의 상면과 리세스(Re)의 바닥면에서 실질적으로 동일한 두께를 가지고 형성될 수 있고, 핀들(Fn) 사이의 리세스(Re) 부분은 채널 영역으로 작용할 수 있다.
유전막(112)은 유전상수 값이 큰(high-k) 유전물질로 형성될 수도 있다. 예컨대, 유전막(112)은 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0.5Ta0.5O3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수 있다.
유전막(112)은 금속산화물, 또는 그들의 실리케이트(silicates)나 알루미네이트(aluminates)로 형성될 수 있다. 또한, 유전막(112)은 금속질화산화물, 또는 그들의 실리케이트나 알루미네이트로 형성될 수 있다. 더 나아가, 유전막(112)은 페로브스카이트형 산화물(perovskite-type oxides), 니오베이트(niobate) 또는 탄탈레이트(tantalate) 시스템 물질, 텅스텐-브론즈(tungsten-bronze) 시스템 물질, 그리고 Bi-layered 페로스카이트 시스템 물질 등으로 형성될 수 있다.
한편, 도 2d에 도시된 바와 같이, 유전막(112)은 소자 분리 영역(150) 상에도 형성될 수 있다. 실시예에 따라, 유전막(112)은 소자 분리 영역(150) 상에는 형성되지 않을 수도 있다.
콘택(140)이 소스/드레인 영역(120) 상에 형성될 수 있다. 콘택(140)은 소스/드레인 영역(120)의 상부 부분에 삽입되는 구조로 형성될 수 있다. 또한, 콘택(140)은 리세스(Re) 부분에 형성된 스페이서(114)를 관통하는 구조로 형성될 수 있다. 다시 말해서, 콘택(140)은 리세스(Re) 부분에서 스페이서(114)를 관통하여 소스/드레인 영역(120)에 연결될 수 있다.
콘택(140)이 소스/드레인 영역(120) 또는 스페이서(114)의 상면으로부터 삽입된 깊이에 해당하는 제2 두께(D2)는 스페이서(114)의 두께인 제1 두께(D1)보다 클 수 있다. 즉, 도 2c를 통해 알 수 있듯이, 콘택(140)의 하면은 리세스(Re)의 바닥면보다 낮을 수 있고, 또한, 콘택(140)의 하면 전체가 리세스(Re)의 바닥면보다 낮을 수 있다. 따라서, 콘택(140)은 핀(Fn)이 연장하는 방향과 교차하여 핀(Fn)을 완전히 절단하는 구조를 가질 수 있다. 이와 같이, 콘택(140)이 핀(Fn)을 완전히 절단하는 구조를 가짐으로써, 핀(Fn) 구조 전체가 콘택(140)의 측면에 접할 수 있다. 그에 따라, 핀(Fn)과 콘택(140) 간의 전기적 특성이 향상되어 트랜지스터의 동작 특성이 향상될 수 있다.
참고로, 핀을 포함하는 기존의 트랜지스터의 경우, 콘택이 핀의 상면과 측면의 일부분을 둘러싸는 구조로 형성될 수 있다. 따라서, 핀과 콘택 간의 전기적 특성, 및 그에 따른, 트랜지스터의 동작 특성이 좋지 않을 수 있다. 그에 반해, 본 실시예의 다방향 채널 트랜지스터(100)에서, 핀(Fn) 구조 전체가 콘택(140)의 측면에 접하도록 콘택(140)이 형성되고, 따라서, 기존의 트랜지스터에서의 문제를 효과적으로 해결할 수 있다.
한편, 실시예에 따라, 콘택(140)의 하면이 리세스(Re)의 바닥면보다 높게 형성될 수 있다. 그러한 경우, 콘택(140)은 핀(Fn)이 연장하는 방향과 교차하여 핀(Fn)의 상부 부분을 절단하는 구조를 가질 수 있고, 따라서, 핀(Fn)의 상부 부분이 콘택(140)의 측면에 접할 수 있다. 또한, 실시예에 따라, 콘택(140)은, 게이트 라인(110)과 유사하게 핀(Fn)을 절단하지 않고, 핀(Fn)의 상면과 측면, 그리고 리세스(Re)를 덮은 구조로 형성될 수도 있다.
한편, 리세스(Re)가 활성 영역(Act) 상에 복수 개 형성된 경우, 콘택(140)은 복수 개의 리세스(Re) 모두를 일 방향을 따라 덮는 구조로 형성될 수 있다. 다시 말해서, 콘택(140)은 복수 개의 리세스(Re) 모두와 일 방향을 따라 중첩될 수 있다. 또한, 콘택(140)의 하면은 복수 개의 리세스(Re) 모두의 바닥면보다 낮게 형성될 수 있다. 따라서, 복수 개의 리세스(Re)에 의해 형성된 핀들(Fns) 모두가 콘택(140)의 측면에 접할 수 있다.
예컨대, 도 1에 도시된 바와 같이, 콘택(140)이 제2 방향(y 방향)으로 연장된 형태를 갖고, 대각선 방향으로 리세스(Re)가 2개 형성된 경우, 콘택(140)은 2개의 리세스(Re) 모두를 제2 방향(y 방향)을 따라 함께 덮을 수 있다. 또한, 콘택(140)은 2개의 리세스(Re) 모두와 제2 방향(y 방향)을 따라 중첩될 수 있다. 더 나아가, 콘택(140)의 하면은 2개의 리세스(Re) 모두의 바닥면보다 낮게 형성되고, 그에 따라, 2개의 리세스(Re)에 의해 형성된 핀(Fn)이 콘택(140)의 측면에 접할 수 있다. 또한, 도 2c를 통해 알 수 있듯이, 소자 분리 영역(150)과 리세스(Re) 사이에 정의되는 핀의 일부분도 콘택(140)의 측면에 접할 수 있다.
본 실시예의 다방향 채널 트랜지스터(100)는 활성 영역(Act) 상에 리세스(Re)를 통해 형성된 핀(Fn)을 포함할 수 있다. 또한, 리세스(Re) 및 그에 따른 핀(Fn)은 게이트 라인(110)에 대하여 대각선 방향으로 연장할 수 있다. 예컨대, 리세스(Re)와 핀(Fn)이 연장하는 방향은 게이트 라인(110)이 연장하는 제2 방향(y 방향)에 대하여 제1 각도(θ1)를 가질 수 있다. 제1 각도(θ1)는 90°보다 작은 예각일 수 있다. 구체적으로, 본 실시예의 다방향 채널 트랜지스터(100)에서, 제1 각도(θ1)는 30° 내지 70°의 각도를 가질 수 있다. 그러나 제1 각도(θ1)가 상기 수치에 한정되는 것은 아니다. 예컨대, 제1 각도(θ1)는 30°보다 작을 수도 있고, 70°보다 클 수도 있다.
본 실시예의 다방향 채널 트랜지스터(100)에서, 식각을 통한 리세스(Re)에 의해 핀(Fn)이 형성됨으로써, 게이트 라인(110), 즉 게이트의 유효 폭이 증가할 수 있다. 일반적으로, 트랜지스터에서 전류가 흐르는 방향으로 채널 길이(length)가 정의되고, 전류가 흐르는 방향에 수직한 방향으로 채널 폭(width)이 정의될 수 있다. 또한, 채널 길이는 게이트의 유효 길이에 대응하고, 채널 폭은 게이트의 유효 폭에 대응할 수 있다. 예컨대, 도 1에서, 핀(Fn)이 연장하는 방향으로 채널 길이 또는 게이트의 유효 길이가 정의되고, 제2 방향(y 방향)으로 채널 폭 또는 게이트의 유효 폭이 정의될 수 있다.
도 2d를 통해 알 수 있듯이, 게이트 라인(110)의 하부에 리세스(Re) 및 그에 따른 핀(Fn)이 형성됨으로써, 게이트의 유효 폭이 증가할 수 있다. 또한, 리세스(Re) 및 핀(Fn)이 게이트 라인(110)에 대하여 대각선 방향으로 형성되므로, 리세스(Re) 및 핀(Fn)이 게이트 라인(110)에 대하여 수직 방향으로 형성되는 구조와 비교하여, 게이트의 유효 길이도 증가할 수 있다.
참고로, 게이트의 유효 길이가 증가하면 단채널 효과와 같은 문제가 해결되어 신뢰성이 향상될 수 있다. 또한, 게이트의 유효 폭이 증가하면, 트랜지스터의 온/오프 동작 특성이 향상될 수 있다. 다시 말해서, 게이트의 유효 폭이 증가하게 되면 동일 오프 전류에서 온 전류가 증가하므로 문턱 전압이 감소할 수 있고, 그에 따라, 트랜지스터의 온/오프 동작 특성이 향상될 수 있다.
한편, 게이트의 유효 길이와 유효 폭의 증가는 문턱 전압의 산포(σ)의 개선에 기여할 수 있다. 여기서, 문턱 전압의 산포(σ)는 인접하는 트랜지스터 간의 문턱 전압의 차이 또는 미스 매치에 대한 산포를 의미하며, 다음 식(1)으로 표현될 수 있다.
σ(Vth -RDF)=Bvt[Tinv(Vth+0.1)/(L*W)]1 / 2 ............식(1)
식(1)에서, Bvt는 타구치 플롯(Takeuchi plot)의 기울기를 의미하고, Tinv는 유전막의 두께를 의미하며, L과 W은 각각 게이트의 길이와 폭을 의미할 수 있다. 식(1)에 기초하여 게이트 길이(L) 및/또는 게이트 폭(W)이 증가하면, 문턱 전압의 산포(σ)가 감소함을 알 수 있다.
덧붙여, 본 실시예의 다방향 채널 트랜지스터(100)와 기존의 기준 트랜지스터의 문턱 전압의 산포(σ)를 비교했을 때, 문턱 전압의 산포(σ)는 어느 정도 유사하나, 50%의 중심치에 대응하는 문턱 전압의 미스 매치 값이 감소함을 알 수 있다. 궁극적으로 본 실시예의 다방향 채널 트랜지스터(100)의 문턱 전압의 산포(σ)도 기준 트랜지스터에 비해 감소할 것으로 기대되고 있다.
한편, 본 실시예의 다방향 채널 트랜지스터(100)에서, 채널의 방향은 핀(Fn)이 연장하는 방향으로 결정될 수 있다. 예컨대, 리세스(Re) 및 그에 따른 핀(Fn)이 게이트 라인(110)에 대하여 대각선 방향으로 형성되는 경우, 채널의 방향도 게이트 라인(110)에 대하여 대각선 방향으로 형성될 수 있다. 이는 도 1에 도시된 바와 같이 콘택(140)이 형성되고, 콘택(140)을 통해 소스/드레인 영역(120)으로 전압이 인가된 경우에, 턴-온 상태에서, 전류의 대부분이 핀(Fn)을 통해 흐르게 될 가능성이 크므로 핀(Fn)의 연장 방향이 채널의 방향에 해당할 수 있다. 이에 따라, 본 실시예의 다방향 채널 트랜지스터(100)에서, '다방향'은 리세스(Re) 및 그에 따른 핀(Fn)의 연장 방향에 따라 채널 방향이 다양하게 결정될 수 있음을 의미할 수 있다. 이하의 다른 실시예들의 다방향 채널 트랜지스터들에서도 동일한 의미로 사용될 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예들에 따른 다방향 채널 트랜지스터들에 대한 평면도들이다. 도 1 내지 도 2d의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a를 참조하면, 본 실시예의 다방향 채널 트랜지스터(100a)는 리세스(Re1)의 형태에서, 도 1의 다방향 채널 트랜지스터(100)와 다를 수 있다. 구체적으로, 본 실시예의 다방향 채널 트랜지스터(100a)에서, 리세스(Re1)는 게이트 라인(110)의 하부에만 형성될 수 있다. 그에 따라, 리세스(Re1)에 의해 정의되는 핀(Fn1)도 게이트 라인(110)의 하부에만 형성될 수 있다.
한편, 리세스(Re1) 및 핀(Fn1)의 연장 방향은 게이트 라인(110)에 대하여 대각선 방향일 수 있다. 다만, 리세스(Re1) 및 핀(Fn1)이 게이트 라인(110)의 하부에만 형성되므로 리세스(Re1) 및 핀(Fn1)의 연장 방향과 게이트 라인(110) 과의 각도는 크게 의미가 없을 수 있다. 예컨대, 리세스(Re1) 및 핀(Fn1)은 게이트 라인(110)에 대하여 수직 방향 또는 수평 방향으로 연장될 수도 있다.
도시하지는 않았지만, 리세스(Re1)가 게이트 라인(110)의 하부에만 형성되므로, 스페이서(도 2a의 114 참조)는 게이트 라인(110)의 측면에만 형성될 수 있다. 또한, 콘택(140)은 소스/드레인 영역(120)의 상부 부분에 삽입되는 구조로 형성되고, 스페이서(114)를 관통하는 부분은 없을 수 있다.
도 3b를 참조하면, 본 실시예의 다방향 채널 트랜지스터(100b)는 리세스(Re2)의 형태에서, 도 1의 다방향 채널 트랜지스터(100)와 다를 수 있다. 구체적으로, 본 실시예의 다방향 채널 트랜지스터(100b)에서, 리세스(Re2)는 게이트 라인(110)의 하부에서 게이트 라인(110)의 양 측면 외부로 연장하는 구조로 형성될 수 있다. 또한, 리세스(Re2)에 의해 정의되는 핀(Fn2)도 게이트 라인(110)의 하부에서 게이트 라인(110)의 양 측면 외부로 연장되는 구조로 형성될 수 있다.
리세스(Re2) 및 핀(Fn2)의 연장 방향은 게이트 라인(110)에 대하여 대각선 방향일 수 있다. 예컨대, 리세스(Re2)와 핀(Fn2)이 연장하는 방향은 게이트 라인(110)이 연장하는 제2 방향(y 방향)에 대하여 제1 각도(θ1)를 가질 수 있다. 제1 각도(θ1)는 90°보다 작은 예각일 수 있고, 본 실시예의 다방향 채널 트랜지스터(100b)에서, 제1 각도(θ1)는 30° 내지 70°의 각도를 가질 수 있다. 그러나 제1 각도(θ1)가 상기 수치에 한정되는 것은 아니다.
도 3c를 참조하면, 본 실시예의 다방향 채널 트랜지스터(100c)는 리세스(Re3)의 형태에서, 도 1의 다방향 채널 트랜지스터(100)와 다를 수 있다. 구체적으로, 본 실시예의 다방향 채널 트랜지스터(100c)에서, 리세스(Re3)는 게이트 라인(110)의 하부에서 게이트 라인(110)의 양 측면 외부로 연장하여 콘택(140)의 하부까지 연장할 수 있다. 또한, 리세스(Re3)에 의해 정의되는 핀(Fn3)도 게이트 라인(110)의 하부에서 게이트 라인(110)의 양 측면 외부로 연장하여 콘택(140)까지 연장할 수 있다. 다만, 도 3c에서, 리세스(Re3)에 대응하여 콘택(140) 부분에 점선이 표시되고 있지만, 콘택(140)의 하면이 리세스(Re3)의 바닥면보다 깊게 형성되므로, 리세스(Re3)의 바닥면은 실제로는 나타나지 않을 수 있다. 또한, 리세스(Re3)에 의해 형성된 핀(Fn3) 역시 콘택(140)의 구조에 의해 핀(Fn3)의 측면까지만 연장할 수 있다.
리세스(Re3) 및 핀(Fn3)의 연장 방향은 게이트 라인(110)에 대하여 대각선 방향일 수 있다. 예컨대, 리세스(Re3)와 핀(Fn3)이 연장하는 방향은 게이트 라인(110)이 연장하는 제2 방향(y 방향)에 대하여 제1 각도(θ1)를 가질 수 있다. 제1 각도(θ1)는 90°보다 작은 예각일 수 있고, 본 실시예의 다방향 채널 트랜지스터(100c)에서, 제1 각도(θ1)는 30° 내지 70°의 각도를 가질 수 있다. 그러나 제1 각도(θ1)가 상기 수치에 한정되는 것은 아니다.
도 3d를 참조하면, 본 실시예의 다방향 채널 트랜지스터(100d)는 리세스(Re4)의 형태에서, 도 1의 다방향 채널 트랜지스터(100)와 다를 수 있다. 구체적으로, 본 실시예의 다방향 채널 트랜지스터(100d)에서, 리세스(Re4)는 게이트 라인(110)의 하부에서 게이트 라인(110)의 양 측면 외부로 연장하여 콘택(140)을 지나 활성 영역(Act) 외부의 소자 분리 영역(150)까지 연장할 수 있다. 그러나 핀(Fn4)은 활성 영역(Act)에서만 정의될 수 있다. 그에 따라, 핀(Fn4)은 도 1의 다방향 채널 트랜지스터(100)의 핀(Fn)과 실질적으로 동일한 구조를 가질 수 있다. 또한, 콘택(140)과 관련하여, 리세스(Re4)와 핀(Fn4)의 구조는 도 1 내지 도 2d의 설명 부분에서 설명한 바와 같다. 더 나아가, 리세스(Re4) 및 핀(Fn4)의 연장 방향 역시 도 1 내지 도 2d의 설명 부분에서 설명한 바와 같다.
도 4는 본 발명의 일 실시예에 따른 다방향 채널 트랜지스터에 대한 단면도로서, 도 2d에 대응할 수 있다. 도 1 내지 도 3d의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4를 참조하면, 본 실시예의 다방향 채널 트랜지스터(100e)는 리세스(Re')의 형태에서, 도 1의 다방향 채널 트랜지스터(100)와 다를 수 있다. 구체적으로, 본 실시예의 다방향 채널 트랜지스터(100e)에서, 리세스(Re')는 활성 영역(Act) 상에 형성되는 활성 영역 리세스(Rea)와 소자 분리 영역(150) 상에 형성되는 분리 영역 리세스(Rei')를 포함할 수 있다. 도 1의 다방향 채널 트랜지스터(100)에서, 활성 영역 리세스(Rea)와 분리 영역 리세스(Rei)는 동일한 깊이로 형성될 수 있다. 예컨대, 활성 영역 리세스(Rea)와 분리 영역 리세스(Rei)는 둘 다 제1 두께(D1)에 해당하는 깊이로 형성될 수 있다. 그에 반해, 본 실시예의 다방향 채널 트랜지스터(100e)에서, 분리 영역 리세스(Rei')는 활성 영역 리세스(Rea)보다 깊게 형성될 수 있다. 예컨대, 활성 영역 리세스(Rea)는 제1 두께(D1)에 해당하는 깊이로 형성되고, 분리 영역 리세스(Rei')는 제3 두께(D3)에 해당하는 깊이로 형성되며, 제3 두께(D3)는 제1 두께(D1)보다 클 수 있다.
한편, 본 실시예의 다방향 채널 트랜지스터(100e)에서, 리세스(Re')가 전술한 바와 같은 구조로 형성됨에 따라, 분리 영역 리세스(Rei')에 대응하는 유전막(112a) 부분이 활성 영역 리세스(Rea) 부분에 대응하는 유전막(112a) 부분보다 더 낮게 위치할 수 있다.
실시예에 따라, 분리 영역 리세스(Rei')가 활성 영역 리세스(Rea)보다 얇게 형성될 수도 있다. 예컨대, 제3 두께(D3)가 제1 두께(D1)보다 작을 수도 있다. 또한, 전술한 바와 같이, 소자 분리 영역(150) 상에는 리세스가 형성되지 않을 수도 있다.
한편, 본 실시예의 다방향 채널 트랜지스터(100e)에서, 리세스(Re')의 연장 방향의 구조는 도 1 내지 도 3d의 다방향 채널 트랜지스터(100, 100a ~ 100d)에서와 같이, 다양하게 형성될 수 있다. 예컨대, 리세스(Re')는 게이트 라인(110a)의 하부에만 형성된 구조, 게이트 라인(110a)의 양 측면 외부로 연장한 구조, 콘택(140)까지 연장한 구조, 활성 영역(Act) 전체에 걸쳐 연장한 구조, 소자 분리 영역(150)까지 확장한 구조 등 다양한 구조로 형성될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 다방향 채널 트랜지스터에 대한 평면도이고, 도 5b는 도 5a의 Ⅴ-Ⅴ' 부분을 절단하여 보여주는 단면도이다. 도 1 내지 도 4의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5a 및 도 5b를 참조하면, 본 실시예의 다방향 채널 트랜지스터(100f)는 리세스(Re5)의 방향에서, 도 1의 다방향 채널 트랜지스터(100)와 다를 수 있다. 구체적으로, 본 실시예의 다방향 채널 트랜지스터(100f)에서, 리세스(Re5)는 게이트 라인(110b)의 하부에서 게이트 라인(110b)이 연장하는 방향, 즉 제2 방향(y 방향)으로 연장하는 구조로 형성될 수 있다. 리세스(Re5)가 이와 같은 구조로 형성됨에 따라, 핀은 정의되지 않을 수 있다.
한편, 도 3a의 다방향 채널 트랜지스터(100a)에서와 같이, 스페이서(도 2a의 114 참조)는 게이트 라인(110b)의 측면에만 형성될 수 있다. 또한, 콘택(140)도 소스/드레인 영역(120)의 상부 부분에 삽입되는 구조로 형성되고, 스페이서(114)를 관통하는 부분은 없을 수 있다.
본 실시예의 다방향 채널 트랜지스터(100f)의 경우, 게이트 라인(110b)의 하부에서 제2 방향(y 방향)으로 연장하는 구조로 리세스(Re5)가 형성됨에 따라, 게이트 라인(110b)의 유효 길이가 증가할 수 있다. 그에 따라, 전술한 바와 같이, 단채널 효과가 억제되어 신뢰성이 향상되고, 또한, 문턱 전압의 산포(σ)가 개선될 수 있다.
도 6 및 도 7은 본 발명의 일 실시예들에 따른 다방향 채널 트랜지스터들에 대한 평면도들이다. 도 1 내지 도 5의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6을 참조하면, 본 실시에의 다방향 채널 트랜지스터(200)는 기판(도 2a의 101 참조) 상의 제1 영역(A1)에 제1 트랜지스터(100-1)와 제2 영역(A2)에 제2 트랜지스터(100-2)를 포함할 수 있다.
제1 트랜지스터(100-1)의 구조는 도 1의 다방향 채널 트랜지스터(100)의 구조와 실질적으로 동일할 수 있다. 따라서, 그에 대한 구체적인 설명은 생략한다. 한편, 제1 트랜지스터(100-1)의 구조는, 도 1의 다방향 채널 트랜지스터(100)의 구조에 한정되지 않고, 도 3a 내지 도 5a의 다방향 채널 트랜지스터(100a ~ 100f) 중 어느 하나의 트랜지스터의 구조와 실질적으로 동일할 수도 있다.
제2 트랜지스터(100-2)의 구조는 리세스(Rep) 및 그에 따른 핀(Fnp)의 연장 방향에 있어서, 제1 트랜지스터(100-1)의 구조와 다를 수 있다. 구체적으로, 제2 트랜지스터(100-2)에서, 리세스(Rep)와 핀(Fnp)은 게이트 라인(110)이 연장하는 제2 방향(y 방향)에 수직하는 방향, 즉 제1 방향(x 방향)으로 연장할 수 있다. 그 외 스페이서(도 2a의 114 참조)의 구조, 유전막(도 2a의 112 참조)의 구조, 및 콘택(140)의 구조 등은 도 1의 다방향 채널 트랜지스터(100)에 대해서 설명한 바와 같다.
한편, 제2 트랜지스터(100-2)에서, 리세스(Rep)와 핀(Fnp)이 게이트 라인(110)에 수직하는 방향으로 형성됨에 따라, 게이트 라인(110)의 유효 폭이 증가할 수 있다. 그에 따라, 트랜지스터의 온/오프 동작 특성이 향상되고, 문턱 전압의 산포(σ)가 개선될 수 있다.
제2 트랜지스터(100-2)의 구조는 도 3a 내지 도 4의 다방향 채널 트랜지스터(100a ~ 100e)의 구조와 유사하게 변형될 수 있다. 예컨대, 제2 트랜지스터(100-2)는, 도 3a의 다방향 채널 트랜지스터(100a)와 유사하게 리세스(Rep)와 핀(Fnp)이 게이트 라인(110) 하부에만 형성된 구조, 도 3b의 다방향 채널 트랜지스터(100b)와 유사하게 게이트 라인(110) 하부에서 게이트 라인(110)의 양 측면의 외부로 연장한 구조, 도 3c의 다방향 채널 트랜지스터(100c)와 유사하게 게이트 라인(110) 하부에서 게이트 라인(110)의 양 측면 외부로 연장하여 콘택(140)까지 연장한 구조, 그리고 도 3d의 다방향 채널 트랜지스터(100d)와 유사하게 리세스(Rep)가 게이트 라인(110)의 하부에서 게이트 라인(110)의 양 측면 외부로 연장하여 콘택(140)을 지나 활성 영역(Act) 외부의 소자 분리 영역(150)까지 연장한 구조 중 어느 하나의 구조를 가질 수도 있다. 또한, 제2 트랜지스터(100-2)는, 도 4의 다방향 채널 트랜지스터(100e)와 유사하게 분리 영역 리세스(도 4의 Rei' 참조)가 활성 영역 리세스(도 4의 Rea 참조)보다 더 깊게 형성된 구조로 형성될 수도 있다.
도 7을 참조하면, 본 실시예의 본 실시에의 다방향 채널 트랜지스터(300)는 기판(도 2a의 101 참조) 상의 제1 영역(A1)에 제1 트랜지스터(100-1), 제2 영역(A2)에 제2 트랜지스터(100-2), 및 제3 영역(A3)에 제3 트랜지스터(100-3)를 포함할 수 있다.
제1 트랜지스터(100-1)의 구조는 도 1의 다방향 채널 트랜지스터(100)의 구조와 실질적으로 동일할 수 있다. 한편, 제1 트랜지스터(100-1)의 구조는, 도 1의 다방향 채널 트랜지스터(100)의 구조에 한정되지 않고, 도 3a 내지 도 4의 다방향 채널 트랜지스터(100a ~ 100e) 중 어느 하나의 트랜지스터의 구조와 실질적으로 동일할 수도 있다.
제2 트랜지스터(100-2)의 구조는 도 6의 제2 트랜지스터(100-2)의 구조와 실질적으로 유사할 수 있다. 그에 따라, 제2 트랜지스터(100-2)의 구조에 대한 구체적인 설명은 생략한다. 한편, 제2 트랜지스터(100-2)의 구조는 도 3a 내지 도 4의 다방향 채널 트랜지스터(100a ~ 100e) 중 어느 하나의 트랜지스터의 구조와 유사하게 변형될 수 있다.
제3 트랜지스터(100-3)의 구조는 도 5a의 다방향 채널 트랜지스터(100f)와 실질적으로 동일한 구조를 가질 수 있다. 즉, 리세스(Re5)는 게이트 라인(110b)의 하부에서 게이트 라인(110b)이 연장하는 제2 방향(y 방향)으로 연장할 수 있다.
본 실시예의 다방향 채널 트랜지스터(300)에서, 제1 영역 내지 제3 영역(A1 ~ A3) 중 적어도 하나의 영역에는 대응하는 구조의 트랜지스터가 복수 개 배치될 수 있다. 또한, 실시예에 따라, 제1 영역 내지 제3 영역(A1 ~ A3) 중 적어도 하나의 영역은 기판(101) 상에 복수 개 배치될 수도 있다.
한편, 본 실시예의 다방향 채널 트랜지스터(300)에서, 제1 영역 내지 제3 영역(A1 ~ A3) 상에 배치되는 제1 트랜지스터 내지 제3 트랜지스터(100-1 ~ 100-3)는 동시에 형성되거나 영역별로 개별적으로 형성될 수 있다. 동시에 형성되는 경우에, 동일한 마스크를 이용하여 식각 공정을 함께 진행하는 식으로 제1 트랜지스터 내지 제3 트랜지스터(100-1 ~ 100-3)가 형성될 수 있다. 예컨대, 하나의 마스크를 이용하여 한 번의 식각 공정을 통해 제1 트랜지스터 내지 제3 트랜지스터(100-1 ~ 100-3)에 포함되는 리세스(Re, Rep, Re5)와 핀(Fn, Fnp)이 동시에 형성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 다방향 채널 트랜지스터를 포함한 반도체 소자에 대한 평면도이다. 도 1 내지 도 7의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 8을 참조하면, 본 실시예의 반도체 소자(1000)는 셀 영역(CA)과 페리 영역(PA1, PA2)을 포함할 수 있다. 셀 영역(CA)에는 다수의 셀들이 어레이 구조로 배치될 수 있다. 예컨대, 반도체 소자(1000)가 DRAM 소자나 플래시(flash) 메모리 소자인 경우인 경우에, 셀 영역(CA)에는 각 소자에 대응하는 다수의 메모리 셀들이 어레이 구조로 배치될 수 있다. 물론, 반도체 소자(1000)가 DARM 소자나 플래시 메모리 소자에 한정되는 것은 아니다. 예컨대, 반도체 소자(1000)는 이미지 센서 소자일 수도 있다. 그러한 경우, 셀 영역(CA)에 다수의 픽셀들이 어레이 구조로 배치될 수 있다.
페리 영역(PA1, PA2)에는 셀 영역(CA)으로부터 데이터를 읽거나 셀 영역(CA)으로 데이터를 쓰기 위한 회로들, 신호 처리를 위한 회로들, 전원 공급을 위한 회로들이 배치될 수 있다. 페리 영역(PA1, PA2)은 코어/페리 영역으로 언급되기도 한다. 또한, 실시예에 따라, 읽기/쓰기를 담당하는 회로 부분를 코어 영역이라 하고 그 외의 신호 처리 등을 위한 회로 부분을 페리 영역이라고 하기도 한다. 본 실시예의 반도체 소자(1000)에서, 페리 영역(PA1, PA2)은 셀 영역(CA) 이외의 셀 영역(CA)의 주변에 배치된 모든 영역을 의미할 수 있다. 한편, 도 8에서, 셀 영역(CA)의 주변에 2개의 페리 영역(PA1, PA2)이 배치되고 있으나, 실시예에 따라, 셀 영역(CA) 주변에 하나의 페리 영역이 배치되거나 3개 이상의 페리 영역이 배치될 수 있다.
본 실시예의 반도체 소자(1000)에서, 페리 영역(PA1, PA2)에는 적어도 하나의 다방향 채널 트랜지스터(100)가 배치될 수 있다. 예컨대, 본 실시예의 반도체 소자(1000)가 DRAM 소자인 경우, 페리 영역(PA1, PA2)에 다방향 채널 트랜지스터(100) 구조의 SA(Sense Amplifier) 트랜지스터가 배치될 수 있다. 물론, 페리 영역(PA1, PA2)에 배치되는 다방향 채널 트랜지스터(100) 구조를 갖는 트랜지스터가 SA 트랜지스터에 한정되는 것은 아니다.
다방향 채널 트랜지스터(100)는 도 1의 다방향 채널 트랜지스터(100)의 구조를 가질 수 있다. 그러나 그에 한하지 않고, 페리 영역(PA1, PA2)의 다방향 채널 트랜지스터(100)는 도 3a 내지 도 5a의 다방향 채널 트랜지스터(100a ~ 100f) 중의 적어도 하나의 구조를 가질 수도 있다. 또한, 실시예에 따라, 페리 영역(PA1, PA2)은, 도 6이나 도 7의 다방향 채널 트랜지스터(200 or 300)에서와 같이, 영역별로 구분되고 각각의 영역에 제1 트랜지스터 내지 제3 트랜지스터(100-1 ~ 100-3) 중의 어느 하나의 구조의 트랜지스터가 배치될 수 있다.
예컨대, 본 실시예의 반도체 소자(1000)가 DRAM 소자인 경우, 페리 영역(PA1, PA2)에 SA(Sense Amplifier) 트랜지스터가 배치될 수 있고, SA 트랜지스터는
.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 도 1의 다방향 채널 트랜지스터를 제조하는 과정을 보여주는 단면도들로서, 각각 도 2d에 대응할 수 있다. 도 1 내지 도 2d의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 9a를 참조하면, 먼저, 기판(101) 상에 활성 영역(Act)을 정의하는 소자 분리 영역(150)을 형성한다. 기판(101)은 실리콘 벌크 기판일 수 있다. 그러나 기판(101)이 실리콘 벌크 기판에 한정되는 것은 아니다. 소자 분리 영역(150)은 식각 공정을 통해 기판(101)의 상부의 소정 부분을 제거하여 트렌치를 형성하고, 트렌치를 산화막, 질화막, 산질화막 등으로 채워 형성할 수 있다. 예컨대, 소자 분리 영역(150)은 STI(Shallow Trench Isolation) 구조로 형성될 수 있다.
소자 분리 영역(150)에 의해 정의된 활성 영역(Act)은, 위에서 본 평면도 상에서 직사각형 형태를 가질 수 있다. 그러나 활성 영역(Act)의 구조가 직사각형 형태에 한정되는 것은 아니다.
도 9b를 참조하면, 소자 분리 영역(150) 형성 후, 기판(101) 상면 전체로 하드 마스크(170)를 형성한다. 하드 마스크(170)는 다중층 구조를 가질 수 있다. 예컨대, 하드 마스크(170)는 ACL(Amorphous Carbon Layer, 172), SiON막(174) 및 ARC(Anti-Reflection Coating)막(176)을 포함할 수 있다. 물론, 하드 마스크(170)의 다중층 구조가 상기 구조에 한정되는 것은 아니다.
도 9c를 참조하면, 하드 마스크(170) 형성 후, 하드 마스크(170) 상에 포토레지스트(PhotoResist: PR) 패턴(180)을 형성한다. PR 패턴(180)은 포토리소그라피 공정을 통해 형성되고, 하드 마스크(170)의 소정 부분을 노출하는 오픈 영역(OP)을 포함할 수 있다. 오픈 영역(OP)은 차후 활성 영역(Act)과 소자 분리 영역(150)에 형성되는 리세스(Re) 부분에 대응할 수 있다. 실시예에 따라, 소자 분리 영역(150)에는 리세스(Re)가 형성되지 않을 수 있다. 그러한 경우, 소자 분리 영역(150)에 대응하는 부분에 오픈 영역(OP)이 형성되지 않을 수 있다.
한편, 오픈 영역(OP)은 일 방향으로 연장된 형태를 가지며, 예컨대, 차후에 형성되는 게이트 라인(110)에 대하여 대각선 방향으로 연장하는 형태를 가질 수 있다. 또한, 실시예에 따라, 오픈 영역(OP)은 도 3a 내지 도 3d의 다방향 채널 트랜지스터(100a ~ 100d)의 리세스(Re1 ~ Re4)에 대응하는 형태를 가질 수 있다. 더 나아가, 오픈 영역(OP)은 도 5의 다방향 채널 트랜지스터(100f)의 리세스(Re5)나 도 6이나 7의 다방향 채널 트랜지스터(200, 300)의 제2 트랜지스터(100-2)의 리세스(Rep)에 대응하는 형태를 가질 수 있다. 한편, 도 6이나 7의 다방향 채널 트랜지스터(200, 300)와 같이 트랜지스터들(100-1 ~ 100-3)이 함께 형성되는 경우에, PR 패턴(180)의 오픈 영역(OP)은 트랜지스터들(100-1 ~ 100-3) 각각의 리세스에 대응하는 형태를 동시에 포함할 수도 있다.
도 9d를 참조하면, PR 패턴(180)과 하드 마스크(170)를 식각 마스크로 이용하여, 건식 식각을 통해 활성 영역(Act)과 소자 분리 영역(150)을 식각하여 리세스(Re)를 형성한다. 리세스(Re)는 활성 영역(Act) 상의 활성 영역 리세스(Rea)와 소자 분리 영역(150) 상의 분리 영역 리세스(Rei)를 포함할 수 있다. 실시예에 따라, 분리 영역 리세스(Rei)는 형성되지 않을 수 있음은 전술한 바와 같다. 또한, 실시예에 따라, 식각 공정의 공정 조건이나 하드 마스크(170)의 재질들을 변경함으로써, 분리 영역 리세스(Rei)가 활성 영역 리세스(Rea)보다 더 깊게 형성되도록 할 수 있다. 그와 같은 구조로 리세스가 형성된 경우, 차후에 도 4의 실시예와 같은 다방향 채널 트랜지스터(100e) 구조가 구현될 수 있다.
리세스(Re) 형성을 통해, 활성 영역(Act)에는 상부로 돌출된 핀(Fn)이 형성될 수 있다. 핀(Fn)은 리세스(Re)와 동일한 방향으로 연장하는 형태를 가질 수 있다. 또한, 리세스(Re)의 형태에 따라 핀(Fn)은, 도 3a 내지 도 3d의 다방향 채널 트랜지스터(100a ~ 100d)에서와 같이 다양한 형태로 형성될 수 있다.
도 9e를 참조하면, 리세스(Re) 형성 후, 활성 영역(Act) 및 소자 분리 영역(150)의 상면을 덮는 유전막(112)을 형성한다. 유전막(112)은, 예컨대, 유전상수 값이 큰(high-k) 유전물질로 형성될 수도 있다. 유전막(112)은 CVD(chemical cpor deposition), LPCVD(low presure CVD), APCVD(atmospheric Pressure CVD), LTCVD(low temperature CVD), PECVD(plasma enhanced CVD), ALCVD(atomic layer CVD) 또는 ALD(atomic layer deposition), PVD(physical vapor deposition) 등의 다양한 증착 방법으로 형성될 수 있다.
도 9f를 참조하면, 유전막(112) 형성 후, 유전막(112) 상에 게이트 라인용 다중층을 형성한다. 예컨대, 게이트 라인용 다중층은 폴리실리콘막(113), 배리어메탈막(115), W막(117) 및 SiN막(119)을 포함할 수 있다. 그러나 게이트 라인용 다중층의 구조가 상기 구조에 한정되는 것은 아니다. 예컨대, 요구되는 트랜지스터의 동작 특성에 따라, 게이트 라인용 다중층은 다양한 특성의 물질막을 포함할 수 있다.
이후, 게이트 라인용 다중층을 패터닝하여 게이트 라인(110)을 형성한다. 게이트 라인(110)은 제2 방향(y 방향)으로 연장하는 형태로 형성될 수 있다. 전술한 바와 같이, 리세스(Re)가 연장하는 방향은 게이트 라인(110)이 연장하는 제2 방향(y 방향)에 대하여 대각선 방향에 해당할 수 있다. 한편, 게이트 라인(110)의 패터닝에서 하부에 배치된 유전막(112)도 함께 패터닝 될 수 있다.
게이트 라인(110) 형성 후, 게이트 라인(110)을 포함한 기판(101) 전면 상으로 스페이서 형성용 물질막을 도포하고, 식각 공정을 통해 게이트 라인(110) 상의 물질막과 기판(101) 상의 물질막을 제거하여 게이트 라인(110)의 측면으로 스페이서(114)를 형성할 수 있다. 한편, 전술한 바와 같이, 리세스(Re) 부분에 스페이서 형성용 물질막이 두껍게 형성되기 때문에, 리세스(Re) 부분에 스페이서(114)가 유지될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a ~ 100f, 200, 300: 다방향 채널 트랜지스터, 101: 기판, 110, 110a, 110b: 게이트 라인, 112, 112a: 유전막, 114: 스페이서, 120: 소스/드레인 영역, 130: 채널 영역, 140: 콘택, 150: 소자 분리 영역, 170: 하드 마스크, 180: PR 패턴, 1000: 반도체 소자,

Claims (10)

  1. 기판 상의 활성 영역 상에 형성되고, 제1 방향으로 연장한 리세스(recess)에 의해 정의되는 적어도 하나의 핀(fin);
    상기 적어도 하나의 핀과 상기 리세스의 적어도 일부를 덮고, 제2 방향으로 연장한 게이트 라인;
    상기 게이트 라인의 양측에 상기 활성 영역에 형성된 소스 영역과 드레인 영역; 및
    상기 소스 영역과 드레인 영역 사이에 상기 게이트 라인의 하부의 상기 활성 영역에 형성된 채널 영역;을 포함하고,
    상기 제1 방향은 상기 활성 영역 상에서 상기 제2 방향에 대하여 대각선 방향이며,
    상기 게이트 라인의 하부의 유전막은 상기 적어도 하나의 핀과 상기 리세스에서 실질적으로 동일한 두께를 갖는, 다방향 채널 트랜지스터(multi-direction channel transistor).
  2. 제1 항에 있어서,
    상기 리세스는 상기 게이트 라인의 하부에만 형성되거나, 또는 상기 게이트 라인의 양측 외부로 연장한 것을 특징으로 하는 다방향 채널 트랜지스터.
  3. 제1 항에 있어서,
    상기 소스 영역과 드레인 영역 상에 콘택이 형성되고,
    상기 리세스는 상기 콘택까지 연장한 것을 특징으로 하는 다방향 채널 트랜지스터.
  4. 제3 항에 있어서,
    상기 콘택의 하면은 상기 리세스의 바닥면보다 깊게 형성되고, 상기 핀은 상기 콘택의 측면에 접하는 것을 특징으로 하는 다방향 채널 트랜지스터.
  5. 제1 항에 있어서,
    상기 활성 영역은 소자 분리 영역에 의해 정의되고,
    상기 리세스는 상기 제1 방향을 따라 상기 활성 영역 전체에 걸쳐 연장하거나, 또는 상기 소자 분리 영역까지 연장한 것을 특징으로 하는 다방향 채널 트랜지스터.
  6. 기판 상의 제1 활성 영역 상에 형성되고 제1 방향으로 연장한 제1 리세스에 의해 정의되는 적어도 하나의 제1 핀과, 상기 적어도 하나의 제1 핀과 상기 제1 리세스의 적어도 일부를 덮고 제2 방향으로 연장한 제1 게이트 라인을 구비한 제1 트랜지스터; 및
    상기 기판 상의 제2 활성 영역 상에 형성되고 제3 방향으로 연장한 제2 리세스에 의해 정의되는 적어도 하나의 제2 핀과, 상기 적어도 하나의 제2 핀과 상기 제2 리세스의 적어도 일부를 덮고 제4 방향으로 연장한 제2 게이트 라인을 구비한 제2 트랜지스터;를 포함하고,
    상기 제1 방향은 상기 제1 활성 영역 상에서 상기 제2 방향에 수직한 방향이고, 상기 제3 방향은 상기 제2 활성 영역 상에서 상기 제4 방향에 대하여 대각선 방향인, 다방향 채널 트랜지스터.
  7. 제6 항에 있어서,
    상기 제1 게이트 라인의 하부의 제1 유전막은 상기 적어도 하나의 제1 핀과 상기 제1 리세스에서 실질적으로 동일한 두께를 갖고,
    상기 제2 게이트 라인의 하부의 제2 유전막은 상기 적어도 하나의 제1 핀과 상기 제2 리세스에서 실질적으로 동일한 두께를 갖는 것을 특징으로 하는 다방향 채널 트랜지스터.
  8. 제6 항에 있어서,
    상기 제1 활성 영역은 제1 소자 분리 영역에 의해 정의되고,
    상기 제2 활성 영역은 제2 소자 분리 영역에 의해 정의되며,
    상기 제1 트랜지스터의 소스 영역과 드레인 영역 상에 제1 콘택이 형성되고,
    상기 제2 트랜지스터의 소스 영역과 드레인 영역 상에 제2 콘택이 형성되며,
    상기 제1 리세스 및 제2 리세스는, 대응하는 상기 제1 활성 영역과 제2 활성 영역 내에서 연장한 것을 특징으로 하는 다방향 채널 트랜지스터.
  9. 제6 항에 있어서,
    상기 기판 상의 제3 활성 영역 상에 제5 방향으로 연장한 제3 게이트 라인을 구비한 제3 트랜지스터를 더 포함하고,
    상기 제3 게이트 라인의 하부의 상기 제3 활성 영역 상에 상기 제5 방향으로 연장한 제3 리세스가 형성된 것을 특징으로 하는 다방향 채널 트랜지스터.
  10. 다수의 셀들을 구비한 셀 영역; 및
    상기 셀 영역의 주변에 배치되고, 적어도 하나의 제1 트랜지스터를 구비한 페리 영역;을 포함하고,
    상기 제1 트랜지스터는,
    기판 상의 제1 활성 영역 상에 형성되고 제1 방향으로 연장한 제1 리세스에 의해 정의되는 적어도 하나의 제1 핀과, 상기 적어도 하나의 제1 핀과 상기 제1 리세스의 적어도 일부를 덮고 제2 방향으로 연장한 제1 게이트 라인을 구비하며,
    상기 제1 방향은 상기 제1 활성 영역 상에서 상기 제2 방향에 대하여 대각선 방향이며,
    상기 제1 게이트 라인의 하부의 유전막은 상기 적어도 하나의 제1 핀과 상기 제1 리세스에서 실질적으로 동일한 두께를 갖는 것을 특징으로 하는 반도체 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110083A (ja) 1991-10-15 1993-04-30 Oki Electric Ind Co Ltd 電界効果トランジスタ
US6967351B2 (en) * 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
DE10241171A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Wort- und Bitleitungsanordnung für einen FINFET-Halbleiterspeicher
US7564105B2 (en) * 2004-04-24 2009-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-plannar and FinFET-like transistors on bulk silicon
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US20060255412A1 (en) 2005-05-13 2006-11-16 Nirmal Ramaswamy Enhanced access devices using selective epitaxial silicon over the channel region during the formation of a semiconductor device and systems including same
US8466490B2 (en) 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
KR100673144B1 (ko) 2005-07-15 2007-01-22 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
KR100908522B1 (ko) 2007-06-28 2009-07-20 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8013367B2 (en) 2007-11-08 2011-09-06 International Business Machines Corporation Structure and method for compact long-channel FETs
KR101205037B1 (ko) 2011-02-28 2012-11-26 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
US8916918B2 (en) * 2012-04-04 2014-12-23 Ps4 Luxco S.A.R.L. Semiconductor device having fin-shaped field effect transistor and manufacturing method thereof
KR102059118B1 (ko) * 2013-10-28 2019-12-24 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
WO2015099692A1 (en) * 2013-12-23 2015-07-02 Intel Corporation Tensile source drain iii-v transistors for mobility improved n-mos
US9634122B2 (en) 2014-03-12 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Device boost by quasi-FinFET
US9418896B2 (en) * 2014-11-12 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
KR102283813B1 (ko) * 2014-12-04 2021-08-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10141443B2 (en) * 2016-03-24 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices FinFET devices with optimized strained-sourece-drain recess profiles and methods of forming the same
KR20180075870A (ko) * 2016-12-27 2018-07-05 에스케이하이닉스 주식회사 더미 워드라인들을 갖는 반도체 메모리 장치

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