KR100908522B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 리세스 게이트(recessed gate)를 갖는 트랜지스터를 포함하는 반도체 소자에 있어서, 반도체 기판이 리세스(recess)되어 형성된 다수의 트렌치가 형성된 영역에도 콘택 플러그(Contact Plug)를 형성함으로써, 콘택 플러그를 통해 금속배선과 소스/드레인 영역을 접속시켜 증가된 채널 면적만큼의 온-전류(on-current)를 향상시킬 수 있다.
리세스 게이트, 콘택 플러그, 온-전류

Description

반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
도 1은 본 발명의 일 실시예에 따른 리세스 게이트(recess gate)를 갖는 트랜지스터를 포함하는 반도체 소자의 사시도이다.
도 2a 내지 도 2i는 도 1의 선 A-A' 및 B-B'에 따라 절취된 상태에서 반도체 소자가 제조되는 과정을 순차적으로 설명하기 위한 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 트렌치
103 : 소자 분리막 104 : 제2 트렌치
106: 게이트 절연막 108 : 리세스 게이트
110 : 소스/드레인 영역 114 : 제1 층간 절연막
116 : 제1 콘택홀 118 : 랜딩 콘택 플러그
120 : 제2 층간 절연막 122 : 제2 콘택홀
124 : 제3 콘택홀 125 : 콘택홀
126 : 금속배선 콘택 플러그 128 : 금속 배선
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 리세스 게이트(recessed gate)를 갖는 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 개발되고 있는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 소자의 디자인 룰이 서브-100㎚ 이하로 감소됨에 따라 그에 대응해서 채널 길이(channel length)도 감소되고 있는 실정이다. 그 결과, 특정한 소자에서 요구하는 MOSFET 소자의 문턱전압(Vt) 타겟을 구현함에 있어서 공정 및 소자적으로 기존의 평면(plannar) 트랜지스터 구조로는 그 한계에 부딪히고 있다. 이에, MOSFET 소자의 단채널효과를 방지하기 위해서 실리콘기판을 식각하여 홈을 형성한 후, 상기 홈 상에 게이트를 형성시키는 3차원 구조의 리세스 게이트(recessed gate)를 갖는 MOSFET 소자에 대한 연구가 활발하게 진행되고 있다.
그러나, 종래의 3차원 리세스 게이트 구조는 채널 면적은 증가되었지만 증가된 채널 면적만큼의 온-전류(on-current) 증가효과가 거의 없다는 문제점이 있다.
본 발명은 리세스 게이트(recessed gate)를 갖는 트랜지스터를 포함하는 반 도체 소자에 있어서, 증가된 채널 면적만큼의 온-전류(on-current)를 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 반도체 기판의 활성 영역에 일방향으로 평행하게 형성된 다수의 트렌치, 트렌치들과 교차하여 트렌치를 포함하는 반도체 기판 상에 형성된 리세스 게이트, 다수의 트렌치 중 리세스 게이트 양측의 트렌치의 표면을 포함한 반도체 기판의 표면을 따라 단차진 저면을 갖도록 형성된 소스/드레인 영역, 리세스 게이트를 포함한 반도체 기판 상에 형성된 층간 절연막, 층간 절연막 내 제1 콘택홀을 통해 트렌치 저면의 소스/드레인 영역과 연결되고, 제1 콘택홀 사이의 제2 콘택홀을 통해 반도체 기판 내 소스/드레인 영역과 연결되는 콘택 플러그, 및 콘택 플러그와 연결되는 금속배선을 포함한다. 상기에서, 제1 콘택홀 및 제2 콘택홀이 서로 연결되어 콘택 플러그가 라인 패턴이 된다.
본 발명의 다른 실시예에 따른 반도체 소자는, 반도체 기판의 활성 영역에 일방향으로 평행하게 형성된 다수의 트렌치, 트렌치들과 교차하여 트렌치를 포함하는 반도체 기판 상에 형성된 리세스 게이트, 다수의 트렌치 중 리세스 게이트 양측의 트렌치의 표면을 포함한 반도체 기판의 표면을 따라 단차진 저면을 갖도록 형성된 소스/드레인 영역, 리세스 게이트를 포함한 반도체 기판 상에 형성된 제1 층간 절연막, 제1 층간 절연막 내 제1 콘택홀을 통해 트렌치 저면의 소스/드레인 영역과 연결되는 랜딩 콘택 플러그, 랜딩 콘택 플러그를 포함한 제1 층간 절연막 상에 형성된 제2 층간 절연막, 제2 층간 절연막 내 제2 콘택홀을 통해 랜딩 콘택 플러그와 연결되고, 랜딩 콘택 플러그 사이의 제3 콘택홀을 통해 반도체 기판 내 소스/드레인 영역과 연결되는 금속배선 콘택 플러그, 및 금속배선 콘택 플러그와 연결되는 금속배선을 포함한다. 상기에서, 제2 콘택홀 및 제3 콘택홀이 서로 연결되어 금속배선 콘택 플러그가 라인 패턴이 된다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판의 활성 영역에 일방향으로 다수의 트렌치를 형성하는 단계, 트렌치를 포함하는 반도체 기판 상에 트렌치들과 교차하는 리세스 게이트를 형성하는 단계, 다수의 트렌치 중 리세스 게이트 양측의 트렌치의 표면을 포함한 반도체 기판의 표면을 따라 단차진 저면을 가지는 소스/드레인 영역을 형성하는 단계, 리세스 게이트를 포함한 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막을 식각하여 리세스 게이트 양측에 트렌치 저면의 소스/드레인 영역 및 반도체 기판 내 소스/드레인 영역을 노출시키는 콘택홀들을 형성하는 단계, 콘택홀들을 채우는 콘택 플러그를 형성하는 단계, 및 리세스 게이트와 평행하게 콘택 플러그와 연결되는 금속배선을 형성하는 단계를 포함한다.
상기에서, 콘택홀들은 트렌치 저면의 소스/드레인 영역을 노출시키는 제1 콘택홀 및 반도체 기판 내 소스/드레인 영역을 노출시키는 제2 콘택홀로 나뉘어진다. 제1 콘택홀 및 제2 콘택홀이 서로 연결되어 콘택 플러그가 라인 패턴으로 형성된다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판의 활성 영역에 일방향으로 다수의 트렌치를 형성하는 단계, 트렌치를 포함하는 반도체 기판 상에 트렌치들과 교차하는 리세스 게이트를 형성하는 단계, 다수의 트렌치 중 리세스 게이트 양측의 트렌치의 표면을 포함한 반도체 기판의 표면을 따라 단차진 저면을 가지는 소스/드레인 영역을 형성하는 단계, 리세스 게이트를 포함한 반도체 기판 상에 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막을 식각하여 리세스 게이트 양측에 트렌치 저면의 소스/드레인 영역을 노출시키는 제1 콘택홀을 형성하는 단계, 제1 콘택홀을 채우는 랜딩 콘택 플러그를 형성하는 단계, 랜딩 콘택 플러그를 포함한 반도체 기판 상에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막을 식각하여 랜딩 콘택 플러그 및 반도체 기판 내 상기 소스/드레인 영역을 노출시키는 제2 콘택홀들을 형성하는 단계, 제2 콘택홀들을 채우는 금속배선 콘택 플러그를 형성하는 단계, 및 리세스 게이트와 평행하게 금속배선 콘택 플러그와 연결되는 금속배선을 형성하는 단계를 포함한다.
상기에서, 제2 콘택홀들은 랜딩 콘택 플러그를 노출시키는 제3 콘택홀 및 반도체 기판 내 소스/드레인 영역을 노출시키는 제4 콘택홀로 나뉘어진다. 제3 콘택홀 및 제4 콘택홀이 서로 연결되어 금속배선 콘택 플러그가 라인 패턴으로 형성된다.
상기 일 실시예 및 다른 실시예에서, 소스/드레인 영역은 N+형 불순물을 0°내지 20°의 틸트각 및 30°내지 40°의 트위스트각으로 이온 주입하여 형성된다. 소스/드레인 영역은 N+형 불순물을 1.0E15 내지 9.0E20ions/㎠의 도즈(dose)량 및 10 내지 20KeV의 이온 주입 에너지로 이온 주입하여 형성된다.
소스/드레인 영역은 P+형 불순물을 0°내지 20°의 틸트각 및 30°내지 40°의 트위스트각으로 이온 주입하여 형성된다. 소스/드레인 영역은 N+형 불순물을 1.0E15 내지 9.0E20ions/㎠의 도즈(dose)량 및 10 내지 20KeV의 이온 주입 에너지 로 이온 주입하여 형성된다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1은 본 발명의 일 실시예에 따른 리세스 게이트(recess gate)를 갖는 트랜지스터를 포함하는 반도체 소자의 사시도이고, 도 2a 내지 도 2g는 도 1의 선 A-A' 및 B-B'에 따라 절취된 상태에서 반도체 소자가 제조되는 과정을 순차적으로 설명하기 위한 단면도들이며, 도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 2a를 참조하면, 주변회로 영역을 구비한 반도체 기판(100) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한 후, 패드 질화막 상에 소자 분리 영역의 패드 질화막을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴을 마스크로 하는 식각 공정으로 소자 분리 영역의 패드 질화막, 패드 산화막 및 반도체 기판(100)을 순차적으로 패터닝하여 제1 트렌치(102)를 형성한다. 이후, 포토레지스트 패턴을 제거한다.
그런 다음, 제1 트렌치(102) 및 패터닝된 패드 질화막을 포함한 반도체 기판(100) 상에 절연 물질을 증착하여 제1 트렌치(102)를 채우는 절연막(미도시)을 형성한 후 패드 질화막이 노출될 때까지 절연막을 식각한다. 이때, 절연막 식각 공정은 평탄화 공정으로 실시할 수 있으며, 예를들어 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정 또는 전면식각 공정으로 실시할 수 있다. 이로써, 제1 트렌치(102) 내부에만 절연막이 잔류되어 반도체 기판(100)의 소자 분리 영역에 소자 분리막(103)이 형성된다. 이때, 소자 분리막(103)에 의해 활성 영역과 소자 분리 영역이 정의된다. 이후, 패터닝된 패드 질화막과 패드 산화막을 순차적으로 제거한다.
이어서, 소자 분리막(103)을 포함한 반도체 기판(100) 상에 식각장벽으로 사용하기 위하여 산화막(미도시) 및 폴리실리콘막(미도시)을 순차적으로 형성한 후, 폴리실리콘막 상에 활성 영역 중 리세스 게이트(recessed gate)가 형성될 반도체 기판(100)을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴을 마스크로 하는 식각 공정으로 폴리실리콘막 및 산화막을 패터닝한 후, 계속해서 패터닝된 폴리실리콘막 및 산화막 사이의 반도체 기판(100)을 리세스(recessed)시켜 반도체 기판(100)의 활성 영역에 일방향으로 평행하게 다수의 제2 트렌치(104)를 형성한다. 제2 트렌치(104)의 개수는 채널 폭(channel width)에 의해 결정될 수 있다. 예를들어, 0.972㎛의 채널 폭을 갖는 트랜지스터를 형성할 경우, 제2 트렌치(104)의 깊이와 너비를 각각 500Å이 되도록 형성한다. 그리고, 제2 트렌치(104) 상부의 모서리는 자기장의 세기를 완화시키기 위해 최대한 라운딩(rounding) 형태로 형성하는 것이 바람직하다. 이후, 포토레지스트 패턴, 패터닝된 폴리실리콘막 및 산화막을 제거한다.
도 2b를 참조하면, 다수의 제2 트렌치(104) 및 소자 분리막(103)을 포함한 반도체 기판(100) 상에 게이트 절연막(106)을 형성한다. 게이트 절연막(106)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정으로 형성할 수 있다.
도 2c를 참조하면, 다수의 제2 트렌치(104)가 채워지도록 제2 트렌치(104)를 포함한 게이트 절연막(106) 상에 도전막(미도시) 및 하드 마스크를 형성한 후, 하드 마스크 상에 리세스 게이트가 형성되지 않을 영역의 하드 마스크를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이때, 포토레지스트 패턴은 일방향으로 평행한 다수의 제2 트렌치(104)와 교차하도록 형성한다. 한편, 도전막은 폴리실리콘막 또는 폴리실리콘막과 텅스텐 실리사이드막(WSix)의 적층막으로 형성할 수 있다.
그런 다음, 포토레지스트 패턴을 마스크로 하는 식각 공정으로 하드 마스크, 도전막 및 게이트 절연막(106)을 패터닝한다. 이로써, 다수의 제2 트렌치(104)와 교차하여 상기 제2 트렌치(104)를 포함하는 반도체 기판(100) 상에 리세스 게이트(recessed gate; 108)가 형성된다. 이렇듯, 리세스 게이트(108)는 패터닝된 부분만큼 다수의 제2 트렌치(104)를 일부 채우면서 3차원 구조로 형성되므로, 제2 트렌치(104)가 형성된 면적만큼 면적이 증가하게 되어 후속한 공정에서 소스/드레인 영역 형성 시 리세스 게이트(108)의 증가된 면적만큼 채널 면적이 증가된다. 이후, 포토레지스트 패턴을 제거한다.
도시하지는 않았으나, 리세스 게이트(108)를 포함한 반도체 기판(100) 상에 절연막을 형성한 후 스페이서 식각 공정을 실시하여 리세스 게이트(108)의 양쪽 측벽에 스페이서(미도시)를 형성할 수 있다.
도 2d를 참조하면, 이온 주입 공정을 실시하여 리세스 게이트(108) 양측의 반도체 기판(100) 및 제2 트렌치(104)의 측벽 및 저면에 소스/드레인 영역(110)을 형성한다. 이때, 면적이 증가된 3차원 리세스 게이트(108) 구조로 인해 소스/드레인 영역(110)의 면적이 증가되면서 채널 면적도 증가된다.
특히, 이온 주입 공정은 후속한 공정에서 형성되는 랜딩 콘택 플러그와 금속배선 콘택 플러그의 계면에서의 저항을 낮추기 위하여, N+형 불순물(예를들어, 비소(As))을 1.0E15 내지 9.0E20ions/㎠의 도즈(dose)량, 10 내지 20KeV의 이온 주입 에너지, 0°내지 20°의 틸트각 및 30° 내지 40°의 트위스트각으로하여 실시하거나 P+형 불순물(예를들어, 이불화붕소(BF2))을 1.0E15 내지 9.0E20ions/㎠의 도즈(dose)량, 10 내지 20KeV의 이온 주입 에너지, 0°내지 20°의 틸트각 및 30° 내지 40°의 트위스트각으로하여 실시한다. 이로써, 게이트 절연막(106), 리세스 게이트(108) 및 소스/드레인 영역(110)을 포함하는 MOSFET 구조의 트랜지스터가 완성된다.
도 2e를 참조하면, 리세스 게이트(108)를 포함한 반도체 기판(100) 상에 절연 물질을 증착하여 제1 층간 절연막(114)을 형성한 후 리세스 게이트(108) 상에 형성된 하드 마스크(미도시)의 표면이 노출될 때까지 제1 층간 절연막(114) 식각 공정을 실시한다. 이때, 제1 층간 절연막(114)은 절연 물질이면 모두 적용가능하 며, 예를들어 실리콘 산화막(SiO2), SOG(Spin On Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Undoped silicate glass) 또는 TEOS(Tetraethyl orthosilicate glass)막 등으로 형성할 수 있다. 여기서, 제1 층간 절연막(114) 식각 공정은 평탄화 공정으로 실시할 수 있으며, 예를들어 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정 또는 전면식각 공정으로 실시할 수 있다.
이후, 제1 층간 절연막(114) 및 리세스 게이트(108) 상에 제2 트렌치(104)와 대응되는 제1 층간 절연막(114)을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이때, 포토레지스트 패턴은 리세스 게이트(108)와 평행하게 리세스 게이트(108) 양측의 제2 트렌치(104)들과 대응되는 제1 층간 절연막(114)을 노출시키도록 형성한다.
포토레지스트 패턴을 마스크로 하는 식각 공정으로 리세스 게이트(108) 양측의 제2 트렌치(104)와 대응되는 제1 층간 절연막(114)을 식각하여 각각의 제2 트렌치(104) 저면의 반도체 기판(100)을 노출시키는 다수의 제1 콘택홀(116)을 형성한다.
도 2f를 참조하면, 제1 콘택홀들(116)이 채워지도록 제1 콘택홀들(116)을 포함한 제1 층간 절연막(114) 상에 도전 물질을 증착하여 도전막(미도시)을 형성한 후 제1 층간 절연막(114)이 노출될때까지 도전막을 식각한다. 이때, 도전막은 폴리실리콘막으로 형성하는 것이 바람직하다. 제1 층간 절연막(114) 식각 공정은 평탄 화 공정으로 실시할 수 있으며, 예를들어 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정 또는 전면식각 공정으로 실시할 수 있다. 이로써, 다수의 제1 콘택홀(116) 내부에만 도전막이 잔류되어 랜딩 콘택 플러그(Landing Contact Plug; 118)가 형성된다.
도 2g를 참조하면, 랜딩 콘택 플러그(118)를 포함한 제1 층간 절연막(114) 상에 절연 물질을 증착하여 제2 층간 절연막(120)을 형성한다. 제2 층간 절연막(120)은 절연 물질이면 모두 적용가능하며, 예를들어 실리콘 산화막(SiO2), SOG(Spin On Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Undoped silicate glass) 또는 TEOS(Tetraethyl orthosilicate glass)막 등으로 형성할 수 있다. 한편, 제2 층간 절연막(120)을 형성한 후에는 제2 층간 절연막(120)의 상부 표면을 평탄화하기 위한 공정을 더 실시할 수도 있다.
이어서, 제2 층간 절연막(120) 상에 랜딩 콘택 플러그(118)와 대응되는 제2 층간 절연막(120)을 노출시키면서 랜딩 콘택 플러그(118) 사이의 제2 층간 절연막(120)을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴을 마스크로 하는 식각 공정으로 랜딩 콘택 플러그(118)의 표면을 노출시키는 제2 콘택홀(122)을 형성하고, 제2 콘택홀(122)들 사이에 교호적으로 반도체 기판(100) 내 소스/드레인 영역(110)을 노출시키는 제3 콘택홀(124)을 형성한다. 이러한, 주변회로 영역에 형성된 제2 및 제3 콘택홀(122, 124)은 셀 영역의 비트라인 콘택홀 형성 시 동시에 형성된다.
한편, 본 발명의 일 실시예에서는 제2 콘택홀(122) 및 제3 콘택홀(124)을 홀 패턴 형태로하여 리세스 게이트(108)와 평행하게 교호적으로 형성하였으나, 다른 실시예에서는 도 3에서와 같이 도 2g의 제2 콘택홀(122) 및 제3 콘택홀(124)을 서로 연결하여 리세스 게이트(108)와 평행한 라인 패턴 형태의 콘택홀(125)을 형성할 수도 있다. 이 경우, 이후에 형성될 금속배선 콘택 플러그도 라인 패턴으로 형성된다. 이후, 포토레지스트 패턴을 제거한다.
도 2h를 참조하면, 제2 및 제3 콘택홀(122, 124)이 채워지도록 제2 층간 절연막(120) 상에 도전 물질을 증착하여 도전막(미도시)을 형성한 후 제2 층간 절연막(120)의 표면이 노출될때까지 도전막을 식각한다. 이때, 도전막은 폴리실리콘막으로 형성하는 것이 바람직하다. 제2 층간 절연막(120) 식각 공정은 평탄화 공정으로 실시할 수 있으며, 예를들어 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정 또는 전면식각 공정으로 실시할 수 있다.
이로써, 제2 콘택홀 및 제3 콘택홀(122, 124) 내부에만 도전막이 잔류되어 금속배선 콘택 플러그(126)가 형성된다. 이러한, 금속배선 콘택 플러그(126)는 셀 영역에 비트라인 콘택 플러그 형성 시 동시에 형성된다.
도 2i를 참조하면, 금속배선 콘택 플러그(126)를 포함한 제2 층간 절연막(120) 상에 도전 물질을 증착하여 도전막(미도시)을 형성한 후, 도전막 상에 금속배선 콘택 플러그(126)와 대응되는 영역 이외의 도전막을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 여기서, 도전막은 낮은 저항을 갖는 물질로 형성하 며, 바람직하게 텅스텐(W), 티타늄(Ti), 티타늄나이트라이드(TiN), 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등으로 형성할 수 있다.
이어서, 포토레지스트 패턴을 마스크로 하는 식각 공정으로 도전막을 패터닝하여 금속배선 콘택 플러그(126)와 접속되는 금속배선(128)을 형성한다. 이때, 금속배선(128)은 리세스 게이트(108)의 양측에 리세스 게이트(108)와 평행하게 형성된다. 이후, 포토레지스트 패턴을 제거한다.
상기한 바와 같이, 본 발명의 일 실시예에서는 기존의 셀 영역에만 형성되던 랜딩 콘택 플러그(118)를 주변회로 영역까지 확장하여 반도체 기판(100)을 리세스시켜 형성된 다수의 제2 트렌치(104) 내에 형성하고, 그 상부에 금속배선 콘택 플러그(126)를 형성함으로써, 제2 트렌치(104)가 형성된 영역에서도 소스/드레인 영역(110)과 금속배선(128)을 연결시켜 3차원의 리세스 게이트(108) 형성을 통해 증가된 채널 면적만큼의 온-전류(on-current)를 향상시킬 수 있다.
설명의 편의를 위하여, 본 발명의 일 실시예에서는 제2 트렌치(104) 내에 랜딩 콘택 플러그(118)를 형성한 후 그 상부에 금속배선 콘택 플러그(126)를 형성하여 소스/드레인 영역(110)과 금속배선(128)을 연결시켰으나, 랜딩 콘택 플러그(118)가 반드시 형성되어야 하는 것은 아니며, 이 경우 금속배선 콘택 플러그(126) 형성 시 제2 트렌치(104) 내부까지 금속배선 콘택 플러그(126)를 확장시켜 금속배선 콘택 플러그(126)를 통해 소스/드레인 영역(110) 및 금속배선(128)을 연결시킨다. 이때에도, 3차원의 리세스 게이트(108) 형성을 통해 증가된 채널 면적만큼의 온-전류(on-current)를 향상시킬 수 있다.
DRAM의 경우 셀 영역에 랜딩 콘택 플러그를 형성하는 공정에 의해 주변회로 영역에 랜딩 콘택 플러그가 형성될 수 있으며, 셀 영역의 랜딩 콘택 플러그 형성 공정은 일반적으로 공지된 기술이므로 생략하기로 한다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명은 리세스 게이트(recessed gate)를 갖는 트랜지스터를 포함하는 반도체 소자에 있어서, 반도체 기판이 리세스(recess)되어 형성된 다수의 트렌치가 형성된 영역에도 콘택 플러그(Contact Plug)를 형성함으로써, 콘택 플러그를 통해 금속배선과 소스/드레인 영역을 접속시켜 증가된 채널 면적만큼의 온-전류(on-current)를 향상시킬 수 있다.

Claims (18)

  1. 반도체 기판의 활성 영역에 일방향으로 다수의 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 반도체 기판 상에 상기 트렌치들과 교차하는 리세스 게이트를 형성하는 단계;
    상기 다수의 트렌치 중 상기 리세스 게이트 양측의 트렌치의 표면을 포함한 반도체 기판의 표면을 따라 단차진 저면을 가지는 소스/드레인 영역을 형성하는 단계;
    상기 리세스 게이트를 포함한 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 리세스 게이트 양측에 상기 트렌치 저면의 소스/드레인 영역 및 상기 반도체 기판 내 소스/드레인 영역을 노출시키는 콘택홀들을 형성하는 단계;
    상기 콘택홀들을 채우는 콘택 플러그를 형성하는 단계; 및
    상기 리세스 게이트와 평행하게 상기 콘택 플러그와 연결되는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 콘택홀들은 상기 트렌치 저면의 소스/드레인 영역을 노출시키는 제1 콘택홀 및 상기 반도체 기판 내 소스/드레인 영역을 노출시키는 제2 콘택홀로 나뉘어지는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제1 콘택홀 및 상기 제2 콘택홀이 서로 연결되어 상기 콘택 플러그가 라인 패턴으로 형성되는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 소스/드레인 영역은 N+형 불순물을 0°내지 20°의 틸트각 및 30°내지 40°의 트위스트각으로 이온 주입하여 형성되는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 소스/드레인 영역은 N+형 불순물을 1.0E15 내지 9.0E20ions/㎠의 도즈량 및 10 내지 20KeV의 이온 주입 에너지로 이온 주입하여 형성되는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 소스/드레인 영역은 P+형 불순물을 0°내지 20°의 틸트각 및 30°내지 40°의 트위스트각으로 이온 주입하여 형성되는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 소스/드레인 영역은 N+형 불순물을 1.0E15 내지 9.0E20ions/㎠의 도 즈(dose)량 및 10 내지 20KeV의 이온 주입 에너지로 이온 주입하여 형성되는 반도체 소자의 제조 방법.
  8. 반도체 기판의 활성 영역에 일방향으로 다수의 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 반도체 기판 상에 상기 트렌치들과 교차하는 리세스 게이트를 형성하는 단계;
    상기 다수의 트렌치 중 상기 리세스 게이트 양측의 트렌치의 표면을 포함한 반도체 기판의 표면을 따라 단차진 저면을 가지는 소스/드레인 영역을 형성하는 단계;
    상기 리세스 게이트를 포함한 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 식각하여 상기 리세스 게이트 양측에 상기 트렌치 저면의 소스/드레인 영역을 노출시키는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀을 채우는 랜딩 콘택 플러그를 형성하는 단계;
    상기 랜딩 콘택 플러그를 포함한 반도체 기판 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막을 식각하여 상기 랜딩 콘택 플러그 및 상기 반도체 기판 내 상기 소스/드레인 영역을 노출시키는 제2 콘택홀들을 형성하는 단계;
    상기 제2 콘택홀들을 채우는 금속배선 콘택 플러그를 형성하는 단계; 및
    상기 리세스 게이트와 평행하게 상기 금속배선 콘택 플러그와 연결되는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제2 콘택홀들은 상기 랜딩 콘택 플러그를 노출시키는 제3 콘택홀 및 상기 반도체 기판 내 상기 소스/드레인 영역을 노출시키는 제4 콘택홀로 나뉘어지는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제3 콘택홀 및 상기 제4 콘택홀이 서로 연결되어 상기 금속배선 콘택 플러그가 라인 패턴으로 형성되는 반도체 소자의 제조 방법.
  11. 제 8 항에 있어서,
    상기 소스/드레인 영역은 N+형 불순물을 0°내지 20°의 틸트각 및 30°내지 40°의 트위스트각으로 이온 주입하여 형성되는 반도체 소자의 제조 방법.
  12. 제 8 항에 있어서,
    상기 소스/드레인 영역은 N+형 불순물을 1.0E15 내지 9.0E20ions/㎠의 도즈(dose)량 및 10 내지 20KeV의 이온 주입 에너지로 이온 주입하여 형성되는 반도체 소자의 제조 방법.
  13. 제 8 항에 있어서,
    상기 소스/드레인 영역은 P+형 불순물을 0°내지 20°의 틸트각 및 30°내지 40°의 트위스트각으로 이온 주입하여 형성되는 반도체 소자의 제조 방법.
  14. 제 8 항에 있어서,
    상기 소스/드레인 영역은 N+형 불순물을 1.0E15 내지 9.0E20ions/㎠의 도즈(dose)량 및 10 내지 20KeV의 이온 주입 에너지로 이온 주입하여 형성되는 반도체 소자의 제조 방법.
  15. 반도체 기판의 활성 영역에 일방향으로 평행하게 형성된 다수의 트렌치;
    상기 트렌치들과 교차하여 상기 트렌치를 포함하는 반도체 기판 상에 형성된 리세스 게이트;
    상기 다수의 트렌치 중 상기 리세스 게이트 양측의 트렌치의 표면을 포함한 반도체 기판의 표면을 따라 단차진 저면을 갖도록 형성된 소스/드레인 영역;
    상기 리세스 게이트를 포함한 상기 반도체 기판 상에 형성된 층간 절연막;
    상기 층간 절연막 내 제1 콘택홀을 통해 상기 트렌치 저면의 소스/드레인 영역과 연결되고, 상기 제1 콘택홀 사이의 제2 콘택홀을 통해 상기 반도체 기판 내 소스/드레인 영역과 연결되는 콘택 플러그; 및
    상기 콘택 플러그와 연결되는 금속배선을 포함하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제1 콘택홀 및 상기 제2 콘택홀이 서로 연결되어 상기 콘택 플러그가 라인 패턴인 반도체 소자.
  17. 반도체 기판의 활성 영역에 일방향으로 평행하게 형성된 다수의 트렌치;
    상기 트렌치들과 교차하여 상기 트렌치를 포함하는 반도체 기판 상에 형성된 리세스 게이트;
    상기 다수의 트렌치 중 상기 리세스 게이트 양측의 트렌치의 표면을 포함한 반도체 기판의 표면을 따라 단차진 저면을 갖도록 형성된 소스/드레인 영역;
    상기 리세스 게이트를 포함한 상기 반도체 기판 상에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막 내 제1 콘택홀을 통해 상기 트렌치 저면의 상기 소스/드레인 영역과 연결되는 랜딩 콘택 플러그;
    상기 랜딩 콘택 플러그를 포함한 제1 층간 절연막 상에 형성된 제2 층간 절연막;
    상기 제2 층간 절연막 내 제2 콘택홀을 통해 상기 랜딩 콘택 플러그와 연결되고, 상기 랜딩 콘택 플러그 사이의 제3 콘택홀을 통해 상기 반도체 기판 내 소스/드레인 영역과 연결되는 금속배선 콘택 플러그; 및
    상기 금속배선 콘택 플러그와 연결되는 금속배선을 포함하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제2 콘택홀 및 상기 제3 콘택홀이 서로 연결되어 상기 금속배선 콘택 플러그가 라인 패턴인 반도체 소자.
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