JP2003332578A - 薄膜トランジスタ及びその製造方法並びにこれを用いた液晶表示装置 - Google Patents

薄膜トランジスタ及びその製造方法並びにこれを用いた液晶表示装置

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昌弘 三谷
Yasumori Fukushima
康守 福島
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Abstract

(57)【要約】 【課題】 チャネル領域での自己加熱を減少させ、閾値
電圧の変動を抑えることにより信頼性を確保すると共
に、レイアウト面積の増大を抑えた薄膜トランジスタを
提供する。 【解決手段】 ゲート電極５下に複数の分割チャネル領
域８が形成され、各分割チャネル領域８を挟む分割ソー
ス領域６及び分割ドレイン領域７がそれぞれ相互に接続
されている。ここで、各分割チャネル領域８は、チャネ
ル領域同士の間隔Ｓがその幅であるチャネル分割幅Ｗよ
り小さく、かつ、チャネル分割幅Ｗが５０μｍ以下、及
び上記間隔Ｓが３μｍ以上の条件を満足するように形成
されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特性の劣化が防止
される薄膜トランジスタ（Thin Film Transistor、以
下、ＴＦＴと記す。）及びその製造方法並びにそれを用
いた液晶表示装置に関するものである。
【０００２】
【従来の技術】近年、プレゼンテーション用やホームシ
アター用などの高精細ディスプレイとして、液晶プロジ
ェクタの需要が高まっている。液晶プロジェクタは、液
晶表示装置の一種であるが、今後さらに、その用途はリ
アプロジェクションＴＶなど民生機器用にも広がってい
くことと予想され、民生用途に耐え得る十分な信頼性の
確保が重要なポイントになる。
【０００３】液晶プロジェクタの場合、その構成部品で
ある液晶パネルのドライブ回路部に用いられているＴＦ
Ｔを動作させた時に生じる閾値電圧の変動及びそれに伴
う駆動電流の低下が、信頼性上大きな問題となってい
る。
【０００４】この閾値電圧の変動は、ＴＦＴ特性の劣化
であり、このような閾値電圧の変動を伴う劣化モードの
１つとして、ＴＦＴの自己加熱（Self-Heating）により
発生する熱に起因した劣化が知られている。自己加熱に
よる閾値電圧の変動は、ＴＦＴに印加したドレイン電圧
Ｖｄと動作時に流れるドレイン電流Ｉｄとの積に依存す
ることから、ＴＦＴの自己加熱により発生する熱に起因
していると考えられる。
【０００５】液晶パネルは、通常、画像を表示する表示
部と、該表示部を駆動するドライバ回路部とから成って
いるが、最近では移動度が高いｐｏｌｙ−Ｓｉ（多結晶
シリコン）を用いて、透明絶縁基板上に表示部とドライ
バ回路部とを同時に形成する手法がとられている（ドラ
イバモノリシックタイプ）。このような手法により形成
された液晶パネルの場合、ドライバ回路部に用いられて
いるＴＦＴは、その周囲が透明絶縁膜を成すシリコン酸
化膜や、透明絶縁基板を成す石英などの熱伝導率の低い
材質によって囲まれているため、自己加熱により発生し
た熱が逃げ難く、ＴＦＴ特性の劣化が今まで以上に大き
な問題となる。
【０００６】従来、このようなＴＦＴ特性の劣化防止を
目的として、熱を発散しやすくしたＴＦＴについても種
々提案されている。その一つとして、特開平１１−９７
７０１号公報（平成１１年４月９日公開）においては、
ＭＯＳ（Metal Oxide Semiconductor）型トランジスタ
のチャネル領域（チャネル総幅Ｗｔ）を複数（Ｎ個）に
分割して形成すると共に、分割したチャネル領域同士の
間隔Ｓを、分割したチャネル領域１つ当たりのチャネル
幅Ｗ（Ｗ＝Ｗｔ／Ｎ）以上空けることで、発熱を抑え、
熱を周囲へ発散しやすい構造としている。以下、分割し
たチャネル領域を分割チャネル領域と称し、分割チャネ
ル領域のチャネル幅Ｗを、チャネル分割幅と称する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記公
報に記載されている従来の構成では、ＴＦＴ特性の劣化
を防止するために、分割チャネル領域同士の間に、チャ
ネル分割幅Ｗと同等以上の間隔Ｓを空ける必要があるの
で、ドライバ回路部のレイアウト面積が非常に大きくな
ってしまう。
【０００８】図８に、チャネル総幅Ｗｔが３００μｍの
単体ＴＦＴ（チャネル領域を分割していないＴＦＴ）
を、上記した従来の構成に基づいて、チャネル領域をＮ
個に分割し、かつ、分割チャネル領域同士の間隔Ｓ（以
下、チャネル間隔Ｓと称する）をチャネル分割幅Ｗだけ
空けて構成したときの、チャネル分割幅Ｗと、当該ＴＦ
Ｔ設置に必要なレイアウト幅ＷＬとの関係を、参照符号
Ｌａにて示す。
【０００９】図８のラインＬａより、従来の構成では、
分割数Ｎを増やすほど（すなわちチャネル分割幅Ｗが小
さくなるほど）、ＴＦＴレイアウト幅ＷＬは比例して大
きくなることがわかる。
【００１０】例えば、ＴＦＴレイアウト幅ＷＬは、Ｗ＝
Ｓ＝５０μｍの場合、ＷＬ＝５５０μｍ、Ｗ＝Ｓ＝１０
μｍの場合、ＷＬ＝５９０μｍとなり、チャネル総幅Ｗ
ｔ＝３００μｍの単体ＴＦＴの約２倍近くものレイアウ
ト面積が必要になる。
【００１１】従って、液晶パネルのサイズを変えずに、
つまり、上記した透明絶縁基板の大きさを変えずに、チ
ャネル分割幅Ｗとチャネル間隔Ｓとの上記関係を確保し
て、ドライバ回路部のレイアウトを実現しようとする
と、その分だけ表示部の領域が狭くなるため、画素ピッ
チを縮小することになり開口率が低下してしまう。
【００１２】また、逆に、開口率を維持するために画素
ピッチを縮小することなく、チャネル分割幅Ｗとチャネ
ル間隔Ｓとの上記関係を確保して、ドライバ回路部のレ
イアウトを実現しようとすると、必然的に液晶パネルの
サイズが大きくなることとなる。
【００１３】従って、上記した従来の構成では、液晶パ
ネルのサイズを大きくすることなく、ＴＦＴ信頼性の確
保と開口率の維持とを両立することは困難である。
【００１４】本発明は、上記の問題点を解決するために
なされたもので、その目的は、ＴＦＴの信頼性を従来と
同等に確保しながら、ＴＦＴのレイアウト面積の増大を
抑え得るＴＦＴと、その製造方法、及びこれを用いた液
晶表示装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明に係る薄膜トラン
ジスタは、上記の課題を解決するために、ゲート電極下
に形成された複数のチャネル領域と、上記チャネル領域
ごとに設けられた、チャネル領域を挟むソース領域及び
ドレイン領域とを有し、上記各ソース領域は相互に接続
されると共に、上記各ドレイン領域も相互に接続され、
かつ、上記各チャネル領域のチャネル幅が５０μｍ以
下、上記各チャネル領域同士の間隔が３μｍ以上、上記
チャネル領域同士の間隔が上記各チャネル領域のチャネ
ル幅より小さいことを特徴としている。
【００１６】上記の構成により、薄膜トランジスタ（以
下、ＴＦＴと記す。）のチャネル領域を複数に分割して
構成することによって、各チャネル領域（分割チャネル
領域）を流れるドレイン電流Ｉｄを小さくすることがで
きるので、各チャネル領域での自己加熱を抑えて、ＴＦ
Ｔ特性の劣化である閾値電圧の変動を抑えることができ
る。なお、各チャネル領域を挟むソース領域（分割ソー
ス領域）及びドレイン領域（分割ドレイン領域）がそれ
ぞれ相互に接続されているので、各チャネル領域は並列
に接続され、各チャネル領域を流れるドレイン電流Ｉｄ
の合計値は、分割しなかった場合の単体ＴＦＴと同じド
レイン電流Ｉｄを確保できる。
【００１７】また、各チャネル領域同士の間隔（チャネ
ル間隔）を３μｍ以上とすることにより、ＴＦＴの閾値
電圧の変動量を、従来技術の各チャネル領域同士の間隔
＝チャネル領域のチャネル幅（チャネル分割幅）＝５０
μｍの場合の変動量とあまり変わらない程度とできる。
【００１８】さらに、分割した各チャネル領域のチャネ
ル幅（チャネル分割幅）を５０μｍ以下とすることによ
り、ＴＦＴの閾値電圧の変動量をチャネル分割幅１５０
μｍの場合の変動量の１／２以下に抑えることができ
る。
【００１９】従って、これらの条件、つまり、各チャネ
ル領域同士の間隔（チャネル間隔）を３μｍ以上、各チ
ャネル領域のチャネル幅を５０μｍ以下の条件を満足さ
せながら、チャネル領域同士の間隔を上記各チャネル領
域のチャネル幅より小さくすることで、ＴＦＴの信頼性
を確保しながら、ＴＦＴレイアウト幅を、従来技術の構
成、すなわち各チャネル領域同士の間隔＝チャネル領域
のチャネル幅（チャネル分割幅）に設定されている場合
よりも小さくして、チャネルを分割することによるＴＦ
Ｔレイアウト面積の増加を抑えることができる。
【００２０】上記した本発明のＴＦＴにおいて、より好
ましくは、チャネル幅が１０〜５０μｍ、各チャネル領
域同士の間隔が３μｍ〜１０μｍ、かつ、当該ＴＦＴの
レイアウト幅をＷＬ、上記複数のチャネル領域のチャネ
ル幅を全て加算したサイズのチャネル領域を有するＴＦ
Ｔ（単体ＴＦＴ）のレイアウト幅をＷＬ0とすると、Ｗ
Ｌ≦ＷＬ0×１．２の関係を満足するように構成するこ
とである。
【００２１】これによれば、従来技術の構成と同等の信
頼性を確保しながら、チャネルの分割によるＴＦＴレイ
アウト幅の増加、つまり、分割されていない単体ＴＦＴ
におけるレイアウト幅からの増加量を最小限にでき、分
割によるＴＦＴレイアウト面積の増大を最小限にでき
る。
【００２２】また、本発明に係る薄膜トランジスタは、
各ソース領域の相互間の接続、及び各ドレイン領域の相
互間の接続において、各ソース領域は各ソース領域を構
成する半導体層で相互に接続され、上記各ドレイン領域
も各ドレイン領域を構成する半導体層で相互に接続され
ている構成としてもよく、或いは、各ソース領域は、各
ソース領域と接続される配線層（ソース電極）で相互に
接続され、上記各ドレイン領域も、各ドレイン領域と接
続される配線層（ドレイン電極）で相互に接続されてい
る構成としてもよい。
【００２３】本発明に係る薄膜トランジスタは、さら
に、上記の構成に加えて、ＬＤＤ構造、ＧＯＬＤ構造、
マルチゲート構造の何れかの構造をとることを特徴とし
てもよい。
【００２４】上記の構成により、さらに、ＴＦＴが各チ
ャネル領域とソース・ドレイン領域との間に低濃度不純
物領域を設けたＬＤＤ（Lightly Doped Drain）構造、
ゲート電極とオーバーラップして低濃度不純物領域を設
けたＬＤＤ構造であるＧＯＬＤ（Gate Overlapped ＬＤ
Ｄ）構造、もしくはソース・ドレイン領域間にゲート電
極を複数設けたマルチゲート構造をとっている。これら
の構造は、ホットキャリアによる劣化に対して効果があ
ることが一般に知られているが、自己加熱による劣化に
対しては効果がない。よって、ＬＤＤ構造、ＧＯＬＤ構
造、マルチゲート構造の何れかの構造をさらに組み合わ
せることによって、自己加熱とホットキャリアとの劣化
モードを防止することができ、さらに信頼性を確保した
ＴＦＴを得ることができる。
【００２５】本発明に係る液晶表示装置は、上記の課題
を解決するために、上記に記載の薄膜トランジスタを用
いたことを特徴としている。
【００２６】上記の構成により、上記の特徴を有するＴ
ＦＴを液晶表示装置に用いることにより、信頼性を確保
した液晶表示装置を得ることができると共に、開口率を
維持するために画素ピッチを縮小することなく、液晶表
示装置の面積の増加を最小限に抑えることができる。
【００２７】本発明に係る薄膜トランジスタの製造方法
は、上記の課題を解決するために、チャネル幅が５０μ
ｍ以下のチャネル領域を複数、各チャネル領域同士の間
隔が３μｍ以上、かつ上記チャネル領域同士の間隔が上
記各チャネル領域のチャネル幅より小さくなるように形
成すると共に、該チャネル領域ごとに、チャネル領域を
挟むソース領域及びドレイン領域を形成する工程と、上
記複数のチャネル領域上に１つのゲート電極を形成する
工程と、上記各ソース領域を相互に接続し、上記各ドレ
イン領域を相互に接続する工程とを含むことを特徴とし
ている。
【００２８】上記の構成により、上記の特徴を有する本
発明のＴＦＴを製造することができる。
【００２９】
【発明の実施の形態】本願発明者らが、上記目的を達成
すべく、鋭意検討を行った結果、ＴＦＴの劣化抑制の効
果を得るためには、前述した特開平１１−９７７０１号
公報に記載されているように、チャネル領域を複数に分
割して形成するにあたり、複数の各分割チャネル領域同
士の間隔Ｓを、必ずしも分割チャネル領域１個当たりの
チャネル幅であるチャネル分割幅Ｗ以上空ける必要がな
いことを見出した。以下、このことについて説明する。
【００３０】本願発明者らは、まず、図６に示すような
構成を有するＴＦＴ１００を、チャネル間隔Ｓを種々異
ならせて用意し、自己加熱が起こるような一定のストレ
ス条件（ゲート電圧Ｖｇとドレイン電圧Ｖｄとが共に大
となる電圧、つまりＶｇ＝Ｖｄ＝１０〜２０Ｖ程度）下
で一定時間ストレス与え、その後のＴＦＴの閾値電圧の
変動を測定し、上記間隔Ｓと閾値電圧の変動との関係を
調べた。
【００３１】ＴＦＴ１００は、図６に示すように、長尺
状に形成されたゲート電極１０４下に、チャネル分割幅
Ｗの分割チャネル領域１０１（図の斜線領域）がＮ個
（図では１０個）、各分割チャネル領域１０１同士、間
隔Ｓを空けて形成されている。そして、この各分割チャ
ネル領域１０１を、チャネルの分割方向でもあるチャネ
ル幅方向と直交する方向から挟み込むように、分割ソー
ス領域１０２と分割ドレイン領域１０３とが各々形成さ
れている。これら分割ソース領域１０２と分割ドレイン
領域１０３と分割チャネル領域１０１とは、島状にパタ
ーニングされた半導体層１０７よりなり、該半導体層１
０７は、分割数に応じて形成されている。各分割ソース
領域１０２は共通のソース電極１０５に、各分割ドレイ
ン領域１０３は共通のドレイン電極１０６に接続されて
いる。
【００３２】図７に、チャネル間隔Ｓと閾値電圧の変動
との関係を調べた結果を示す。ここで閾値電圧Ｖｔｈの
変動量は、ストレス後の閾値電圧Ｖｔｈ − 初期状態の
閾値電圧Ｖｔｈである。
【００３３】図７より、チャネル総幅Ｗｔ＝１５０μｍ
を３分割（Ｎ＝３）した場合、チャネル分割幅Ｗ＝５０
μｍとなるが、この場合、チャネル間隔Ｓを３μｍ以上
とすることで、閾値電圧Ｖｔｈの変動量は、従来構成に
おいて最低限必要とされた、チャネル間隔Ｓをチャネル
分割幅Ｗ、つまり、チャネル間隔Ｓを５０μｍ（＝Ｗ）
とした場合の変動量に比べてあまり変化しないことがわ
かる。つまり、このことから、熱の発散を良くしてＴＦ
Ｔの劣化を抑制するためには、チャネル間隔Ｓを必ずし
もチャネル分割幅Ｗ以上とする必要がないことがわか
る。
【００３４】また、図７より、チャネル間隔Ｓを一定
（Ｓ＝１０μｍ）とした場合、チャネル分割幅Ｗを小さ
くすることで、閾値電圧Ｖｔｈの変動量が小さくなるこ
とも確認できる。
【００３５】ＴＦＴ１００が形成されるシリコン酸化膜
や石英の熱伝導度は約０．０１４W／K・cm、半導体層１
０７となるシリコンの熱伝導度は約１．５W／K・cm、ソ
ース電極１０５やドレイン電極１０６を成す金属配線層
（例えばＡｌＳｉの場合）の熱伝導度は約２．４W／K・
cm程度である。従って、半導体層１０７や金属配線層の
熱伝導度は、シリコン酸化膜や石英の熱伝導度に比べて
１００倍以上大きい。よって、自己加熱により発生した
熱は、前述の公報中にて想定しているように、周囲のシ
リコン酸化膜や石英を通して発散するよりもむしろ、分
割ソース領域１０２や分割ドレイン領域１０３、及びこ
れらに接続されている熱伝導度の高いソース電極１０５
やドレイン電極１０６を伝わって発散すると推定され
る。その結果、図７に示すように、チャネル間隔Ｓを大
きくしても、ＴＦＴの特性の変動防止にはさほど効果が
現れないと推測される。
【００３６】また、図８に、チャネル間隔Ｓに対し、チ
ャネル分割幅ＷとＴＦＴレイアウト幅ＷＬとの関係を調
べた結果を示す。チャネル間隔Ｓを３μｍ、５μｍ、１
０μｍ、３０μｍ、５０μｍとした場合の上記関係を、
ラインＬｂ〜ラインＬｆにて示す。
【００３７】チャネル間隔Ｓを３μｍに設定した場合、
ラインＬｂに示すように、チャネル総幅Ｗｔ＝３００μ
ｍに要するＴＦＴレイアウト幅ＷＬは、チャネル分割幅
Ｗを小さくしても、Ｗ＝３０μｍ程度まではほとんど増
加せず、チャネル間隔Ｓをチャネル分割幅Ｗ以上とする
従来の構成に比べて、ＴＦＴレイアウト面積の増加を非
常に低く抑え得ることを確認できる。
【００３８】また、上記構成を有するＴＦＴ１００を、
チャネル分割幅Ｗを種々異ならせて用意し、上記と同様
に、自己加熱が起こるような一定のストレス条件（ゲー
ト電圧Ｖｇとドレイン電圧Ｖｄとが共に大となる電圧、
つまりＶｇ＝Ｖｄ＝１０〜２０Ｖ程度）下で一定時間ス
トレス与えた後、ＴＦＴ１００にける閾値電圧Ｖｔｈの
変動を測定し、チャネル分割幅Ｗと閾値電圧Ｖｔｈの変
動との関係を調べた。その結果を図９に示す。
【００３９】図９より、チャネル分割幅Ｗを５０μｍ以
下にすることにより、閾値電圧Ｖｔｈの変動量を、チャ
ネル分割幅Ｗ＝１５０μｍの場合の、該変動量の１／２
以下に抑え得ることが確認できる。
【００４０】以上より、チャネル間隔Ｓがチャネル分割
幅Ｗより小さく、チャネル分割幅Ｗが５０μｍ以下、チ
ャネル間隔Ｓが３μｍ以上である、図８において一点破
線で囲った範囲とすることで、ＴＦＴの信頼性を確保し
ながら、ＴＦＴレイアウト幅を、従来技術の構成、チャ
ネル間隔Ｓ＝チャネル分割幅Ｗに設定されている場合よ
りも小さくして、チャネルを分割することによるＴＦＴ
レイアウト面積の増加を抑えることができることがわか
る。
【００４１】そして、より好ましくは、チャネル分割幅
Ｗを１０〜５０μｍ、チャネル間隔Ｓを３μｍ〜１０μ
ｍ、かつ、ＴＦＴ２０のレイアウト幅ＷＬを、非分割の
単体ＴＦＴのレイアウト幅ＷＬ0の１．２倍以下とな
る、図８においてクロスハッチで示す範囲とすること
で、これにより、ＴＦＴの信頼性を確保しながら、チャ
ネルの分割によるＴＦＴレイアウト幅の増加、つまり、
分割されていない単体ＴＦＴにおけるレイアウト幅から
の増加量を最小限にでき、分割によるＴＦＴレイアウト
面積の増大を最小限にできることがわかる。
【００４２】以上の結果を踏まえ、本発明の実施の形態
について説明すれば、以下のとおりである。
【００４３】図１に、本発明の実施の一形態のＴＦＴ２
０の概念を示す。但し、図１は、概念のみを示してお
り、ＴＦＴ２０を上からみた平面図に相当するが、ＴＦ
Ｔ２０が形成される絶縁性基板や絶縁膜などの記載は省
略されている。
【００４４】該ＴＦＴ２０は、チャネル総幅Ｗｔの単体
ＴＦＴを形成する場合において、チャネル総幅Ｗｔの単
体ＴＦＴを形成する代わりに、チャネル領域をチャネル
幅方向にＮ個に分割して形成されている。
【００４５】長尺状のゲート電極５の下には、チャネル
分割幅Ｗ＝Ｗｔ／Ｎの複数の分割チャネル領域８（図の
斜線領域）が形成されている。また、各分割チャネル領
域８をその併設方向（チャネル幅方向）と直交する方向
から挟み込むように、分割ソース領域６及び分割ドレイ
ン領域７とが形成されている。これら分割ソース領域６
と分割ドレイン領域７とは、島状にパターニングされた
半導体層３よりなり、該半導体層３は分割数に応じて形
成されている。
【００４６】各分割ソース領域６は、コンタクトホール
１０を介して共通のソース電極１１（金属配線層）に接
続されている。同様に、各分割ドレイン領域７も、コン
タクトホール１０を介して共通のドレイン電極１２（金
属配線層）に接続されている。
【００４７】従って、ＴＦＴ２０は、チャネル幅（チャ
ネル分割幅）Ｗの６つのＭＯＳ型トランジスタが並列接
続されたトランジスタ構造、あるいはチャネル幅Ｗｔの
ＴＦＴをチャネル幅方向に６分割したトランジスタ構造
と言える。
【００４８】上記構成では、チャネル領域８を複数（Ｎ
個）に分割した構成として、チャネル分割幅Ｗを小さく
することで、各分割チャネル領域８を流れるドレイン電
流Ｉｄを小さくすることができ、その結果、各分割チャ
ネル領域８での発熱を抑えてＴＦＴ特性の劣化を抑える
ことができる。
【００４９】また、各分割チャネル領域８は、互いに並
列に接続されているので、各分割チャネル領域８を流れ
るドレイン電流Ｉｄの合計値は、分割しなかった場合の
単体ＴＦＴと同じドレイン電流Ｉｄを確保できる。
【００５０】そして、ＴＦＴ２０においては、各チャネ
ル分割領域同士の間隔（チャネル間隔）Ｓは、チャネル
分割幅Ｗより小さく、かつ、チャネル分割幅Ｗが５０μ
ｍ以下、チャネル間隔Ｓが３μｍ以上に形成されてい
る。
【００５１】これにより、ＴＦＴ２０は、ＴＦＴレイア
ウト面積の増加を最小限に抑え、かつ信頼性を確保した
ＴＦＴとなっている。
【００５２】そして、より好ましくは、チャネル分割幅
Ｗを１０〜５０μｍ、チャネル間隔Ｓを３μｍ〜１０μ
ｍ、かつ、ＴＦＴ２０のレイアウト幅ＷＬを、非分割の
単体ＴＦＴのレイアウト幅ＷＬ0の１．２倍以下となる
ように設計することである。
【００５３】これによれば、従来技術の構成と同等の信
頼性を確保しながら、チャネルの分割によるＴＦＴレイ
アウト幅の増加、つまり、分割されていない単体ＴＦＴ
におけるレイアウト幅からの増加量を最小限にでき、分
割によるＴＦＴレイアウト面積の増大を最小限にでき
る。
【００５４】なお、チャネル領域を分割して形成するに
おいて、チャネル分割幅Ｗ、及びチャネル間隔Ｓの最適
値は、ＴＦＴ２０に要求される信頼性の程度に応じて設
定すればよい。
【００５５】図９よりチャネル分割幅Ｗが５０μｍ以下
の範囲において閾値電圧の変動量が大きく減少している
こと、図７よりチャネル間隔Ｓが３μｍ以上の範囲にお
いて閾値電圧の変動量に差があまり見られないこと、さ
らに図８より分割後のＴＦＴレイアウト幅ＷＬを分割前
の単体ＴＦＴのＴＦＴレイアウト幅ＷＬ（３００μｍ）
に比べ開口率を損なわない程度に収めるという３点を鑑
みて、より一層好ましくは、チャネル分割幅Ｗ＝３０〜
５０μｍ程度、チャネル間隔Ｓ＝３〜１０μｍ程度であ
る。
【００５６】また、チャネル分割幅Ｗ、及びチャネル間
隔Ｓの下限値は、図７よりチャネル間隔Ｓが３μｍ以上
の範囲において、閾値電圧Ｖｔｈの変動量に差があまり
見られないこと、さらに図８より、分割後のＴＦＴレイ
アウト幅ＷＬが従来構成より小さくなるという利点を鑑
みて、Ｗ＝Ｓ＝３μｍ程度である。
【００５７】また、一般に、チャネル領域とソース・ド
レイン領域との間に低濃度不純物領域を設けたＬＤＤ
（Lightly Doped Drain）構造、ゲート電極とオーバー
ラップして低濃度不純物領域を設けたＬＤＤ構造である
ＧＯＬＤ（Gate Overlapped ＬＤＤ）構造、もしくはソ
ース・ドレイン領域間にゲート電極を複数設けたマルチ
ゲート構造は、ホットキャリアによるＴＦＴ特性の劣化
に対して効果があることが知られているが、自己加熱に
よるＴＦＴ特性の劣化に対しては効果がない。従って、
上記したＴＦＴ２０の構成を、ＬＤＤ構造、ＧＯＬＤ構
造、マルチゲート構造と、チャネル領域幅の分割とを組
み合わせることによって、ホットキャリア及び自己加熱
の両方の劣化モードを防止することができる。
【００５８】図５に、本発明における実施の他の形態の
ＴＦＴ３０の概念を示す。これにおいても、平面図に相
当するが、ＴＦＴ３０が形成される絶縁性基板や絶縁膜
などの記載は省略している。
【００５９】該ＴＦＴ３０と図１のＴＦＴ２０との違い
は、それぞれ複数の分割チャネル領域８、分割ソース領
域６、及び分割ドレイン領域７を構成する半導体層２３
にある。図１のＴＦＴ２０の場合、半導体層３は、各分
割チャネル領域８に応じてＮ個形成されており、各分割
ソース領域６及び各分割ドレイン領域７は、分割チャネ
ル領域８と同様に、互いに独立して設けられていた。そ
して、各分割ソース領域６相互間の接続、及び各分割ド
レイン領域７相互間の接続は、それぞれコンタクトホー
ル１０を介して接続されるソース電極１１或いはドレイ
ン電極１２において成されていた。
【００６０】これに対し、図５のＴＦＴ３０の場合、半
導体層２３は、各分割チャネル領域８に応じてＮ個に分
割されるのではなく、あくまで１つの半導体層であっ
て、チャネル幅方向と直交するチャネル長方Ｌ方向に沿
ったスリット状の開口部２３ａが形成されることで、チ
ャネル領域のみを分割して分割チャネル領域８を形成し
ている。従って、各分割ソース領域６は分割チャネル領
域８と反対側で相互に接続されており、各分割ドレイン
領域７も同様に分割チャネル領域８とは反対側で相互に
接続されている。
【００６１】なお、その他の構成は、図１のＴＦＴ２０
と同じであり、奏し得る作用・効果も同様である。
【００６２】
【実施例】〔実施例１〕図１に示したＴＦＴ２０の実施
例について図１及び図２に基づいて説明すれば、以下の
とおりである。ここでは、シングルゲート構造とチャネ
ル領域幅の分割とを組み合わせている。
【００６３】図２（ｅ）は、ＴＦＴ２０の構成にシング
ルゲート構造を採用したＴＦＴの断面図であり、図１に
示したＴＦＴ２０のＡ−Ａ線矢視断面に相当する。この
ＴＦＴは、例えば液晶ディスプレイの駆動回路素子とし
て用いられるＮＭＯＳ型トランジスタである。
【００６４】該ＴＦＴにおいては、石英などの透明絶縁
性基板１上全面に、酸化シリコン（ＳｉＯ2）やＨＴＯ
（High Temperature Oxide）などの絶縁膜からなる膜厚
２００〜５００ｎｍ程度の第１層間絶縁膜２が形成され
ている。
【００６５】この第１層間絶縁膜２上に、非晶質シリコ
ン、多結晶シリコン、単結晶シリコン等からなる層厚５
０〜１５０ｎｍ程度の半導体層３が複数（ここでは６
つ）に分割して形成されている。また、各半導体層３
は、中央の分割チャネル領域８と、これを挟む高濃度不
純物拡散領域である分割ソース領域６及び分割ドレイン
領域７とから形成されている。
【００６６】半導体層３が形成された第１層間絶縁膜２
上全面には、膜厚１００ｎｍ程度の例えば酸化シリコン
からなるゲート絶縁膜４が形成されている。ゲート絶縁
膜４上には、各分割チャネル領域８それぞれと交差する
ように、厚さ３００ｎｍ程度のＷＳｉ等の導電体からな
る１つのゲート電極５が形成されている。ゲート電極５
が形成されたゲート絶縁膜４上全面には、膜厚６００ｎ
ｍ程度の例えば酸化シリコンからなる第２層間絶縁膜９
が形成されている。
【００６７】そして、ゲート絶縁膜４及び第２層間絶縁
膜９には、電極取り出しのためのコンタクトホール１０
が開口されている。各コンタクトホール１０を介して、
各分割ソース領域６同士がＡｌ等の金属材料からなる金
属配線層である共通のソース電極１１に接続され、各分
割ドレイン領域７同士がＡｌ等の金属材料からなる金属
配線層である共通のドレイン電極１２に接続されてい
る。
【００６８】次に、以上に説明した実施例のＴＦＴの製
造工程を、図２（ａ）〜図２（ｅ）の断面図に基づいて
説明する。
【００６９】石英などの透明絶縁性基板１上に酸化シ
リコンやＨＴＯなどの絶縁膜を堆積させ、図２（ａ）に
示すように、第１層間絶縁膜２を形成する。第１層間絶
縁膜２の膜厚は２００〜５００ｎｍ程度である。
【００７０】次に、図２（ａ）に示すように、第１層
間絶縁膜２上に半導体層３を形成する。半導体層３は、
例えば非晶質シリコン（アモルファスシリコン）、多結
晶シリコン、単結晶シリコン等からなる。例えば多結晶
シリコンを形成する場合は、減圧ＣＶＤ（Low Pressure
Chemical Vapor Deposition、以下、ＬＰＣＶＤと記
す。）法により第１層間絶縁膜２上にアモルファスシリ
コン薄膜を５０〜１５０ｎｍ程度の厚みに成膜した後、
高温熱処理あるいはレーザーアニールを施して多結晶化
させる。
【００７１】フォトリソグラフィー工程とエッチング
工程とによりパターニングを行い、複数（６つ）の半導
体層３（図１参照）を形成する。また必要ならばこの
後、トランジスタの閾値制御のための不純物注入を行っ
てもよい。
【００７２】図２（ｂ）に示すように、半導体層３の
上に酸化シリコンからなるゲート絶縁膜４を形成する。
ゲート絶縁膜４は、ＣＶＤ（Chemical Vapor Depositio
n）法による堆積や、熱処理による酸化により形成す
る。ゲート絶縁膜４の膜厚は１００ｎｍ程度である。
【００７３】続いて、図２（ｂ）に示すように、ゲー
ト絶縁膜４上にゲート電極５を形成する。ゲート電極５
の形成は、例えばＬＰＣＶＤ法を用いＷＳｉなどの膜を
３００ｎｍ程度の厚みにて成膜、その後所定のパターニ
ングを施す。本実施例においては、シングルゲート構造
をとるためゲート電極５は１個のみパターニングされて
いる（図１参照）。
【００７４】ゲート電極５をマスクとして半導体層３
にＮ型高濃度不純物（リン、砒素等）をドーズ量１〜５
×１０15／cm2にて注入を行って、図２（ｃ）に示すよ
うに、高濃度不純物領域である分割ソース領域６及び分
割ドレイン領域７を形成する。ゲート電極５下の領域は
分割チャネル領域８となる。その後不純物イオン活性化
のためのアニールを行う。
【００７５】全面に絶縁膜を６００ｎｍ程度堆積し、
図２（ｄ）に示すように、第２層間絶縁膜９を形成す
る。
【００７６】図２（ｅ）に示すように、分割ソース領
域６及び分割ドレイン領域７上に電極取り出しのための
コンタクトホール１０を開口する。
【００７７】Ａｌ等の金属材料を成膜し、所定の形状
にパターニングして、図２（ｅ）に示すように、ソース
電極１１及びドレイン電極１２を形成する。
【００７８】以上の〜の工程により、ＮＭＯＳトラ
ンジスタである本実施例のＴＦＴが製造される。
【００７９】なお、ここでは、シングルゲート構造をと
るためゲート電極５は１個のみパターニングしたが、マ
ルチゲート構造とするのであれば、上記の工程におい
て、ゲート電極５を複数個パターニングすればよい。ま
た、ここでは、ＮＭＯＳ型トランジスタの場合を記載し
たが、ＰＭＯＳトランジスタである場合についても、不
純物イオン注入の注入元素の種類がＰ型不純物（ボロン
など）に変わるだけであり、製造方法は同じである。
【００８０】さらに、図５に示した、各分割ソース領域
６と各分割ドレイン領域７とが、半導体層２３において
相互に接続されているタイプのＴＦＴ３０も、におけ
る半導体層２３のパターニング形状が異なる以外、同様
の手順にて形成することができる。
【００８１】〔実施例２〕図１に示したＴＦＴ２０の実
施例について図１及び図３に基づいて説明すれば、以下
のとおりである。ここでは、ＬＤＤ構造とチャネル領域
幅の分割とを組み合わせている。
【００８２】本実施例におけるＴＦＴは、ＴＦＴ２０の
構成にＬＤＤ構造を採用したＴＦＴである。該ＴＦＴ
も、例えば液晶ディスプレイの駆動回路素子として用い
られるＮＭＯＳ型トランジスタであるＴＦＴはＬＤＤ構
造を有している本実施例のＴＦＴと、実施例１のＴＦＴ
とは、各分割ソース領域６及び各分割ドレイン領域７と
各分割チャネル領域８との間に、低濃度不純物領域１５
がそれぞれ存在している点が異なる（図３（ｂ）参
照）。ＬＤＤ構造にすることにより、チャネル−ドレイ
ン間の電界強度が弱められ、その結果、ホットキャリア
によるＴＦＴ特性の劣化を低減する効果が得られる。
【００８３】ＬＤＤ構造を有するＴＦＴ２０がＮＭＯＳ
トランジスタである場合の製造工程を、図３（ａ）、図
３（ｂ）に図２（ａ）〜図２（ｅ）を援用して説明す
る。なお、図３（ａ）、図３（ｂ）は、図１のＡ−Ａ線
矢視断面図に相当する、本実施例のＴＦＴの製造工程に
係る断面図である。
【００８４】まず、図２（ａ）及び図２（ｂ）に示すよ
うに、実施例１における〜と同じ工程を行う。
【００８５】次に、ゲート電極５をマスクとしてＮ型低
濃度不純物（リン、砒素等）、ドーズ量５×１０12〜１
×１０14／cm2にて半導体層３に注入し、図３（ａ）に
示すように、低濃度不純物領域１５を形成する。ゲート
電極５下の不純物注入がされない領域は、分割チャネル
領域８となる。
【００８６】次いで、フォトレジスト１４をパターニン
グし、Ｎ型高濃度不純物（リン、砒素等）をドーズ量１
〜５×１０15／cm2にて半導体層３の低濃度不純物領域
１５に注入し、図３（ｂ）に示すように、高濃度不純物
領域である分割ソース領域６及び分割ドレイン領域７を
形成する。フォトレジスト１４を剥離後、不純物イオン
活性化のためのアニールを行う。
【００８７】以降の工程は、図２（ｄ）及び図２（ｅ）
に示すのと同様に、実施例１における〜と同様の工
程を行う。
【００８８】以上の工程により、ＬＤＤ構造を有し、Ｎ
ＭＯＳトランジスタであるＴＦＴが製造される。
【００８９】なお、ＰＭＯＳトランジスタについても不
純物イオン注入の注入元素の種類がＰ型不純物（ボロン
など）に変わるだけであり、製造方法は同じである。さ
らに、図５に示した、各分割ソース領域６と各分割ドレ
イン領域７とが、半導体層２３において相互に接続され
ているタイプのＴＦＴ３０も、における半導体層２３
のパターニング形状が異なる以外、同様の手順にて形成
することができる。
【００９０】〔実施例３〕図１に示したＴＦＴ２０の実
施例について図１及び図４に基づいて説明すれば、以下
のとおりである。ここでは、ＧＯＬＤ構造とチャネル領
域幅の分割とを組み合わせている。
【００９１】本実施例におけるＴＦＴは、ＴＦＴ２０の
構成にＧＯＬＤ構造を採用したＴＦＴである。該ＴＦＴ
も、例えば液晶ディスプレイの駆動回路素子として用い
られるＮＭＯＳ型トランジスタであるＧＯＬＤ構造を有
している本実施例のＴＦＴと、実施例１のＴＦＴとは、
各分割ソース領域６及び各分割ドレイン領域７と各分割
チャネル領域８との間に、低濃度不純物領域１５である
オーバーラップ領域１５ａ及びオフセット領域１５ｂが
存在している点が異なる（図４（ｃ）参照）。ＧＯＬＤ
構造にすることにより、チャネル−ドレイン間の電界強
度が弱められ、その結果、ホットキャリアによるＴＦＴ
特性の劣化を低減する効果が得られる。
【００９２】ＧＯＬＤ構造を有するＴＦＴがＮＭＯＳト
ランジスタである場合の製造工程を、図４（ａ）〜図４
（ｃ）に図２（ａ）〜図２（ｅ）を援用して説明する。
なお、図４（ａ）〜（ｃ）は、図１のＡ−Ａ線矢視断面
図に相当する、本実施例のＴＦＴの製造工程に係る断面
図である。
【００９３】まず、図１（ａ）に示すように、実施例１
におけると同じ工程を行う。
【００９４】次に、フォトレジスト１４をパターニング
し、Ｎ型低濃度不純物（リン、砒素等）を、ドーズ量５
×１０12〜１×１０14／cm2にて半導体層３に注入し、
図４（ａ）に示すように、低濃度不純物領域１５を形成
する。フォトレジスト１４にて覆われているために不純
物注入がされない領域は、分割チャネル領域８となる。
【００９５】次いで、フォトレジスト１４を除去した
後、図４（ｂ）に示すように、ゲート絶縁膜４上にゲー
ト電極５を形成する。ゲート電極５は、低濃度不純物領
域１５と重なる（オーバーラップする）部分ができるよ
うに形成する。なおゲート電極５形成後、ドレイン電流
調整のためにゲート電極５をマスクとして、低濃度不純
物領域１５にＮ型低濃度不純物を注入しても良い。
【００９６】その後、フォトレジスト１４をパターニン
グし、Ｎ型高濃度不純物（リン、砒素等）をドーズ量１
〜５×１０15／cm2にて半導体層３に注入し、図４
（ｃ）に示すように、高濃度不純物領域である分割ソー
ス領域６及び分割ドレイン領域７を形成する。これによ
り低濃度不純物領域１５は、ゲート電極５下に位置する
オーバーラップ領域１５ａと、上にゲート電極が存在し
ないオフセット領域１５ｂとによって構成される。フォ
トレジスト１４を剥離後、不純物イオン活性化のための
アニールを行う。
【００９７】以降の工程は、図２（ｄ）〜図２（ｅ）に
示されるのと同様に、実施例１における〜と同様の
工程を行う。
【００９８】以上の工程により、ＧＯＬＤ構造を有し、
ＮＭＯＳトランジスタであるＴＦＴが製造される。
【００９９】ＰＭＯＳトランジスタについても不純物イ
オン注入の注入元素の種類がＰ型不純物（ボロンなど）
に変わるだけであり、製造方法は同じである。さらに、
図５に示した、各分割ソース領域６と各分割ドレイン領
域７とが、半導体層２３において相互に接続されている
タイプのＴＦＴ３０も、における半導体層２３のパタ
ーニング形状が異なる以外、同様の手順にて形成するこ
とができる。
【０１００】本発明は上述した実施形態、実施例に限定
されるものではなく、請求項に示した範囲で種々の変更
が可能であり、異なる実施形態にそれぞれ開示された技
術的手段を適宜組み合わせて得られる実施形態について
も本発明の技術範囲に含まれる。
【０１０１】
【発明の効果】本発明に係る薄膜トランジスタは、以上
のように、ゲート電極下に形成された複数のチャネル領
域と、上記チャネル領域ごとに設けられた、チャネル領
域を挟むソース領域及びドレイン領域とを有し、上記各
ソース領域は相互に接続されると共に、上記各ドレイン
領域も相互に接続され、かつ、上記各チャネル領域のチ
ャネル幅が５０μｍ以下、上記各チャネル領域同士の間
隔が３μｍ以上、上記チャネル領域同士の間隔が上記各
チャネル領域のチャネル幅より小さいことを特徴として
いる。
【０１０２】それゆえ、各チャネル領域での自己加熱を
抑えて、ＴＦＴ特性の劣化である閾値電圧の変動を抑え
ることができ、信頼性を確保したＴＦＴを得ることがで
きる。また、非分割の単体ＴＦＴレイアウト幅より分割
にて生じるＴＦＴレイアウト幅の増加を、従来技術の構
成、すなわち各チャネル領域同士の間隔＝チャネル領域
のチャネル幅（チャネル分割幅）に設定されている場合
よりも少なく抑えて、チャネルを分割することによるＴ
ＦＴレイアウト面積の増加を抑えることができる。
【０１０３】上記した本発明のＴＦＴにおいて、より好
ましくは、チャネル幅が１０〜５０μｍ、各チャネル領
域同士の間隔が３μｍ〜１０μｍ、かつ、当該ＴＦＴの
レイアウト幅をＷＬ、上記複数のチャネル領域のチャネ
ル幅を全て加算したサイズのチャネル領域を有するＴＦ
Ｔ（単体ＴＦＴ）のレイアウト幅をＷＬ0とすると、Ｗ
Ｌ≦ＷＬ0×１．２の関係を満足するように構成するこ
とである。
【０１０４】これによれば、従来技術の構成と同等の信
頼性を確保しながら、チャネルの分割によるＴＦＴレイ
アウト幅の増加、つまり、分割されていない単体ＴＦＴ
におけるレイアウト幅からの増加量を最小限にでき、分
割によるＴＦＴレイアウト面積の増大を最小限にでき
る。
【０１０５】また、各ソース領域の相互間の接続、及び
各ドレイン領域の相互間の接続においては、各ソース領
域は各ソース領域を構成する半導体層で相互に接続さ
れ、上記各ドレイン領域も各ドレイン領域を構成する半
導体層で相互に接続されている構成としてもよく、或い
は、各ソース領域は、各ソース領域と接続される配線層
（ソース電極）で相互に接続され、上記各ドレイン領域
も、各ドレイン領域と接続される配線層（ドレイン電
極）で相互に接続されている構成としてもよい。
【０１０６】本発明に係る薄膜トランジスタは、以上の
ように、上記の構成に加えて、ＬＤＤ構造、ＧＯＬＤ構
造、マルチゲート構造の何れかの構造をとることを特徴
としている。
【０１０７】それゆえ、さらに、自己加熱とホットキャ
リアとの劣化モードを防止することができ、さらに信頼
性を確保したＴＦＴを得ることができるという効果を奏
する。
【０１０８】本発明に係る液晶表示装置は、以上のよう
に、上記に記載の薄膜トランジスタを用いたことを特徴
としている。
【０１０９】それゆえ、信頼性を確保した液晶表示装置
を得ることができると共に、開口率を維持するために画
素ピッチを縮小することなく、液晶表示装置の面積の増
加を最小限に抑えることができるという効果を奏する。
【０１１０】本発明に係る薄膜トランジスタの製造方法
は、以上のように、チャネル幅が５０μｍ以下のチャネ
ル領域を複数、各チャネル領域同士の間隔が３μｍ以上
となるように形成すると共に、該チャネル領域ごとに、
チャネル領域を挟むソース領域及びドレイン領域を形成
する工程と、上記複数のチャネル領域上に１つのゲート
電極を形成する工程と、上記各ソース領域を相互に接続
し、上記各ドレイン領域を相互に接続する工程とを含む
ことを特徴としている。
【０１１１】それゆえ、上記の特徴を有するＴＦＴを製
造することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る薄膜トランジスタの一構成例を示
す平面図である。
【図２】（ａ）〜（ｅ）は、本発明に係る薄膜トランジ
スタの一製造工程例を示す断面図であり、（ｅ）は図１
のＡ−Ａ線断面図である。
【図３】（ａ）（ｂ）は、本発明に係る他の薄膜トラン
ジスタの一製造工程例を示す断面図である。
【図４】（ａ）〜（ｃ）は、本発明に係る他の薄膜トラ
ンジスタの一製造工程例を示す断面図である。
【図５】本発明に係る他の薄膜トランジスタの一構成例
を示す平面図である。
【図６】本発明の実験に用いた薄膜トランジスタを示す
平面図である。
【図７】分割数Ｎによる、分割チャネル領域同士の間隔
と閾値電圧の変動量との関係を示すグラフである。
【図８】従来例と本発明における、分割チャネル領域の
チャネル幅（チャネル分割幅）とＴＦＴレイアウト幅と
の関係を示すグラフである。
【図９】分割チャネル領域のチャネル幅（チャネル分割
幅）と閾値電圧の変動量との関係を示すグラフである。
【符号の説明】
１ 透明絶縁性基板 ２ 第１層間絶縁膜 ３ 半導体層 ４ ゲート絶縁膜 ５ ゲート電極 ６ 分割ソース領域（ソース領域） ７ 分割ドレイン領域（ドレイン領域） ８ 分割チャネル領域（チャネル領域） ９ 第２層間絶縁膜 １０ コンタクトホール １１ ソース電極（配線層） １２ ドレイン電極（配線層） １４ フォトレジスト １５ 低濃度不純物領域 １５ａ オーバーラップ領域 １５ｂ オフセット領域 ２０ ＴＦＴ（薄膜トランジスタ） ２３ 半導体層 ３０ ＴＦＴ（薄膜トランジスタ）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 AA04 AA14 AA23 BB01 CC02 DD03 DD13 EE05 EE45 FF02 FF23 FF29 GG02 GG12 GG13 GG15 GG23 GG29 GG30 GG47 HJ01 HJ23 HL03 HM15 NN02 NN23 PP03

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】ゲート電極下に形成された複数のチャネル
    領域と、上記チャネル領域ごとに設けられた、チャネル
    領域を挟むソース領域及びドレイン領域とを有し、上記
    各ソース領域は相互に接続されると共に、上記各ドレイ
    ン領域も相互に接続され、かつ、上記各チャネル領域の
    チャネル幅が５０μｍ以下、上記各チャネル領域同士の
    間隔が３μｍ以上、上記チャネル領域同士の間隔が上記
    各チャネル領域のチャネル幅より小さいことを特徴とす
    る薄膜トランジスタ。
  2. 【請求項２】上記チャネル幅が１０〜５０μｍ、各チャ
    ネル領域同士の間隔が３μｍ〜１０μｍ、かつ、当該薄
    膜トランジスタのレイアウト幅をＷＬ、上記複数のチャ
    ネル領域のチャネル幅を全て加算したサイズのチャネル
    領域を有する薄膜トランジスタのレイアウト幅をＷＬ0
    とすると、ＷＬ≦ＷＬ0×１．２の関係を満足すること
    を特徴とする請求項１に記載の薄膜トランジスタ。
  3. 【請求項３】 上記各ソース領域は、各ソース領域を構
    成する半導体層で相互に接続され、上記各ドレイン領域
    も、各ドレイン領域を構成する半導体層で相互に接続さ
    れていることを特徴とする請求項１又は２に記載の薄膜
    トランジスタ。
  4. 【請求項４】上記各ソース領域は、各ソース領域と接続
    される配線層で相互に接続され、上記各ドレイン領域
    も、各ドレイン領域と接続される配線層で相互に接続さ
    れていることを特徴とする請求項１又は２に記載の薄膜
    トランジスタ。
  5. 【請求項５】ＬＤＤ（Lightly Doped Drain）構造、Ｇ
    ＯＬＤ（Gate Overlapped ＬＤＤ）構造、マルチゲート
    構造の何れかの構造をとることを特徴とする請求項１か
    ら４の何れかに記載の薄膜トランジスタ。
  6. 【請求項６】請求項１から５の何れかに記載の薄膜トラ
    ンジスタを用いたことを特徴とする液晶表示装置。
  7. 【請求項７】チャネル幅が５０μｍ以下のチャネル領域
    を複数、各チャネル領域同士の間隔が３μｍ以上で、か
    つ上記チャネル領域同士の間隔が上記各チャネル領域の
    チャネル幅より小さくなるように形成すると共に、該チ
    ャネル領域ごとに、チャネル領域を挟むソース領域及び
    ドレイン領域を形成する工程と、 上記複数のチャネル領域上に１つのゲート電極を形成す
    る工程と、上記各ソース領域を相互に接続し、上記各ド
    レイン領域を相互に接続する工程とを含むことを特徴と
    する薄膜トランジスタの製造方法。
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