JPH1197701A - 薄膜トランジスタ、その製造方法及び液晶表示装置 - Google Patents
薄膜トランジスタ、その製造方法及び液晶表示装置Info
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- JPH1197701A JPH1197701A JP27213297A JP27213297A JPH1197701A JP H1197701 A JPH1197701 A JP H1197701A JP 27213297 A JP27213297 A JP 27213297A JP 27213297 A JP27213297 A JP 27213297A JP H1197701 A JPH1197701 A JP H1197701A
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Abstract
製造方法及び液晶表示装置を提供する。 【解決手段】 一つのゲート電極14の下に形成される
複数のチャネル領域16と、各チャネル領域16を挟む
ソース領域18及びドレイン領域20と、を有し、各ソ
ース領域18は相互に接続され、各ドレイン領域20は
相互に接続され、各チャネル領域16のチャネル幅W
と、各チャネル領域16同士の間隔Sは、W≦Sの関係
を有する。
Description
される薄膜トランジスタ、その製造方法及び液晶表示装
置に関する。
タ(TFT)は、液晶表示装置などで使用されている
が、その信頼性が大きな問題となっている。例えば、薄
膜トランジスタを動作させると、図9に示すように、し
きい値電圧が変化するという劣化が生じる場合がある。
変化(特性の劣化)が何に起因するかを研究した。
で観察すると、かなり温度が上昇しているのが確認され
た。これは、薄膜トランジスタがガラス基板上に形成さ
れ、また周囲が熱伝導率の低いシリコン酸化膜で囲まれ
ているためである。また、薄膜トランジスタにゲート電
圧(Vg)及びドレイン電圧(Vd)を印加し、10秒
間動作させた後、しきい値電圧の変化を調べた。この時
ゲート電圧(Vg)及びドレイン電圧(Vd)を各々パ
ラメータとした。動作時に流れたドレイン電流をIdと
すると、Id×Vdを横軸に、しきい値電圧の変化を縦
軸にとったのが図10である。同図に示すように、ゲー
ト電圧(Vg)の値にかかわらず、ドレイン電流Id×
ドレイン電圧Vdの値が大きいほど、特性の劣化が大き
くなることが分かった。ここで、Id×Vdは薄膜トラ
ンジスタの発熱量に比例する。
きい値電圧の変化を測定したところ、図11に示すよう
に、上記の劣化と同様な特性変化が確認された。従って
特性の劣化は熱に起因すると考えられる。即ち、薄膜ト
ランジスタが動作時に発する自分自身の熱により、チャ
ネルのポリシリコン膜中のダングリングボンドをターミ
ネイトしていた水素が脱離し、これによりTFT特性が
変化したものと予想される。
W/Lが一定ならば、ドレイン電流Id が一定になるこ
とが知られているが、図12に示すように、W/Lが一
定ならば、W,Lの絶対的な値が小さいほど、特性の劣
化が大きくなることが実験により分かった。その理由
は、チャネル幅Wが小さくなると、単位長さ当たりに大
きなドレイン電流(Id )が流れるため、発熱量が多い
からであると考えられる。これは、今後素子の微細化が
進む程、この劣化が深刻な問題になることを意味する。
ル幅Wが大きいほど特性の劣化が大きくなることが実験
により分かった。従って、例えばドライバー内蔵(点順
次ドライバ)型LCDにおけるアナログスイッチなど、
電流供給能力が必要とされ、結果的にチャネル幅Wが大
きく設計されている薄膜トランジスタで特に顕著に上記
の劣化が生じやすくなる。
とき、その周波数が大きいほど、しきい値電圧の変化が
小さく、ドレイン電圧(Vd)が直流電圧のときに最も
しきい値電圧の変化が大きいことも実験から分かった。
これは、薄膜トランジスタに電圧が印加されてから、温
度が上りきるまでに数m〜数十msecを要するからで
ある。
という問題に鑑みてなされたものであり、その目的は、
特性が劣化しにくい薄膜トランジスタ、その製造方法及
び液晶表示装置を提供することにある。
電極の下に形成される複数のチャネル領域と、各チャネ
ル領域を挟むソース領域及びドレイン領域と、を有し、
各ソース領域は相互に接続され、各ドレイン領域は相互
に接続され、各チャネル領域のチャネル幅Wと、各チャ
ネル領域同士の間隔Sは、W≦Sの関係を有する。
するが、各チャネル領域には一つのゲート電極から電圧
が印加される。また、各ソース領域は相互に接続され、
各ドレイン領域は相互に接続されている。要するに、こ
の薄膜トランジスタは、MOS形トランジスタのチャネ
ル領域を複数に分割して構成されたものである。したが
って、各チャネル領域のチャネル幅Wを小さくすること
ができるので、ドレイン電流Id を小さくすることがで
きる。こうして、発熱を抑えて特性の劣化を防ぐことが
できる。ただし、複数のチャネル領域のそれぞれをドレ
イン電流Id が流れるので、ドレイン電流Id の合計値
は維持される。
屈曲し、前記チャネル領域が一直線に沿って並ぶことを
避ける構成としてもよい。
して、複数のチャネル領域が一直線に沿って並ばないよ
うになっている。したがって、各チャネル領域同士の間
隔を広くすることができ、各チャネル領域で生じた熱が
発散されやすくなっている。
うに形成されてもよい。
チャネル領域を配置することができ、熱が発散されやす
くなる。
置されてもよい。
で、チャネル領域同士の間隔を広くとることができ、各
チャネル領域で生じた熱が発散されやすくなっている。
薄膜トランジスタが、直流電圧のスイッチとして形成さ
れたものである。
トランジスタが用いられるので、スイッチとしての信頼
性が向上する。
イッチは、ソース線への電圧の印加を最終段で制御する
ものであってもよい。
最終段で制御するスイッチには、比較的大きな電流を流
す必要があるので、熱が発散されやすい薄膜トランジス
タを使用することは効果的である。
造方法は、複数のチャネル領域と、各チャネル領域を挟
むソース領域及びドレイン領域と、を形成する工程と、
前記チャネル領域上に一つのゲート電極を形成する工程
と、各ソース領域を相互に接続し、各ドレイン領域を相
互に接続する工程と、を含み、各チャネル領域のチャネ
ル幅Wと、各チャネル領域同士の間隔Sは、W≦Sの関
係を有する。
製造することができる。
について図面を参照して説明する。
の形態に係る薄膜トランジスタの平面図である。この薄
膜トランジスタ10は、例えば液晶ディスプレイのアナ
ログスイッチとして用いられるMOS形トランジスタで
ある。
は、複数(4つ)の多結晶シリコン薄膜12が一つのゲ
ート電極14にそれぞれ交差するように形成されてい
る。また、各多結晶シリコン薄膜12には、ゲート電極
14下にチャネル領域16が形成されるとともに、これ
を挟むN型不純物拡散領域であるソース領域18及びド
レイン領域20が形成されている(図2(A)参照)。
そして、各多結晶シリコン薄膜12のソース領域18及
びドレイン領域20にコンタクトホール22が形成さ
れ、ソース領域18同士、ドレイン領域20同士が共通
のソース電極24、ドレイン電極26にそれぞれ接続さ
れている。
り、図2(B)は、図1のB−B線断面図である。これ
らの図に示すように、ガラス基板28上に、シリコン酸
化膜からなる下地絶縁膜30、ソース領域18、ドレイ
ン領域20およびチャネル領域16となる多結晶シリコ
ン薄膜12が順次形成されている。そして、その上にゲ
ート絶縁膜32を介してタンタル膜からなるゲート電極
14が形成されている。また、その上にシリコン酸化膜
からなる層間絶縁膜34が形成されるとともに、層間絶
縁膜34を貫通してソース領域18、ドレイン領域20
に通じるコンタクトホール22が開口され、ソース電極
24、ドレイン電極260が形成されている。
薄膜12のそれぞれに、チャネル領域16、ソース領域
18及びドレイン領域20が形成されている。このこと
により薄膜トランジスタ10は、4つのMOS形トラン
ジスタに分割されてなる。各MOS形トランジスタのチ
ャネル長はL、チャネル幅はWである。また、4つのM
OS形トランジスタは、同じゲート電極14、ソース電
極24及びドレイン電極26によって駆動される。
ャネル長がLでチャネル幅が4Wの一つのMOS形トラ
ンジスタを、チャネル幅において複数分割(4分割)し
たトランジスタになっている。こうすることで、薄膜ト
ランジスタ10の特性の劣化を抑えることができる。
分割されることで、チャネル長Lが一定で、チャネル幅
Wが小さい複数のMOS形トランジスタとなる。そし
て、各MOS形トランジスタにおいて発熱が少なくなっ
て、特性の劣化が小さくなる。
隣り同士のチャネル領域16の間隔Sとが、W≦Sの関
係になっている。こうすることで、チャネル領域16に
生じた熱が、隣りのチャネル領域16に生じた熱の影響
を受けにくくなって、発散しやすくなる。そして、熱に
よる特性の劣化が小さくなる。
レイン電流Id の大きさに起因すると考えられる。ドレ
イン電流Id は、W/Lに比例して大きくなる。したが
って、W/Lが小さいほどドレイン電流Id が小さくな
る。このことから、MOS形トランジスタは、チャネル
幅Wにおいて多数に分割されるほど、ドレイン電流Id
が小さくなる。
製造方法を図3(A)〜図4(C)を用いて説明する。
以下に述べる製造方法は、例えばゲート絶縁膜の形成に
熱酸化法ではなくCVD法を用いるものであって、プロ
セス全体を通して450℃以下の低いプロセス温度で製
造するものである。これにより、基板の材料としてガラ
スを用いることができる。
板28上の全面に、CVD法を用いて膜厚100〜50
0nm程度のシリコン酸化膜を形成して下地絶縁膜30
とする。次に、下地絶縁膜30上の全面に、ジシラン
(Si2H6)あるいはモノシラン(SiH4 )を原料と
したCVD法を用いて膜厚50nm程度のアモルファス
シリコン薄膜を形成した後、XeCl等のエキシマレー
ザーアニールを行なうことによって多結晶化する。そし
て、周知のフォトリソグラフィー・エッチング技術を用
いて、4つの多結晶シリコン薄膜12(図1参照)のパ
ターニングを行なう。
CVD(Electron Cyclotron Resonance Chemical Vapo
r Deposition)法等を用いて膜厚120nm程度のシリ
コン酸化膜からなるゲート絶縁膜32を形成する。
0nm程度のタンタル膜を全面に堆積させ、図3(C)
に示すように、これをパターニングすることによりゲー
ト電極14を形成する。ついで、図4(A)に示すよう
に、このゲート電極14をマスクとしてPH3/H2を用
いたイオンドーピングを行なうことにより、N型不純物
拡散領域であるソース領域18、ドレイン領域20を形
成する。また、イオンドーピング時のドーズ量は1〜1
0×1015atoms/cm2 程度でよい。ついで、300℃、
2時間のN2 アニールを行なう。
法により膜厚500〜1000nm程度のシリコン酸化
膜からなる層間絶縁膜34を形成する。最後に、図4
(C)に示すように、層間絶縁膜34を貫通して多結晶
シリコン薄膜12上のソース領域18、ドレイン領域2
0に通じるコンタクトホール18を開口した後、全面に
Al−Si−Cu膜を堆積させ、これをパターニングす
ることにより、ソース電極24、ドレイン電極26を形
成する。
0が製造される。
の形態に係る薄膜トランジスタの平面図である。この薄
膜トランジスタ40は、ソース電極42と、このソース
電極42の三辺を取り囲むゲート電極44と、このゲー
ト電極44を取り囲むドレイン電極46と、を有する。
ここで、ゲート電極44は、2列に並ぶ配線の一方の端
部が接続されてコ字状をなし、ドレイン電極46も同様
である。
びドレイン電極46の下には、4箇所において、多結晶
シリコン薄膜48が形成されている。各多結晶シリコン
薄膜48は、ソース電極42の下ではソース領域42a
となり、ゲート電極44の下ではチャネル領域44aと
なり、ドレイン電極46の下ではドレイン領域46aと
なる。つまり、各多結晶シリコン薄膜48は、MOS形
トランジスタとなる。薄膜トランジスタ40は、ゲート
幅の方向で4つに分割されたMOS形トランジスタであ
る。
すように形成されたゲート電極44に対応して、複数列
(2列)の多結晶シリコン薄膜48が形成されている。
すなわち、全てのチャネル領域44aが一直線に沿って
並ぶことが避けられている。したがって、1列に並べら
れた多結晶シリコン薄膜と比べて、チャネル領域44a
で生じた熱が放散しやすくなっている。
の形態に係る薄膜トランジスタの平面図である。この薄
膜トランジスタ50は、ソース電極52と、このソース
電極52の三辺を取り囲むゲート電極54と、このゲー
ト電極54を取り囲むドレイン電極56と、を有する。
ここで、ゲート電極54は、2列に並ぶ配線の一方の端
部が接続されてコ字状をなしている。また、ソース電極
52、ゲート電極54及びドレイン電極56は、図5に
示すソース電極42、ゲート電極44及びドレイン電極
46よりも長く形成されている。
うち、一方(図において左側)には3つの多結晶シリコ
ン薄膜58が形成されており、他方(図において右側)
には2つの多結晶シリコン薄膜58が形成されている。
薄膜58が互い違いに形成されて千鳥状をなしている。
こうすることで、一方の列に並ぶ多結晶シリコン薄膜5
8のチャネル領域58aが、他方の列に並ぶ多結晶シリ
コン薄膜58のチャネル領域58aに生じる熱の影響を
受けにくく、熱を発散しやすくなっている。
の形態に係る薄膜トランジスタの平面図である。この薄
膜トランジスタ60は、蛇行するように屈曲するゲート
電極64と、このゲート電極64の両側で並ぶソース電
極62及びドレイン電極66と、を有する。
ース電極62及びドレイン電極66が蛇行するように屈
曲しているので、複数の多結晶シリコン薄膜68を、一
層離して形成することができる。こうすることで、一層
熱の発散が容易になる。
の形態に係る液晶表示装置の回路を示す図である。同図
に示すように、この液晶表示装置70は、ソース線ドラ
イバー回路72と、ゲート線ドライバー回路74と、画
素マトリクス76とを有する。
ジスタ78、ビデオ信号バス80a、80b、80c、
アナログスイッチ81a、81b、81cを有する。ま
た、ゲート線ドライバー回路74は、シフトレジスタ8
2及びバッファ83を有する。
ート線ドライバー回路74を構成するトランジスタ(図
示略)の構成はともにCMOS型である。
クス状に配列されたものである。各画素84に対応し
て、画素トランジスタ85、液晶セル86及び対向電極
87が設けられている。
ス線88a、88b、88cが形成され、各画素84に
信号を入力するようになっている。ゲート線ドライバー
回路74からは、ゲート線89a、89bが形成され
て、画素マトリクス76の各画素トランジスタ85のゲ
ートに接続されている。
ライバー回路、ゲート線ドライバー回路等の回路部、ア
ナログスイッチ、画素トランジスタの各部分あるいは一
部分に本発明の薄膜トランジスタが適用されている。こ
の構成により、回路の誤動作等の発生が少なく、良好な
画質を有する液晶表示装置を実現することができる。
81cは、ソース線88a、88b、88cに接続され
る最終段のスイッチであるため、比較的大きな電流が流
されるので、特性の劣化が少ない本発明を適用すること
が効果的である。また、アナログスイッチ81a、81
b、81cは、直流電圧のスイッチとして使用されるの
で、特性の劣化が小さい。
TFTの例について説明したが、本発明をPチャネルT
FTに適用することもできる。また、チャネル領域やソ
ース、ドレイン領域を形成するシリコン薄膜としては、
多結晶シリコン薄膜に限らず、非晶質シリコン薄膜を用
いてもよい。
薄膜トランジスタを画素トランジスタやアナログスイッ
チに限らず、種々の回路構成要素に適用することができ
る。さらに、上記実施の形態ではトップゲート型薄膜ト
ランジスタの例を挙げたが、本発明をボトムゲート型薄
膜トランジスタに適用することも可能である。
面図である。
図2(B)は、図1のB−B線断面図である。
に係る薄膜トランジスタの製造方法を説明する図であ
る。
に係る薄膜トランジスタの製造方法を説明する図であ
る。
面図である。
面図である。
面図である。
示す図である。
の研究結果を示す図である。
ての研究結果を示す図である。
ての研究結果を示す図である。
ての研究結果を示す図である。
Claims (7)
- 【請求項1】 一つのゲート電極の下に形成される複数
のチャネル領域と、各チャネル領域を挟むソース領域及
びドレイン領域と、を有し、 各ソース領域は相互に接続され、各ドレイン領域は相互
に接続され、 各チャネル領域のチャネル幅Wと、各チャネル領域同士
の間隔Sは、W≦Sの関係を有する薄膜トランジスタ。 - 【請求項2】 請求項1記載の薄膜トランジスタにおい
て、 前記ゲート電極は屈曲し、前記チャネル領域が一直線に
沿って並ぶことを避ける薄膜トランジスタ。 - 【請求項3】 請求項2記載の薄膜トランジスタにおい
て、 前記ゲート電極は、複数列をなすように形成される薄膜
トランジスタ。 - 【請求項4】 請求項2又は請求項3記載の薄膜トラン
ジスタにおいて、 前記チャネル領域は、互い違いに配置される薄膜トラン
ジスタ。 - 【請求項5】 請求項1から請求項4のいずれかに記載
の薄膜トランジスタが、直流電圧のスイッチとして形成
される液晶表示装置。 - 【請求項6】 請求項5記載の液晶表示装置において、 前記スイッチは、ソース線への電圧の印加を最終段で制
御する液晶表示装置。 - 【請求項7】 複数のチャネル領域と、各チャネル領域
を挟むソース領域及びドレイン領域と、を形成する工程
と、 前記チャネル領域上に一つのゲート電極を形成する工程
と、 各ソース領域を相互に接続し、各ドレイン領域を相互に
接続する工程と、 を含み、 各チャネル領域のチャネル幅Wと、各チャネル領域同士
の間隔Sは、W≦Sの関係を有する薄膜トランジスタの
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27213297A JP3591242B2 (ja) | 1997-09-18 | 1997-09-18 | 薄膜トランジスタ、画素マトリクス及び液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27213297A JP3591242B2 (ja) | 1997-09-18 | 1997-09-18 | 薄膜トランジスタ、画素マトリクス及び液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
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JPH1197701A true JPH1197701A (ja) | 1999-04-09 |
JP3591242B2 JP3591242B2 (ja) | 2004-11-17 |
Family
ID=17509546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27213297A Expired - Lifetime JP3591242B2 (ja) | 1997-09-18 | 1997-09-18 | 薄膜トランジスタ、画素マトリクス及び液晶表示装置 |
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JP (1) | JP3591242B2 (ja) |
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