JPH1197701A

JPH1197701A - 薄膜トランジスタ、その製造方法及び液晶表示装置

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Publication number: JPH1197701A
Application number: JP27213297A
Authority: JP
Inventors: Satoshi Inoue; 聡井上
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-09-18
Filing date: 1997-09-18
Publication date: 1999-04-09
Anticipated expiration: 2017-09-18
Also published as: JP3591242B2

Abstract

(57)【要約】【課題】特性が劣化しにくい薄膜トランジスタ、その
製造方法及び液晶表示装置を提供する。【解決手段】一つのゲート電極１４の下に形成される
複数のチャネル領域１６と、各チャネル領域１６を挟む
ソース領域１８及びドレイン領域２０と、を有し、各ソ
ース領域１８は相互に接続され、各ドレイン領域２０は
相互に接続され、各チャネル領域１６のチャネル幅Ｗ
と、各チャネル領域１６同士の間隔Ｓは、Ｗ≦Ｓの関係
を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特性の劣化が防止
される薄膜トランジスタ、その製造方法及び液晶表示装
置に関する。

【０００２】

【発明の背景】多結晶シリコンを用いた薄膜トランジス
タ（ＴＦＴ）は、液晶表示装置などで使用されている
が、その信頼性が大きな問題となっている。例えば、薄
膜トランジスタを動作させると、図９に示すように、し
きい値電圧が変化するという劣化が生じる場合がある。

【０００３】そこで、本願発明者等は、しきい値電圧の
変化（特性の劣化）が何に起因するかを研究した。

【０００４】動作時の薄膜トランジスタを赤外線温度計
で観察すると、かなり温度が上昇しているのが確認され
た。これは、薄膜トランジスタがガラス基板上に形成さ
れ、また周囲が熱伝導率の低いシリコン酸化膜で囲まれ
ているためである。また、薄膜トランジスタにゲート電
圧（Ｖｇ）及びドレイン電圧（Ｖｄ）を印加し、１０秒
間動作させた後、しきい値電圧の変化を調べた。この時
ゲート電圧（Ｖｇ）及びドレイン電圧（Ｖｄ）を各々パ
ラメータとした。動作時に流れたドレイン電流をＩｄと
すると、Ｉｄ×Ｖｄを横軸に、しきい値電圧の変化を縦
軸にとったのが図１０である。同図に示すように、ゲー
ト電圧（Ｖｇ）の値にかかわらず、ドレイン電流Ｉｄ×
ドレイン電圧Ｖｄの値が大きいほど、特性の劣化が大き
くなることが分かった。ここで、Ｉｄ×Ｖｄは薄膜トラ
ンジスタの発熱量に比例する。

【０００５】また、薄膜トランジスタを加熱してそのし
きい値電圧の変化を測定したところ、図１１に示すよう
に、上記の劣化と同様な特性変化が確認された。従って
特性の劣化は熱に起因すると考えられる。即ち、薄膜ト
ランジスタが動作時に発する自分自身の熱により、チャ
ネルのポリシリコン膜中のダングリングボンドをターミ
ネイトしていた水素が脱離し、これによりＴＦＴ特性が
変化したものと予想される。

【０００６】チャネル幅Ｗ及びチャネル長Ｌについて、
Ｗ／Ｌが一定ならば、ドレイン電流Ｉd が一定になるこ
とが知られているが、図１２に示すように、Ｗ／Ｌが一
定ならば、Ｗ，Ｌの絶対的な値が小さいほど、特性の劣
化が大きくなることが実験により分かった。その理由
は、チャネル幅Ｗが小さくなると、単位長さ当たりに大
きなドレイン電流（Ｉd ）が流れるため、発熱量が多い
からであると考えられる。これは、今後素子の微細化が
進む程、この劣化が深刻な問題になることを意味する。

【０００７】また、チャネル長Ｌが一定ならば、チャネ
ル幅Ｗが大きいほど特性の劣化が大きくなることが実験
により分かった。従って、例えばドライバー内蔵（点順
次ドライバ）型ＬＣＤにおけるアナログスイッチなど、
電流供給能力が必要とされ、結果的にチャネル幅Ｗが大
きく設計されている薄膜トランジスタで特に顕著に上記
の劣化が生じやすくなる。

【０００８】なお、ドレイン電圧（Ｖｄ）が交流電圧の
とき、その周波数が大きいほど、しきい値電圧の変化が
小さく、ドレイン電圧（Ｖｄ）が直流電圧のときに最も
しきい値電圧の変化が大きいことも実験から分かった。
これは、薄膜トランジスタに電圧が印加されてから、温
度が上りきるまでに数ｍ〜数十ｍｓｅｃを要するからで
ある。

【０００９】本発明は、薄膜トランジスタの特性の劣化
という問題に鑑みてなされたものであり、その目的は、
特性が劣化しにくい薄膜トランジスタ、その製造方法及
び液晶表示装置を提供することにある。

【００１０】

【課題を解決するための手段】

（１）本発明に係る薄膜トランジスタは、一つのゲート
電極の下に形成される複数のチャネル領域と、各チャネ
ル領域を挟むソース領域及びドレイン領域と、を有し、
各ソース領域は相互に接続され、各ドレイン領域は相互
に接続され、各チャネル領域のチャネル幅Ｗと、各チャ
ネル領域同士の間隔Ｓは、Ｗ≦Ｓの関係を有する。

【００１１】本発明によれば、複数のチャネル領域を有
するが、各チャネル領域には一つのゲート電極から電圧
が印加される。また、各ソース領域は相互に接続され、
各ドレイン領域は相互に接続されている。要するに、こ
の薄膜トランジスタは、ＭＯＳ形トランジスタのチャネ
ル領域を複数に分割して構成されたものである。したが
って、各チャネル領域のチャネル幅Ｗを小さくすること
ができるので、ドレイン電流Ｉd を小さくすることがで
きる。こうして、発熱を抑えて特性の劣化を防ぐことが
できる。ただし、複数のチャネル領域のそれぞれをドレ
イン電流Ｉd が流れるので、ドレイン電流Ｉd の合計値
は維持される。

【００１２】（２）本発明において、前記ゲート電極は
屈曲し、前記チャネル領域が一直線に沿って並ぶことを
避ける構成としてもよい。

【００１３】これによれば、屈曲したゲート電極に対応
して、複数のチャネル領域が一直線に沿って並ばないよ
うになっている。したがって、各チャネル領域同士の間
隔を広くすることができ、各チャネル領域で生じた熱が
発散されやすくなっている。

【００１４】（３）前記ゲート電極は、複数列をなすよ
うに形成されてもよい。

【００１５】これによれば、複数列をなすように複数の
チャネル領域を配置することができ、熱が発散されやす
くなる。

【００１６】（４）前記チャネル領域は、互い違いに配
置されてもよい。

【００１７】これによれば、互い違いに配置されること
で、チャネル領域同士の間隔を広くとることができ、各
チャネル領域で生じた熱が発散されやすくなっている。

【００１８】（５）本発明に係る液晶表示装置は、上記
薄膜トランジスタが、直流電圧のスイッチとして形成さ
れたものである。

【００１９】本発明によれば、熱が発散されやすい薄膜
トランジスタが用いられるので、スイッチとしての信頼
性が向上する。

【００２０】（６）上記液晶表示装置において、前記ス
イッチは、ソース線への電圧の印加を最終段で制御する
ものであってもよい。

【００２１】このように、ソース線への電圧を印加する
最終段で制御するスイッチには、比較的大きな電流を流
す必要があるので、熱が発散されやすい薄膜トランジス
タを使用することは効果的である。

【００２２】（７）本発明に係る薄膜トランジスタの製
造方法は、複数のチャネル領域と、各チャネル領域を挟
むソース領域及びドレイン領域と、を形成する工程と、
前記チャネル領域上に一つのゲート電極を形成する工程
と、各ソース領域を相互に接続し、各ドレイン領域を相
互に接続する工程と、を含み、各チャネル領域のチャネ
ル幅Ｗと、各チャネル領域同士の間隔Ｓは、Ｗ≦Ｓの関
係を有する。

【００２３】本発明によって、上記薄膜トランジスタを
製造することができる。

【００２４】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して説明する。

【００２５】（第１の実施の形態）図１は、第１の実施
の形態に係る薄膜トランジスタの平面図である。この薄
膜トランジスタ１０は、例えば液晶ディスプレイのアナ
ログスイッチとして用いられるＭＯＳ形トランジスタで
ある。

【００２６】図１に示すように、薄膜トランジスタ１０
は、複数（４つ）の多結晶シリコン薄膜１２が一つのゲ
ート電極１４にそれぞれ交差するように形成されてい
る。また、各多結晶シリコン薄膜１２には、ゲート電極
１４下にチャネル領域１６が形成されるとともに、これ
を挟むＮ型不純物拡散領域であるソース領域１８及びド
レイン領域２０が形成されている（図２（Ａ）参照）。
そして、各多結晶シリコン薄膜１２のソース領域１８及
びドレイン領域２０にコンタクトホール２２が形成さ
れ、ソース領域１８同士、ドレイン領域２０同士が共通
のソース電極２４、ドレイン電極２６にそれぞれ接続さ
れている。

【００２７】図２（Ａ）は、図１のＡ−Ａ線断面図であ
り、図２（Ｂ）は、図１のＢ−Ｂ線断面図である。これ
らの図に示すように、ガラス基板２８上に、シリコン酸
化膜からなる下地絶縁膜３０、ソース領域１８、ドレイ
ン領域２０およびチャネル領域１６となる多結晶シリコ
ン薄膜１２が順次形成されている。そして、その上にゲ
ート絶縁膜３２を介してタンタル膜からなるゲート電極
１４が形成されている。また、その上にシリコン酸化膜
からなる層間絶縁膜３４が形成されるとともに、層間絶
縁膜３４を貫通してソース領域１８、ドレイン領域２０
に通じるコンタクトホール２２が開口され、ソース電極
２４、ドレイン電極２６０が形成されている。

【００２８】本実施の形態では、４つの多結晶シリコン
薄膜１２のそれぞれに、チャネル領域１６、ソース領域
１８及びドレイン領域２０が形成されている。このこと
により薄膜トランジスタ１０は、４つのＭＯＳ形トラン
ジスタに分割されてなる。各ＭＯＳ形トランジスタのチ
ャネル長はＬ、チャネル幅はＷである。また、４つのＭ
ＯＳ形トランジスタは、同じゲート電極１４、ソース電
極２４及びドレイン電極２６によって駆動される。

【００２９】したがって、薄膜トランジスタ１０は、チ
ャネル長がＬでチャネル幅が４Ｗの一つのＭＯＳ形トラ
ンジスタを、チャネル幅において複数分割（４分割）し
たトランジスタになっている。こうすることで、薄膜ト
ランジスタ１０の特性の劣化を抑えることができる。

【００３０】すなわち、ＭＯＳ形トランジスタが複数に
分割されることで、チャネル長Ｌが一定で、チャネル幅
Ｗが小さい複数のＭＯＳ形トランジスタとなる。そし
て、各ＭＯＳ形トランジスタにおいて発熱が少なくなっ
て、特性の劣化が小さくなる。

【００３１】また、本実施形態では、チャネル幅Ｗと、
隣り同士のチャネル領域１６の間隔Ｓとが、Ｗ≦Ｓの関
係になっている。こうすることで、チャネル領域１６に
生じた熱が、隣りのチャネル領域１６に生じた熱の影響
を受けにくくなって、発散しやすくなる。そして、熱に
よる特性の劣化が小さくなる。

【００３２】なお、チャネル領域１６に生じる熱は、ド
レイン電流Ｉd の大きさに起因すると考えられる。ドレ
イン電流Ｉd は、Ｗ／Ｌに比例して大きくなる。したが
って、Ｗ／Ｌが小さいほどドレイン電流Ｉd が小さくな
る。このことから、ＭＯＳ形トランジスタは、チャネル
幅Ｗにおいて多数に分割されるほど、ドレイン電流Ｉd
が小さくなる。

【００３３】次に、上記構成の薄膜トランジスタ１０の
製造方法を図３（Ａ）〜図４（Ｃ）を用いて説明する。
以下に述べる製造方法は、例えばゲート絶縁膜の形成に
熱酸化法ではなくＣＶＤ法を用いるものであって、プロ
セス全体を通して４５０℃以下の低いプロセス温度で製
造するものである。これにより、基板の材料としてガラ
スを用いることができる。

【００３４】まず、図３（Ａ）に示すように、ガラス基
板２８上の全面に、ＣＶＤ法を用いて膜厚１００〜５０
０ｎｍ程度のシリコン酸化膜を形成して下地絶縁膜３０
とする。次に、下地絶縁膜３０上の全面に、ジシラン
（Ｓｉ₂Ｈ₆）あるいはモノシラン（ＳｉＨ₄ ）を原料と
したＣＶＤ法を用いて膜厚５０ｎｍ程度のアモルファス
シリコン薄膜を形成した後、ＸｅＣｌ等のエキシマレー
ザーアニールを行なうことによって多結晶化する。そし
て、周知のフォトリソグラフィー・エッチング技術を用
いて、４つの多結晶シリコン薄膜１２（図１参照）のパ
ターニングを行なう。

【００３５】次に、図３（Ｂ）に示すように、ＥＣＲ−
ＣＶＤ（Electron Cyclotron Resonance Chemical Vapo
r Deposition）法等を用いて膜厚１２０ｎｍ程度のシリ
コン酸化膜からなるゲート絶縁膜３２を形成する。

【００３６】次に、スパッタ法により膜厚６００〜８０
０ｎｍ程度のタンタル膜を全面に堆積させ、図３（Ｃ）
に示すように、これをパターニングすることによりゲー
ト電極１４を形成する。ついで、図４（Ａ）に示すよう
に、このゲート電極１４をマスクとしてＰＨ₃／Ｈ₂を用
いたイオンドーピングを行なうことにより、Ｎ型不純物
拡散領域であるソース領域１８、ドレイン領域２０を形
成する。また、イオンドーピング時のドーズ量は１〜１
０×１０¹⁵atoms/cm² 程度でよい。ついで、３００℃、
２時間のＮ₂ アニールを行なう。

【００３７】そして、図４（Ｂ）に示すように、ＣＶＤ
法により膜厚５００〜１０００ｎｍ程度のシリコン酸化
膜からなる層間絶縁膜３４を形成する。最後に、図４
（Ｃ）に示すように、層間絶縁膜３４を貫通して多結晶
シリコン薄膜１２上のソース領域１８、ドレイン領域２
０に通じるコンタクトホール１８を開口した後、全面に
Ａｌ−Ｓｉ−Ｃｕ膜を堆積させ、これをパターニングす
ることにより、ソース電極２４、ドレイン電極２６を形
成する。

【００３８】以上の工程によって、薄膜トランジスタ１
０が製造される。

【００３９】（第２の実施の形態）図５は、第２の実施
の形態に係る薄膜トランジスタの平面図である。この薄
膜トランジスタ４０は、ソース電極４２と、このソース
電極４２の三辺を取り囲むゲート電極４４と、このゲー
ト電極４４を取り囲むドレイン電極４６と、を有する。
ここで、ゲート電極４４は、２列に並ぶ配線の一方の端
部が接続されてコ字状をなし、ドレイン電極４６も同様
である。

【００４０】また、ソース電極４２、ゲート電極４４及
びドレイン電極４６の下には、４箇所において、多結晶
シリコン薄膜４８が形成されている。各多結晶シリコン
薄膜４８は、ソース電極４２の下ではソース領域４２ａ
となり、ゲート電極４４の下ではチャネル領域４４ａと
なり、ドレイン電極４６の下ではドレイン領域４６ａと
なる。つまり、各多結晶シリコン薄膜４８は、ＭＯＳ形
トランジスタとなる。薄膜トランジスタ４０は、ゲート
幅の方向で４つに分割されたＭＯＳ形トランジスタであ
る。

【００４１】本実施形態によれば、複数列（２列）をな
すように形成されたゲート電極４４に対応して、複数列
（２列）の多結晶シリコン薄膜４８が形成されている。
すなわち、全てのチャネル領域４４ａが一直線に沿って
並ぶことが避けられている。したがって、１列に並べら
れた多結晶シリコン薄膜と比べて、チャネル領域４４ａ
で生じた熱が放散しやすくなっている。

【００４２】（第３の実施の形態）図６は、第３の実施
の形態に係る薄膜トランジスタの平面図である。この薄
膜トランジスタ５０は、ソース電極５２と、このソース
電極５２の三辺を取り囲むゲート電極５４と、このゲー
ト電極５４を取り囲むドレイン電極５６と、を有する。
ここで、ゲート電極５４は、２列に並ぶ配線の一方の端
部が接続されてコ字状をなしている。また、ソース電極
５２、ゲート電極５４及びドレイン電極５６は、図５に
示すソース電極４２、ゲート電極４４及びドレイン電極
４６よりも長く形成されている。

【００４３】ゲート５４の一部となる２列に並ぶ配線の
うち、一方（図において左側）には３つの多結晶シリコ
ン薄膜５８が形成されており、他方（図において右側）
には２つの多結晶シリコン薄膜５８が形成されている。

【００４４】そして、本実施形態では、多結晶シリコン
薄膜５８が互い違いに形成されて千鳥状をなしている。
こうすることで、一方の列に並ぶ多結晶シリコン薄膜５
８のチャネル領域５８ａが、他方の列に並ぶ多結晶シリ
コン薄膜５８のチャネル領域５８ａに生じる熱の影響を
受けにくく、熱を発散しやすくなっている。

【００４５】（第４の実施の形態）図７は、第４の実施
の形態に係る薄膜トランジスタの平面図である。この薄
膜トランジスタ６０は、蛇行するように屈曲するゲート
電極６４と、このゲート電極６４の両側で並ぶソース電
極６２及びドレイン電極６６と、を有する。

【００４６】本実施形態によれば、ゲート電極６４、ソ
ース電極６２及びドレイン電極６６が蛇行するように屈
曲しているので、複数の多結晶シリコン薄膜６８を、一
層離して形成することができる。こうすることで、一層
熱の発散が容易になる。

【００４７】（第５の実施の形態）図８は、第５の実施
の形態に係る液晶表示装置の回路を示す図である。同図
に示すように、この液晶表示装置７０は、ソース線ドラ
イバー回路７２と、ゲート線ドライバー回路７４と、画
素マトリクス７６とを有する。

【００４８】ソース線ドライバー回路７２は、シフトレ
ジスタ７８、ビデオ信号バス８０ａ、８０ｂ、８０ｃ、
アナログスイッチ８１ａ、８１ｂ、８１ｃを有する。ま
た、ゲート線ドライバー回路７４は、シフトレジスタ８
２及びバッファ８３を有する。

【００４９】これらソース線ドライバー回路７２及びゲ
ート線ドライバー回路７４を構成するトランジスタ（図
示略）の構成はともにＣＭＯＳ型である。

【００５０】画素マトリクス７６は各画素８４がマトリ
クス状に配列されたものである。各画素８４に対応し
て、画素トランジスタ８５、液晶セル８６及び対向電極
８７が設けられている。

【００５１】ソース線ドライバー回路７２からは、ソー
ス線８８ａ、８８ｂ、８８ｃが形成され、各画素８４に
信号を入力するようになっている。ゲート線ドライバー
回路７４からは、ゲート線８９ａ、８９ｂが形成され
て、画素マトリクス７６の各画素トランジスタ８５のゲ
ートに接続されている。

【００５２】この液晶表示装置においては、ソース線ド
ライバー回路、ゲート線ドライバー回路等の回路部、ア
ナログスイッチ、画素トランジスタの各部分あるいは一
部分に本発明の薄膜トランジスタが適用されている。こ
の構成により、回路の誤動作等の発生が少なく、良好な
画質を有する液晶表示装置を実現することができる。

【００５３】特に、アナログスイッチ８１ａ、８１ｂ、
８１ｃは、ソース線８８ａ、８８ｂ、８８ｃに接続され
る最終段のスイッチであるため、比較的大きな電流が流
されるので、特性の劣化が少ない本発明を適用すること
が効果的である。また、アナログスイッチ８１ａ、８１
ｂ、８１ｃは、直流電圧のスイッチとして使用されるの
で、特性の劣化が小さい。

【００５４】さらに、上記実施の形態では、Ｎチャネル
ＴＦＴの例について説明したが、本発明をＰチャネルＴ
ＦＴに適用することもできる。また、チャネル領域やソ
ース、ドレイン領域を形成するシリコン薄膜としては、
多結晶シリコン薄膜に限らず、非晶質シリコン薄膜を用
いてもよい。

【００５５】そして、液晶表示装置において、本発明の
薄膜トランジスタを画素トランジスタやアナログスイッ
チに限らず、種々の回路構成要素に適用することができ
る。さらに、上記実施の形態ではトップゲート型薄膜ト
ランジスタの例を挙げたが、本発明をボトムゲート型薄
膜トランジスタに適用することも可能である。

【００５６】

【図面の簡単な説明】

【図１】第１の実施の形態に係る薄膜トランジスタの平
面図である。

【図２】図２（Ａ）は、図１のＡ−Ａ線断面図であり、
図２（Ｂ）は、図１のＢ−Ｂ線断面図である。

【図３】図３（Ａ）〜図３（Ｃ）は、第１の実施の形態
に係る薄膜トランジスタの製造方法を説明する図であ
る。

【図４】図４（Ａ）〜図４（Ｃ）は、第１の実施の形態
に係る薄膜トランジスタの製造方法を説明する図であ
る。

【図５】第２の実施の形態に係る薄膜トランジスタの平
面図である。

【図６】第３の実施の形態に係る薄膜トランジスタの平
面図である。

【図７】第４の実施の形態に係る薄膜トランジスタの平
面図である。

【図８】第５の実施の形態に係る液晶表示装置の回路を
示す図である。

【図９】しきい値電圧の変化が何に起因するかについて
の研究結果を示す図である。

【図１０】しきい値電圧の変化が何に起因するかについ
ての研究結果を示す図である。

【図１１】しきい値電圧の変化が何に起因するかについ
ての研究結果を示す図である。

【図１２】しきい値電圧の変化が何に起因するかについ
ての研究結果を示す図である。

【符号の説明】

１０薄膜トランジスタ１４ゲート電極１６チャネル領域１８ソース領域２０ドレイン領域２４ソース電極２６ドレイン電極７０液晶表示装置Ｗチャネル幅Ｓチャネル領域間隔

Claims

【特許請求の範囲】

【請求項１】一つのゲート電極の下に形成される複数
のチャネル領域と、各チャネル領域を挟むソース領域及
びドレイン領域と、を有し、各ソース領域は相互に接続され、各ドレイン領域は相互
に接続され、各チャネル領域のチャネル幅Ｗと、各チャネル領域同士
の間隔Ｓは、Ｗ≦Ｓの関係を有する薄膜トランジスタ。
【請求項２】請求項１記載の薄膜トランジスタにおい
て、前記ゲート電極は屈曲し、前記チャネル領域が一直線に
沿って並ぶことを避ける薄膜トランジスタ。
【請求項３】請求項２記載の薄膜トランジスタにおい
て、前記ゲート電極は、複数列をなすように形成される薄膜
トランジスタ。
【請求項４】請求項２又は請求項３記載の薄膜トラン
ジスタにおいて、前記チャネル領域は、互い違いに配置される薄膜トラン
ジスタ。
【請求項５】請求項１から請求項４のいずれかに記載
の薄膜トランジスタが、直流電圧のスイッチとして形成
される液晶表示装置。
【請求項６】請求項５記載の液晶表示装置において、前記スイッチは、ソース線への電圧の印加を最終段で制
御する液晶表示装置。
【請求項７】複数のチャネル領域と、各チャネル領域
を挟むソース領域及びドレイン領域と、を形成する工程
と、前記チャネル領域上に一つのゲート電極を形成する工程
と、各ソース領域を相互に接続し、各ドレイン領域を相互に
接続する工程と、を含み、各チャネル領域のチャネル幅Ｗと、各チャネル領域同士
の間隔Ｓは、Ｗ≦Ｓの関係を有する薄膜トランジスタの
製造方法。