JP2017146629A - 半導体装置の作製方法及び電子機器 - Google Patents

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Abstract

【課題】簡素でかつ占有面積の小さな駆動回路を提供すること。
【解決手段】本発明のシフトレジスタ回路は、複数のレジスタ回路を有している。各レジ
スタ回路は、クロックドインバータ回路およびインバータ回路を有している。クロックド
インバータ回路の出力信号がインバータ回路の入力信号となるよう両者が直列に接続され
ている。さらに、レジスタ回路は、インバータ回路の出力信号が伝達される信号線を有し
ている。該信号線には接続されている素子が多く寄生容量が大きいため高負荷である。本
発明のシフトレジスタ回路は、信号線の寄生容量が大きいために高負荷であることを用い
ている。
【選択図】図１

Description

本発明は表示装置の駆動回路に関する。また、その駆動回路を用いた表示装置に関する
。
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ
（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリク
ス型液晶表示装置（以下、「液晶表示装置」という。）の需要が高まってきたことによる
。
液晶表示装置は、画素部に数十〜数百万個ものＴＦＴがマトリクス状に配置され、各Ｔ
ＦＴに接続された画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御する
ものである。
従来、画素部には、ガラス基板上に形成されたアモルファスシリコンを利用した薄膜ト
ランジスタが配置されている。
また近年、基板として石英を利用し多結晶珪素膜で薄膜トランジスタを作製する技術も
知られている。この場合、周辺駆動回路も画素部も石英基板上に一体形成される。
また最近、レーザーアニール等の技術を利用することにより、ガラス基板上に結晶性珪
素膜を用いた薄膜トランジスタを作製する技術も知られている。
液晶表示装置は、主としてノート型のパーソナルコンピュータに用いられている。パー
ソナルコンピュータは、現行のテレビジョン信号（ＮＴＳＣやＰＡＬ）
等のアナログデータとは異なり、デジタルデータを表示装置に出力する。従来は、パーソ
ナルコンピュータからのデジタルデータをアナログデータに変換し液晶表示装置に入力し
たり、外付けのデジタルドライバを用いた液晶表示装置に入力したりしていた。
そこで、外部からデジタルデータを直接入力することができるデジタルインターフェイ
スを有する液晶表示装置が注目されてきている。
ここで、図１７に最近注目されつつあるデジタルインターフェイスを有する液晶表示装
置のソースドライバの一部を示す。図１７において、８０００はシフトレジスタ回路であ
り、複数のレジスタ回路８０１０を有している。レジスタ回路８０１０は４つのクロック
ドインバータ回路およびＮＡＮＤ回路からなっている。また、８１００はサンプリング回
路であり、複数のアナログスイッチ８１１０を有している。
なお、図１７においてはシフトレジスタ回路８０００には、走査方向切替回路が含まれ
ている。走査方向切替回路は、外部から入力される走査方向切替信号によりシフトレジス
タ回路８０００から出力されるタイミングパルスの順序を左から右または右から左と制御
するための回路である。
シフトレジスタ回路８０００は、外部から供給されるクロック信号（ＣＬＫ）
、クロック反転信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）に基づいてタイミングパ
ルスを発生させ、サンプリング回路へ前記タイミングパルスを送出する。サンプリング回
路８１００は、シフトレジスタ回路８０００からのタイミングパルスに基づき外部から入
力されるアナログビデオデータ（ＶＩＤＥＯ）をサンプリングし（取り込み）、ソース信
号線に出力する。
図１７に示すような従来のシフトレジスタ回路８０００においては、１つのレジスタ回
路８０１０は４つのクロックドインバータ回路およびＮＡＮＤ回路からなっており、シフ
トレジスタ回路８０００は複雑で、それを構成する素子の数が多い。より高解像度な液晶
表示装置が要求されている現状においては、解像度の向上に伴いシフトレジスタ回路の面
積も大きくなり、シフトレジスタ回路を構成する素子の数も増大してしまう。
素子数の増大によって液晶表示装置全体の製造歩留りが悪くなることがあり、また、回
路の占有面積が大きくなることによって液晶表示装置の小型化が妨げられることになりか
ねない。
そこで、本発明は上述の問題を鑑みてなされたものであり、液晶表示装置の小型化およ
び製造歩留りの向上を達成すべく、簡素でかつ占有面積の小さな駆動回路を提供するもの
である。
図１を参照する。図１には本発明のシフトレジスタ回路１００が示されている。本発明
のシフトレジスタ回路は、複数のレジスタ回路（第１のレジスタ回路１１０、第２のレジ
スタ回路１２０、第３のレジスタ回路１３０、第４のレジスタ回路１４０および第５のレ
ジスタ回路１５０を有している。なお図１には、説明の便宜上、第１〜第５のレジスタ回
路を有する５段のシフトレジスタ回路１００が示されている。しかし、本発明のシフトレ
ジスタ回路は、第１〜第ｎの（ｎ個の）レジスタ回路を有するｎ段のシフトレジスタ回路
とすることができる（ただし、ｎは自然数である。）。
第１のレジスタ回路１１０を例にとって説明する。第１のレジスタ回路１１０はクロッ
クドインバータ回路１１１およびインバータ回路１１２を有している。
クロックドインバータ回路１１１の出力信号がインバータ回路１１２の入力信号となるよ
う両者が直列に接続されている。さらに、第１のレジスタ回路１１０は、インバータ回路
１１２の出力信号が伝達される信号線１１３を有しており、この信号線１１３の寄生容量
もレジスタ回路を構成する素子と捉えてもよい。
信号線１１３には接続されている素子（例えば、インバータ回路、アナログスイッチ、
隣接するレジスタ回路等）が多く寄生容量が大きいため高負荷である。
本発明のシフトレジスタ回路は、信号線１１３の寄生容量が大きいために高負荷であるこ
とを用いている。よって、本発明のシフトレジスタ回路は安定性が高い。
なお、第２のレジスタ回路１２０、第３のレジスタ回路１３０、第４のレジスタ回路１
４０および第５のレジスタ回路１５０も第１のレジスタ回路１１０と同様の構成をとって
いる。つまり、第２のレジスタ回路１２０はクロックドインバータ回路１２１、インバー
タ回路１２２および信号線１２３を有している。また、第３のレジスタ回路１３０はクロ
ックドインバータ回路１３１、インバータ回路１３２および信号線１３３を有している。
また、第４のレジスタ回路１４０はクロックドインバータ回路１４１、インバータ回路１
４２および信号線１４３を有している。また、第５のレジスタ回路１５０はクロックドイ
ンバータ回路１５１、インバータ回路１５２および信号線１５３を有している。
また、シフトレジスタ回路１００には、外部から、クロック信号（ＣＬＫ）、クロック
信号とは逆位相のクロックバック信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）が入力
されるようになっている。これらの信号は本発明のシフトレジスタ回路を構成する全ての
レジスタ回路（第１のレジスタ回路１１０、第２のレジスタ回路１２０、第３のレジスタ
回路１３０、第４のレジスタ回路１４０および第５のレジスタ回路１５０）に入力される
。
ここで、本発明のシフトレジスタ回路の動作について説明する。
第１のレジスタ回路１１０のクロックドインバータ回路１１１は、入力されるクロック
信号（ＣＬＫ）およびクロックバック信号（ＣＬＫＢ）に同期して動作し、入力するスタ
ートパルス（ＳＰ）の論理を反転させインバータ回路１１２に出力する。インバータ回路
１１２は入力したパルスの論理を反転させ信号線１１３および次段の第２のレジスタ回路
１２０へ出力する。
第２のレジスタ回路１２０のクロックドインバータ回路１２１には、前段の第１のレジ
スタ回路１１０から出力されるパルスが入力される。クロックドインバータ回路１２１は
、入力されるクロック信号（ＣＬＫ）およびクロックバック信号（ＣＬＫＢ）に同期して
動作し、入力されるパルスの論理を反転しインバータ回路１１２に出力する。インバータ
回路１２２は入力されたパルスの論理を反転し信号線１１３および次段の第３のレジスタ
回路１３０へ出力する。
全てのレジスタ回路が同様に動作する。よって、第１のレジスタ回路１１０、第２のレ
ジスタ回路１２０、第３のレジスタ回路１３０、第４のレジスタ回路１４０および第５の
レジスタ回路１５０から一定の間隔で順にタイミングパルスが出力される。
以上のような構成をとることにより、本発明のシフトレジスタ回路は、従来よりも簡略
化されており、素子数が少なくて済むことになる。
次に図１８を参照する。図１８においては、本発明のシフトレジスタ回路に第１のＮＡ
ＮＤ回路１１４、第２のＮＡＮＤ回路１２４、第３のＮＡＮＤ回路１３４および第４のＮ
ＡＮＤ回路１４４を設けている。なお、複数のレジスタ回路１１０、１２０、１３０、１
４０および１５０と複数のＮＡＮＤ１１４、１２４、１３４および１４４とを含んだ回路
を本発明のシフトレジスタ回路としてもよい。
第１のレジスタ回路１１０および第２のレジスタ回路１２０から出力されるタイミング
パルスは、第１のＮＡＮＤ回路１１４に入力される。第１のＮＡＮＤ回路１１４は、第１
のレジスタ回路１１０および第２のレジスタ回路１２０からのタイミングパルスのＮＡＮ
Ｄ論理を出力する。
また、第２のレジスタ回路１２０および第３のレジスタ回路１３０から出力されるタイ
ミングパルスは、第２のＮＡＮＤ回路１２４に入力される。第２のＮＡＮＤ回路１２４は
、第２のレジスタ回路１２０および第３のレジスタ回路１３０からのタイミングパルスの
ＮＡＮＤ論理を出力する。
また、第３のレジスタ回路１３０および第４のレジスタ回路１４０から出力されるタイ
ミングパルスは、第３のＮＡＮＤ回路１３４に入力される。第３のＮＡＮＤ回路１３４は
、第３のレジスタ回路１３０および第４のレジスタ回路１４０からのタイミングパルスの
ＮＡＮＤ論理を出力する。
また、第４のレジスタ回路１４０および第５のレジスタ回路１５０から出力されるタイ
ミングパルスは、第４のＮＡＮＤ回路１４４に入力される。第４のＮＡＮＤ回路１４４は
、第４のレジスタ回路１４０および第５のレジスタ回路１５０からのタイミングパルスの
ＮＡＮＤ論理を出力する。
このように図１８に示す本発明のシフトレジスタ回路は、第１のＮＡＮＤ回路１１４、
第２のＮＡＮＤ回路１２４、第３のＮＡＮＤ回路１３４および第４のＮＡＮＤ回路１４４
から一定の間隔で順にタイミングパルスが出力される。
ここで、本発明の構成を以下に記載する。
請求項１に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およ
びインバータ回路ならびに信号線を有する複数のレジスタ回路を有するシフトレジスタ回
路であって、 前記レジスタ回路の前記クロックドインバータ回路および前記インバータ
回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパル
スに基づいてタイミングパルスを発生させ、前記レジスタ回路に隣接するレジスタ回路お
よび前記レジスタ回路の信号線に前記タイミングパルスを出力することを特徴とするシフ
トレジスタ回路である。
また、請求項２に記載の本発明の構成は、 直列に接続されたクロックドインバータ回
路およびインバータ回路ならびに信号線を有する第１、第２、・・・、第（ｎ−１）、お
よび第ｎのレジスタ回路を有するシフトレジスタ回路であって（ｎは自然数）、 前記第
（ｎ−１）のレジスタ回路の信号線から出力されるタイミングパルスは、前記第ｎのレジ
スタ回路に入力されることを特徴とするシフトレジスタ回路である。。
請求項３に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およ
びインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回
路を有するシフトレジスタ回路であって（ｎは自然数）、 前記第１、前記第２、・・・
、前記第（ｎ−１）、および前記第ｎのレジスタ回路の前記クロックドインバータ回路お
よび前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、
およびスタートパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレ
ジスタ回路は、前記第ｎのレジスタ回路および前記（ｎ−１）のレジスタ回路の信号線に
前記タイミングパルスを出力することを特徴とするシフトレジスタ回路である。
請求項４に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およ
びインバータ回路を有する複数のレジスタ回路を有するシフトレジスタ回路と、 複数の
アナログスイッチを有するサンプリング回路と、を有する表示装置の駆動回路であって、
前記レジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部
から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいて
タイミングパルスを発生させ、前記アナログスイッチと前記レジスタ回路に隣接するレジ
スタ回路とに前記タイミングパルスを出力することを特徴とする表示装置の駆動回路であ
る。
請求項５に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およ
びインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回
路を有するシフトレジスタ回路と（ｎは自然数）、 第１、第２、・・・、第（ｎ−１）
、および第ｎのアナログスイッチを有するサンプリング回路と、を有する表示装置の駆動
回路であって、 前記第（ｎ−１）のレジスタ回路から出力されるタイミングパルスは、
前記第（ｎ−１）のアナログスイッチと前記第ｎのレジスタ回路とに入力され、 前記ア
ナログスイッチは、入力される前記タイミングパルスに基づき、外部から入力されるビデ
オデータをサンプリングすることを特徴とする表示装置の駆動回路である。
請求項６に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およ
びインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回
路を有するシフトレジスタ回路と（ｎは自然数）、 第１、第２、・・・、第（ｎ−１）
、および第ｎのアナログスイッチを有するサンプリング回路と、を有する表示装置の駆動
回路であって、 前記第１、前記第２、・・・、前記第（ｎ−１）、および前記第ｎのレ
ジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力
される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミン
グパルスを発生させ、 前記第（ｎ−１）のレジスタ回路は、前記第（ｎ−１）のアナロ
グスイッチと前記第ｎのレジスタ回路とに前記タイミングパルスを出力し、 前記アナロ
グスイッチは、入力される前記タイミングパルスに基づき、外部から入力されるビデオデ
ータをサンプリングすることを特徴とする表示装置の駆動回路である。
請求項７に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およ
びインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回
路を有するシフトレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第
１、第２、・・・、第（ｎ−１）、および第ｎの切替回路を有する走査方向切替回路と、
を有する表示装置の駆動回路であって、 前記第（ｎ−１）のレジスタ回路から出力され
るタイミングパルスは、前記第（ｎ−１）の切替回路に入力され、 前記第（ｎ−１）の
切替回路は、外部から入力される走査方向切替信号に基づいて前記タイミングパルスを前
記第（ｎ−２）または前記第ｎのレジスタ回路に出力することを特徴とする表示装置の駆
動回路である。
請求項８に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およ
びインバータ回路を有する第１、第２、・・・、第（ｎ−１）、第ｎのレジスタ回路を有
するシフトレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第
２、・・・、第（ｎ−１）、および第ｎの切替回路を有する走査方向切替回路と、を有す
る表示装置の駆動回路であって、 前記第１、前記第２、・・・、前記第（ｎ−１）、お
よび前記第ｎのレジスタ回路の前記クロックドインバータ回路および前記インバータ回路
は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに
基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路から出力され
るタイミングパルスは、前記第（ｎ−１）の切替回路に入力され、 前記第（ｎ−１）の
切替回路は、外部から入力される走査方向切替信号に基づいて前記タイミングパルスを前
記第（ｎ−２）または前記第ｎのレジスタ回路に出力することを特徴とする表示装置の駆
動回路である。
請求項９に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およ
びインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回
路を有するシフトレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第
１、第２、・・・、第（ｎ−１）、および第ｎの切替回路を有する走査方向切替回路と、
第１、第２、・・・、第（ｎ−１）、および第ｎのアナログスイッチを有するサンプリ
ング回路と、を有する表示装置の駆動回路であって、 前記第（ｎ−１）のレジスタ回路
から出力されるタイミングパルスは、前記第（ｎ−１）の切替回路に入力され、 前記第
（ｎ−１）の切替回路は、外部から入力される走査方向切替信号に基づいて前記タイミン
グパルスを前記第（ｎ−２）または前記第ｎのレジスタ回路、および前記第（ｎ−１）の
アナログスイッチに出力し、 前記アナログスイッチは、入力される前記タイミングパル
スに基づき、外部から入力されるビデオデータをサンプリングすることを特徴とする表示
装置の駆動回路である。
請求項１０に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路お
よびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、第ｎのレジスタ回路を
有するシフトレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、
第２、・・・、第（ｎ−１）、および第ｎの切替回路を有する走査方向切替回路と、 第
１、第２、・・・、第（ｎ−１）、および第ｎのアナログスイッチを有するサンプリング
回路と、を有する表示装置の駆動回路であって、 前記第１、前記第２、・・・、前記第
（ｎ−１）、および前記第ｎのレジスタ回路の前記クロックドインバータ回路および前記
インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびス
タートパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回
路から出力されるタイミングパルスは、前記第（ｎ−１）の切替回路に入力され、 前記
第（ｎ−１）の切替回路は、外部から入力される走査方向切替信号に基づいて前記タイミ
ングパルスを前記第（ｎ−２）または前記第ｎのレジスタ回路、および前記第（ｎ−１）
のアナログスイッチに出力し、 前記アナログスイッチは、入力される前記タイミングパ
ルスに基づき、外部から入力されるビデオデータをサンプリングすることを特徴とする表
示装置の駆動回路である。
ここで、以下に本発明の実施の形態について説明する。
本発明の駆動回路は、従来の駆動回路よりも構成が簡略化されており、素子数が半分以
下で済むことになる。よって、本発明の駆動回路を用いた液晶表示装置は、製造歩留まり
が向上し、かつ小型化が実現できる。
本発明のシフトレジスタ回路の回路構成図である。 本発明のシフトレジスタを有する駆動回路の回路構成図である。 本発明のシフトレジスタを有する駆動回路のアナログスイッチの回路構成図である。 本発明のシフトレジスタを有する駆動回路の回路構成図である。 実施例１の液晶表示装置の回路構成図である。 実施例１の本発明のシフトレジスタを用いた駆動回路の回路構成図である。 実施例１の本発明のシフトレジスタを用いた駆動回路の回路構成図である。 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。 本発明の駆動回路を用いた液晶表示装置の断面図である。 Ｖ字型の電気光学特性を示す反強誘電性液晶の印加電圧−透過率特性を示すグラフである。 本発明の駆動回路を用いた液晶表示装置を組み込んだ電子機器の例である。 本発明の駆動回路を用いた液晶表示装置を組み込んだ電子機器の例である。 従来の駆動回路の回路構成図である。 本発明のシフトレジスタを有する駆動回路の回路構成図である。 本発明のシフトレジスタを有する駆動回路の回路構成図である。
図２を参照する。図２には、本発明のシフトレジスタ回路のある実施の形態が示されて
いる。図２には、本発明のシフトレジスタ回路２００、インバータ回路３１０および３１
１、ならびにサンプリング回路４００が示されており、全体として表示装置の駆動回路（
ソースドライバ）が構成されている。
図２に示す本発明のシフトレジスタ回路は、複数のレジスタ回路（第１のレジスタ回路
２１０、第２のレジスタ回路２２０、第３のレジスタ回路２３０、第４のレジスタ回路２
４０および第５のレジスタ回路２５０）を有している。なお図２には、説明の便宜上、第
１〜第５の（５個の）レジスタ回路を有する５段のシフトレジスタ回路２００が示されて
いる。しかし、本発明のシフトレジスタ回路が第１〜第ｎの（ｎ個の）レジスタ回路を有
するｎ段のシフトレジスタ回路とすることとできることは、上述の通りである（ただし、
ｎは自然数である。）。
第１のレジスタ回路を例にとって説明する。第１のレジスタ回路２１０はクロックドイ
ンバータ回路２１１およびインバータ回路２１２を有している。クロックドインバータ回
路２１１の出力信号がインバータ回路２１２の入力信号となるよう両者が直列に接続され
ている。さらに、第１のレジスタ回路２１０は、インバータ回路２１２の出力信号が伝達
される信号線２１３を有しており、この信号線２１３の寄生容量もレジスタ回路を構成す
る素子と捉えてもよい。
なお、第２のレジスタ回路２２０、第３のレジスタ回路２３０、第４のレジスタ回路２
４０および第５のレジスタ回路２５０も第１のレジスタ回路２１０と同様の構成をとって
いる。つまり、第２のレジスタ回路２２０はクロックドインバータ回路２２１、インバー
タ回路２２２および信号線２２３を有している。また、第３のレジスタ回路２３０はクロ
ックドインバータ回路２３１、インバータ回路２３２および信号線２３３を有している。
また、第４のレジスタ回路２４０はクロックドインバータ回路２４１、インバータ回路２
４２および信号線２４３を有している。また、第５のレジスタ回路２５０はクロックドイ
ンバータ回路２５１、インバータ回路２５２および信号線２５３を有している。
３１０および３１１、３２０および３２１、３３０および３３１、３４０および３４１
、ならびに３５０および３５１は、インバータ回路である。
４００はサンプリング回路であり、外部から供給されるアナログビデオデータをサンプ
リングし（取り込み）、ソース信号線に出力する回路である。サンプリング回路は、複数
のアナログスイッチ（第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、
第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログス
イッチ４５０）を有している。
第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイ
ッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０は、そ
れぞれ、第１のレジスタ回路２１０、第２のレジスタ回路２２０、第３のレジスタ回路２
３０、第４のレジスタ回路２４０、第５のレジスタ回路２５０からのタイミングパルスが
インバータ回路を介して入力されるように接続されている。
本実施の形態に用いられる第１のアナログスイッチ４１０、第２のアナログスイッチ４
２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナ
ログスイッチ４５０の回路構成を図３に示す。本実施の形態においては、第１のアナログ
スイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４
のアナログスイッチ４４０および第５のアナログスイッチ４５０は、１個のｐチャネル型
トランジスタと１個のｎチャネル型トランジスタとから成る。なお、第１のアナログスイ
ッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のア
ナログスイッチ４４０および第５のアナログスイッチ４５０は、本実施の形態に示した以
外の回路構成を有するものも用いることができる。
シフトレジスタ回路２００には、外部から、クロック信号（ＣＬＫ）、クロック信号と
は逆位相のクロックバック信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）が入力される
ようになっている。これらの信号は本発明のシフトレジスタ回路を構成する全てのレジス
タ回路２１０、２２０、２３０、２４０および２５０に入力される。
レジスタ回路２１０の出力信号がインバータ回路３１０の入力信号となるようにレジス
タ回路２１０とインバータ回路３１０が接続されている。また、インバータ回路３１０お
よび３１１の出力信号がサンプリング回路４００のアナログスイッチ回路４１０の入力信
号となるように接続されている。
サンプリング回路４００の第１のアナログスイッチ４１０、第２のアナログスイッチ４
２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナ
ログスイッチ４５０には、外部からアナログビデオデータ（ＶＩＤＥＯ）が入力される。
シフトレジスタ回路２００の第１のレジスタ回路２１０、第２のレジスタ回路２２０、
第３のレジスタ回路２３０、第４のレジスタ回路２４０および第５のレジスタ回路２５０
から順に出力されるタイミングパルスが、インバータ回路３１０および３１１、３２０お
よび３２１、３３０および３３１、３４０および３４１、ならびに３５０および３５１を
介してサンプリング回路の第１のアナログスイッチ４１０、第２のアナログスイッチ４２
０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナロ
グスイッチ４５０にそれぞれ入力される。サンプリング回路の第１のアナログスイッチ４
１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログ
スイッチ４４０および第５のアナログスイッチ４５０は、それぞれ、入力されるタイミン
グパルスに同期してアナログビデオデータをサンプリングし、ソース信号線４１１、４２
１、４３１、４４１および４５３に供給する。
次に、図１９を参照する。図１９においては、本実施の形態のシフトレジスタ回路に第
１のＮＡＮＤ回路２１４、第２のＮＡＮＤ回路２２４、第３のＮＡＮＤ回路２３４および
第４のＮＡＮＤ回路２４４が設けられている。なお、複数のレジスタ回路２１０、２２０
、２３０、２４０および２５０と複数のＮＡＮＤ２１４、２２４、２３４および２４４と
を含んだ回路を本発明のシフトレジスタ回路としてもよい。
第１のレジスタ回路２１０および第２のレジスタ回路２２０から出力されるタイミング
パルスは、第１のＮＡＮＤ回路２１４に入力される。第１のＮＡＮＤ回路２１４は、第１
のレジスタ回路２１０および第２のレジスタ回路２２０からのタイミングパルスのＮＡＮ
Ｄ論理を出力する。
また、第２のレジスタ回路２２０および第３のレジスタ回路２３０から出力されるタイ
ミングパルスは、第２のＮＡＮＤ回路２２４に入力される。第２のＮＡＮＤ回路２２４は
、第２のレジスタ回路２２０および第３のレジスタ回路２３０からのタイミングパルスの
ＮＡＮＤ論理を出力する。
また、第３のレジスタ回路２３０および第４のレジスタ回路２４０から出力されるタイ
ミングパルスは、第３のＮＡＮＤ回路２３４に入力される。第３のＮＡＮＤ回路２３４は
、第３のレジスタ回路２３０および第４のレジスタ回路２４０からのタイミングパルスの
ＮＡＮＤ論理を出力する。
また、第４のレジスタ回路２４０および第５のレジスタ回路２５０から出力されるタイ
ミングパルスは、第４のＮＡＮＤ回路２４４に入力される。第４のＮＡＮＤ回路２４４は
、第４のレジスタ回路２４０および第５のレジスタ回路２５０からのタイミングパルスの
ＮＡＮＤ論理を出力する。
このように図１９に示す本実施の形態のシフトレジスタ回路は、第１のＮＡＮＤ回路２
１４、第２のＮＡＮＤ回路２２４、第３のＮＡＮＤ回路２３４および第４のＮＡＮＤ回路
２４４から一定の間隔で順にタイミングパルスが出力される。
サンプリング回路４００の動作については上述の通りである。
次に、図４を参照する。図４には、上記図２の構成に加えて、走査方向切替回路６００
を有している。
シフトレジスタ回路５００は、複数のレジスタ回路（第１のレジスタ回路５１０、第２
のレジスタ回路５２０、第３のレジスタ回路５３０、第４レジスタ回路５４０および第５
レジスタ回路５５０）を有している。走査方向切替回路６００は、複数の切替回路（第１
の切替回路６１０、第２の切替回路６２０、第３の切替回路６３０、第４の切替回路６４
０および第５の切替回路６５０）を有している。第１の切替回路６１０、第２の切替回路
６２０、第３の切替回路６３０、第４の切替回路６４０および第５の切替回路６５０は、
それぞれ、２つのアナログスイッチＳＷＬおよびＳＷＲを有している。第１の切替回路６
１０、第２の切替回路６２０、第３の切替回路６３０、第４の切替回路６４０および第５
の切替回路６５０は、外部から入力される走査方向切替信号（Ｌ／Ｒ）によってレジスタ
回路から出力されるタイミングパルスを左右どちらのレジスタ回路に出力するかを制御す
る回路である。
インバータ回路７１０および７１１、７２０および７２１、７３０および７３１、７４
０および７４１、ならびに７５０および７５１、ならびにサンプリング回路８００につい
ては、上述の図２に示した例を参照されたい。
図４に示す実施の形態においては、走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入
力される場合は、スタートパルス（ＳＰ）は第１のレジスタ回路に入力される。走査方向
切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力されるとアナログスイッチＳＷＲが動作し、
第１のレジスタ回路５１０から出力されるタイミングパルスがその右隣の次段の第２のレ
ジスタ回路５２０およびインバータ回路７１０へ入力される。さらに、第２のレジスタ回
路５２０から出力されるタイミングパルスがその右隣の次段の第３のレジスタ回路５３０
およびインバータ回路７２０へ入力される。さらに、第３のレジスタ回路５３０から出力
されるタイミングパルスがその右隣の次段の第４のレジスタ回路５４０およびインバータ
回路７３０へ入力される。さらに、第４のレジスタ回路５４０から出力されるタイミング
パルスがその右隣の次段の第５のレジスタ回路５５０およびインバータ回路７４０へ入力
される。さらに、第５のレジスタ回路５５０から出力されるタイミングパルスがインバー
タ回路７５０へ入力される。
このように、走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力された場合は、次々
と右隣のレジスタ回路へ一定の間隔で発生したタイミングパルスが出力されていくことに
なる。
そして、第１のレジスタ回路５１０から出力されるタイミングパルスは、インバータ回
路７１０および７１１を介してサンプリング回路８００のアナログスイッチ８１０に入力
される。アナログスイッチ８１０は、入力されるタイミングパルスに基づいて、外部から
入力されるビデオデータをサンプリングし（取り込み）、ソース信号線８１１に出力する
。
同様に、第２のレジスタ回路５２０から出力されるタイミングパルスは、インバータ回
路７２０および７２１を介してサンプリング回路８００のアナログスイッチ８２０に入力
される。アナログスイッチ８２０は、入力されるタイミングパルスに基づいて、外部から
入力されるビデオデータをサンプリングし（取り込み）、ソース信号線８２１に出力する
。
第３のレジスタ回路５３０、第４のレジスタ回路５４０、および第５のレジスタ回路５
５０から出力されるタイミングパルスも、それぞれアナログスイッチ８３０、８４０、８
５０に入力される。アナログスイッチ８３０、８４０、８５０は、それぞれ、入力される
タイミングパルスに基づいて外部から入力されるビデオデータをサンプリングし（取り込
み）、それぞれソース信号線８３１、８４１、８５１に出力する。
また、走査方向切替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力される場合は、スタートパ
ルス（ＳＰ）は第５のレジスタ回路に入力される。走査方向切替信号（Ｌ／Ｒ）に”１（
Ｈｉ）”が入力されるとアナログスイッチＳＷＬが動作し、第５のレジスタ回路５５０か
ら出力されるタイミングパルスがその左隣の次段の第４のレジスタ回路５４０およびイン
バータ回路７５０へ出力される。さらに、第４のレジスタ回路５４０から出力されるタイ
ミングパルスがその左隣の次段の第３のレジスタ回路５３０およびインバータ回路７４０
へ出力される。さらに、第３のレジスタ回路５３０から出力されるタイミングパルスがそ
の左隣の次段の第２のレジスタ回路５２０およびインバータ回路７３０へ入力される。さ
らに、第２のレジスタ回路５２０から出力されるタイミングパルスがその左隣の次段の第
１のレジスタ回路５１０およびインバータ回路７２０へ入力される。さらに、第１のレジ
スタ回路５１０から出力されるタイミングパルスがインバータ回路７１０へ入力される。
このように、走査方向切替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力された場合は、次々
と左隣のレジスタ回路へ一定の間隔で発生したタイミングパルスが出力されていくことに
なる。
なお、サンプリング回路８００のアナログスイッチ８１０〜８５０の動作は上述した通
りである。
ここで、以下に本発明のシフトレジスタ回路の実施例について説明する。
図５を参照する。図５には、本発明のシフトレジスタ回路を用いたソースドライバおよ
びゲートドライバを有する液晶表示装置の例が示されている。
１０００は本発明のシフトレジスタを用いたソースドライバである。１１００および１
２００は本発明のシフトレジスタを用いたゲートドライバである。１３００は画素部であ
り、画素ＴＦＴ１３１０、画素電極（図示せず）および保持容量１３３０を有する画素が
マトリクス状に配置されている。１３２０は液晶であり、ソースドライバ１０００、ゲー
トドライバ１１００および１２００、ならびに画素部を構成する回路が形成されたアクテ
ィブマトリクス基板と対向電極が形成された対向基板との間に挟まれている。また、対向
電極はコモン電極（ＣＯＭ）に接続されている。
本実施例においては、画素部は、１２８０×１０２４（横×縦）画素を有している。
図６を参照する。図６には、本実施例の液晶表示装置のソースドライバ１０００が示さ
れている。１０１０は本発明のシフトレジスタ回路であり、走査方向切替回路を含んでい
る。本実施例においては、シフトレジスタ回路１０１０は、１２８０個のレジスタ回路を
有している。
１０２０はサンプリング回路であり、１２８０個のアナログスイッチを有している。
次に図７を参照する。図７には、本実施例の液晶表示装置のゲートドライバ１１００が
示されている。１１１０は本発明のシフトレジスタ回路である。本実施例においては、シ
フトレジスタ回路１１１０は、１０２４個のレジスタ回路を有している。なお、ゲートド
ライバ１２００は、ゲートドライバ１１００と同様である。
本実施例においては、本発明の駆動回路を有する液晶表示装置の作製方法例を図８〜図
１２を用いて説明する。本実施例の液晶表示装置においては、画素部、ソースドライバ、
ゲートドライバ等を一つの基板上に一体形成される。なお、説明の便宜上、画素ＴＦＴと
本発明の駆動回路の一部を構成するＮｃｈＴＦＴとインバータ回路を構成するＰｃｈＴＦ
ＴおよびＮｃｈＴＦＴとが同一基板上に形成されることを示すものとする。
図８（Ａ）において、基板６００１には低アルカリガラス基板や石英基板を用いること
ができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも
１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴ
ＦＴ形成表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化
シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズ
マＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、
同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成
する。
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半
導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実
施例では、プラズマＣＶＤ法で非晶質シリコン膜を５４ｎｍの厚さに形成する。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコン
ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地
膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるの
で、両者を連続形成しても良い。その場合、下地膜を形成した後、一旦大気雰囲気に晒す
ことがなくその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやし
きい値電圧の変動を低減させることができる（図８（Ａ））。
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン
膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用
すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触
媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立
って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処
理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シ
リコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリ
コン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜１５
％程度減少する（図８（Ｂ））。
そして、結晶質シリコン膜６００３ｂを島状にパターンニングして、島状半導体層６０
０４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１
５０ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する（図８（Ｃ））。本
実施例では、マスク層６００８の厚さは１３０ｎｍとする。
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成することとなる島状
半導体層６００４〜６００７の全面に１×１０16〜５×１０17atoms／cm3程度の濃度でｐ
型を付与する不純物元素としてボロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、し
きい値電圧を制御する目的でなされる。ボロン（Ｂ）
の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に
添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要ではない（図８（
Ｄ））。
ドライバ等の駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付
与する不純物元素を島状半導体層６０１０〜６０１２に選択的に添加する。そのため、あ
らかじめレジストマスク６０１３〜６０１６を形成する。ｎ型を付与する不純物元素とし
ては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フ
ォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１
７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い
。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付
与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素部の保持
容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加する（
図９（Ａ））。その後、レジストマスク６０１３〜６０１６を除去する。
次に、マスク層６００８をフッ酸などにより除去した後、図８（Ｄ）と図９（Ａ）で添
加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００
℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者
を併用して行っても良い。本実施例では、レーザー活性化の方法を用いる。レーザー光に
はＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。本実施例では、レーザー光の
形状を線状ビームに加工して用い、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５
００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％で走査すること
によって島状半導体層が形成された基板全面を処理する。尚、レーザー光の照射条件には
何ら限定される事項はなく適宣決定することができる。
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１
５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒
化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い（図９（Ｂ））。
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層
で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本
実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電
層（Ｂ）６０２２とを積層させる。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（
Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を
主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜または
Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）
、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形
成する。
また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサ
イド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）６０２２は低抵抗化を図る
ために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下
とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすること
で２０μΩｃｍ以下の比抵抗値を実現することができる。
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（
Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）
とすれば良い。本実施例では、導電層（Ａ）６０２１に５０ｎｍの厚さの窒化タンタル膜
を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成す
る。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加え
ておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示
しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープし
たシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜
の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有
するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる（図９（
Ｃ））。
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（
Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３
２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から
成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体
として形成されている。この時、後にドライバ等の駆動回路を構成するＴＦＴのゲート電
極６０２８〜６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０
を介して重なるように形成する（図９（Ｄ））。
次いで、ドライバのＰチャネル型ＴＦＴのソース領域およびドレイン領域を形成するた
めに、Ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８
をマスクとして、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴが
形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）
を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度
は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成さ
れた不純物領域６０３４に含まれるＰ型を付与する不純物元素の濃度を（ｐ++）と表す（
図１０（Ａ））。
次に、Ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不
純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、Ｎ型を付与す
る不純物元素が添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィ
ン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜
１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜
６０４２に含まれるＮ型を付与する不純物元素の濃度を（ｎ+）と表す（図１０（Ｂ））
。
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン
（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、
前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不
純物領域６０３８に添加されたリン（Ｐ）濃度は図１０（Ａ）で添加されたボロン（Ｂ）
濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与える
ことはなかった。
そして、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不
純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型
を付与する不純物元素をイオンドープ法で添加する。添加するリン（Ｐ）の濃度は１×１
０16〜５×１０18atoms／cm3であり、図９（Ａ）および図１０（Ａ）と図１０（Ｂ）で添
加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３
、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含
まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す（図１０（Ｃ））。
ここで、ゲート電極のＴａのピーリングを防止するために層間膜としてＳｉＯＮ膜等を
２００ｎｍの厚さで形成しても良い。
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
るために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、ま
たはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネス
アニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うもの
であり、本実施例では５００℃で４時間の熱処理を行った。また、基板６００１に石英基
板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても
良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域
との接合を良好に形成することができる。なお、上述のゲート電極のＴａのピーリングを
防止するための層間膜を形成した場合には、この効果は得られない場合がある。
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属
膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さでその表面に導電層（Ｃ）６
０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタ
ングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の
場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８
ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲー
ト電極６０２８〜６０３１及び容量配線６０３２を晒しても同様に形成することができる
。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱
処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素
により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場
合、島状半導体層中には微量の触媒元素が残留する。勿論、そのような状態でもＴＦＴを
完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましい。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタ
リング作用を利用する手段がある。ゲッタリングに必要なリン（Ｐ）の濃度は図１０（Ｂ
）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理
により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素
をゲッタリングをすることができた（図１０（Ｄ））。
第１の層間絶縁膜６０４５は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化
窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域ま
たはドレイン領域に達するコンタクトホールを形成し、ソース配線６０４６〜６０４９と
、ドレイン配線６０５０〜６０５３を形成する（図１１（Ａ））。図示していないが、本
実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜５００ｎｍ、Ｔ
ｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。
次に、パッシベーション膜６０５４として、窒化シリコン膜、酸化シリコン膜、または
窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成
する。本実施例においては、パッシベーション膜６０５４は窒化シリコン膜５０ｎｍと酸
化シリコン膜２４．５ｎｍとの積層膜とした。この状態で水素化処理を行うとＴＦＴの特
性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で
、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を
用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するた
めのコンタクトホールを形成する位置において、パッシベーション膜６０５４に開口部を
形成しておいても良い（図１１（Ａ））。
その後、有機樹脂からなる第２層間絶縁膜６０５５を１．０〜１．５μｍの厚さに形成
する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣ
Ｂ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合
するタイプのアクリルを用い、２５０℃で焼成して形成する（図１１（Ｂ））。
本実施例ではブラックマトリクスは、Ｔｉ膜を１００ｎｍに形成し、その後ＡｌとＴｉ
の合金膜を３００ｎｍに形成した積層構造とする。
その後、有機樹脂からなる第３層間絶縁膜６０５９を１．０〜１．５μｍの厚さに形成
する。有機樹脂としては、第２層間絶縁膜と同様の樹脂をもちいることができる。ここで
は、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した
。
そして、第２層間絶縁膜６０５５および第３層間絶縁膜６０５９にドレイン配線６０５
３に達するコンタクトホールを形成し、画素電極６０６０を形成する。
本発明の透過型液晶表示装置においては、画素電極６０６０にはＩＴＯ等の透明導伝膜を
用いる。（図１１（Ｂ））。
こうして同一基板上に、駆動回路ＴＦＴと画素部の画素ＴＦＴとを有した基板を完成さ
せることができる。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦ
Ｔ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持
容量６１０５が形成されている（図１２）。本明細書では便宜上このような基板をアクテ
ィブマトリクス基板と呼んでいる。
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、透過型液晶
表示装置を作製する工程を説明する。
図１２の状態のアクティブマトリクス基板に配向膜６０６１を形成する。本実施例では
、配向膜６０６１にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガ
ラス基板６０６２、透明導電膜からなる対向電極６０６３、配向膜６０６４とで構成され
る。
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリ
イミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子があ
る一定のプレチルト角を持って平行配向するようにした。
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程
によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両
基板の間に液晶６０６５を注入し、封止剤（図示せず）によって完全に封止する。よって
、図１２に示すような透過型液晶表示装置が完成する。
なお本実施例では、透過型液晶表示装置がＴＮ（ツイスト）モードによって表示を行う
ようにした。そのため、偏光板（図示せず）が透過型液晶表示装置の上部に配置された。
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領
域８０６、ソース領域８０７ａ、８０７ｂ、ドレイン領域８０８ａ，８０８ｂを有してい
る。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域
８０９、ゲート電極６０７１と重なるＬＤＤ領域８１０（以降、このようなＬＤＤ領域を
Ｌovと記す）、ソース領域８１１、ドレイン領域８１２を有している。このＬov領域のチ
ャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２
のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域８１３、
ＬＤＤ領域８１４、８１５、ソース領域８１６、ドレイン領域８１７を有している。この
ＬＤＤ領域はＬov領域とゲート電極６０７２と重ならないＬＤＤ領域（以降、このような
ＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．
３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状
半導体層６００７にチャネル形成領域８１８、８１９、Ｌoff領域８２０〜８２３、ソー
スまたはドレイン領域８２４〜８２６を有している。
Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μ
ｍである。また、画素ＴＦＴ６１０４のチャネル形成領域８１８、８１９と画素ＴＦＴの
ＬＤＤ領域であるＬoff領域８２０〜８２３との間には、オフセット領域（図示せず）が
形成されている。さらに、容量配線６０７４と、ゲート絶縁膜６０２０から成る絶縁膜と
、画素ＴＦＴ６０７３のドレイン領域８２６に接続し、ｎ型を付与する不純物元素が添加
された半導体層８２７とから保持容量８０５が形成されている。図１２では画素ＴＦＴ８
０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を
設けたマルチゲート構造としても差し支えない。
以上の様に本実施例においては、画素ＴＦＴおよびドライバが要求する仕様に応じて各
回路を構成するＴＦＴの構造を最適化し、液晶表示装置の動作性能と信頼性を向上させる
ことを可能とすることができる。
なお、本実施例においては透過型の液晶表示装置について説明した。しかし、本発明の
駆動回路を用いることができる液晶表示装置は、これに限定されるわけではなく、反射型
の液晶表示装置にも用いることができる。
本実施例では、本発明の駆動回路を有する液晶表示装置を逆スタガ型のＴＦＴを用いて
構成した例を示す。
図１３を参照する。図１３には、本実施例の液晶表示装置を構成する逆スタガ型のＮチ
ャネル型ＴＦＴの断面図が示されている。なお、図１３には、１つのＮチャネル型ＴＦＴ
しか図示しないが、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を
構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成で
きることも言うまでもない。
図１３（Ａ）を参照する。４００１は基板であり、実施例２で説明したようなものが用
いられる。４００２は酸化シリコン膜である。４００３はゲート電極である。４００４は
ゲイト絶縁膜である。４００５、４００６、４００７および４００８は、多結晶シリコン
膜から成る活性層である。この活性層の作製にあたっては、実施例２で説明した非晶質シ
リコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザ
ー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても
良い。なお、４００５はソース領域、４００６はドレイン領域、４００７は低濃度不純物
領域（ＬＤＤ領域）、４００８はチャネル形成領域である。４００９はチャネル保護膜で
あり、４０１０は層間絶縁膜である。４０１１および４０１２はそれぞれ、ソース電極、
ドレイン電極である。
次に、図１３（Ｂ）を参照する。図１３（Ｂ）には図１３（Ａ）とは構成が異なる逆ス
タガ型のＴＦＴによって液晶表示装置が構成された場合について説明する。
図１３（Ｂ）においても、１つのＮチャネル型ＴＦＴしか図示しないが、上述のように
Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもでき
るのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまで
もない。
４１０１は基板である。４１０２は酸化シリコン膜である。４１０３はゲイト電極であ
る。４１０４はベンゾジクロブテン（ＢＣＢ）膜であり、その上面が平坦化される。４１
０５は窒化シリコン膜である。ＢＣＢ膜と窒化シリコン膜とでゲイト絶縁膜を構成する。
４１０６、４１０７、４１０８および４１０９は、多結晶シリコン膜から成る活性層であ
る。この活性層の作製にあたっては、実施例２で説明した非晶質シリコン膜の多結晶化と
同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザ
ー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、４１０６
はソース領域、４１０７はレイン領域、４１０８は低濃度不純物領域（ＬＤＤ領域）、４
１０９はチャネル形成領域である。４１１０はチャネル保護膜であり、４１１１は層間絶
縁膜である。４１１２および４１１３はそれぞれ、ソース電極、ドレイン電極である。
本実施例によると、ＢＣＢ膜と窒化シリコン膜とで構成されるゲイト絶縁膜が平坦化さ
れているので、その上に成膜される非晶質シリコン膜も平坦なものになる。よって、非晶
質シリコン膜を多結晶化する際に、従来の逆スタガ型のＴＦＴよりも均一な多結晶シリコ
ン膜を得ることができる。
上述の本発明の駆動回路を用いた液晶表示装置にはネマチック液晶以外にも様々な液晶
を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme
of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST,
841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing
Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4
), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its appli
cation to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を
用いることが可能である。
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を
有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、
無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５
Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
ここで、いわゆるＶ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電
圧に対する光透過率の特性を示す例を図１６に示す。図１６に示すグラフの縦軸は透過率
（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は
、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクテ
ィック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入
射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
図１４に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電
圧駆動かつ階調表示が可能となることがわかる。
また、このような低電圧駆動の無しきい値反強誘電性混合液晶を本発明の駆動回路を有
する液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるの
で、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低く
することができる。よって、液晶表示装置の低消費電力化および高信頼性が実現できる。
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較
的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍま
たは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率
が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画
素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実
現されるので、液晶表示装置の低消費電力が実現される。
なお、図１４に示すような電気光学特性を有する液晶であれば、いかなるものも本発明
の駆動回路を用いた液晶表示装置の表示媒体として用いることができる。
本発明の駆動回路を有する液晶表示装置は、様々な電子機器に組み込んで用いることが
できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型
またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム
機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュー
タ、携帯電話または電子書籍等）などが挙げられる。
それらの一例を図１５および図１６に示す。
図１５（Ａ）はフロント型プロジェクタ−であり、本体１０００１、本発明の駆動回路
を用いた液晶表示装置１０００２、光源１０００３、光学系１０００４、スクリーン１０
００５で構成されている。なお、図１５（Ａ）には、液晶表示装置を１つ組み込んだフロ
ントプロジェクターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ
対応させる）組み込んことによって、より高解像度・高精細のフロント型プロジェクタを
実現することができる。
図１５（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７は本発明
の駆動回路を用いた液晶表示装置であり、１０００８は光源であり、１０００９はリフレ
クター、１００１０はスクリーンである。なお、図１５（Ｂ）
には、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プ
ロジェクタが示されている。また、本発明の駆動回路を有する液晶表示装置を１個組み込
んだリア型プロジェクタも提供することができる。
図１６（Ａ）はパーソナルコンピュータであり、本体７００１、映像入力部７００２、
本発明の駆動回路を用いた液晶表示装置７００３、キーボード７００４で構成される。
図１６（Ｂ）はビデオカメラであり、本体７１０１、本発明の駆動回路を用いた液晶表
示装置７１０２、音声入力部７１０３、操作スイッチ７１０４、バッテリー７１０５、受
像部７１０６で構成される。
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体７２０１
、カメラ部７２０２、受像部７２０３、操作スイッチ７２０４、本発明の駆動回路を用い
た液晶表示装置７２０５で構成される。
図１６（Ｄ）はゴーグル型ディスプレイであり、本体７３０１、本発明の駆動回路を用
いた液晶表示装置７３０２、アーム部７３０３で構成される。
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体７４０１、本発明の駆動回路を用いた液晶表示装置７４０２、スピー
カ部７４０３、記録媒体７４０４、操作スイッチ７４０５で構成される。なお、この装置
は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を
用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
図１６（Ｆ）はゲーム機であり、本体７５０１、本発明の駆動回路を用いた液晶表示装
置７５０２、表示装置７５０３、記録媒体７５０４、コントローラ７５０５、本体用セン
サ部７５０６、センサ部７５０７、ＣＰＵ部７５０８で構成される。本体用センサ部７５
０６、センサ部７５０７はそれぞれコントローラ７５０５、本体７５０１から出される赤
外線を感知することが可能である。
以上の様に、本発明の駆動回路を用いた液晶表示装置表示装置の適用範囲は極めて広く
、あらゆる分野の電子機器に適用できる。
１００ シフトレジスタ回路
１１０、１２０、１３０、１４０、１５０ レジスタ回路
１１１、１２１、１３１、１４１、１５１ クロックドインバータ回路
１１２、１２２、１３２、１４２、１５２ インバータ回路
１１３、１２３、１３３、１４３、１５３ 信号線

Claims (2)

  1. ゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に第１の導電層を形成し、
    前記第１の導電層の上面及び側面を窒化させて第３の導電層とし、
    前記第１の導電層は、第１の層と前記第１の層上の第２の層とを有し、
    前記第２の層は、金属を有し、
    前記第１の層は、前記金属の窒化物であることを特徴とする半導体装置の作製方法。
  2. 請求項１又は請求項２のいずれかに記載の表示装置と、
    操作スイッチと、
    を有することを特徴とする電子機器。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3126661B2 (ja) * 1996-06-25 2001-01-22 株式会社半導体エネルギー研究所 液晶表示装置
US6476790B1 (en) * 1999-08-18 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Display device and a driver circuit thereof
JP4609970B2 (ja) * 2001-01-17 2011-01-12 カシオ計算機株式会社 液晶表示装置
JP4474821B2 (ja) * 2002-04-16 2010-06-09 セイコーエプソン株式会社 シフトレジスタ、データ線駆動回路および走査線駆動回路
US6861338B2 (en) * 2002-08-22 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method of manufacturing the same
JP4838498B2 (ja) * 2003-05-21 2011-12-14 キヤノン株式会社 表示装置
CA2474111A1 (en) * 2004-07-08 2006-01-08 Gordon John Allan Method and apparatus for mixed-signal dll/pll as usefull in timing manipulation
JP4534743B2 (ja) * 2004-12-14 2010-09-01 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4385952B2 (ja) * 2005-01-19 2009-12-16 セイコーエプソン株式会社 電気光学装置、その駆動回路および電子機器
EP1717783B1 (en) * 2005-04-28 2015-06-03 Semiconductor Energy Laboratory Co., Ltd. Data latch circuit, driving method of the data latch circuit, and display device
US9153341B2 (en) * 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
TWI383348B (zh) * 2006-12-05 2013-01-21 Chunghwa Picture Tubes Ltd 移位暫存器以及使用其之驅動電路與顯示裝置
US8395156B2 (en) * 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169973A (ja) * 1993-10-06 1995-07-04 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイとその製造方法およびこれを用いた液晶表示装置
JPH07239482A (ja) * 1993-12-28 1995-09-12 Kurisutaru Device:Kk 液晶表示装置およびその製造方法、並びに、半導体装置およびその製造方法
JPH10161140A (ja) * 1996-11-28 1998-06-19 Nec Corp アクティブマトリクス基板
JPH1197701A (ja) * 1997-09-18 1999-04-09 Seiko Epson Corp 薄膜トランジスタ、その製造方法及び液晶表示装置

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0670879B2 (ja) 1983-09-08 1994-09-07 セイコーエプソン株式会社 薄膜シフトレジスタ
JPH0644397B2 (ja) 1984-05-23 1994-06-08 セイコーエプソン株式会社 シフトレジスタの駆動方法
JPH0192998A (ja) 1987-10-02 1989-04-12 Seiko Epson Corp シフトレジスタ
JPH07122718B2 (ja) 1989-03-20 1995-12-25 株式会社日立製作所 液晶表示装置
US5063378A (en) * 1989-12-22 1991-11-05 David Sarnoff Research Center, Inc. Scanned liquid crystal display with select scanner redundancy
JP3226223B2 (ja) * 1990-07-12 2001-11-05 株式会社東芝 薄膜トランジスタアレイ装置および液晶表示装置
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JP3287806B2 (ja) 1992-09-03 2002-06-04 シャープ株式会社 アクティブマトリクス基板
US5594569A (en) 1993-07-22 1997-01-14 Semiconductor Energy Laboratory Co., Ltd. Liquid-crystal electro-optical apparatus and method of manufacturing the same
TW297142B (ja) 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
JP3212060B2 (ja) 1993-09-20 2001-09-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
TW264575B (ja) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
JP2734962B2 (ja) * 1993-12-27 1998-04-02 日本電気株式会社 薄膜トランジスタ及びその製造方法
JP2827867B2 (ja) * 1993-12-27 1998-11-25 日本電気株式会社 マトリックス表示装置のデータドライバ
JP3424320B2 (ja) * 1994-04-22 2003-07-07 ソニー株式会社 アクティブマトリクス表示装置
KR970007965B1 (en) * 1994-05-12 1997-05-19 Lg Semicon Co Ltd Structure and fabrication method of tft
JPH0855493A (ja) 1994-08-10 1996-02-27 Sanyo Electric Co Ltd シフトレジスタ及び表示装置の駆動回路
JPH08116065A (ja) * 1994-10-12 1996-05-07 Sony Corp 薄膜半導体装置
JPH08213626A (ja) * 1995-01-31 1996-08-20 Sony Corp 薄膜半導体装置及びその製造方法
JP3286152B2 (ja) * 1995-06-29 2002-05-27 シャープ株式会社 薄膜トランジスタ回路および画像表示装置
JPH0974201A (ja) * 1995-07-03 1997-03-18 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法及び液晶ディスプレイ
US5965919A (en) * 1995-10-19 1999-10-12 Samsung Electronics Co., Ltd. Semiconductor device and a method of fabricating the same
KR100195276B1 (ko) * 1995-12-01 1999-06-15 윤종용 구동회로를 내장한 액정 표시장치 및 그 구동방법
US6072454A (en) * 1996-03-01 2000-06-06 Kabushiki Kaisha Toshiba Liquid crystal display device
JP3727416B2 (ja) * 1996-05-31 2005-12-14 株式会社半導体エネルギー研究所 表示装置
JPH09330059A (ja) 1996-06-13 1997-12-22 Hitachi Ltd 液晶表示装置
JP3359844B2 (ja) 1996-07-22 2002-12-24 シャープ株式会社 マトリクス型画像表示装置
US6057038A (en) * 1996-08-02 2000-05-02 Sharp Kabushiki Kaisha Substrate for use in display element, method of manufacturing the same, and apparatus for manufacturing the same
JP4307574B2 (ja) * 1996-09-03 2009-08-05 株式会社半導体エネルギー研究所 アクティブマトリクス表示装置
US6243797B1 (en) * 1997-02-18 2001-06-05 Micron Technlogy, Inc. Multiplexed semiconductor data transfer arrangement with timing signal generator
JP3324730B2 (ja) * 1997-03-25 2002-09-17 シャープ株式会社 Ｔｆｔ基板およびその製造方法
JPH10335334A (ja) * 1997-03-31 1998-12-18 Seiko Epson Corp 半導体装置及びその製造方法、並びに液晶装置
US6175401B1 (en) * 1997-05-02 2001-01-16 Casio Computer Co., Ltd. Liquid crystal display device having a liquid crystal layer which contains liquid crystal molecules in a plurality of alignment state and method for driving the same
JPH113887A (ja) * 1997-06-12 1999-01-06 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
JPH1185114A (ja) * 1997-09-12 1999-03-30 Sanyo Electric Co Ltd データ線駆動回路
JP4397439B2 (ja) 1997-09-30 2010-01-13 株式会社半導体エネルギー研究所 半導体装置
US6013930A (en) * 1997-09-24 2000-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having laminated source and drain regions and method for producing the same
JPH11111993A (ja) * 1997-09-30 1999-04-23 Toshiba Corp 半導体装置の製造方法
TW491954B (en) * 1997-11-10 2002-06-21 Hitachi Device Eng Liquid crystal display device
WO1999028896A1 (fr) * 1997-11-28 1999-06-10 Seiko Epson Corporation Circuit de commande pour dispositif electro-optique, procede de commande du dispositif electro-optique, dispositif electro-optique, et dispositif electronique
JPH11194366A (ja) * 1998-01-07 1999-07-21 Seiko Epson Corp アクティブマトリックス基板およびその製造方法、液晶装置および電子機器
JP4376979B2 (ja) * 1998-01-12 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH11214696A (ja) * 1998-01-23 1999-08-06 Toshiba Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP4126156B2 (ja) 1998-01-30 2008-07-30 株式会社日立製作所 液晶表示装置
JP3230664B2 (ja) * 1998-04-23 2001-11-19 日本電気株式会社 液晶表示装置とその製造方法
US6323850B1 (en) * 1998-04-30 2001-11-27 Canon Kabushiki Kaisha Driving method for liquid crystal device
JP3883706B2 (ja) * 1998-07-31 2007-02-21 シャープ株式会社 エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法
KR100443840B1 (ko) * 1998-09-01 2005-01-13 엘지.필립스 엘시디 주식회사 액정표시장치의제조방법
TW494374B (en) * 1999-02-05 2002-07-11 Hitachi Ltd Driving circuit of integrating-type liquid crystal display apparatus
JP3573056B2 (ja) * 1999-07-16 2004-10-06 セイコーエプソン株式会社 半導体装置、半導体ゲートアレイおよび電気光学装置および電子機器
US6476790B1 (en) * 1999-08-18 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Display device and a driver circuit thereof
JP4674939B2 (ja) 1999-08-18 2011-04-20 株式会社半導体エネルギー研究所 駆動回路、表示装置、電子機器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169973A (ja) * 1993-10-06 1995-07-04 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイとその製造方法およびこれを用いた液晶表示装置
JPH07239482A (ja) * 1993-12-28 1995-09-12 Kurisutaru Device:Kk 液晶表示装置およびその製造方法、並びに、半導体装置およびその製造方法
JPH10161140A (ja) * 1996-11-28 1998-06-19 Nec Corp アクティブマトリクス基板
JPH1197701A (ja) * 1997-09-18 1999-04-09 Seiko Epson Corp 薄膜トランジスタ、その製造方法及び液晶表示装置

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