JP4534743B2

JP4534743B2 - 電気光学装置及び電子機器

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Publication number: JP4534743B2
Application number: JP2004361002A
Authority: JP
Inventors: 伸藤田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-12-14
Filing date: 2004-12-14
Publication date: 2010-09-01
Anticipated expiration: 2024-12-14
Also published as: TWI326863B; KR20060067883A; TW200632814A; CN100426370C; JP2006171162A; KR100774776B1; US7623122B2; US20060139288A1; CN1790473A

Description

本発明は、電気光学装置及び電子機器に関するものである。

従来の電気光学装置として、例えば、液晶装置、有機ＥＬ装置等は、画像領域に複数のデータ線、複数の走査線が形成されており、それらの交差に対応してマトリクス状に配列した画素電極の各々に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと称する）が設けられている。そして、液晶装置の駆動回路は、データ信号や走査信号などを所定タイミングでデータ線や走査線に供給するためのデータ線駆動回路や、走査線駆動回路などから構成されている。

走査線駆動回路は、以下の方法で選択信号を生成し、選択信号に基づいて走査信号を生成している。走査線駆動回路は、第１に、開始パルスをクロック信号およびこれを反転した反転クロック信号に従って順次転送して位相がクロック信号の１／２周期ずれた複数のシフトパルスを生成し、第２に、あるシフトパルスと次のシフトパルスの論理積を算出して各走査信号を生成している。

ところで、近年、液晶表示装置の高解像度化及び高精細化が進み、そのため、走査期間が短くなってきている。このため、データ信号が十分に書き込まれず、所望の画像を表示されなくなる。そこで、走査期間をなるべく長くすることが望まれている。しかしながら、走査期間を長くしようとすると、選択された自段の走査線と次段の走査線といった隣接した複数の走査線が同時に選択されてしまい、画像が縦ラインに重なり、所謂縦ゴースト（クロストーク）が発生してしまう。

そこで、走査線駆動回路にインバータによる反転遅延を利用したクロストーク防止回路を備えた電気光学装置が提案されている（例えば、特許文献１）。
特開２００１−１６６７４４号公報

しかしながら、上記特許文献１の電気光学装置では、インバータを構成するトランジスタのオン電流のばらつきによって、隣接した複数の走査線が同時に選択されてしまう場合がある。

そこで、本発明の目的は、複数の走査線が同時に選択されることを確実に防止することができる電気光学装置及び該電気光学装置を備えた電子機器を提供することである。

本発明の電気光学装置は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して設けられた画素とを有する電気光学パネルを備えた電気光学装置において、前記画素が形成される画素形成領域を介して、前記複数の走査線のうち奇数番目の走査線に第１走査信号を出力する第１走査線駆動回路と、前記複数の走査線のうち偶数番目の走査線に第２走査信号を出力する第２走査線駆動回路と、を設け、前記第１走査線駆動回路は、クロック信号に基づいて開始パルスを順次シフトして第１出力信号を各々出力する複数の第１シフト単位回路を縦続接続してなる第１シフトレジスタ部と、前記各第１シフト単位回路に対応して各々設けられ、前記第２走査線駆動回路から対応する前記偶数番目の走査線を介して出力された前記第２走査信号と前記第１出力信号との論理積を
演算して前記第１走査信号を生成する複数の第１演算単位回路を備えた第１出力制御回路と、前記奇数番目の走査線に接続され、前記第１走査信号を対応する前記奇数番目の走査線に出力する第１出力バッファ部とを有し、前記第２走査線駆動回路は、前記クロック信号に基づいて前記開始パルスを順次シフトして第２出力信号を各々出力する複数の第２シフト単位回路を縦続接続してなる第２シフトレジスタ部と、前記各第２シフト単位回路に対応して各々設けられ、前記第１走査線駆動回路から対応する前記奇数番目の走査線を介して出力された前記第１走査信号と前記第２出力信号との論理積を演算して前記第２走査信号を生成する複数の第２演算単位回路を備えた第２出力制御回路と、前記偶数番目の走査線に接続され、前記第２走査信号を対応する前記偶数番目の走査線に出力する第２出力バッファ部とを有している。

これによれば、複数の走査線のうち、たとえば電気光学パネルの最上側に配線された１番目の走査線（即ち、奇数番目の走査線）が選択されて第１走査信号が出力されると、第１出力バッファ部から近い画素は、その配線長が短いので、直ちにオン状態になる。これに対して、第１出力バッファ部から遠い部分に形成された画素（たとえば走査線終端部の画素）は、走査線の抵抗及び寄生容量によって時定数が大きくなり、直ちにオン状態にはならず、第１出力バッファ部から近い画素に比べて遅れてオン状態になる。そして、次段の２番目の走査線（即ち、偶数番目の走査線）に出力される第２走査信号は、時定数が大きくなった第１走査信号と、第２シフトレジスタ部にて生成された第２出力信号との論理積によって生成される。つまり、選択された自段の走査信号の伝播遅延を利用して次段の走査信号の波形制御を行う。このため、第１走査信号と第２走査信号とがオーバラップして出力される期間はない。この結果、第１走査線に対応した画素と、第２走査線に対応した画素とが同時にオン状態になることはない。従って、同一のデータ信号が異なる走査線に出力されることはないので、所謂、縦ゴースト（または「クロストーク」）といった異常表示は生じない。

また、画素形成領域を介してその両側部に走査線駆動回路を形成したので、一側にのみ形成した場合と比較して各走査線駆動回路の回路規模を小さくすることができる。さらに、特に走査線の本数を多くすることで高精細な電気光学パネルを実現する電気光学装置に対しては、その走査線の配線は狭ピッチで形成されるため出力バッファ部からの走査線も狭ピッチで形成されるが、走査線駆動回路を画素形成領域の両側部に分けて形成するので、出力バッファ部からの走査線の配線ピッチを広げることができる。この結果、走査線駆動回路の設計を容易にすることが可能となる。

ここで、上記電気光学パネルを備えた電気光学装置としては、各画素に有機エレクトロルミネッセンス素子を備えた有機エレクトロルミネッセンス装置、液晶素子を備えた液晶装置が挙げられる。また、その他の電気光学装置としては、例えばデジタルマイクロミラーデバイス（DMD）を用いた電気光学装置、電子放出素子を用いたディスプレイ（FED）やＳＥＤ（Surface−Conduction Electron−Emitter Display）が挙げられる。さらに、
前記液晶装置としては、所望の画像を表示する液晶ディスプレイの他に、ディスプレイ以外の用途で用いられるスキャナなども含む。

この電気光学装置において、前記第１演算単位回路及び前記第２演算単位回路は、それぞれ、ナンド回路及びノア回路で構成されていてもよい。
これによれば、各第１演算単位回路及び第２演算単位回路は、ナンド回路及びノア回路で構成される。従って、ナンド回路及びノア回路を組み合わせることにより走査信号の伝播遅延が制御される。この結果、次段の走査信号の波形制御を容易に行うことができる。

この電気光学装置において、前記第１出力制御回路は、前記第１シフトレジスタ部と前記第１出力バッファ部との間に設け、前記第２出力制御回路は、前記第２シフトレジスタ
部と前記第２出力バッファ部との間に設けられていてもよい。

これによれば、各出力制御回路と各シフトレジスタ部との間に、たとえば、各シフトレジスタ部から出力された電圧信号のレベルを制御するレベルシフトを設けた構成とすることができる。

この電気光学装置において、前記電気光学パネルは、前記各第１走査線と前記第１出力制御回路との間、及び、前記各第２走査線と前記第２出力制御回路との間に、それぞれ抵抗体を備えていてもよい。

これによれば、各第１走査線と第１出力制御回路との間、及び、各第２走査線と第２出力制御回路との間に、それぞれ抵抗体を備えていることで、選択された自段の走査信号がさらに伝播して遅延される。この結果、自段の走査信号と次段の走査信号とがオーバラップして出力される期間を確実に排除することができる。

この電気光学装置において、前記電気光学パネルは、前記各第１走査線と前記第１出力制御回路との間、及び、前記各第２走査線と前記第２出力制御回路との間に、それぞれ容量を備えていてもよい。

これによれば、各第１走査線と第１出力制御回路との間、及び、各第２走査線と第２出力制御回路との間に、それぞれ容量を備えていることで、選択された自段の走査信号がさらに伝播して遅延される。この結果、自段の走査信号と次段の走査信号とがオーバラップして出力される期間を確実に排除することができる。

本発明の電子機器は、上記記載の電気光学装置を備えている。
これによれば、電気光学装置は、複数の走査線を同時に選択することが無いので、所謂、縦ゴースト（または「クロストーク」）といった異常な表示がされない。この結果、高品質の画像を表示することができる電子機器を実現することができる。

以下、本発明を具体化した各実施形態を図面に基づいて説明する。
（第１実施形態）
図１は本発明の第１実施形態に係る電気光学装置のうち外部回路を除いた電気光学パネルを示しており、図２は同パネルの断面を一部破断して示しており、そして、図３は電気光学装置の電気的構成を概略的に示している。図４は、画素の構成及びデータ線駆動回路の構成を説明するための図である。

本実施形態の電気光学装置１０は、多結晶シリコン薄膜トランジスタを用いて周辺駆動回路を形成したアクティブマトリクス型電気光学装置である。また、この電気光学装置１０は、各画素の画素電極と液晶を介して対向する対向電極との電位（コモン電位ＶＣＯＭ）を低い電位と高い電位との間で所定期間としての１水平走査期間ごとに反転させるコモン振り駆動を行い、各画素に正極性の映像信号と負極性の映像信号を交互に書き込むように構成されている。本実施形態では、コモン振り駆動により説明するが、対向電極との電位を固定して駆動するコモンＤＣ駆動であってもよい。

電気光学装置１０は、電気光学パネル２１を有する。この電気光学パネル２１は、図１及び図２に示すように、素子基板２２と対向基板２３を備え、これら２つの基板の間に、本実施形態では、ＴＮ（Twisted Nematic）型の液晶２４が封入されている。素子基板２
２と対向基板２３は、スペーサ（図示省略）を含むシール材２７によって一定の間隔を保って、互いの電極形成面が対向するように貼り合わされ、その間に液晶２４が封入されて
いる。シール材２７は、対向基板２３の周縁に沿って形成されており、液晶２４を封入するための開口部２７ａを有している。この開口部２７ａは、液晶２４の封入後に封止材２８で封止されている。

素子基板２２には、図３に示すように、Ｙ方向に配列された２ｎ本の走査線Ｙ1〜Ｙ2n
と、Ｘ方向に配列されたｍ本のデータ線Ｘ1〜Ｘmと、走査線Ｙ1〜Ｙ2nとデータ線Ｘ1〜Ｘmとの交差に対応してマトリクス状に配置された２ｎ×ｍ個の画素２５とが形成されてい
る。また、素子基板２２には、画素２５毎に設けたスイッチング素子としてのポリシリコン形薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」という）２６が形成されている。

図４に示すように、各ＴＦＴ２６のゲートは走査線Ｙ1〜Ｙ2nの１つ（例えば、走査線
Ｙ2n）に、そのソースはデータ線Ｘ1〜Ｘmの一つ（例えば、データ線Ｘ1）に、そして、
そのドレインは対応する１つの画素２５の画素電極２９にそれぞれ接続されている。各ＴＦＴ２６を介して各画素２５に映像信号が書き込まれるようになっている。また、図１に示すように、素子基板２２には、対向基板２３側との接続端子である銀点３８と、外部回路から各種信号が入力される入力端子３９、Ｘドライバ用信号線４０、映像信号線４１、Ｙドライバ用信号線４２などが形成されている。

各画素２５の画素電極２９は、図２及び図４に示すように、対向基板２３側に設けた対向電極としての１つの共通電極３０と液晶２４を介してそれぞれ対向している。また、各画素２５は、矩形状の画素電極２９と共通電極３０の間の液晶２４で構成される液晶容量３１と、この液晶容量３１と並列に接続され、同液晶容量のリークを低減するための蓄積容量３２とを備えている。こうして、各画素２５は、ＴＦＴ２６、画素電極２９、共通電極３０、液晶容量３１及び蓄積容量３２などで構成されている。そして、各画素２５は、ＴＦＴ２６がオン（導通状態）になると、電圧信号に変換された各画素の映像信号がＴＦＴ２６を介して液晶容量３１と蓄積容量３２とに書き込まれ、ＴＦＴ２６がオフ（非導通状態）になると、これらの容量に電荷が保持されるようになっている。

電気光学装置１０は、図１及び図３に示すように、素子基板２２上に形成された前述の周辺駆動回路として、画素形成領域Ｒ（図３参照）を介して走査線Ｙ1〜Ｙ2nを駆動する
ための一対の走査線駆動回路（Ｙドライバ）３３Ａ，３３Ｂを備える。また、電気光学装置１０は、画素形成領域Ｒを介してその下側にデータ線Ｘ１〜Ｘｍを駆動するためのデータ線駆動回路（Ｘドライバ）３４とを備える。これらの駆動回路は、素子基板２２上に、薄膜トランジスタ形成技術を用いて形成されている。また、電気光学装置１０は、外部回路として、図３に示すようにタイミング発生回路１１、画像処理回路１２及び電源回路１３を備える。

タイミング発生回路１１は、同期信号及びクロック信号を、走査線駆動回路（Ｙドライバ）３３Ａ，３３Ｂ及びデータ線駆動回路３４に供給して、これらの回路の動作タイミングを制御する。タイミング発生回路１１から走査線駆動回路（Ｙドライバ）３３Ａ，３３Ｂには、同期信号としての転送開始パルスＤＹ、クロック信号ＹＣＫ及び反転クロック信号ＹＣＫＢが供給される。

また、タイミング発生回路１１からデータ線駆動回路３４には、同期信号としての転送開始パルスＤＸ、クロック信号ＸＣＫ及び反転クロック信号ＸＣＫＢが供給される。また、タイミング発生回路１１は、上記同期信号及びクロック信号に同期して画像処理回路１２の動作タイミングを制御する。そして、タイミング発生回路１１は、上記同期信号及びクロック信号に同期して上記コモン振り駆動を行うために、図３に示すＶＣＯＭ端子４６に供給する電圧（コモン電位ＶＣＯＭ）を、１水平走査期間ごとに低い電位と高い電位と
の間で切り換えるようになっている。

画像処理回路１２は、入力されるビデオ信号やテレビ信号等の映像信号を処理して、その映像信号をタイミング発生回路１１により制御される動作タイミングでデータ線駆動回路３４へ供給する。本実施形態では、画像処理回路１２からデータ線駆動回路３４へ供給される映像信号は、各画素の画像データを含む。各画素の画像データは、各画素の明るさを、例えば８ビットの２進数で表わすデジタル階調データであり、「０」〜「２５５」の２５６段階の階調値をとる。

電源回路１３は、各種の電源電圧を生成して出力する。
各走査線駆動回路３３Ａ，３３Ｂは、垂直走査期間の最初（１フレームの最初）に供給される転送開始パルスＤＹ、クロック信号ＹＣＫ及び反転クロック信号ＹＣＫＢにより走査信号Ｇ1〜Ｇ2nを順次に生成して出力することで、走査線Ｙ1〜Ｙ2nを順に選択するようになっている。走査線Ｙ1〜Ｙ2nが順に選択されて各走査線に走査信号Ｇ1〜Ｇ2nが供給されると、選択された各走査線に接続された全てのＴＦＴ２６がオンになるように構成されている。なお、本明細書中において、「１水平走査期間」は、順に選択される走査線Ｙ1
〜Ｙ2nの一つに接続された全ての画素２５の容量３１，３２に映像信号を書き込むことで１ライン分の表示がなされる期間をいう。また、「１フレーム期間」は、走査線Ｙ1〜Ｙ2nを順に選択して全ての画素２５の容量（液晶容量３１および蓄積容量３２）に映像信号
を書き込むことで１画面の表示がなされる期間をいう。

データ線駆動回路３４は、図４に示すように、シフトレジスタ３６、サンプリング回路３５及び図示を省略したデジタル／アナログ変換器等を備える。
シフトレジスタ３６は、前記タイミング信号から各水平走査期間の最初に供給される転送開始パルスＤＸ、クロック信号ＸＣＫ及び反転クロック信号ＸＣＫＢにより選択信号を順に生成して出力するようになっている。

サンプリング回路３５は、データ線Ｘ1〜Ｘmごとに一つずつ設けられた複数の図示しないスイッチを備える。各スイッチは、例えばＨレベルの選択信号が入力されるとそれぞれオンするトランスミッションゲートである。

このような構成を有するデータ線駆動回路３４は、各水平走査期間において、データ線Ｘ1〜Ｘmにそれぞれ設けた前記各スイッチに、第１列目のデータ線Ｘ1のスイッチから順
にＨレベルの選択信号が入力されると、各スイッチが順に開き、各データ線Ｘ1〜Ｘm及び各画素２５のＴＦＴ２６を介して各画素に映像信号が書き込まれるようになっている。

次に、上述した第１走査線駆動回路３３Ａ及び第２走査線駆動回路３３Ｂを図３、図５及び図６に基づいてさらに詳述する。
図３に示すように、各走査線駆動回路３３Ａ，３３Ｂは、後記するシフトパルスをクロック信号ＹＣＫ及び反転クロック信号ＹＣＫＢに基づいて順次転送する第１及び第２順次転送回路３４Ａ，３４Ｂと、転送されたシフトパルスに基づいて走査信号Ｇ1〜Ｇ2nを生
成し出力する第１及び第２出力制御回路部３５Ａ，３５Ｂとを備えている。また、第１走査線駆動回路３３Ａの第１順次転送回路３４Ａは、２ｎ本の走査線Ｙ1〜Ｙ2nのうち奇数
番目の走査線Ｙ1，Ｙ3，…に接続される一方、第２走査線駆動回路３３Ｂの第２順次転送回路３４Ｂは、偶数番目の走査線Ｙ2，Ｙ4，…，Ｙ2nに接続されている。さらに、各第１及び第２出力制御回路部３５Ａ，３５Ｂは、全ての走査線Ｙ1〜Ｙ2nに接続されている。

第１出力制御回路部３５Ａは、走査線Ｙ2，Ｙ4，…，Ｙ2nを介して走査信号Ｇ2，Ｇ4，…Ｇ2nを入力する。そして、第１出力制御回路部３５Ａは、第１順次転送回路３４Ａからのシフトパルスと、走査線Ｙ2，Ｙ4，…，Ｙ2nからの走査信号Ｇ2，Ｇ4，…Ｇ2nとで奇数
番目の走査信号Ｇ1，Ｇ3，…を生成し対応する奇数番目の走査線Ｙ1，Ｙ3，…に順次出力するようになっている。また、第２出力制御回路部３５Ｂは、奇数番目の走査線Ｙ1，Ｙ3，…を介して走査信号Ｇ1，Ｇ3，…を入力する。そして、第２出力制御回路部３５Ｂは、第２順次転送回路３４Ｂからのシフトパルスと、走査線Ｙ1，Ｙ3，…からの走査信号Ｇ1
，Ｇ3，…とで偶数番目の走査信号Ｇ2，Ｇ4，…を生成し対応する偶数番目の走査線Ｙ2，Ｙ4，…に順次出力するようになっている。

図５は、第１走査線駆動回路３３Ａ及び第２走査線駆動回路３３Ｂの詳細を説明するための図である。図６は、第１走査線駆動回路３３Ａ及び第２走査線駆動回路３３Ｂの駆動を説明するためのタイミングチャートである。

図５に示すように、第１順次転送回路３４Ａは、第１シフトレジスタ部４０Ａ、第１信号生成部４１Ａ及び第１レベルシフタ４２Ａを備えている。出力制御回路部３５Ａは、第１出力制御回路４３Ａ及び第１出力バッファ部４４Ａを備えている。

第１シフトレジスタ部４０Ａは、ｎ＋１個のシフトレジスタ単位回路Ｕa0〜Ｕanを縦続接続して構成されている。各シフトレジスタ単位回路Ｕa0〜Ｕanは、２つのクロックドインバータCI01〜CIn1，CI02〜CIn2と１つのインバータI0a〜Inaとを備えている。クロックドインバータCI01〜CIn1，CI02〜CIn2は、それぞれ制御端子電圧がＨレベルのときに各入力信号を反転して出力し、制御端子電圧がＬレベルのときに出力端子をハイインピーダンス状態にする。各制御端子には、タイミング発生回路１１から出力される所定期間だけアクティブとなる前記クロック信号ＹＣＫと前記反転クロック信号ＹＣＫＢとが供給されるようになっている。尚、本実施形態では、走査線Ｙ1〜Ｙ2nは、第１走査線Ｙ1→第２走査線Ｙ2→第３走査線Ｙ3→第４走査線Ｙ4→…→第２ｎ走査線Ｙ2n→第１走査線Ｙ1→…の順に選択されるように設定されている。これに伴って、図６に示すように、第２走査線駆動回路３３Ｂに供給されるクロック信号ＹＣＫは、第１走査線駆動回路３３Ａに供給されるクロック信号ＹＣＫより位相が１／２周期だけ遅れた信号である。そこで、これを区別するために、第１シフトレジスタ部４０Ａに供給されるクロック信号ＹＣＫをＹＣＫaで示
し、第２シフトレジスタ部４０Ｂに供給されるクロック信号ＹＣＫをＹＣＫbで示してい
る。

また、第１走査線駆動回路３３Ａが第１走査線Ｙ1を選択した後に、第２走査線駆動回
路３３Ｂが第２走査線Ｙ2を選択開始するので、第２走査線駆動回路３３Ｂに供給される
転送開始パルスＤＹは、第１走査線駆動回路３３Ａに供給される転送開始パルスＤＹより、第１走査線Ｙ1を選択する期間に対応した分だけ位相が遅れた信号である。そこで、こ
れを区別するために、第１シフトレジスタ部４０Ａに供給される転送開始パルスＤＹをＤＹaで示し、第２シフトレジスタ部４０Ｂに供給される転送開始パルスＤＹをＤＹbで示している。

そして、例えば、シフトレジスタ単位回路Ｕa0において、クロック信号ＹＣＫaがＨレ
ベルのとき、クロックドインバータCI01は転送開始パルスＤＹaを反転して出力する。こ
のとき、反転クロック信号ＹＣＫＢはＬレベルとなるので、クロックドインバータＣI02
の出力端子はハイインピーダンス状態となっている。従って、この場合には、転送開始パルスＤＹaがクロックドインバータＣI01とインバータＩ0aとを介してシフトパルスＣ0aとして出力される。一方、反転クロック信号ＹＣＫＢがＨレベルのときクロックドインバータＣI02は、インバータＩ0aから出力されるシフトパルスＣ0を反転してインバータＩ0aに出力する。このとき、クロック信号ＹＣＫはＬレベルとなっているので、クロックドインバータＣI01の出力端子はハイインピーダンス状態となっている。この場合には、クロッ
クドインバータＣI02とインバータＩ0aとによってラッチ回路が構成されることになる。

これにより、各シフトレジスタ単位回路Ｕa0〜Ｕanは、クロック信号ＹＣＫa及び反転
クロック信号ＹＣＫＢaに同期して転送開始パルスＤＹaを順次シフトして、シフトパルスＣ0a〜Ｃnaを生成する。このシフト動作によって、図６に示すように、あるシフトパルスと次のシフトパルスとは、アクティブ期間（Ｈレベル）がクロック信号ＹＣＫaの１／２
周期だけ重複するものとなる。

第１信号生成部４１Ａは、シフトレジスタ単位回路Ｕa0〜Ｕanに対応して各々設けられたｎ個のナンド回路NDa1〜NDanを備えている。各ナンド回路ＮDa1〜ＮDanは、対応するシフトレジスタ単位回路からのシフトパルスと、次段のシフトレジスタ単位回路からのシフトパルスとを入力する。そして、ナンド回路ＮDa1〜ＮDanは、これらシフトパルスの論理積の反転を算出して信号Ｓ1a〜Ｓnaとして出力する。図６に示すように、例えば、ナンド回路NDa1は、第１シフトレジスタ単位回路Ｕa0からのシフトパルスＣ0aと第２シフトレジスタ単位回路Ｕa1からのシフトパルスＣ1aとの論理積を反転して信号Ｓ1aを生成する。ナンド回路NDa1〜NDanは、シフトレジスタ単位回路からのシフトパルスがアクティブとなる期間から次段のシフトレジスタ単位回路のシフトパルスがアクティブとなる期間を除いた期間においてアクティブとなる信号を生成する機能がある。

第１レベルシフタ４２Ａは、シフトレジスタ単位回路Ｕa0〜Ｕanに対応してｎ個備えられている。各第１レベルシフタ４２Ａは、増幅回路Ａp1〜ＡpnとインバータIv1〜Ivnとから構成されている。そして、第１信号生成部４１Ａから出力された信号Ｓ1a〜Ｓnaは、それぞれ対応するインバータIv1〜Ivnを介して増幅回路Ａp1〜Ａpnに入力される。増幅回路Ａp1〜Ａpnは、入力された信号Ｓ1a〜Ｓnaの電圧レベルを後段の第１出力制御回路４３Ａを構成する各論理素子が駆動する駆動電力に応じたレベルにまで上昇させる。従って、クロック信号ＹＣＫa及び反転クロック信号ＹＣＫＢa、第１シフトレジスタ部４０Ａ及び第１信号生成部４１Ａの各種信号の電圧レベルは小さくてよい。この結果、電気光学パネル２１全体の消費電力を抑えることができる。

第１出力制御回路４３Ａは、本実施形態では、ｎ個の２入力のノア回路Ｎa1〜Ｎanで構成されている。各ノア回路Ｎa1〜Ｎanのうち、第１ノア回路Ｎa1の一方の入力端子には、低電源電圧ＶＬＬが供給されている。また、第１ノア回路Ｎa1の他方の入力端子には、第１レベルシフタ４２Ａを介して供給される信号Ｓ1aが入力されるようになっている。そして、第１ノア回路Ｎa1は、低電源電圧ＶＬＬと信号Ｓ1aとの論理積を演算して出力信号ＳＲ1aを生成する。従って、第１レベルシフタ４２Ａを介して供給されたＬレベル（Ｖｌｌレベル）の信号Ｓ1aが入力されると、第１ノア回路Ｎa1は、Ｈレベルの出力信号ＳＲ1aを生成する。また、第１レベルシフタ４２Ａを介して供給されたＨレベル（Ｖｈｈレベル）の信号Ｓ1aが入力されると、第１ノア回路Ｎa1は、Ｌレベルの出力信号ＳＲ1aを生成する。

また、第２ノア回路Ｎa2〜第ｎノア回路Ｎanは、その一方の入力端子には、第１レベルシフタ４２Ａを介してレベルアップされた信号Ｓ2a〜Ｓnaが入力される。他方の入力端子は、前段の走査線（つまり、偶数番目の走査線Ｙ2，Ｙ4，Ｙ6，…のうちの１本）に接続
され、第２走査線駆動回路３３Ｂから出力された走査信号Ｇ2，Ｇ4，Ｇ6，…が入力され
るようになっている。そして、各ノア回路Ｎa2〜Ｎanは、第１レベルシフタ４２Ａを介して供給される信号Ｓ2a〜Ｓnaと、前段の走査線に接続された第２走査線駆動回路３３Ｂからの走査信号Ｇ2，Ｇ4，Ｇ6，…との論理積を演算して対応する所定の出力信号ＳＲ2a〜
ＳＲnaを生成する。例えば、第２ノア回路Ｎa2は、信号Ｓ2aとその前段の偶数番目の走査線Ｙ2に供給された第２走査線駆動回路３３Ｂからの走査信号Ｇ2との論理積を演算して出力信号ＳＲ2aを生成する。

第１出力バッファ部４４Ａは、第１ノア回路Ｎa1〜第ｎノア回路Ｎanに対応してそれぞ
れ２つのインバータｒ1，ｒ2が互いに直列接続されることで構成されている。そして、出力信号ＳＲ1〜ＳＲnは、それぞれ、２つのインバータｒ1，ｒ2を介することで遅延させて走査信号Ｇ1，Ｇ3，Ｇ5，…として対応する奇数番目の走査線Ｙ1，Ｙ3，Ｙ5，…に出力する。この第１出力バッファ部４４Ａは、インバータｒ1，ｒ2を介して出力信号ＳＲ1〜Ｓ
Ｒnを出力することにより、走査信号Ｇ1，Ｇ3，Ｇ5，…の出力タイミングが制御される。

以上により、奇数番目の走査線Ｙ3，Ｙ5，…に出力される走査信号Ｇ3，Ｇ5，…は、クロック信号ＹＣＫa及び反転クロック信号ＹＣＫＢaに同期した信号Ｓ2a〜Ｓnaと、その前段の走査線Ｙ2，Ｙ4，…（偶数番目の走査線）に出力される走査信号Ｇ2，Ｇ4，…との論理積で与えられる。ところで、偶数番目の走査線Ｙ2，Ｙ4，…の各終端部（つまり、第１走査線駆動回路３３Ａ側近傍の部分）において、その各偶数番目の走査信号Ｇ2，Ｇ4，…は画素形成領域Ｒを介して伝播してくることでその時定数が大きくなる。例えば、図６に示すように、第２走査線Ｙ2の終端部における走査信号Ｇ2endは、時定数が大きくなり、
その波形が変形しているとともに遅延している。

この場合、第１走査線駆動回路３３Ａは、転送開始パルスＤＹ（ＤＹa）のタイミング
に応じて直ちに次段である奇数番目の走査信号Ｇ3を生成するのではなく、その時定数が
大きくなった走査信号Ｇ2endと信号Ｓ2aとの論理積で走査信号Ｇ3を生成する。従って、
図６に示すように、走査信号Ｇ3は、前段の走査信号Ｇ2とその各オン期間がオーバラップすることはない。

つまり、第１走査線駆動回路３３Ａは、各奇数番目の走査線Ｙ3，Ｙ5，…に出力された走査信号Ｇ3，Ｇ5，…を、それぞれ対応した前段の偶数番目の走査線Ｙ2，Ｙ4，…に出力される走査信号Ｇ2，Ｇ4，…の伝播遅延を利用して生成する。この結果、図６に示すように、走査信号Ｇ3，Ｇ5，…は、前段の走査信号Ｇ2，Ｇ4，…とその各オン期間がオーバラップすることはない。

一方、第２走査線駆動回路３３Ｂは、第１走査線駆動回路３３Ａと同様に、第２シフトレジスタ部４０Ｂ、第２信号生成部４１Ｂ、第２レベルシフタ４２Ｂ、第２出力制御回路４３Ｂ及び第２出力バッファ部４４Ｂを備えている。

そして、第２走査線駆動回路３３Ｂは、その第２出力制御回路４３Ｂを構成するノア回路Ｎ1b〜Ｎnbの一方の入力端子に第２レベルシフタ４２Ｂを介してレベルアップされた信号Ｓ1b〜Ｓnbが入力される。他方の入力端子は前段の走査線（つまり、奇数番目の走査線Ｙ1，Ｙ3，…のうちの１本）に接続され、第１走査線駆動回路３３Ａから出力された走査信号が入力されるようになっている。そして、各ノア回路Ｎ1b〜Ｎnbは、第２レベルシフタ４２Ｂを介して供給される信号Ｓ1b〜Ｓnbと、その前段の走査線に接続された第１走査線駆動回路３３Ａから出力された走査信号Ｇ1，Ｇ3，Ｇ5，…との論理積を演算して対応
する所定の出力信号ＳＲ1b〜ＳＲnbを生成する。そして、第２出力バッファ部４４Ｂは、出力信号ＳＲ1b〜ＳＲnbを遅延して対応する偶数番目の走査線Ｙ2，Ｙ4，…にそれぞれ走査信号Ｇ2，Ｇ4，…として出力する。

このようにすることで、次段である偶数番目の走査信号Ｇ2，Ｇ4，…は、転送開始パルスＤＹ（ＤＹb）のタイミングに応じて直ちに出力されることはなく、その時定数が大き
くなった走査信号Ｇ1，Ｇ3，Ｇ5，…に基づいて生成される。つまり、第２走査線駆動回
路３３Ｂは、各偶数番目の走査線Ｙ2，Ｙ4，…に出力される走査信号Ｇ2，Ｇ4，…を、それぞれ対応した前段の奇数番目の走査線Ｙ１，Ｙ3，Ｙ5，…に出力された走査信号Ｇ2，
Ｇ4，…の伝播遅延を利用して生成する。この結果、図６に示すように、走査信号Ｇ2，Ｇ4，…は、前段の走査信号Ｇ1，Ｇ3，Ｇ5，…とその各オン期間がオーバラップすることはない。

特許請求の範囲に記載の第１出力信号は、例えば、本実施形態においてはシフトパルスＣa0〜Ｃanに対応している。特許請求の範囲に記載の第２出力信号は、例えば、本実施形態においてはシフトパルスＣb0〜Ｃbnに対応している。特許請求の範囲に記載の開始パルスは、例えば、本実施形態においては転送開始パルスＤＹに対応している。特許請求の範囲に記載の第１走査信号は、例えば、本実施形態においては奇数番目の走査信号Ｇ1，Ｇ3，…に対応している。特許請求の範囲に記載の第２走査信号は、例えば、本実施形態においてはノア回路Ｎa1〜Ｎanに対応している。

さらに、特許請求の範囲に記載の第１シフト単位回路は、例えば、本実施形態においてはシフトレジスタ単位回路Ｕa0〜Ｕanに対応している。特許請求の範囲に記載の第２シフト単位回路は、例えば、本実施形態においてはシフトレジスタ単位回路Ｕb0〜Ｕbnに対応している。

上記したように、本実施形態によれば、以下の効果を有する。
（１）本実施形態によれば、画素形成領域Ｒを介して第１走査線駆動回路３３Ａと第２走査線駆動回路３３Ｂとを設けた。そして、第１走査線駆動回路３３Ａの第１順次転送回路３４Ａに奇数番目の走査線Ｙ1，Ｙ3，…を接続し、第２走査線駆動回路３３Ｂの第２順次転送回路３４Ｂに偶数番目の走査線Ｙ2，Ｙ4，…，Ｙ2nを接続した。また、第１走査線駆動回路３３Ａの第１出力制御回路部３５Ａと第２走査線駆動回路３３Ｂの第２出力制御回路部３５Ｂに走査線Ｙ1〜Ｙ2nを接続した。そして、第１出力制御回路部３５Ａは、第１
順次転送回路３４Ａからのシフトパルスと、走査線Ｙ2，Ｙ4，…，Ｙ2nからの走査信号Ｇ2，Ｇ4，…Ｇ2nとの論理積によって奇数番目の走査信号Ｇ1，Ｇ3，…を生成し対応する奇数番目の走査線Ｙ1，Ｙ3，…に出力するようにした。また、第２出力制御回路部３５Ｂは、奇数番目の走査線Ｙ1，Ｙ3，…を介して走査信号Ｇ1，Ｇ3，…を入力する。そして、第２出力制御回路部３５Ｂは、第２順次転送回路３４Ｂからのシフトパルスと、走査線Ｙ1
，Ｙ3，…からの走査信号Ｇ1，Ｇ3，…との論理積によって偶数番目の走査信号Ｇ2，Ｇ4
，…を生成し対応する偶数番目の走査線Ｙ2，Ｙ4，…に出力するようにした。

従って、奇数番目の走査線Ｙ1，Ｙ3，…に出力される走査信号Ｇ3，Ｇ5，…は、前段の偶数番目の走査線Ｙ2，Ｙ4，…，Ｙ2nに出力される走査信号Ｇ2，Ｇ4，…とその各オン期間がオーバラップすることはない。この結果、奇数番目の走査線Ｙ1，Ｙ3，…に対応した画素２５と、偶数番目の走査線Ｙ2，Ｙ4，…，Ｙ2nに対応した画素２５とが同時にオン状態になることはない。従って、複数の走査線が同時に選択されることを確実に防止することができる。この結果、同一の映像信号が異なる走査線に出力されることはないので、所謂、縦ゴースト（または「クロストーク」）といった異常表示は生じない。
（２）本実施形態によれば、画素形成領域Ｒを介して第１走査線駆動回路３３Ａと第２走査線駆動回路３３Ｂとを設けた。そして、２ｎ本ある走査線Ｙ1〜Ｙ2nのうち、奇数番目
の走査線Ｙ1，Ｙ3，…を第１走査線駆動回路３３Ａに接続し、偶数番目の走査線Ｙ2，Ｙ4，…，Ｙ2nを第２走査線駆動回路３３Ｂに接続した。従って、走査線駆動回路を一側にのみ設けた場合と比較して各走査線駆動回路の回路規模を小さくすることができる。
（３）本実施形態によれば、画素形成領域Ｒを介して第１走査線駆動回路３３Ａと第２走査線駆動回路３３Ｂとを設けた。そして、２ｎ本ある走査線Ｙ1〜Ｙ2nのうち、奇数番目
の走査線Ｙ1，Ｙ3，…を第１走査線駆動回路３３Ａに接続し、偶数番目の走査線Ｙ2，Ｙ4，…，Ｙ2nを第２走査線駆動回路３３Ｂに接続した。従って、走査線駆動回路を一側にのみ設けた場合と比較して、出力バッファ部４４Ａ，４４Ｂからの走査線Ｙ1〜Ｙ2nの配線
ピッチを広げることができる。この結果、走査線駆動回路の設計を容易にすることが可能となる。
（４）本実施形態によれば、第１及び第２出力制御回路４３Ａ，４３Ｂは、ノア回路Ｎa1〜Ｎan，Ｎb1〜Ｎbnで構成した。従って、生成される走査信号Ｇ1〜Ｇ2nの波形制御を容
易に行うことができる。
（５）本実施形態によれば、第１出力制御回路４３Ａを、第１シフトレジスタ部４０Ａと第１出力バッファ部４４Ａとの間に設けた。また、第２出力制御回路４３Ｂを、第２シフトレジスタ部４０Ｂと第２出力バッファ部４４Ｂとの間に設けた。従って、各出力制御回路４３Ａ，４３Ｂと各第１及び第２シフトレジスタ部４０Ａ，４０Ｂとの間に、各第１及び第２シフトレジスタ部４０Ａ，４０Ｂから出力された信号のレベルを制御する第１レベルシフタ４２Ａを設けることができる。この結果、クロック信号ＹＣＫa及び反転クロッ
ク信号ＹＣＫＢaや第１シフトレジスタ部４０Ａ及び第１信号生成部４１Ａの各種信号の
電圧レベルは小さくてよい。この結果、電気光学パネル２１全体の消費電力を抑えることができる。
（第２実施形態）
次に、本発明を具体化した第２実施形態を図７に従って説明する。この第２実施形態において、前記第１実施形態と同じ構成部材については符号を等しくし、その詳細な説明を省略する。

図７は、第２実施形態に係る第１走査線駆動回路３３Ａa及び第２走査線駆動回路３３
Ｂaの詳細を説明するための図である。
図７に示すように、第１走査線駆動回路３３Ａaの第１出力制御回路４３Ａ及び第２走
査線駆動回路３３Ｂaの第２出力制御回路４３Ｂは、それぞれ走査線Ｙ1〜Ｙ2nと各ノア回路Ｎa1〜Ｎan，Ｎb1〜Ｎbnとの間に遅延回路としての抵抗体Ｒｓが挿入されている。従って、走査信号Ｇ1〜Ｇ2nは、抵抗体Ｒｓを介して対応するノア回路Ｎa1〜Ｎan，Ｎb1〜Ｎbnに入力される。

従って、選択された自段の走査信号Ｇ1〜Ｇ2nは、さらに遅延して伝播される。この結
果、上記第１実施形態の電気光学装置１０に比べて自段の走査信号と次段の走査信号とがオーバラップして出力される期間が確実に排除される。
（第３実施形態）
次に、本発明を具体化した第３実施形態を図８に従って説明する。この第３実施形態において、前記第１実施形態と同じ構成部材については符号を等しくし、その詳細な説明を省略する。

図８は、第３実施形態に係る第１走査線駆動回路３３Ａb及び第２走査線駆動回路３３
Ｂbの詳細を説明するための図である。
図８に示すように、第１走査線駆動回路３３Ａbの第１出力制御回路４３Ａ及び第２走
査線駆動回路３３Ｂbの第２出力制御回路４３Ｂは、それぞれ走査線Ｙ1〜Ｙ2nと各ノア回路Ｎa1〜Ｎan，Ｎb1〜Ｎbnとの間に遅延回路としての容量Ｃｐが挿入されている。従って、走査信号Ｇ1〜Ｇ2nは、容量Ｃｐを介して対応するノア回路Ｎa1〜Ｎan，Ｎb1〜Ｎbnに
入力される。

従って、選択された自段の走査信号Ｇ1〜Ｇ2nは、さらに遅延して伝播される。この結
果、上記第１実施形態の電気光学装置１０に比べて自段の走査信号と次段の走査信号とがオーバラップして出力される期間が確実に排除される。
（第４実施形態）
次に、第１〜第３実施形態で説明した電気光学装置１０を備えた電子機器の適用について図９に従って説明する。電気光学装置１０は、モバイル型のパーソナルコンピュータ、携帯電話、デジタルカメラ等種々の電子機器に適用できる。

図９は、大型テレビ６０の斜視図である。この大型テレビ６０は、電気光学装置１０を搭載した大型テレビ用の表示ユニット６１と、スピーカー６２と、複数の操作ボタン６３とを備えている。この場合でも、表示ユニット６１は、複数の走査線Ｙ1〜Ｙ2nを同時に
選択することが無いので、所謂、縦ゴースト（クロストーク）といった異常な表示がされない。この結果、高品質の画像を表示することができる電子機器を実現することができる。

尚、発明の実施形態は、上記実施形態に限定されるものではなく、以下のように実施してもよい。
○上記第１〜第３実施形態では、第１出力制御回路４３Ａを、第１シフトレジスタ部４０Ａと第１出力バッファ部４４Ａとの間に設けた。また、第２出力制御回路４３Ｂを、第２シフトレジスタ部４０Ｂと第２出力バッファ部４４Ｂとの間に設けた。そして、各出力制御回路４３Ａ，４３Ｂと各第１及び第２シフトレジスタ部４０Ａ，４０Ｂとの間に、各第１及び第２シフトレジスタ部４０Ａ，４０Ｂから出力された信号のレベルを制御する第１レベルシフタ４２Ａを設けた。これ限定されるものではなく、各第１及び第２シフトレジスタ部４０Ａ，４０Ｂを備えていないものであってもよい。

第１実施形態に係る電気光学パネルの図。電気光学パネルの断面図。電気光学装置の電気的構成図。画素の構成及びデータ線駆動回路の構成を説明するための図第１実施形態に係る第１走査線駆動回路及び第２走査線駆動回路の詳細を説明するための図。第１走査線駆動回路及び第２走査線駆動回路の駆動を説明するためのタイミングチャート。第２実施形態に係る第１走査線駆動回路及び第２走査線駆動回路の詳細を説明するための図。第３実施形態に係る第１走査線駆動回路及び第２走査線駆動回路の詳細を説明するための図。第４実施形態に係る電子機器としての大型テレビの斜視図。

符号の説明

Ｃa0〜Ｃan…第１出力信号としてのシフトパルス、Ｃb0〜Ｃbn…第１出力信号としてのシフトパルス第２出力信号、Ｃｐ…遅延回路としての容量、ＤＹ…開始パルスとしての転送開始パルス、Ｇ1，Ｇ3，…第１走査信号としての奇数番目の走査信号、Ｇ2，Ｇ4，…第２走査信号としての偶数番目の走査信号、Ｎa1〜Ｎan…第１演算単位回路としてのノア回路、Ｎb1〜Ｎbn…第２演算単位回路、Ｒ…画素形成領域、Ｒs…遅延回路としての抵抗体
、Ｕa0〜Ｕan…第１シフト単位回路としてのシフトレジスタ単位回路、Ｕb0〜Ｕbn…第２シフト単位回路としてのシフトレジスタ単位回路、Ｘ1〜Ｘm…データ線、ＹＣＫ…クロック信号、Ｙ1〜Ｙ2n…走査線、１０…電気光学装置、２１…電気光学パネル、２５…画素
、３３Ａ，３３Ａa，３３Ａb…第１走査線駆動回路、３３Ｂ，３３Ｂa，３３Ｂb…第２走査線駆動回路、４０Ａ…第１シフトレジスタ部、４０Ｂ…第２シフトレジスタ部、４３Ａ…第１出力制御回路、４３Ｂ…第２出力制御回路、４４Ａ…第１出力バッファ部、４４Ｂ…第２出力バッファ部、６０…電子機器としての大型テレビ。

Claims

複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して設けられた画素とを有する電気光学パネルを備えた電気光学装置において、
前記画素が形成される画素形成領域を介して、前記複数の走査線のうち奇数番目の走査線に第１走査信号を出力する第１走査線駆動回路と、前記複数の走査線のうち偶数番目の走査線に第２走査信号を出力する第２走査線駆動回路と、を設け、
前記第１走査線駆動回路は、
クロック信号に基づいて開始パルスを順次シフトして第１出力信号を各々出力する複数の第１シフト単位回路を縦続接続してなる第１シフトレジスタ部と、
前記各第１シフト単位回路に対応して各々設けられ、前記対応する第１シフト単位回路からの第1出力信号と、次段の第１シフト単位回路からの第１出力信号とを入力し、対応する第１シフト単位回路からの第1出力信号がアクティブとなる期間から次段の第１シフト単位回路からの第１出力信号がアクティブとなる期間を除いた期間においてアクティブとなる第１信号を出力する第１信号生成部と、前記第１信号の電圧レベルを上昇させた第１増幅信号を出力する第１レベルシフタ部と、前記第２走査線駆動回路から対応する前記偶数番目の走査線を介して出力された前記第２走査信号と前記第１増幅信号との論理積を演算して前記第１走査信号を生成する複数の第１演算単位回路と、少なくとも２つのインバータから構成され、前記奇数番目の走査線に接続されて前記第１走査信号を対応する前記奇数番目の走査線に出力する第１出力バッファ部と、を備えた第１出力制御回路と、
を有し、
前記第２走査線駆動回路は、
前記クロック信号に基づいて前記開始パルスを順次シフトして第２出力信号を各々出力する複数の第２シフト単位回路を縦続接続してなる第２シフトレジスタ部と、
前記各第２シフト単位回路に対応して各々設けられ、前記対応する第２シフト単位回路からの第２出力信号と、次段の第２シフト単位回路からの第２出力信号とを入力し、対応する第２シフト単位回路からの第２出力信号がアクティブとなる期間から次段の第２シフト単位回路からの第２出力信号がアクティブとなる期間を除いた期間においてアクティブとなる第２信号を出力する第２信号生成部と、前記第２信号の電圧レベルを上昇させた第２増幅信号を出力する第２レベルシフタ部と、前記第１走査線駆動回路から対応する前記奇数番目の走査線を介して出力された前記第１走査信号と前記第２増幅信号との論理積を演算して前記第２走査信号を生成する複数の第２演算単位回路と、少なくとも２つのインバータから構成され、前記偶数番目の走査線に接続されて前記第２走査信号を対応する前記偶数番目の走査線に出力する第２出力バッファ部と、を備えた第２出力制御回路と、
を有し、
前記電気光学パネルは、
前記各第１走査線と前記第２出力制御回路との間、及び、前記各第２走査線と前記第１出力制御回路との間に、それぞれ抵抗体からなる遅延回路と、
を有していることを特徴とする電気光学装置。
請求項１に記載の電気光学装置を備えたことを特徴とする電子機器。