JP3832439B2 - 表示装置およびその駆動方法 - Google Patents
表示装置およびその駆動方法 Download PDFInfo
- Publication number
- JP3832439B2 JP3832439B2 JP2003041642A JP2003041642A JP3832439B2 JP 3832439 B2 JP3832439 B2 JP 3832439B2 JP 2003041642 A JP2003041642 A JP 2003041642A JP 2003041642 A JP2003041642 A JP 2003041642A JP 3832439 B2 JP3832439 B2 JP 3832439B2
- Authority
- JP
- Japan
- Prior art keywords
- scanning
- mode
- pixel
- lines
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47L—DOMESTIC WASHING OR CLEANING; SUCTION CLEANERS IN GENERAL
- A47L13/00—Implements for cleaning floors, carpets, furniture, walls, or wall coverings
- A47L13/10—Scrubbing; Scouring; Cleaning; Polishing
- A47L13/20—Mops
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47L—DOMESTIC WASHING OR CLEANING; SUCTION CLEANERS IN GENERAL
- A47L11/00—Machines for cleaning floors, carpets, furniture, walls, or wall coverings
- A47L11/40—Parts or details of machines not provided for in groups A47L11/02 - A47L11/38, or not restricted to one of these groups, e.g. handles, arrangements of switches, skirts, buffers, levers
- A47L11/4075—Handles; levers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0202—Addressing of scan or signal lines
- G09G2310/0205—Simultaneous scanning of several lines in flat panels
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、表示装置およびその駆動方法に係り、特に、解像度の異なる複数のモードに対応した表示が可能な表示装置およびその駆動方法に関するものである。
【０００２】
【従来の技術】
表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いた液晶表示装置は、薄型で低消費電力であるという特徴をいかして、たとえば携帯情報端末(Personal Digital Assistant ：ＰＤＡ) 、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。
【０００３】
図１は、液晶表示装置の構成例を示すブロック図である。
液晶表示装置１は、図１に示すように、有効画素部２、垂直駆動回路（ＶＤＲＶ）３、および水平駆動回路（ＨＤＲＶ）４を有している。
【０００４】
有効画素部２は、複数の画素回路２１が、マトリクス状に配列されている。
各画素回路２１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）２１と、ＴＦＴ２１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ２１と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量Ｃｓ２１により構成されている。
これら画素回路２１の各々に対して、走査ライン５−１〜５−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン６−１〜６−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路２１のＴＦＴ２１のゲート電極は、各行単位で同一の走査ライン５−１〜５−ｍにそれぞれ接続されている。また、各画素回路２１のソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン６−１〜６−ｎに各々接続されている。
さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線と接続電極との間に保持容量Ｃｓ２１を形成するが、Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いる。
そして、各画素回路２１の保持容量Ｃｓ２１の他方の電極は、１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭの供給ライン７に接続されている。
【０００５】
各走査ライン５−１〜５−ｍは、垂直駆動回路３により駆動され、各信号ライン６−１〜６−ｎは水平駆動回路４により駆動される。
【０００６】
垂直駆動回路３は、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン５−１〜５−ｍに接続された各画素回路２１を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路３から走査ライン５−１に対して走査パルスＳＰ１が与えられたときには第１行目の各列の画素が選択され、走査ライン５−２に対して走査パルスＳＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、走査ライン５−３，…，５−ｍ対して走査パルスＳＰ３，…，ＳＰｍが順に与えられる。
【０００７】
図２は、一般的な液晶表示装置の垂直駆動回路の構成例を示す回路図である。なお、図２においては、奇数行目（たとえば第１行目）の走査ライン５−１ および次段の偶数行目（たとえば第２行目）の走査ライン５−２を駆動する回路を例に示している。
【０００８】
この垂直駆動回路３は、図２に示すように、レベルシフタ付シフトレジスタ（Ｓ／Ｒ）３１，３２、サンプリングラッチ（ＥｎｂＳＭＬ）３３，３４、および負電源レベルシフタ（ＮＰＬＳＦＴ）３５，３６を有している。
【０００９】
図３（Ａ）〜（Ｆ）は、図２の回路のタイミングチャートである。図３（Ａ）は各画素ＰＸＬの保持容量Ｃｓ２１の他方の電極に供給される１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭ、図３（Ｂ）は垂直走査の基準となる垂直クロックＶＣＫ、図３（Ｃ）はシフトレジスタ３１の出力信号Ｓ３１、図４（Ｄ）はシフトレジスタ３２の出力信号Ｓ３２、図３（Ｅ）は負電源レベルシフタ３５の出力信号Ｓ３５、および図３（Ｆ）は負電源レベルシフタ３６の出力信号Ｓ３６をそれぞれ示している。
【００１０】
シフトレジスタ３１，３２には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
たとえば垂直クロックＶＣＫは０−３．３Ｖの振幅のクロックとしてシフトレジスタ３１，３２に供給されるが、シフトレジスタ３１，３２では、３．３Ｖから７．３Ｖへのレベルシフト動作が行われる。
また、サンプリングラッチ３３，３４では、図２中に示すような共通のイネーブル信号ｅｎｂ／ｘｅｎｂを受けてシフトレジスタ３１，３２の出力信号Ｓ３１，Ｓ３２をそれぞれサンプリングされてラッチされる。ここで、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段（奇数段）の駆動信号の立ち下がりタイミングと後段（偶数段）の駆動信号の立ち上がりのタイミングの間に所定の間隔をおく。
そして、負電源レベルシフタ３５，３６には、それぞれ走査ライン５−１，５−２の一端側が接続されており、サンプリングラッチ３３，３４のラッチ信号を受けてたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ３５，Ｓ３６が走査ライン５−１，５−２に順次に印加される。
また、負電源レベルシフタ３５，３６は、０Ｖを−４．８Ｖのレベルシフトした駆動信号Ｓ３５，Ｓ３６走査ライン５−１，５−２に供給し、非選択時の画素回路２２１のＴＦＴ２１を確実にオフさせる。
図３（Ａ）〜（Ｆ）に示すように、コモン電圧ＶＣＯＭがハイレベルをとる水平走査期間には、奇数行目の走査ライン５−１が駆動され、コモン電圧ＶＣＯＭがローレベルをとる次の水平走査期間に、偶数行目の走査ライン５−２が駆動される。
このように、１水平走査期間毎に、第１行目の走査ライン５−１から第ｍ行目の走査ライン５−ｎにかけて順次に駆動されていく。
【００１１】
水平駆動回路４は、図示しないクロックジェネレータにより供給されるセレクラーパルスＳＥＬ，ＸＳＥＬをレベルシフトする回路であり、入力される映像信号を線順次で各画素回路に書き込みを行っている。
【００１２】
また、たとえば低温ポリシリコンを用いた液晶表示装置における水平駆動回路では、図４に示すように、セレクタスイッチ８１−Ｒ，８１−Ｇ，８１−Ｂ、・・・、８４−Ｒ，８４−Ｇ，８４−Ｂ、・・・、（８ｎ−Ｒ，８ｎ−Ｇ，８ｎ−Ｂ）を有するセレクタ８を設けて、セレクタスイッチにより画素回路２１に書き込むベきデータ信号ＳＤＴ１〜ＳＤＴ４，・・を選択して各信号ライン６−１〜６−ｎに供給して、映像を描いている。
液晶表示装置において、色の３原色であるＲ（赤）データ、Ｇ（緑）データ、およびＢ（青）データを各信号ラインに順次に供給し、具体的には、まずＲデータを各信号ライン６−１〜６−ｎに供給し、次に、Ｇデータを各信号ライン６−１〜６−ｎに供給し、最後にＢデータを各信号ライン６−１〜６−ｎに供給して、各画素回路２１に書き込み映像を描く。
したがって、各信号ライン６−１〜６−ｎに対しては、それぞれ３つのセレクタスイッチが接続される。
図４は、Ｒ対応のセレクタスイッチ８１−Ｒ〜８４−Ｒのみをオンされている状態を示している。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチ８１−Ｇ〜８４−ＧのみをオンさせてＧデータを書き込む。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチ８１−Ｂ〜８４−ＢのみをオンさせてＢデータを書き込む。
【００１３】
セレクタ８の各セレクタスイッチ８１−Ｒ，８１−Ｇ，８１−Ｂ、・・・、８４−Ｒ，８４−Ｇ，８４−Ｂ、・・・、（８ｎ−Ｒ，８ｎ−Ｇ，８ｎ−Ｂ）は、図５に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタとｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタのソース・ドレイン同士を接続した転送ゲートＴＭＧ−Ｒ，ＴＭＧ−Ｇ，ＴＭＧ−Ｂにより構成される。
各転送ゲートは相補的レベルをとるセレクト信号ＳＥＬ１，ＸＳＥＬ１、ＳＥＬ２，ＸＳＥＬ２、ＳＥＬ３，ＸＳＥＬ３によりそれぞれ導通制御される。
具体的には、Ｒデータ用セレクタスイッチ８１−Ｒ〜８４−Ｒを構成する転送ゲートＴＭＧ−Ｒはセレクト信号ＳＥＬ１，ＸＳＥＬ１により導通制御される。Ｇデータ用セレクタスイッチ８１−Ｇ〜８４−Ｇを構成する転送ゲートＴＭＧ−Ｇはセレクト信号ＳＥＬ２，ＸＳＥＬ２により導通制御される。Ｂデータ用セレクタスイッチ８１−Ｂ〜８４−Ｂを構成する転送ゲートＴＭＧ−Ｂはセレクト信号ＳＥＬ３，ＸＳＥＬ３により導通制御される。
【００１４】
図６は、セレクタ８の転送ゲートＴＧＭ（−Ｒ）の駆動回路の構成例を示す図である。
この転送ゲート駆動回路９は、外部回路（ＩＣ）によるセレクト信号ＳＥＬ，ＸＳＥＬのレベルを−２．７Ｖから７．３Ｖにレベルシフトするレベルシフタ９１と、たとえばＣＭＯＳインバータを２個直列に接続したバッファ９２，９３により構成される。
【００１５】
【発明が解決しようとする課題】
ところで、近年、ＰＤＡ等に携帯端末装置に対して、より高精細な表示パネル、たとえば写真などのグラフィック画像を閲覧する場合、高精細な画質が得られるＶＧＡモード（６４０×４８０）で表示を行う表示パネルの搭載の要望が高まっている。
【００１６】
上述した液晶表示装置をＶＧＡモードで動作させる場合、垂直駆動回路３は、画素数に１対１で対応した出力のみ有し、解像度が固定であることから、ＶＧＡモード対応の垂直駆動回路を搭載する必要がある。
ところが、ＰＤＡ等は、通常、スケジュール管理等の高精細な表示を必要としない、たとえばＱＶＧＡモード（３２０×２４０）での表示で十分な用途が多いにもかかわらず、動作時のクロック周波数の高いＶＧＡモードで駆動する必要があることから、無駄な電力を消費してしまう。
【００１７】
また、ＶＧＡモードの液晶表示装置を実現する場合、パネル内負荷、特に、信号ラインの容量、負荷がＱＶＧＡモードに比べて増大するため、図６に示すように、水平駆動回路４のセレクタ８のセレクタスイッチとしての転送ゲートを構成するトランジスタサイズ、および転送ゲート駆動回路９のバッファ９２，９３を構成するトランジスタサイズを大きくし、駆動能力を大きくする必要がある。
しかし、この場合も、垂直駆動回路の課題と同様に、ＰＤＡ等は、通常、スケジュール管理等の高精細な表示を必要としない、たとえばＱＶＧＡモード（３２０×２４０）での表示で十分な用途が多いにもかかわらず、ＶＧＡモードに対応するように駆動能力を大きくしたトランジスタサイズの転送ゲート、バッファを用いることから、無駄な電力を消費してしまう。
【００１８】
本発明の目的は、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、低消費電力化を実現することができる表示装置およびその駆動方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、解像度が異なる少なくとも第１のモードと当該第１のモードより解像度が低い第２のモードを有する表示装置であって、スイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する少なくとも一つの信号ラインと、上記第１のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、上記第２のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う垂直駆動回路とを有する。
【００２０】
好適には、上記垂直駆動回路は、上記第２のモード時には、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定する。
【００２１】
好適には、上記信号ラインに画素データを選択して供給するセレクタスイッチを有するセレクタを含み、上記セレクタスイッチは対応する信号ラインに対して複数のスイッチが並列に接続されており、上記第１のモード時には上記複数のスイッチを導通させて、当該複数のスイッチを通して選択画素データを信号ラインに出力し、上記第２のモード時には、上記複数のスイッチのうちのいずれかのスイッチを導通させて、当該スイッチを通して選択画素データを信号ラインに出力する水平駆動回路を有する。
【００２２】
好適には、上記信号ラインを複数有し、上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに画素データを供給する複数の水平駆動回路を有する。
【００２３】
本発明の第２の観点は、画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインとを含む表示装置の駆動方法であって、所定解像度の第１のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、上記第１のモードより解像度が低い第２のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う。
【００２４】
好適には、上記第２のモード時には、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定する。
【００２５】
好適には、上記画素セルは液晶セルである。
【００２６】
本発明によれば、たとえば解像度が高い第１のモード時には、垂直駆動回路により、各走査ラインが行方向に順に走査パルスにより走査され、走査ラインに接続された各画素回路が１行単位で順次選択される。
また、第１のモードより解像度が低い第２のモード時には、垂直駆動回路により、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査され、複数の走査ラインに接続された各画素回路が当該複数行単位で順次選択される。
また、第１のモード時には、水平駆動回路のセレクタにおいて複数のスイッチが導通されて、複数のスイッチを通して選択画素データが信号ラインに出力される。
第２のモード時には、水平駆動回路のセレクタにおいて複数のスイッチのうちのいずれかのスイッチが導通されて、当該スイッチを通して選択画素データが信号ラインに出力される。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２８】
図７は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係る液晶表示装置の構成例を示す図である。
本実施形態に係る液晶表示装置１００は、２つの解像度、すなわち第１のモードとしてのＶＧＡモード（６４０×４８０）と第２のモードとしてのＱＶＧＡモード（３２０×２４０）の２つのモードで、モードに応じた駆動能力を選択可能に構成される。
【００２９】
本液晶表示装置１００は、図７に示すように、有効画素部１０１、垂直駆動回路（ＶＤＲＶ）１０２、および水平駆動回路１０３を有している。
【００３０】
有効画素部１０１は、複数の画素回路ＰＸＬＣが、マトリクス状に配列されている。具体的には、ＶＧＡに対応して６４０×４８０個の画素回路が配列されている。
各画素回路ＰＸＣＬは、スイッチング素子としてＴＦＴ（薄膜トランジスタ；thin film transistor）１０１と、ＴＦＴ１０１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ１０１と、ＴＦＴ１０１のドレイン電極に一方の電極が接続された保持容量Ｃｓ１０１により構成されている。
これら画素回路ＰＸＬＣの各々に対して、走査ライン１０４−１〜１０４−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン１０５−１〜１０５−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路ＰＸＬＣのＴＦＴ１０１のゲート電極は、各行単位で同一の走査ライン１０４−１〜１０４−ｍにそれぞれ接続されている。また、各画素回路ＰＸＬＣのソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン１０５−１〜１０５−ｎに各々接続されている。
さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線と接続電極との間に保持容量Ｃｓ１０１を形成するが、Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いている。
そして、各画素回路ＰＸＬＣの保持容量Ｃｓ１０１の他方の電極は、１水平走査期間（１Ｈ）または２水平走査期間（２Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭの供給ライン１０６に接続されている。
【００３１】
各走査ライン１０４−１〜１０４−ｍは、垂直駆動回路１０２により駆動され、各信号ライン１０５−１〜１０５−ｎは水平駆動回路１０３により駆動される。
【００３２】
垂直駆動回路１０２は、互いに逆相のモード信号ＱＴＲをハイレベル、ＸＱＴＲをローレベルで受けると、ＶＧＡモードであると判断し、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２は、図８（Ａ）〜（Ｅ）に示すように、走査ライン１０４−１に対して走査パルスＳＰ１０１を与えて第１行目の各列の画素が選択し、走査ライン１０４−２に対して走査パルスＳＰ１０２を与えて第２行目の各列の画素を選択する。以下同様にして、走査ライン１０４−３，…，１０４−ｍ対して走査パルスＳＰ１０３，…，ＳＰ１０ｎを順に与える。
このＶＧＡモード時には、コモン電圧ＶＣＯＭは、１水平走査期間（１Ｈ）毎に極性が反転する。
【００３３】
垂直駆動回路１０２は、互いに逆相のモード信号ＱＴＲをローレベル、ＸＱＴＲをローレベルで受けると、ＱＶＧＡモードであると判断し、２フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを２行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２は、図９（Ａ）〜（Ｅ）に示すように、走査ライン１０４−１および走査ライン１０４−２に対して同時に走査パルスＳＰ１０１，ＳＰ１０２を与えて第１行目および第２行目の各列の画素を選択し、走査ライン１０４−３および走査ライン１０４−４に対して走査パルスＳＰ１０３，ＳＰ１０４を与えて第３行目および第４行目各列の画素を選択する、以下同様にして、走査ライン１０４−m-1 ，１０４−ｍ対して走査パルスＳＰ１０m-1 ＳＰ１０ｍを順に与える。
このＱＶＧＡモード時には、コモン電圧ＶＣＯＭは、２水平走査期間（１Ｈ）毎に極性が反転する。
【００３４】
図１０は、本実施形態に係る垂直駆動回路の構成例を示す回路図である。なお、図１０においては、奇数行目（たとえば第１行目）の走査ライン１０４−１
および次段の偶数行目（たとえば第２行目）の走査ライン１０４−２を駆動する回路を例に示している。
【００３５】
この垂直駆動回路１０２は、図１０に示すように、レベルシフタ付シフトレジスタ（Ｓ／Ｒ）１０２１，１０２２、切替回路１０２３、サンプリングラッチ（ＥｎｂＳＭＬ）１０２４，１０２５、および負電源レベルシフタ（ＮＰＬＳＦＴ）１０２６，１０２７を有している。
【００３６】
シフトレジスタ１０２１，１０２２には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
たとえば垂直クロックＶＣＫは０−３．３Ｖの振幅のクロックとしてシフトレジスタ３１，３２に供給される。
シフトレジスタ１０２１は、３．３Ｖから７．３Ｖへのレベルシフト動作を行い、信号Ｓ１０２１を切替回路１０２３に出力する。
シフトレジスタ１０２２は、３．３Ｖから７．３Ｖへのレベルシフト動作を行い、シフトレジスタ１０２１の出力信号Ｓ１０２１より１水平走査期間分遅れた信号Ｓ１０２２を切替回路１０２３に出力する。
【００３７】
切替回路１０２３は、モード信号ＱＴＲ，ＸＱＴＲがＶＧＡモードを示しているときには、シフトレジスタ１０２１の出力信号Ｓ１０２１およびシフトレジスタ１０２２の出力信号Ｓ１０２２を受けて、信号Ｓ１０２１およびＳ１０２２を入力時の差のまま、すなわち、信号Ｓ１０２２が信号Ｓ１０２１より１水平走査期間分遅れたまま、それぞれ信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。
【００３８】
切替回路１０２３は、モード信号ＱＴＲ，ＸＱＴＲがＱＶＧＡモードを示しているときには、シフトレジスタ１０２１の出力信号Ｓ１０２１およびシフトレジスタ１０２２の出力信号Ｓ１０２２を受けて、信号Ｓ１０２１およびＳ１０２２を合成したパルスを生成し、信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。
【００３９】
切替回路１０２３は、図１０に示すように、２入力ＮＡＮＤ回路ＮＡ１０１〜ＮＡ１０４、および３入力ＮＡＮＤ回路ＮＡ１０５，ＮＡ１０６を有している。ＮＡＮＤ回路ＮＡ１０１の第１入力端子がモード信号ＱＴＲの供給ラインに接続され、第２入力端子がシフトレジスタ１０２１の信号Ｓ１０２１の出力ラインに接続され、出力端子がＮＡＮＤ回路ＮＡ１０５の第１入力端子に接続されている。
ＮＡＮＤ回路ＮＡ１０２の第１入力端子がシフトレジスタ１０２１の信号Ｓ１０２１の出力ラインに接続され、第２入力端子がモード信号ＸＱＴＲの供給ラインに接続され、出力端子がＮＡＮＤ回路ＮＡ１０５の第２入力端子およびＮＡＮＤ回路ＮＡ１０６の第１入力端子に接続されている。
ＮＡＮＤ回路ＮＡ１０３の第１入力端子がシフトレジスタ１０２２の信号Ｓ１０２２の出力ラインに接続され、第２入力端子がモード信号ＸＱＴＲの供給ラインに接続され、出力端子がＮＡＮＤ回路ＮＡ１０５の第３入力端子およびＮＡＮＤ回路ＮＡ１０６の第２入力端子に接続されている。
ＮＡＮＤ回路ＮＡ１０４の第１入力端子がモード信号ＸＱＴＲの供給ラインに接続され、第２入力端子がシフトレジスタ１０２２の信号Ｓ１０２２の出力ラインに接続され、出力端子がＮＡＮＤ回路ＮＡ１０６の第３入力端子に接続されている。
【００４０】
以上の構成において、切替回路１０２３は、モード信号ＱＴＲがハイレベル、ＸＱＴＲがローレベルで入力されると、信号Ｓ１０２１およびＳ１０２２を入力時の差のまま、すなわち、信号Ｓ１０２２が信号Ｓ１０２１より１水平走査期間分遅れたまま、それぞれ信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。
また、切替回路１０２３は、モード信号ＱＴＲがローレベル、ＸＱＴＲがハイレベルで入力されると、信号Ｓ１０２１およびＳ１０２２を合成したパルスを生成し、信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。
【００４１】
サンプリングラッチ１０２４は、あるデューティ比をもつ第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１を受けて切替回路１０２３の出力信号Ｓ１０２３ａをサンプリングしてラッチする。
サンプリングラッチ１０２５は、第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１と周期が同じでデューティが異なる（ハイレベルの期間が長い）第２イネーブル信号ｅｎｂ２／ｘｅｎｂ２を受けて切替回路１０２３の出力信号Ｓ１０２３ｂをサンプリングしてラッチする。
サンプリングラッチ１０２４，１０２５は、ＶＧＡモード時には、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段（奇数段）の駆動信号の立ち下がりタイミングと後段（偶数段）の駆動信号の立ち上がりのタイミングの間に所定の間隔をおく。
【００４２】
また、サンプリングラッチ１０２４，１０２５に異なるイネーブル信号を別々に供給しているのは、以下の理由による。
すなわち、ＶＧＡモードおよびＱＶＧＡモードの両モード時に、図１１に示すように、一組のイネーブル信号ｅｎｂ／ｘｅｎｂのみの場合に、画素レイアウトに依存して偶数段目に横すじが生じる。
そこで、図１２に示すように、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングを、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングより早めて、換言すれば、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングより、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングを遅らせることにより、それぞれ画素回路が受けるカップリング量を均一にして横すじを消滅させるために、あるデューティ比の第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１と第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１と周期が同じでデューティが異なる（ハイレベルの期間が長い）第２イネーブル信号ｅｎｂ２／ｘｅｎｂ２とを用いている。
【００４３】
負電源レベルシフタ１０２６は、奇数行目の走査ライン１０４−１の一端側が接続されており、サンプリングラッチ１０２４のラッチ信号を受けてたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ１０２６を走査ライン１０４−１を印加する。
また、負電源レベルシフタ１０２６は、０Ｖを−４．８Ｖのレベルシフトした駆動信号Ｓ１０２６を走査ライン１０４−１に供給し、非選択時の画素回路ＰＸＬＣのＴＦＴ１０１を確実にオフさせる。
【００４４】
負電源レベルシフタ１０２７は、奇数行目の走査ライン１０４−２の一端側が接続されており、サンプリングラッチ１０２５のラッチ信号を受けてたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ１０２７を走査ライン１０４−２を印加する。
また、負電源レベルシフタ１０２７は、０Ｖを−４．８Ｖのレベルシフトした駆動信号Ｓ１０２７を走査ライン１０４−２に供給し、非選択時の画素回路ＰＸＬＣのＴＦＴ１０１を確実にオフさせる。
【００４５】
水平駆動回路４は、図示しないクロックジェネレータにより供給されるセレクラーパルスＳＥＬ，ＸＳＥＬをレベルシフトする回路であり、入力される映像信号を線順次で各画素回路に書き込みを行っている。
【００４６】
また、水平駆動回路１０３は、図１３に示すように、セレクタスイッチ１０７１−Ｒ，１０７１−Ｇ，１０７１−Ｂ、・・・、１０７４−Ｒ，１０７４−Ｇ，１０７４−Ｂ、・・・、（１０７ｎ−Ｒ，１０７ｎ−Ｇ，１０７ｎ−Ｂ）を有するセレクタ１０７を設けて、セレクタスイッチにより画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴ１０１〜ＳＤＴ１０４，・・を選択して各信号ライン１０５−１〜１０５−ｎに供給して、映像を描かせる。
液晶表示装置１００において、色の３原色であるＲ（赤）データ、Ｇ（緑）データ、およびＢ（青）データを各信号ラインに順次に供給し、具体的には、まずＲデータを各信号ライン１０５−１〜１０５−ｎに供給し、次に、Ｇデータを各信号ライン１０５−１〜１０５−ｎに供給し、最後にＢデータを各信号ライン１０５−１〜１０５−ｎに供給して、各画素回路ＰＸＬＣに書き込み映像を描く。
したがって、各信号ライン１０５−１〜１０５−ｎに対しては、それぞれ３組のセレクタスイッチが接続される。
図１３は、Ｒ対応のセレクタスイッチ１０７１−Ｒ〜１０７４−Ｒのみをオンさせている状態を示している。Ｒデータの書き込みが終了すると、Ｒ対応のセレクタスイッチ１０７１−Ｇ〜１０７４−ＧのみをオンさせてＧデータを書き込む。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチ１０７１−Ｂ〜１０７４−ＢのみをオンさせてＢデータを書き込む。
【００４７】
セレクタ１０７の各セレクタスイッチ１０７１−Ｒ，１０７１−Ｇ，１０７１−Ｂ、・・・、１０７４−Ｒ，１０７４−Ｇ，１０７４−Ｂ、・・・、（１０７ｎ−Ｒ，１０７ｎ−Ｇ，１０７ｎ−Ｂ）は、図１４に示すように、それぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース・ドレイン同士を接続した転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２、ＴＭＧ−Ｇ１，ＴＭＧ−Ｇ２、ＴＭＧ−Ｂ１，ＴＭＧＢ２により構成される。
すなわち、各セレクタスイッチは、たとえばトランジスタサイズが同じの一組の転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２を信号ラインに対して並列に接続し、ＶＧＡモード時には駆動能力を最大限発揮するために両転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２を用いて信号ラインを駆動し、ＱＶＧＡモード時には、一方の転送ゲートＴＭＧーＲ１のみを用いて信号ラインを駆動するように駆動制御される。
なお、図１４においては、Ｒデータ用転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２のみについて記載しているが、Ｇデータ用転送ゲート、Ｂデータ用転送ゲートも同様に、一組の転送ゲートＴＭＧ−Ｇ１，ＴＭＧ−Ｆ２およびＢデータ用転送ゲートＴＭＧ−Ｂ１，ＴＭＧ−Ｂ２により構成されている。
【００４８】
各転送ゲートは相補的レベルをとるセレクト信号ＳＥＬ１０１，ＸＳＥＬ１０１、ＳＥＬ１０２，ＸＳＥＬ１０２、ＳＥＬ１０３，ＸＳＥＬ１０３によりそれぞれ導通制御される。
具体的には、Ｒデータ用セレクタスイッチ１０７１−Ｒ〜１０７４−Ｒを構成する転送ゲートＴＭＧ−Ｒはセレクト信号ＳＥＬ１０１，ＸＳＥＬ１０１により導通制御される。
Ｇデータ用セレクタスイッチ１０７１−Ｇ〜１０７４−Ｇを構成する転送ゲートＴＭＧ−Ｇはセレクト信号ＳＥＬ１０２，ＸＳＥＬ１０２により導通制御される。
Ｂデータ用セレクタスイッチ１０７１−Ｂ〜１０７４−Ｂを構成する転送ゲートＴＭＧ−Ｂはセレクト信号ＳＥＬ１０３，ＸＳＥＬ１０３により導通制御される。
【００４９】
図１４により本実施形態に係るセレクタ１０７の転送ゲートＴＧＭ（−Ｒ１，−Ｒ２）の駆動回路の構成例を示す説明する。
この転送ゲート駆動回路１０８は、外部回路（ＩＣ）によるセレクト信号ＳＥＬ，ＸＳＥＬのレベルを−２．７Ｖから７．３Ｖにレベルシフトするレベルシフタ１０８１と、２入力ＮＡＮＤ回路１０８２と、インバータ１０８３と、たとえばＣＭＯＳインバータを２個直列に接続したバッファ１０８４〜１０８７により構成される。
【００５０】
レベルシフタ１０８１は、外部回路（ＩＣ）によるセレクト信号ＳＥＬ，ＸＳＥＬのレベルを−２．７Ｖから７．３Ｖにレベルシフトして、アクティブでハイレベルのセレクト信号ＳＥＬをＮＡＮＤ回路１０８２の第１入力端子、およびバッファ１０８５に出力し、セレクト信号ＸＳＥＬをバッファ１０８４に出力する。
ＮＡＮＤ回路１０８２は、第２入力端子にモード信号ＱＴＲが供給され、セレクト信号ＳＥＬとモード信号ＱＴＲの否定的論理積をとり、その結果を信号Ｓ１０８２としてバッファ１０８６およびインバータ１０８３を介してバッファ１０８７に出力する。
バッファ１０８４の出力端子は転送ゲートＴＭＧ−Ｒ１を構成するＰＭＯＳトランジスタのゲートに接続され、バッファ１０８５の出力端子は転送ゲートＴＭＧ−Ｒ１を構成するＮＭＯＳトランジスタのゲートに接続されている。
バッファ１０８６の出力端子は転送ゲートＴＭＧ−Ｒ２を構成するＰＭＯＳトランジスタのゲートに接続され、バッファ１０８７の出力端子は転送ゲートＴＭＧ−Ｒ２を構成するＮＭＯＳトランジスタのゲートに接続されている。
【００５１】
ＮＡＮＤ回路１０８２は、セレクト信号ＳＥＬをハイレベルで受けて、モード信号をＶＧＡモードを示すハイレベルで受けるとローレベルの信号Ｓ１０８２を出力する。
この場合、バッファ１０８４の出力がローレベル、バッファ１０８５の出力がハイレベルとなり、バッファ１０８６の出力がローレベル、バッファ１０８７の出力がハイレベルとなり、２つの転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２共に導通状態に駆動制御される。
【００５２】
ＮＡＮＤ回路１０８２は、セレクト信号ＳＥＬをハイレベルで受けて、モード信号をＱＶＧＡモードを示すローレベルで受けるとハイレベルの信号Ｓ１０８２を出力する。
この場合、バッファ１０８４の出力がローレベル、バッファ１０８５の出力がハイレベルとなり、バッファ１０８６の出力がハイレベル、バッファ１０８７の出力がローレベルとなり、１つの転送ゲートＴＭＧ−Ｒ１が導通状態に駆動制御され、転送ゲートＴＭＧ−Ｒ２が非導通状態に駆動制御される。
これによりＱＶＧＡモードにおいては、余分な電力を消費しなくてすみ、低消費電力を実現している。
【００５３】
また、パネル内でそれぞれ２つのセレクタスイッチとしての転送ゲートをオン／オフするタイミングパルスを生成していることから、入力インタフェースの入力ピン数の増加を防止している。
【００５４】
次に、上記構成によるＶＧＡモードおよびＱＶＧＡモード時の動作を、図１５〜図１８に関連付けて説明する。
【００５５】
まず、ＶＧＡモード時の動作を図１５および図１６（Ａ）〜（Ｈ）に関連付けて説明する。
図１５はＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路１０２の回路図である。
図１６（Ａ）は各画素回路ＰＸＬＣの保持容量Ｃｓ１０１の他方の電極に供給される１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭ、図１６（Ｂ）は垂直走査の基準となる垂直クロックＶＣＫ、図１６（Ｃ）はシフトレジスタ１０２１の出力信号Ｓ１０２１、図１６（Ｄ）はシフトレジスタ１０２２の出力信号Ｓ１０２２、図１６（Ｅ）は切替回路１０２３の出力信号Ｓ１０２３ａ、図１６（Ｆ）は切替回路１０２３の出力信号Ｓ１０２３ｂ、図１６（Ｇ）はサンプリングラッチ１０２４の出力信号Ｓ１０２４、および図１６（Ｈ）はサンプリングラッチ１０２５の出力信号Ｓ１０２５をそれぞれ示している。
【００５６】
ＶＧＡモード時には、モード信号ＱＴＲがハイレベルで垂直駆動回路１０２に切替回路１０２３および水平駆動回路１０３に入力され、反転モード信号ＸＳＴＲがローレベルで垂直駆動回路１０２の切替回路１０２３に入力される。
【００５７】
垂直駆動回路１０２のシフトレジスタ１０２１，１０２２には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
シフトレジスタ１０２１，１０２２では、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延され、図１６（Ｃ），（Ｄ）に示すように、シフトレジスタ１０２１からは１水平走査期間中に信号Ｓ１０２１が切替回路１０２３に出力され、シフトレジスタ１０２２からは次の水平走査期間中に信号Ｓ１０２２が切替回路１０２３に出力される。
【００５８】
切替回路１０２３では、モード信号ＱＴＲがハイレベルで入力され、反転モード信号ＸＱＴＲがローレベルで入力されていることから、ＮＡＮＤ回路ＮＡ１０５とＮＡ１０６から、図１６（Ｅ），（Ｆ）に示すように、それぞれシフトレジスタ１０２１，１０２２の出力信号Ｓ１０２１，Ｓ１０２２と同位相の信号Ｓ１０２３ａ，Ｓ１０２３ｂが、水平走査期間毎に交互に、サンプリングラッチ１０２４，１０２５に出力される。
【００５９】
サンプリングラッチ１０２４では、図１５中に示すようなデューティが５０％の第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１を受けて、図１６（Ｇ）に示すように、切替回路１０２３の出力信号Ｓ１０２３ａがサンプリングされてラッチされ、負電源レベルシフタ１０２６出力される。
サンプリングラッチ１０２５では、第２イネーブル信号ｅｎｂ２／ｘｅｎｂ２を受けて、図１６（Ｈ）に示すように、切替回路１０２３の出力信号Ｓ１０２３ｂがサンプリングされてラッチされ、負電源レベルシフタ１０２６出力される。このとき、サンプリングラッチ１０２４，１０２５では、ＶＧＡモード時には、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段（奇数段）の駆動信号の立ち下がりタイミングと後段（偶数段）の駆動信号の立ち上がりのタイミングの間に所定の間隔をおくように、信号Ｓ１０２４，Ｓ１０２５が出力される。
【００６０】
そして、負電源レベルシフタ１０２６，１０２７において、サンプリングラッチ１０２４，１０２５のラッチ信号に対してたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ１０２６，Ｓ１０２７が走査ライン１０４−１，１０４−２が順次に印加される。
また、負電源レベルシフタ１０２６，１０２７では、０Ｖが−４．８Ｖにレベルシフトした駆動信号Ｓ１０２６，Ｓ１０２７が走査ライン１０４−１，１０４−２に供給される。これにより。非選択時の画素回路ＰＸＬＣのＴＦＴ１０１を確実にオフされる。
このＶＧＡモード時には、図１６（Ａ）〜（Ｈ）に示すように、コモン電圧ＶＣＯＭがハイレベルをとる水平走査期間には、奇数行目の走査ラインが駆動され、コモン電圧ＶＣＯＭがローレベルをとる次の水平走査期間に、偶数行目の走査ラインが駆動される。
このように、１水平走査期間毎に、第１行目の走査ライン１０４−１から第ｍ行目の走査ライン１０４−ｍにかけて順次に駆動されていく。
【００６１】
水平駆動回路１０３においては、各信号ラインに対して並列接続されているＲデータ用転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２、Ｇ用転送ゲートＴＭＧ−Ｇ１，ＴＭＧ−Ｆ２およびＢデータ用転送ゲートＴＭＧ−Ｂ１，ＴＭＧ−Ｂ２が共に導通状態に順次に駆動制御される。
これにより、パネル内負荷、特に、信号ラインの容量、負荷が大ききＶＧＡモード時には、信号ラインの駆動能力が最大源に発揮される。
【００６２】
そして、水平駆動回路１０３では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴとして各信号ライン１０５−１〜１０５−ｎに供給される。
具体的には、まず、Ｒ対応のセレクタスイッチＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２が導通状態に駆動制御されてＲデータが各信号ラインに出力されてＲデータが書き込まれる。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチＴＭＧ−Ｇ１，ＴＭＧ−Ｇ２のみが導通状態に駆動制御されてＧデータが各信号ラインに出力されて書き込まれる。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチＴＭＧ−Ｂ１，ＴＭＧ−Ｂ２のみが導通状態に駆動制御されてＢデータが各信号ラインに出力されて書き込まれる。
【００６３】
まず、ＶＧＡモード時の動作を図１７および図１８（Ａ）〜（Ｈ）に関連付けて説明する。
図１７はＱＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路１０２の回路図である。
図１８（Ａ）は各画素回路ＰＸＬＣの保持容量Ｃｓ１０１の他方の電極に供給される２水平走査期間（２Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭ、図１８（Ｂ）は垂直走査の基準となる垂直クロックＶＣＫ、図１８（Ｃ）はシフトレジスタ１０２１の出力信号Ｓ１０２１、図１８（Ｄ）はシフトレジスタ１０２２の出力信号Ｓ１０２２、図１８（Ｅ）は切替回路１０２３の出力信号Ｓ１０２３ａ、図１８（Ｆ）は切替回路１０２３の出力信号Ｓ１０２３ｂ、図１８（Ｇ）はサンプリングラッチ１０２４の出力信号Ｓ１０２４、および図１８（Ｈ）はサンプリングラッチ１０２５の出力信号Ｓ１０２５をそれぞれ示している。
【００６４】
ＶＧＡモード時には、モード信号ＱＴＲがローレベルで垂直駆動回路１０２に切替回路１０２３および水平駆動回路１０３に入力され、反転モード信号ＸＳＴＲがハイレベルで垂直駆動回路１０２の切替回路１０２３に入力される。
【００６５】
垂直駆動回路１０２のシフトレジスタ１０２１，１０２２には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
シフトレジスタ１０２１，１０２２では、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延され、図１８（Ｃ），（Ｄ）に示すように、シフトレジスタ１０２１からは１水平走査期間中に信号Ｓ１０２１が切替回路１０２３に出力され、シフトレジスタ１０２２からは次の水平走査期間中に信号Ｓ１０２２が切替回路１０２３に出力される。
【００６６】
切替回路１０２３では、モード信号ＱＴＲがローレベルで入力され、反転モード信号ＸＱＴＲがハイレベルで入力されていることから、ＮＡＮＤ回路ＮＡ１０５とＮＡ１０６から、図１８（Ｅ），（Ｆ）に示すように、シフトレジスタ１０２１，１０２２の出力信号Ｓ１０２１およびＳ１０２２を合成したパルスを生成し、２水平走査期間中に信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。
【００６７】
サンプリングラッチ１０２４では、図１７中に示すようなデューティが５０％の第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１を受けて、図１８（Ｇ）に示すように、切替回路１０２３の出力信号Ｓ１０２３ａがサンプリングされてラッチされ、負電源レベルシフタ１０２６出力される。
サンプリングラッチ１０２５では、図１７中に示すような第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１と周期が同じでデューティが異なる（ハイレベルの期間が長い）第２イネーブル信号ｅｎｂ２／ｘｅｎｂ２を受けて、図１８（Ｈ）に示すように、切替回路１０２３の出力信号Ｓ１０２３ｂがサンプリングされてラッチされ、負電源レベルシフタ１０２６出力される。
このとき、サンプリングラッチ１０２４，１０２５では、ＱＶＧＡモード時には、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングを、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングより早めて、換言すれば、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングより、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングを遅らせて、信号Ｓ１０２５，Ｓ１０２６が出力される。
これにより、それぞれ画素回路が受けるカップリング量を均一にして横すじを消滅させる。
【００６８】
そして、負電源レベルシフタ１０２６，１０２７において、サンプリングラッチ１０２４，１０２５のラッチ信号に対してたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ１０２６，Ｓ１０２７が走査ライン１０４−１，１０４−２が順次に印加される。
また、負電源レベルシフタ１０２６，１０２７では、０Ｖが−４．８Ｖにレベルシフトした駆動信号Ｓ１０２６，Ｓ１０２７が走査ライン１０４−１，１０４−２に供給される。これにより。非選択時の画素回路ＰＸＬＣのＴＦＴ１０１を確実にオフされる。
このＱＶＧＡモード時には、図１８（Ａ）〜（Ｈ）に示すように、コモン電圧ＶＣＯＭがハイレベルをとる２水平走査期間に、隣接する奇数行目と偶数行目の走査ラインが同時並列的に駆動され、コモン電圧ＶＣＯＭがローレベルをとる次の２水平走査期間に、次の隣接する奇数行目と偶数行目の走査ラインが同時並列的に駆動される。
このように、２水平走査期間毎に、第１行目および第２行目の走査ライン１０４−１，１０４−２から第ｍ−１行目および第２ｍ行目の走査ライン１０４−m-1 ，１０４−ｍにかけて２行毎に順次に駆動されていく。
【００６９】
水平駆動回路１０３においては、各信号ラインに対して並列接続されている２つの転送ゲートＲデータ用転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２、Ｇデータ用転送ゲートＴＭＧ−Ｇ１，ＴＭＧ−Ｆ２およびＢデータ用転送ゲートＴＭＧ−Ｂ１，ＴＭＧ−Ｂ２にうち片方の転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｇ１，ＴＭＧ−Ｂ１のみが導通状態に順次に駆動制御され、残りの転送ゲートＴＭＧ−Ｒ２，ＴＭＧ−Ｇ２，ＴＭＧ−Ｂ２は非導通状態に保持される。
これにより、パネル内負荷、特に、信号ラインの容量、負荷が比較的に小さいＱＶＧＡモード時には、信号ラインの駆動能力がＶＧＡモード時の半分に制限され、無駄な電力消費が防止される。
【００７０】
そして、水平駆動回路１０３では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴとして各信号ライン１０５−１〜１０５−ｎに供給される。
具体的には、まず、Ｒ対応のセレクタスイッチＴＭＧ−Ｒ１が導通状態に駆動制御されてＲデータが各信号ラインに出力されてＲデータが書き込まれる。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチＴＭＧ−Ｇ１のみが導通状態に駆動制御されてＧデータが各信号ラインに出力されて書き込まれる。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチＴＭＧ−Ｂ１のみが導通状態に駆動制御されてＢデータが各信号ラインに出力されて書き込まれる。
【００７１】
以上説明したように、本実施形態によれば、互いに逆相のモード信号ＱＴＲをハイレベル、ＸＱＴＲをローレベルで受けると、ＶＧＡモードであると判断し、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行い、モード信号ＱＴＲをローレベル、ＸＱＴＲをローレベルで受けると、ＱＶＧＡモードであると判断し、２フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを２行単位で順次選択する処理を行う垂直駆動回路１０２を設けたので、一つのパネルの２つの解像度を持つパネルを実現することができる。すなわち、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、低消費電力化を実現することができる利点がある。
【００７２】
また、本実施形態では、垂直駆動回路１０２は、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングを、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングより早めて、換言すれば、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングより、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングを遅らせることから、画素回路が受けるカップリング量を均一にして横すじを消滅させることが可能で、画質の向上を図れる利点がある。
【００７３】
また、本実施形態では、セレクタスイッチ１０７１−Ｒ，１０７１−Ｇ，１０７１−Ｂ、・・・、１０７４−Ｒ，１０７４−Ｇ，１０７４−Ｂ、・・・、（１０７ｎ−Ｒ，１０７ｎ−Ｇ，１０７ｎ−Ｂ）を有するセレクタ１０７を設け、各セレクタスイッチ１０７１−Ｒ，１０７１−Ｇ，１０７１−Ｂ、・・・、１０７４−Ｒ，１０７４−Ｇ，１０７４−Ｂ、・・・、（１０７ｎ−Ｒ，１０７ｎ−Ｇ，１０７ｎ−Ｂ）を、信号ラインに対して並列に接続されるトランジスタサイズが同等の２つの転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２、ＴＭＧ−Ｇ１，ＴＭＧ−Ｇ２、ＴＭＧ−Ｂ１，ＴＭＧＢ２により構成され、ＶＧＡモード時には駆動能力を最大限発揮するために両転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２を用いて信号ラインを駆動し、ＱＶＧＡモード時には、一方の転送ゲートＴＭＧーＲ１のみを用いて信号ラインを駆動するように駆動制御する水平駆動回路１０３を設けたので、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、特にＱＶＧＡモード時の低消費電力化を実現することができる利点がある。
【００７４】
図１９は、本実施形態に係る水平駆動回路のセレクタの電力消費についてのシミュレーション結果を示す図である。
この場合、セレクトスイッチのトランジスタサイズはチャネル幅Ｗが５００μｍ、チャネル長Ｌが６μｍのものを使用した。
図１９に示すように、ＶＧＡモード時の消費電力が８．５ｍＷである。
また、ＱＶＧＡモード時には、本実施形態に係る水平駆動回路を採用していない回路（Ｒｅｆ回路）では４．２５ｍＷであるのに対して、本実施形態に係る水平駆動回路は２．１３ｍＷとなっている。
すなわち、本実施形態に係る水平駆動回路は従来回路に比べて２ｍＷ程度の電力消費を削減でき、ＶＧＡモードから６ｍＷ程度の電力消費を削減できる。
【００７５】
また、上述した水平駆動回路は一つの回路で全信号ライン（４８０本）を駆動する場合を例に説明したが、たとえば図２０に示すように、第１の水平駆動回路１０３Ａと第２の水平駆動回路１０３Ｂとを設けて、信号ラインを半分の２４０本ずつ駆動するように構成することも可能である。
この場合、解像度がＶＧＡという多い画素数をもつパネルにおいて、パネル内負荷が増大するために、片側ではレイアウトエリアが大きくなり過ぎる、また片側で負荷大を駆動させようとした場合、トランジスタ数、サイズが大きくなり、セレクタスイッチをオンさせるパルスに遅延が生じ、誤差マージンが大きくなるということから、図２０に示すように、第１の水平駆動回路１０３Ａと第２の水平駆動回路１０３Ｂとを左右両側に配置することが望ましい。
第１の水平駆動回路１０３Ａと第２の水平駆動回路１０３Ｂは、それぞれの配線を結線しないことで、製造における検査工程で、どちらの水平駆動回路に不良であるのか検査することができる。
【００７６】
なお、上記実施形態では、液晶表示装置にディジタル映像信号を入力とし、セレクタ方式にて線順次にて画素に映像信号を書き込む駆動回路を搭載した液晶表示装置に適用した場合について説明したが、アナログ映像信号を入力とし、これをラッチした後アナログ映像信号を点順次にて各画素に書き込むアナログインターフェース駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
【００７７】
また、上記実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置など、水平駆動回路にクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置全般に適用可能である。
点順次駆動方式としては、周知の１Ｈ反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた２行、たとえば上下の２行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
以上説明した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置は、投写型液晶表示装置（液晶プロジェクタ）の表示パネル、すなわちＬＣＤ(liquid crystal display)パネルとして用いることが可能である。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、特にＱＶＧＡモード時の低消費電力化を実現することができる利点がある。
また、画素回路が受けるカップリング量を均一にして横すじを消滅させることが可能で、画質の向上を図れる利点がある。
【図面の簡単な説明】
【図１】一般的な液晶表示装置の構成例を示すブロック図である。
【図２】従来の垂直駆動回路の構成を示す回路図である。
【図３】図２の回路の要部のタイミングチャートである。
【図４】水平駆動回路のセレクタの構成の概要を示す図である。
【図５】水平駆動回路のセレクタの具体的な構成例を示す回路図である。
【図６】図５のセレクタの転送ゲートの駆動回路の構成例を示す図である。
【図７】本発明の一実施形態に係る液晶表示装置の構成例を示す図である。
【図８】図７の垂直駆動回路のＶＧＡモード時の駆動方法の概要を説明するための図である。
【図９】図７の垂直駆動回路のＱＶＧＡモード時の駆動方法の概要を説明するための図である。
【図１０】本実施形態に係る垂直駆動回路の構成例を示す回路図である。
【図１１】ＱＶＧＡモード時に発生するおそれのある横すじについての説明図である。
【図１２】ＱＶＧＡモード時に発生するおそれのある横すじを消滅するための駆動方法を説明するための図である。
【図１３】本実施形態に係る水平駆動回路のセレクタの概要を示す図である。
【図１４】本実施形態に係る水平駆動回路のセレクタの転送ゲート駆動回路の構成例を示す回路図である。
【図１５】ＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路の回路図である。
【図１６】ＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路の動作を説明するためのタイミングチャートである。
【図１７】ＱＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路の回路図である。
【図１８】ＱＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路の動作を説明するためのタイミングチャートである。
【図１９】本実施形態に係る水平駆動回路のセレクタの電力消費についてのシミュレーション結果を示す図である。
【図２０】本発明に係る液晶表示装置の他の実施形態を示す図である。
【符号の説明】
１００１，１００Ａ…液晶表示装置、１０１…有効画素部、１０２…垂直駆動回路（ＶＤＲＶ）、１０３，１０３Ａ，１０３Ｂ…水平駆動回路（ＨＤＲＶ）、１０４−１〜１０４−ｍ…走査ライン、１０５−１〜１０５−ｎ…信号ライン、１０６…ＶＣＯＭ供給ライン、１０７…セレクタ、１０８…転送ゲート駆動回路、ＰＸＬＶ画素回路、ＴＦＴ１０１…スイッチング素子、ＬＣ１０１…液晶セル、Ｃｓ１０１…保持容量。
【発明の属する技術分野】
本発明は、表示装置およびその駆動方法に係り、特に、解像度の異なる複数のモードに対応した表示が可能な表示装置およびその駆動方法に関するものである。
【０００２】
【従来の技術】
表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いた液晶表示装置は、薄型で低消費電力であるという特徴をいかして、たとえば携帯情報端末(Personal Digital Assistant ：ＰＤＡ) 、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。
【０００３】
図１は、液晶表示装置の構成例を示すブロック図である。
液晶表示装置１は、図１に示すように、有効画素部２、垂直駆動回路（ＶＤＲＶ）３、および水平駆動回路（ＨＤＲＶ）４を有している。
【０００４】
有効画素部２は、複数の画素回路２１が、マトリクス状に配列されている。
各画素回路２１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）２１と、ＴＦＴ２１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ２１と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量Ｃｓ２１により構成されている。
これら画素回路２１の各々に対して、走査ライン５−１〜５−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン６−１〜６−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路２１のＴＦＴ２１のゲート電極は、各行単位で同一の走査ライン５−１〜５−ｍにそれぞれ接続されている。また、各画素回路２１のソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン６−１〜６−ｎに各々接続されている。
さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線と接続電極との間に保持容量Ｃｓ２１を形成するが、Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いる。
そして、各画素回路２１の保持容量Ｃｓ２１の他方の電極は、１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭの供給ライン７に接続されている。
【０００５】
各走査ライン５−１〜５−ｍは、垂直駆動回路３により駆動され、各信号ライン６−１〜６−ｎは水平駆動回路４により駆動される。
【０００６】
垂直駆動回路３は、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン５−１〜５−ｍに接続された各画素回路２１を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路３から走査ライン５−１に対して走査パルスＳＰ１が与えられたときには第１行目の各列の画素が選択され、走査ライン５−２に対して走査パルスＳＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、走査ライン５−３，…，５−ｍ対して走査パルスＳＰ３，…，ＳＰｍが順に与えられる。
【０００７】
図２は、一般的な液晶表示装置の垂直駆動回路の構成例を示す回路図である。なお、図２においては、奇数行目（たとえば第１行目）の走査ライン５−１ および次段の偶数行目（たとえば第２行目）の走査ライン５−２を駆動する回路を例に示している。
【０００８】
この垂直駆動回路３は、図２に示すように、レベルシフタ付シフトレジスタ（Ｓ／Ｒ）３１，３２、サンプリングラッチ（ＥｎｂＳＭＬ）３３，３４、および負電源レベルシフタ（ＮＰＬＳＦＴ）３５，３６を有している。
【０００９】
図３（Ａ）〜（Ｆ）は、図２の回路のタイミングチャートである。図３（Ａ）は各画素ＰＸＬの保持容量Ｃｓ２１の他方の電極に供給される１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭ、図３（Ｂ）は垂直走査の基準となる垂直クロックＶＣＫ、図３（Ｃ）はシフトレジスタ３１の出力信号Ｓ３１、図４（Ｄ）はシフトレジスタ３２の出力信号Ｓ３２、図３（Ｅ）は負電源レベルシフタ３５の出力信号Ｓ３５、および図３（Ｆ）は負電源レベルシフタ３６の出力信号Ｓ３６をそれぞれ示している。
【００１０】
シフトレジスタ３１，３２には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
たとえば垂直クロックＶＣＫは０−３．３Ｖの振幅のクロックとしてシフトレジスタ３１，３２に供給されるが、シフトレジスタ３１，３２では、３．３Ｖから７．３Ｖへのレベルシフト動作が行われる。
また、サンプリングラッチ３３，３４では、図２中に示すような共通のイネーブル信号ｅｎｂ／ｘｅｎｂを受けてシフトレジスタ３１，３２の出力信号Ｓ３１，Ｓ３２をそれぞれサンプリングされてラッチされる。ここで、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段（奇数段）の駆動信号の立ち下がりタイミングと後段（偶数段）の駆動信号の立ち上がりのタイミングの間に所定の間隔をおく。
そして、負電源レベルシフタ３５，３６には、それぞれ走査ライン５−１，５−２の一端側が接続されており、サンプリングラッチ３３，３４のラッチ信号を受けてたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ３５，Ｓ３６が走査ライン５−１，５−２に順次に印加される。
また、負電源レベルシフタ３５，３６は、０Ｖを−４．８Ｖのレベルシフトした駆動信号Ｓ３５，Ｓ３６走査ライン５−１，５−２に供給し、非選択時の画素回路２２１のＴＦＴ２１を確実にオフさせる。
図３（Ａ）〜（Ｆ）に示すように、コモン電圧ＶＣＯＭがハイレベルをとる水平走査期間には、奇数行目の走査ライン５−１が駆動され、コモン電圧ＶＣＯＭがローレベルをとる次の水平走査期間に、偶数行目の走査ライン５−２が駆動される。
このように、１水平走査期間毎に、第１行目の走査ライン５−１から第ｍ行目の走査ライン５−ｎにかけて順次に駆動されていく。
【００１１】
水平駆動回路４は、図示しないクロックジェネレータにより供給されるセレクラーパルスＳＥＬ，ＸＳＥＬをレベルシフトする回路であり、入力される映像信号を線順次で各画素回路に書き込みを行っている。
【００１２】
また、たとえば低温ポリシリコンを用いた液晶表示装置における水平駆動回路では、図４に示すように、セレクタスイッチ８１−Ｒ，８１−Ｇ，８１−Ｂ、・・・、８４−Ｒ，８４−Ｇ，８４−Ｂ、・・・、（８ｎ−Ｒ，８ｎ−Ｇ，８ｎ−Ｂ）を有するセレクタ８を設けて、セレクタスイッチにより画素回路２１に書き込むベきデータ信号ＳＤＴ１〜ＳＤＴ４，・・を選択して各信号ライン６−１〜６−ｎに供給して、映像を描いている。
液晶表示装置において、色の３原色であるＲ（赤）データ、Ｇ（緑）データ、およびＢ（青）データを各信号ラインに順次に供給し、具体的には、まずＲデータを各信号ライン６−１〜６−ｎに供給し、次に、Ｇデータを各信号ライン６−１〜６−ｎに供給し、最後にＢデータを各信号ライン６−１〜６−ｎに供給して、各画素回路２１に書き込み映像を描く。
したがって、各信号ライン６−１〜６−ｎに対しては、それぞれ３つのセレクタスイッチが接続される。
図４は、Ｒ対応のセレクタスイッチ８１−Ｒ〜８４−Ｒのみをオンされている状態を示している。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチ８１−Ｇ〜８４−ＧのみをオンさせてＧデータを書き込む。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチ８１−Ｂ〜８４−ＢのみをオンさせてＢデータを書き込む。
【００１３】
セレクタ８の各セレクタスイッチ８１−Ｒ，８１−Ｇ，８１−Ｂ、・・・、８４−Ｒ，８４−Ｇ，８４−Ｂ、・・・、（８ｎ−Ｒ，８ｎ−Ｇ，８ｎ−Ｂ）は、図５に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタとｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタのソース・ドレイン同士を接続した転送ゲートＴＭＧ−Ｒ，ＴＭＧ−Ｇ，ＴＭＧ−Ｂにより構成される。
各転送ゲートは相補的レベルをとるセレクト信号ＳＥＬ１，ＸＳＥＬ１、ＳＥＬ２，ＸＳＥＬ２、ＳＥＬ３，ＸＳＥＬ３によりそれぞれ導通制御される。
具体的には、Ｒデータ用セレクタスイッチ８１−Ｒ〜８４−Ｒを構成する転送ゲートＴＭＧ−Ｒはセレクト信号ＳＥＬ１，ＸＳＥＬ１により導通制御される。Ｇデータ用セレクタスイッチ８１−Ｇ〜８４−Ｇを構成する転送ゲートＴＭＧ−Ｇはセレクト信号ＳＥＬ２，ＸＳＥＬ２により導通制御される。Ｂデータ用セレクタスイッチ８１−Ｂ〜８４−Ｂを構成する転送ゲートＴＭＧ−Ｂはセレクト信号ＳＥＬ３，ＸＳＥＬ３により導通制御される。
【００１４】
図６は、セレクタ８の転送ゲートＴＧＭ（−Ｒ）の駆動回路の構成例を示す図である。
この転送ゲート駆動回路９は、外部回路（ＩＣ）によるセレクト信号ＳＥＬ，ＸＳＥＬのレベルを−２．７Ｖから７．３Ｖにレベルシフトするレベルシフタ９１と、たとえばＣＭＯＳインバータを２個直列に接続したバッファ９２，９３により構成される。
【００１５】
【発明が解決しようとする課題】
ところで、近年、ＰＤＡ等に携帯端末装置に対して、より高精細な表示パネル、たとえば写真などのグラフィック画像を閲覧する場合、高精細な画質が得られるＶＧＡモード（６４０×４８０）で表示を行う表示パネルの搭載の要望が高まっている。
【００１６】
上述した液晶表示装置をＶＧＡモードで動作させる場合、垂直駆動回路３は、画素数に１対１で対応した出力のみ有し、解像度が固定であることから、ＶＧＡモード対応の垂直駆動回路を搭載する必要がある。
ところが、ＰＤＡ等は、通常、スケジュール管理等の高精細な表示を必要としない、たとえばＱＶＧＡモード（３２０×２４０）での表示で十分な用途が多いにもかかわらず、動作時のクロック周波数の高いＶＧＡモードで駆動する必要があることから、無駄な電力を消費してしまう。
【００１７】
また、ＶＧＡモードの液晶表示装置を実現する場合、パネル内負荷、特に、信号ラインの容量、負荷がＱＶＧＡモードに比べて増大するため、図６に示すように、水平駆動回路４のセレクタ８のセレクタスイッチとしての転送ゲートを構成するトランジスタサイズ、および転送ゲート駆動回路９のバッファ９２，９３を構成するトランジスタサイズを大きくし、駆動能力を大きくする必要がある。
しかし、この場合も、垂直駆動回路の課題と同様に、ＰＤＡ等は、通常、スケジュール管理等の高精細な表示を必要としない、たとえばＱＶＧＡモード（３２０×２４０）での表示で十分な用途が多いにもかかわらず、ＶＧＡモードに対応するように駆動能力を大きくしたトランジスタサイズの転送ゲート、バッファを用いることから、無駄な電力を消費してしまう。
【００１８】
本発明の目的は、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、低消費電力化を実現することができる表示装置およびその駆動方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、解像度が異なる少なくとも第１のモードと当該第１のモードより解像度が低い第２のモードを有する表示装置であって、スイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する少なくとも一つの信号ラインと、上記第１のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、上記第２のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う垂直駆動回路とを有する。
【００２０】
好適には、上記垂直駆動回路は、上記第２のモード時には、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定する。
【００２１】
好適には、上記信号ラインに画素データを選択して供給するセレクタスイッチを有するセレクタを含み、上記セレクタスイッチは対応する信号ラインに対して複数のスイッチが並列に接続されており、上記第１のモード時には上記複数のスイッチを導通させて、当該複数のスイッチを通して選択画素データを信号ラインに出力し、上記第２のモード時には、上記複数のスイッチのうちのいずれかのスイッチを導通させて、当該スイッチを通して選択画素データを信号ラインに出力する水平駆動回路を有する。
【００２２】
好適には、上記信号ラインを複数有し、上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに画素データを供給する複数の水平駆動回路を有する。
【００２３】
本発明の第２の観点は、画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインとを含む表示装置の駆動方法であって、所定解像度の第１のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、上記第１のモードより解像度が低い第２のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う。
【００２４】
好適には、上記第２のモード時には、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定する。
【００２５】
好適には、上記画素セルは液晶セルである。
【００２６】
本発明によれば、たとえば解像度が高い第１のモード時には、垂直駆動回路により、各走査ラインが行方向に順に走査パルスにより走査され、走査ラインに接続された各画素回路が１行単位で順次選択される。
また、第１のモードより解像度が低い第２のモード時には、垂直駆動回路により、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査され、複数の走査ラインに接続された各画素回路が当該複数行単位で順次選択される。
また、第１のモード時には、水平駆動回路のセレクタにおいて複数のスイッチが導通されて、複数のスイッチを通して選択画素データが信号ラインに出力される。
第２のモード時には、水平駆動回路のセレクタにおいて複数のスイッチのうちのいずれかのスイッチが導通されて、当該スイッチを通して選択画素データが信号ラインに出力される。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２８】
図７は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係る液晶表示装置の構成例を示す図である。
本実施形態に係る液晶表示装置１００は、２つの解像度、すなわち第１のモードとしてのＶＧＡモード（６４０×４８０）と第２のモードとしてのＱＶＧＡモード（３２０×２４０）の２つのモードで、モードに応じた駆動能力を選択可能に構成される。
【００２９】
本液晶表示装置１００は、図７に示すように、有効画素部１０１、垂直駆動回路（ＶＤＲＶ）１０２、および水平駆動回路１０３を有している。
【００３０】
有効画素部１０１は、複数の画素回路ＰＸＬＣが、マトリクス状に配列されている。具体的には、ＶＧＡに対応して６４０×４８０個の画素回路が配列されている。
各画素回路ＰＸＣＬは、スイッチング素子としてＴＦＴ（薄膜トランジスタ；thin film transistor）１０１と、ＴＦＴ１０１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ１０１と、ＴＦＴ１０１のドレイン電極に一方の電極が接続された保持容量Ｃｓ１０１により構成されている。
これら画素回路ＰＸＬＣの各々に対して、走査ライン１０４−１〜１０４−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン１０５−１〜１０５−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路ＰＸＬＣのＴＦＴ１０１のゲート電極は、各行単位で同一の走査ライン１０４−１〜１０４−ｍにそれぞれ接続されている。また、各画素回路ＰＸＬＣのソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン１０５−１〜１０５−ｎに各々接続されている。
さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線と接続電極との間に保持容量Ｃｓ１０１を形成するが、Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いている。
そして、各画素回路ＰＸＬＣの保持容量Ｃｓ１０１の他方の電極は、１水平走査期間（１Ｈ）または２水平走査期間（２Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭの供給ライン１０６に接続されている。
【００３１】
各走査ライン１０４−１〜１０４−ｍは、垂直駆動回路１０２により駆動され、各信号ライン１０５−１〜１０５−ｎは水平駆動回路１０３により駆動される。
【００３２】
垂直駆動回路１０２は、互いに逆相のモード信号ＱＴＲをハイレベル、ＸＱＴＲをローレベルで受けると、ＶＧＡモードであると判断し、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２は、図８（Ａ）〜（Ｅ）に示すように、走査ライン１０４−１に対して走査パルスＳＰ１０１を与えて第１行目の各列の画素が選択し、走査ライン１０４−２に対して走査パルスＳＰ１０２を与えて第２行目の各列の画素を選択する。以下同様にして、走査ライン１０４−３，…，１０４−ｍ対して走査パルスＳＰ１０３，…，ＳＰ１０ｎを順に与える。
このＶＧＡモード時には、コモン電圧ＶＣＯＭは、１水平走査期間（１Ｈ）毎に極性が反転する。
【００３３】
垂直駆動回路１０２は、互いに逆相のモード信号ＱＴＲをローレベル、ＸＱＴＲをローレベルで受けると、ＱＶＧＡモードであると判断し、２フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを２行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２は、図９（Ａ）〜（Ｅ）に示すように、走査ライン１０４−１および走査ライン１０４−２に対して同時に走査パルスＳＰ１０１，ＳＰ１０２を与えて第１行目および第２行目の各列の画素を選択し、走査ライン１０４−３および走査ライン１０４−４に対して走査パルスＳＰ１０３，ＳＰ１０４を与えて第３行目および第４行目各列の画素を選択する、以下同様にして、走査ライン１０４−m-1 ，１０４−ｍ対して走査パルスＳＰ１０m-1 ＳＰ１０ｍを順に与える。
このＱＶＧＡモード時には、コモン電圧ＶＣＯＭは、２水平走査期間（１Ｈ）毎に極性が反転する。
【００３４】
図１０は、本実施形態に係る垂直駆動回路の構成例を示す回路図である。なお、図１０においては、奇数行目（たとえば第１行目）の走査ライン１０４−１
および次段の偶数行目（たとえば第２行目）の走査ライン１０４−２を駆動する回路を例に示している。
【００３５】
この垂直駆動回路１０２は、図１０に示すように、レベルシフタ付シフトレジスタ（Ｓ／Ｒ）１０２１，１０２２、切替回路１０２３、サンプリングラッチ（ＥｎｂＳＭＬ）１０２４，１０２５、および負電源レベルシフタ（ＮＰＬＳＦＴ）１０２６，１０２７を有している。
【００３６】
シフトレジスタ１０２１，１０２２には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
たとえば垂直クロックＶＣＫは０−３．３Ｖの振幅のクロックとしてシフトレジスタ３１，３２に供給される。
シフトレジスタ１０２１は、３．３Ｖから７．３Ｖへのレベルシフト動作を行い、信号Ｓ１０２１を切替回路１０２３に出力する。
シフトレジスタ１０２２は、３．３Ｖから７．３Ｖへのレベルシフト動作を行い、シフトレジスタ１０２１の出力信号Ｓ１０２１より１水平走査期間分遅れた信号Ｓ１０２２を切替回路１０２３に出力する。
【００３７】
切替回路１０２３は、モード信号ＱＴＲ，ＸＱＴＲがＶＧＡモードを示しているときには、シフトレジスタ１０２１の出力信号Ｓ１０２１およびシフトレジスタ１０２２の出力信号Ｓ１０２２を受けて、信号Ｓ１０２１およびＳ１０２２を入力時の差のまま、すなわち、信号Ｓ１０２２が信号Ｓ１０２１より１水平走査期間分遅れたまま、それぞれ信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。
【００３８】
切替回路１０２３は、モード信号ＱＴＲ，ＸＱＴＲがＱＶＧＡモードを示しているときには、シフトレジスタ１０２１の出力信号Ｓ１０２１およびシフトレジスタ１０２２の出力信号Ｓ１０２２を受けて、信号Ｓ１０２１およびＳ１０２２を合成したパルスを生成し、信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。
【００３９】
切替回路１０２３は、図１０に示すように、２入力ＮＡＮＤ回路ＮＡ１０１〜ＮＡ１０４、および３入力ＮＡＮＤ回路ＮＡ１０５，ＮＡ１０６を有している。ＮＡＮＤ回路ＮＡ１０１の第１入力端子がモード信号ＱＴＲの供給ラインに接続され、第２入力端子がシフトレジスタ１０２１の信号Ｓ１０２１の出力ラインに接続され、出力端子がＮＡＮＤ回路ＮＡ１０５の第１入力端子に接続されている。
ＮＡＮＤ回路ＮＡ１０２の第１入力端子がシフトレジスタ１０２１の信号Ｓ１０２１の出力ラインに接続され、第２入力端子がモード信号ＸＱＴＲの供給ラインに接続され、出力端子がＮＡＮＤ回路ＮＡ１０５の第２入力端子およびＮＡＮＤ回路ＮＡ１０６の第１入力端子に接続されている。
ＮＡＮＤ回路ＮＡ１０３の第１入力端子がシフトレジスタ１０２２の信号Ｓ１０２２の出力ラインに接続され、第２入力端子がモード信号ＸＱＴＲの供給ラインに接続され、出力端子がＮＡＮＤ回路ＮＡ１０５の第３入力端子およびＮＡＮＤ回路ＮＡ１０６の第２入力端子に接続されている。
ＮＡＮＤ回路ＮＡ１０４の第１入力端子がモード信号ＸＱＴＲの供給ラインに接続され、第２入力端子がシフトレジスタ１０２２の信号Ｓ１０２２の出力ラインに接続され、出力端子がＮＡＮＤ回路ＮＡ１０６の第３入力端子に接続されている。
【００４０】
以上の構成において、切替回路１０２３は、モード信号ＱＴＲがハイレベル、ＸＱＴＲがローレベルで入力されると、信号Ｓ１０２１およびＳ１０２２を入力時の差のまま、すなわち、信号Ｓ１０２２が信号Ｓ１０２１より１水平走査期間分遅れたまま、それぞれ信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。
また、切替回路１０２３は、モード信号ＱＴＲがローレベル、ＸＱＴＲがハイレベルで入力されると、信号Ｓ１０２１およびＳ１０２２を合成したパルスを生成し、信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。
【００４１】
サンプリングラッチ１０２４は、あるデューティ比をもつ第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１を受けて切替回路１０２３の出力信号Ｓ１０２３ａをサンプリングしてラッチする。
サンプリングラッチ１０２５は、第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１と周期が同じでデューティが異なる（ハイレベルの期間が長い）第２イネーブル信号ｅｎｂ２／ｘｅｎｂ２を受けて切替回路１０２３の出力信号Ｓ１０２３ｂをサンプリングしてラッチする。
サンプリングラッチ１０２４，１０２５は、ＶＧＡモード時には、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段（奇数段）の駆動信号の立ち下がりタイミングと後段（偶数段）の駆動信号の立ち上がりのタイミングの間に所定の間隔をおく。
【００４２】
また、サンプリングラッチ１０２４，１０２５に異なるイネーブル信号を別々に供給しているのは、以下の理由による。
すなわち、ＶＧＡモードおよびＱＶＧＡモードの両モード時に、図１１に示すように、一組のイネーブル信号ｅｎｂ／ｘｅｎｂのみの場合に、画素レイアウトに依存して偶数段目に横すじが生じる。
そこで、図１２に示すように、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングを、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングより早めて、換言すれば、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングより、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングを遅らせることにより、それぞれ画素回路が受けるカップリング量を均一にして横すじを消滅させるために、あるデューティ比の第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１と第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１と周期が同じでデューティが異なる（ハイレベルの期間が長い）第２イネーブル信号ｅｎｂ２／ｘｅｎｂ２とを用いている。
【００４３】
負電源レベルシフタ１０２６は、奇数行目の走査ライン１０４−１の一端側が接続されており、サンプリングラッチ１０２４のラッチ信号を受けてたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ１０２６を走査ライン１０４−１を印加する。
また、負電源レベルシフタ１０２６は、０Ｖを−４．８Ｖのレベルシフトした駆動信号Ｓ１０２６を走査ライン１０４−１に供給し、非選択時の画素回路ＰＸＬＣのＴＦＴ１０１を確実にオフさせる。
【００４４】
負電源レベルシフタ１０２７は、奇数行目の走査ライン１０４−２の一端側が接続されており、サンプリングラッチ１０２５のラッチ信号を受けてたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ１０２７を走査ライン１０４−２を印加する。
また、負電源レベルシフタ１０２７は、０Ｖを−４．８Ｖのレベルシフトした駆動信号Ｓ１０２７を走査ライン１０４−２に供給し、非選択時の画素回路ＰＸＬＣのＴＦＴ１０１を確実にオフさせる。
【００４５】
水平駆動回路４は、図示しないクロックジェネレータにより供給されるセレクラーパルスＳＥＬ，ＸＳＥＬをレベルシフトする回路であり、入力される映像信号を線順次で各画素回路に書き込みを行っている。
【００４６】
また、水平駆動回路１０３は、図１３に示すように、セレクタスイッチ１０７１−Ｒ，１０７１−Ｇ，１０７１−Ｂ、・・・、１０７４−Ｒ，１０７４−Ｇ，１０７４−Ｂ、・・・、（１０７ｎ−Ｒ，１０７ｎ−Ｇ，１０７ｎ−Ｂ）を有するセレクタ１０７を設けて、セレクタスイッチにより画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴ１０１〜ＳＤＴ１０４，・・を選択して各信号ライン１０５−１〜１０５−ｎに供給して、映像を描かせる。
液晶表示装置１００において、色の３原色であるＲ（赤）データ、Ｇ（緑）データ、およびＢ（青）データを各信号ラインに順次に供給し、具体的には、まずＲデータを各信号ライン１０５−１〜１０５−ｎに供給し、次に、Ｇデータを各信号ライン１０５−１〜１０５−ｎに供給し、最後にＢデータを各信号ライン１０５−１〜１０５−ｎに供給して、各画素回路ＰＸＬＣに書き込み映像を描く。
したがって、各信号ライン１０５−１〜１０５−ｎに対しては、それぞれ３組のセレクタスイッチが接続される。
図１３は、Ｒ対応のセレクタスイッチ１０７１−Ｒ〜１０７４−Ｒのみをオンさせている状態を示している。Ｒデータの書き込みが終了すると、Ｒ対応のセレクタスイッチ１０７１−Ｇ〜１０７４−ＧのみをオンさせてＧデータを書き込む。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチ１０７１−Ｂ〜１０７４−ＢのみをオンさせてＢデータを書き込む。
【００４７】
セレクタ１０７の各セレクタスイッチ１０７１−Ｒ，１０７１−Ｇ，１０７１−Ｂ、・・・、１０７４−Ｒ，１０７４−Ｇ，１０７４−Ｂ、・・・、（１０７ｎ−Ｒ，１０７ｎ−Ｇ，１０７ｎ−Ｂ）は、図１４に示すように、それぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース・ドレイン同士を接続した転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２、ＴＭＧ−Ｇ１，ＴＭＧ−Ｇ２、ＴＭＧ−Ｂ１，ＴＭＧＢ２により構成される。
すなわち、各セレクタスイッチは、たとえばトランジスタサイズが同じの一組の転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２を信号ラインに対して並列に接続し、ＶＧＡモード時には駆動能力を最大限発揮するために両転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２を用いて信号ラインを駆動し、ＱＶＧＡモード時には、一方の転送ゲートＴＭＧーＲ１のみを用いて信号ラインを駆動するように駆動制御される。
なお、図１４においては、Ｒデータ用転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２のみについて記載しているが、Ｇデータ用転送ゲート、Ｂデータ用転送ゲートも同様に、一組の転送ゲートＴＭＧ−Ｇ１，ＴＭＧ−Ｆ２およびＢデータ用転送ゲートＴＭＧ−Ｂ１，ＴＭＧ−Ｂ２により構成されている。
【００４８】
各転送ゲートは相補的レベルをとるセレクト信号ＳＥＬ１０１，ＸＳＥＬ１０１、ＳＥＬ１０２，ＸＳＥＬ１０２、ＳＥＬ１０３，ＸＳＥＬ１０３によりそれぞれ導通制御される。
具体的には、Ｒデータ用セレクタスイッチ１０７１−Ｒ〜１０７４−Ｒを構成する転送ゲートＴＭＧ−Ｒはセレクト信号ＳＥＬ１０１，ＸＳＥＬ１０１により導通制御される。
Ｇデータ用セレクタスイッチ１０７１−Ｇ〜１０７４−Ｇを構成する転送ゲートＴＭＧ−Ｇはセレクト信号ＳＥＬ１０２，ＸＳＥＬ１０２により導通制御される。
Ｂデータ用セレクタスイッチ１０７１−Ｂ〜１０７４−Ｂを構成する転送ゲートＴＭＧ−Ｂはセレクト信号ＳＥＬ１０３，ＸＳＥＬ１０３により導通制御される。
【００４９】
図１４により本実施形態に係るセレクタ１０７の転送ゲートＴＧＭ（−Ｒ１，−Ｒ２）の駆動回路の構成例を示す説明する。
この転送ゲート駆動回路１０８は、外部回路（ＩＣ）によるセレクト信号ＳＥＬ，ＸＳＥＬのレベルを−２．７Ｖから７．３Ｖにレベルシフトするレベルシフタ１０８１と、２入力ＮＡＮＤ回路１０８２と、インバータ１０８３と、たとえばＣＭＯＳインバータを２個直列に接続したバッファ１０８４〜１０８７により構成される。
【００５０】
レベルシフタ１０８１は、外部回路（ＩＣ）によるセレクト信号ＳＥＬ，ＸＳＥＬのレベルを−２．７Ｖから７．３Ｖにレベルシフトして、アクティブでハイレベルのセレクト信号ＳＥＬをＮＡＮＤ回路１０８２の第１入力端子、およびバッファ１０８５に出力し、セレクト信号ＸＳＥＬをバッファ１０８４に出力する。
ＮＡＮＤ回路１０８２は、第２入力端子にモード信号ＱＴＲが供給され、セレクト信号ＳＥＬとモード信号ＱＴＲの否定的論理積をとり、その結果を信号Ｓ１０８２としてバッファ１０８６およびインバータ１０８３を介してバッファ１０８７に出力する。
バッファ１０８４の出力端子は転送ゲートＴＭＧ−Ｒ１を構成するＰＭＯＳトランジスタのゲートに接続され、バッファ１０８５の出力端子は転送ゲートＴＭＧ−Ｒ１を構成するＮＭＯＳトランジスタのゲートに接続されている。
バッファ１０８６の出力端子は転送ゲートＴＭＧ−Ｒ２を構成するＰＭＯＳトランジスタのゲートに接続され、バッファ１０８７の出力端子は転送ゲートＴＭＧ−Ｒ２を構成するＮＭＯＳトランジスタのゲートに接続されている。
【００５１】
ＮＡＮＤ回路１０８２は、セレクト信号ＳＥＬをハイレベルで受けて、モード信号をＶＧＡモードを示すハイレベルで受けるとローレベルの信号Ｓ１０８２を出力する。
この場合、バッファ１０８４の出力がローレベル、バッファ１０８５の出力がハイレベルとなり、バッファ１０８６の出力がローレベル、バッファ１０８７の出力がハイレベルとなり、２つの転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２共に導通状態に駆動制御される。
【００５２】
ＮＡＮＤ回路１０８２は、セレクト信号ＳＥＬをハイレベルで受けて、モード信号をＱＶＧＡモードを示すローレベルで受けるとハイレベルの信号Ｓ１０８２を出力する。
この場合、バッファ１０８４の出力がローレベル、バッファ１０８５の出力がハイレベルとなり、バッファ１０８６の出力がハイレベル、バッファ１０８７の出力がローレベルとなり、１つの転送ゲートＴＭＧ−Ｒ１が導通状態に駆動制御され、転送ゲートＴＭＧ−Ｒ２が非導通状態に駆動制御される。
これによりＱＶＧＡモードにおいては、余分な電力を消費しなくてすみ、低消費電力を実現している。
【００５３】
また、パネル内でそれぞれ２つのセレクタスイッチとしての転送ゲートをオン／オフするタイミングパルスを生成していることから、入力インタフェースの入力ピン数の増加を防止している。
【００５４】
次に、上記構成によるＶＧＡモードおよびＱＶＧＡモード時の動作を、図１５〜図１８に関連付けて説明する。
【００５５】
まず、ＶＧＡモード時の動作を図１５および図１６（Ａ）〜（Ｈ）に関連付けて説明する。
図１５はＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路１０２の回路図である。
図１６（Ａ）は各画素回路ＰＸＬＣの保持容量Ｃｓ１０１の他方の電極に供給される１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭ、図１６（Ｂ）は垂直走査の基準となる垂直クロックＶＣＫ、図１６（Ｃ）はシフトレジスタ１０２１の出力信号Ｓ１０２１、図１６（Ｄ）はシフトレジスタ１０２２の出力信号Ｓ１０２２、図１６（Ｅ）は切替回路１０２３の出力信号Ｓ１０２３ａ、図１６（Ｆ）は切替回路１０２３の出力信号Ｓ１０２３ｂ、図１６（Ｇ）はサンプリングラッチ１０２４の出力信号Ｓ１０２４、および図１６（Ｈ）はサンプリングラッチ１０２５の出力信号Ｓ１０２５をそれぞれ示している。
【００５６】
ＶＧＡモード時には、モード信号ＱＴＲがハイレベルで垂直駆動回路１０２に切替回路１０２３および水平駆動回路１０３に入力され、反転モード信号ＸＳＴＲがローレベルで垂直駆動回路１０２の切替回路１０２３に入力される。
【００５７】
垂直駆動回路１０２のシフトレジスタ１０２１，１０２２には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
シフトレジスタ１０２１，１０２２では、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延され、図１６（Ｃ），（Ｄ）に示すように、シフトレジスタ１０２１からは１水平走査期間中に信号Ｓ１０２１が切替回路１０２３に出力され、シフトレジスタ１０２２からは次の水平走査期間中に信号Ｓ１０２２が切替回路１０２３に出力される。
【００５８】
切替回路１０２３では、モード信号ＱＴＲがハイレベルで入力され、反転モード信号ＸＱＴＲがローレベルで入力されていることから、ＮＡＮＤ回路ＮＡ１０５とＮＡ１０６から、図１６（Ｅ），（Ｆ）に示すように、それぞれシフトレジスタ１０２１，１０２２の出力信号Ｓ１０２１，Ｓ１０２２と同位相の信号Ｓ１０２３ａ，Ｓ１０２３ｂが、水平走査期間毎に交互に、サンプリングラッチ１０２４，１０２５に出力される。
【００５９】
サンプリングラッチ１０２４では、図１５中に示すようなデューティが５０％の第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１を受けて、図１６（Ｇ）に示すように、切替回路１０２３の出力信号Ｓ１０２３ａがサンプリングされてラッチされ、負電源レベルシフタ１０２６出力される。
サンプリングラッチ１０２５では、第２イネーブル信号ｅｎｂ２／ｘｅｎｂ２を受けて、図１６（Ｈ）に示すように、切替回路１０２３の出力信号Ｓ１０２３ｂがサンプリングされてラッチされ、負電源レベルシフタ１０２６出力される。このとき、サンプリングラッチ１０２４，１０２５では、ＶＧＡモード時には、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段（奇数段）の駆動信号の立ち下がりタイミングと後段（偶数段）の駆動信号の立ち上がりのタイミングの間に所定の間隔をおくように、信号Ｓ１０２４，Ｓ１０２５が出力される。
【００６０】
そして、負電源レベルシフタ１０２６，１０２７において、サンプリングラッチ１０２４，１０２５のラッチ信号に対してたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ１０２６，Ｓ１０２７が走査ライン１０４−１，１０４−２が順次に印加される。
また、負電源レベルシフタ１０２６，１０２７では、０Ｖが−４．８Ｖにレベルシフトした駆動信号Ｓ１０２６，Ｓ１０２７が走査ライン１０４−１，１０４−２に供給される。これにより。非選択時の画素回路ＰＸＬＣのＴＦＴ１０１を確実にオフされる。
このＶＧＡモード時には、図１６（Ａ）〜（Ｈ）に示すように、コモン電圧ＶＣＯＭがハイレベルをとる水平走査期間には、奇数行目の走査ラインが駆動され、コモン電圧ＶＣＯＭがローレベルをとる次の水平走査期間に、偶数行目の走査ラインが駆動される。
このように、１水平走査期間毎に、第１行目の走査ライン１０４−１から第ｍ行目の走査ライン１０４−ｍにかけて順次に駆動されていく。
【００６１】
水平駆動回路１０３においては、各信号ラインに対して並列接続されているＲデータ用転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２、Ｇ用転送ゲートＴＭＧ−Ｇ１，ＴＭＧ−Ｆ２およびＢデータ用転送ゲートＴＭＧ−Ｂ１，ＴＭＧ−Ｂ２が共に導通状態に順次に駆動制御される。
これにより、パネル内負荷、特に、信号ラインの容量、負荷が大ききＶＧＡモード時には、信号ラインの駆動能力が最大源に発揮される。
【００６２】
そして、水平駆動回路１０３では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴとして各信号ライン１０５−１〜１０５−ｎに供給される。
具体的には、まず、Ｒ対応のセレクタスイッチＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２が導通状態に駆動制御されてＲデータが各信号ラインに出力されてＲデータが書き込まれる。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチＴＭＧ−Ｇ１，ＴＭＧ−Ｇ２のみが導通状態に駆動制御されてＧデータが各信号ラインに出力されて書き込まれる。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチＴＭＧ−Ｂ１，ＴＭＧ−Ｂ２のみが導通状態に駆動制御されてＢデータが各信号ラインに出力されて書き込まれる。
【００６３】
まず、ＶＧＡモード時の動作を図１７および図１８（Ａ）〜（Ｈ）に関連付けて説明する。
図１７はＱＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路１０２の回路図である。
図１８（Ａ）は各画素回路ＰＸＬＣの保持容量Ｃｓ１０１の他方の電極に供給される２水平走査期間（２Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭ、図１８（Ｂ）は垂直走査の基準となる垂直クロックＶＣＫ、図１８（Ｃ）はシフトレジスタ１０２１の出力信号Ｓ１０２１、図１８（Ｄ）はシフトレジスタ１０２２の出力信号Ｓ１０２２、図１８（Ｅ）は切替回路１０２３の出力信号Ｓ１０２３ａ、図１８（Ｆ）は切替回路１０２３の出力信号Ｓ１０２３ｂ、図１８（Ｇ）はサンプリングラッチ１０２４の出力信号Ｓ１０２４、および図１８（Ｈ）はサンプリングラッチ１０２５の出力信号Ｓ１０２５をそれぞれ示している。
【００６４】
ＶＧＡモード時には、モード信号ＱＴＲがローレベルで垂直駆動回路１０２に切替回路１０２３および水平駆動回路１０３に入力され、反転モード信号ＸＳＴＲがハイレベルで垂直駆動回路１０２の切替回路１０２３に入力される。
【００６５】
垂直駆動回路１０２のシフトレジスタ１０２１，１０２２には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
シフトレジスタ１０２１，１０２２では、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延され、図１８（Ｃ），（Ｄ）に示すように、シフトレジスタ１０２１からは１水平走査期間中に信号Ｓ１０２１が切替回路１０２３に出力され、シフトレジスタ１０２２からは次の水平走査期間中に信号Ｓ１０２２が切替回路１０２３に出力される。
【００６６】
切替回路１０２３では、モード信号ＱＴＲがローレベルで入力され、反転モード信号ＸＱＴＲがハイレベルで入力されていることから、ＮＡＮＤ回路ＮＡ１０５とＮＡ１０６から、図１８（Ｅ），（Ｆ）に示すように、シフトレジスタ１０２１，１０２２の出力信号Ｓ１０２１およびＳ１０２２を合成したパルスを生成し、２水平走査期間中に信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。
【００６７】
サンプリングラッチ１０２４では、図１７中に示すようなデューティが５０％の第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１を受けて、図１８（Ｇ）に示すように、切替回路１０２３の出力信号Ｓ１０２３ａがサンプリングされてラッチされ、負電源レベルシフタ１０２６出力される。
サンプリングラッチ１０２５では、図１７中に示すような第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１と周期が同じでデューティが異なる（ハイレベルの期間が長い）第２イネーブル信号ｅｎｂ２／ｘｅｎｂ２を受けて、図１８（Ｈ）に示すように、切替回路１０２３の出力信号Ｓ１０２３ｂがサンプリングされてラッチされ、負電源レベルシフタ１０２６出力される。
このとき、サンプリングラッチ１０２４，１０２５では、ＱＶＧＡモード時には、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングを、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングより早めて、換言すれば、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングより、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングを遅らせて、信号Ｓ１０２５，Ｓ１０２６が出力される。
これにより、それぞれ画素回路が受けるカップリング量を均一にして横すじを消滅させる。
【００６８】
そして、負電源レベルシフタ１０２６，１０２７において、サンプリングラッチ１０２４，１０２５のラッチ信号に対してたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ１０２６，Ｓ１０２７が走査ライン１０４−１，１０４−２が順次に印加される。
また、負電源レベルシフタ１０２６，１０２７では、０Ｖが−４．８Ｖにレベルシフトした駆動信号Ｓ１０２６，Ｓ１０２７が走査ライン１０４−１，１０４−２に供給される。これにより。非選択時の画素回路ＰＸＬＣのＴＦＴ１０１を確実にオフされる。
このＱＶＧＡモード時には、図１８（Ａ）〜（Ｈ）に示すように、コモン電圧ＶＣＯＭがハイレベルをとる２水平走査期間に、隣接する奇数行目と偶数行目の走査ラインが同時並列的に駆動され、コモン電圧ＶＣＯＭがローレベルをとる次の２水平走査期間に、次の隣接する奇数行目と偶数行目の走査ラインが同時並列的に駆動される。
このように、２水平走査期間毎に、第１行目および第２行目の走査ライン１０４−１，１０４−２から第ｍ−１行目および第２ｍ行目の走査ライン１０４−m-1 ，１０４−ｍにかけて２行毎に順次に駆動されていく。
【００６９】
水平駆動回路１０３においては、各信号ラインに対して並列接続されている２つの転送ゲートＲデータ用転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２、Ｇデータ用転送ゲートＴＭＧ−Ｇ１，ＴＭＧ−Ｆ２およびＢデータ用転送ゲートＴＭＧ−Ｂ１，ＴＭＧ−Ｂ２にうち片方の転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｇ１，ＴＭＧ−Ｂ１のみが導通状態に順次に駆動制御され、残りの転送ゲートＴＭＧ−Ｒ２，ＴＭＧ−Ｇ２，ＴＭＧ−Ｂ２は非導通状態に保持される。
これにより、パネル内負荷、特に、信号ラインの容量、負荷が比較的に小さいＱＶＧＡモード時には、信号ラインの駆動能力がＶＧＡモード時の半分に制限され、無駄な電力消費が防止される。
【００７０】
そして、水平駆動回路１０３では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴとして各信号ライン１０５−１〜１０５−ｎに供給される。
具体的には、まず、Ｒ対応のセレクタスイッチＴＭＧ−Ｒ１が導通状態に駆動制御されてＲデータが各信号ラインに出力されてＲデータが書き込まれる。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチＴＭＧ−Ｇ１のみが導通状態に駆動制御されてＧデータが各信号ラインに出力されて書き込まれる。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチＴＭＧ−Ｂ１のみが導通状態に駆動制御されてＢデータが各信号ラインに出力されて書き込まれる。
【００７１】
以上説明したように、本実施形態によれば、互いに逆相のモード信号ＱＴＲをハイレベル、ＸＱＴＲをローレベルで受けると、ＶＧＡモードであると判断し、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行い、モード信号ＱＴＲをローレベル、ＸＱＴＲをローレベルで受けると、ＱＶＧＡモードであると判断し、２フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを２行単位で順次選択する処理を行う垂直駆動回路１０２を設けたので、一つのパネルの２つの解像度を持つパネルを実現することができる。すなわち、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、低消費電力化を実現することができる利点がある。
【００７２】
また、本実施形態では、垂直駆動回路１０２は、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングを、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングより早めて、換言すれば、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングより、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングを遅らせることから、画素回路が受けるカップリング量を均一にして横すじを消滅させることが可能で、画質の向上を図れる利点がある。
【００７３】
また、本実施形態では、セレクタスイッチ１０７１−Ｒ，１０７１−Ｇ，１０７１−Ｂ、・・・、１０７４−Ｒ，１０７４−Ｇ，１０７４−Ｂ、・・・、（１０７ｎ−Ｒ，１０７ｎ−Ｇ，１０７ｎ−Ｂ）を有するセレクタ１０７を設け、各セレクタスイッチ１０７１−Ｒ，１０７１−Ｇ，１０７１−Ｂ、・・・、１０７４−Ｒ，１０７４−Ｇ，１０７４−Ｂ、・・・、（１０７ｎ−Ｒ，１０７ｎ−Ｇ，１０７ｎ−Ｂ）を、信号ラインに対して並列に接続されるトランジスタサイズが同等の２つの転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２、ＴＭＧ−Ｇ１，ＴＭＧ−Ｇ２、ＴＭＧ−Ｂ１，ＴＭＧＢ２により構成され、ＶＧＡモード時には駆動能力を最大限発揮するために両転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２を用いて信号ラインを駆動し、ＱＶＧＡモード時には、一方の転送ゲートＴＭＧーＲ１のみを用いて信号ラインを駆動するように駆動制御する水平駆動回路１０３を設けたので、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、特にＱＶＧＡモード時の低消費電力化を実現することができる利点がある。
【００７４】
図１９は、本実施形態に係る水平駆動回路のセレクタの電力消費についてのシミュレーション結果を示す図である。
この場合、セレクトスイッチのトランジスタサイズはチャネル幅Ｗが５００μｍ、チャネル長Ｌが６μｍのものを使用した。
図１９に示すように、ＶＧＡモード時の消費電力が８．５ｍＷである。
また、ＱＶＧＡモード時には、本実施形態に係る水平駆動回路を採用していない回路（Ｒｅｆ回路）では４．２５ｍＷであるのに対して、本実施形態に係る水平駆動回路は２．１３ｍＷとなっている。
すなわち、本実施形態に係る水平駆動回路は従来回路に比べて２ｍＷ程度の電力消費を削減でき、ＶＧＡモードから６ｍＷ程度の電力消費を削減できる。
【００７５】
また、上述した水平駆動回路は一つの回路で全信号ライン（４８０本）を駆動する場合を例に説明したが、たとえば図２０に示すように、第１の水平駆動回路１０３Ａと第２の水平駆動回路１０３Ｂとを設けて、信号ラインを半分の２４０本ずつ駆動するように構成することも可能である。
この場合、解像度がＶＧＡという多い画素数をもつパネルにおいて、パネル内負荷が増大するために、片側ではレイアウトエリアが大きくなり過ぎる、また片側で負荷大を駆動させようとした場合、トランジスタ数、サイズが大きくなり、セレクタスイッチをオンさせるパルスに遅延が生じ、誤差マージンが大きくなるということから、図２０に示すように、第１の水平駆動回路１０３Ａと第２の水平駆動回路１０３Ｂとを左右両側に配置することが望ましい。
第１の水平駆動回路１０３Ａと第２の水平駆動回路１０３Ｂは、それぞれの配線を結線しないことで、製造における検査工程で、どちらの水平駆動回路に不良であるのか検査することができる。
【００７６】
なお、上記実施形態では、液晶表示装置にディジタル映像信号を入力とし、セレクタ方式にて線順次にて画素に映像信号を書き込む駆動回路を搭載した液晶表示装置に適用した場合について説明したが、アナログ映像信号を入力とし、これをラッチした後アナログ映像信号を点順次にて各画素に書き込むアナログインターフェース駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
【００７７】
また、上記実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置など、水平駆動回路にクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置全般に適用可能である。
点順次駆動方式としては、周知の１Ｈ反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた２行、たとえば上下の２行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
以上説明した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置は、投写型液晶表示装置（液晶プロジェクタ）の表示パネル、すなわちＬＣＤ(liquid crystal display)パネルとして用いることが可能である。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、特にＱＶＧＡモード時の低消費電力化を実現することができる利点がある。
また、画素回路が受けるカップリング量を均一にして横すじを消滅させることが可能で、画質の向上を図れる利点がある。
【図面の簡単な説明】
【図１】一般的な液晶表示装置の構成例を示すブロック図である。
【図２】従来の垂直駆動回路の構成を示す回路図である。
【図３】図２の回路の要部のタイミングチャートである。
【図４】水平駆動回路のセレクタの構成の概要を示す図である。
【図５】水平駆動回路のセレクタの具体的な構成例を示す回路図である。
【図６】図５のセレクタの転送ゲートの駆動回路の構成例を示す図である。
【図７】本発明の一実施形態に係る液晶表示装置の構成例を示す図である。
【図８】図７の垂直駆動回路のＶＧＡモード時の駆動方法の概要を説明するための図である。
【図９】図７の垂直駆動回路のＱＶＧＡモード時の駆動方法の概要を説明するための図である。
【図１０】本実施形態に係る垂直駆動回路の構成例を示す回路図である。
【図１１】ＱＶＧＡモード時に発生するおそれのある横すじについての説明図である。
【図１２】ＱＶＧＡモード時に発生するおそれのある横すじを消滅するための駆動方法を説明するための図である。
【図１３】本実施形態に係る水平駆動回路のセレクタの概要を示す図である。
【図１４】本実施形態に係る水平駆動回路のセレクタの転送ゲート駆動回路の構成例を示す回路図である。
【図１５】ＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路の回路図である。
【図１６】ＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路の動作を説明するためのタイミングチャートである。
【図１７】ＱＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路の回路図である。
【図１８】ＱＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路の動作を説明するためのタイミングチャートである。
【図１９】本実施形態に係る水平駆動回路のセレクタの電力消費についてのシミュレーション結果を示す図である。
【図２０】本発明に係る液晶表示装置の他の実施形態を示す図である。
【符号の説明】
１００１，１００Ａ…液晶表示装置、１０１…有効画素部、１０２…垂直駆動回路（ＶＤＲＶ）、１０３，１０３Ａ，１０３Ｂ…水平駆動回路（ＨＤＲＶ）、１０４−１〜１０４−ｍ…走査ライン、１０５−１〜１０５−ｎ…信号ライン、１０６…ＶＣＯＭ供給ライン、１０７…セレクタ、１０８…転送ゲート駆動回路、ＰＸＬＶ画素回路、ＴＦＴ１０１…スイッチング素子、ＬＣ１０１…液晶セル、Ｃｓ１０１…保持容量。
Claims (8)
- 解像度が異なる少なくとも第１のモードと当該第１のモードより解像度が低い第２のモードを有する表示装置であって、
スイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する少なくとも一つの信号ラインと、
上記第１のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、上記第２のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う垂直駆動回路と、
上記信号ラインに画素データを選択して供給するセレクタスイッチを有するセレクタを含み、上記セレクタスイッチは対応する信号ラインに対して複数のスイッチが並列に接続されており、上記第１のモード時には上記複数のスイッチを導通させて、当該複数のスイッチを通して選択画素データを信号ラインに出力し、上記第２のモード時には、上記複数のスイッチのうちのいずれかのスイッチを導通させて、当該スイッチを通して選択画素データを信号ラインに出力する水平駆動回路と、
を有する表示装置。 - 解像度が異なる少なくとも第１のモードと当該第１のモードより解像度が低い第２のモードを有する表示装置であって、
スイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する少なくとも一つの信号ラインと、
上記第１のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、上記第２のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う垂直駆動回路と、
上記信号ラインに画素データを選択して供給するセレクタスイッチを有するセレクタを含み、上記セレクタスイッチは対応する信号ラインに対して複数のスイッチが並列に接続されており、上記第１のモード時には上記複数のスイッチを導通させて、当該複数のスイッチを通して選択画素データを信号ラインに出力し、上記第２のモード時には、上記複数のスイッチのうちのいずれかのスイッチを導通させて、当該スイッチを通して選択画素データを信号ラインに出力する水平駆動回路と、を有し、
上記垂直駆動回路は、上記第２のモード時には、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定する
表示装置。 - 解像度が異なる少なくとも第１のモードと当該第１のモードより解像度が低い第２のモードを有する表示装置であって、
スイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
上記第１のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、上記第２のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う垂直駆動回路と、
上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに画素データを供給する複数の水平駆動回路と、を有し、
上記各水平駆動回路は、上記信号ラインに画素データを選択して供給するセレクタスイッチを有するセレクタを含み、上記セレクタスイッチは対応する信号ラインに対して複数のスイッチが並列に接続されており、上記第１のモード時には上記複数のスイッチを導通させて、当該複数のスイッチを通して選択画素データを信号ラインに出力し、上記第２のモード時には、上記複数のスイッチのうちのいずれかのスイッチを導通させて、当該スイッチを通して選択画素データを信号ラインに出力する
表示装置。 - 解像度が異なる少なくとも第１のモードと当該第１のモードより解像度が低い第２のモードを有する表示装置であって、
スイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
上記第１のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、上記第２のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う垂直駆動回路と、
上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに画素データを供給する複数の水平駆動回路と、を有し、
上記垂直駆動回路は、上記第２のモード時には、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定し、
上記各水平駆動回路は、上記信号ラインに画素データを選択して供給するセレクタスイッチを有するセレクタを含み、上記セレクタスイッチは対応する信号ラインに対して複数のスイッチが並列に接続されており、上記第１のモード時には上記複数のスイッチを導通させて、当該複数のスイッチを通して選択画素データを信号ラインに出力し、上記第２のモード時には、上記複数のスイッチのうちのいずれかのスイッチを導通させて、当該スイッチを通して選択画素データを信号ラインに出力する
表示装置。 - 画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインとを含む表示装置の駆動方法であって、
所定解像度の第１のモード時には、
上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、
信号ラインに対して並列に接続された複数のスイッチを通して選択画素データを信号ラインに出力し、
上記第１のモードより解像度が低い第２のモード時には、
隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行い、
上記複数のスイッチのうちのいずれかのスイッチを通して選択画素データを信号ラインに出力する
表示装置の駆動方法。 - 画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインとを含む表示装置の駆動方法であって、
所定解像度の第１のモード時には、
上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、
信号ラインに対して並列に接続された複数のスイッチを通して選択画素データを信号ラインに出力し、
上記第１のモードより解像度が低い第２のモード時には、
隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行い、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定し、
上記複数のスイッチのうちのいずれかのスイッチを通して選択画素データを信号ラインに出力する
表示装置の駆動方法。 - 画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインとを含む表示装置の駆動方法であって、
複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに画素データを供給するようにし、
所定解像度の第１のモード時には、
上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、
信号ラインに対して並列に接続された複数のスイッチを通して選択画素データを信号ラインに出力し、
上記第１のモードより解像度が低い第２のモード時には、
隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行い、
上記複数のスイッチのうちのいずれかのスイッチを通して選択画素データを信号ラインに出力する
表示装置の駆動方法。 - 画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインとを含む表示装置の駆動方法であって、
複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに画素データを供給するようにし、
所定解像度の第１のモード時には、
上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、
信号ラインに対して並列に接続された複数のスイッチを通して選択画素データを信号ラインに出力し、
上記第１のモードより解像度が低い第２のモード時には、
隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行い、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定し、
上記複数のスイッチのうちのいずれかのスイッチを通して選択画素データを信号ラインに出力する
表示装置の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003041642A JP3832439B2 (ja) | 2003-02-19 | 2003-02-19 | 表示装置およびその駆動方法 |
| US10/774,568 US7427973B2 (en) | 2003-02-19 | 2004-02-10 | Display device and method of driving same |
| TW093104111A TWI235987B (en) | 2003-02-19 | 2004-02-19 | Display device and driving method thereof |
| KR1020040010905A KR20040074633A (ko) | 2003-02-19 | 2004-02-19 | 표시장치 및 그 구동 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003041642A JP3832439B2 (ja) | 2003-02-19 | 2003-02-19 | 表示装置およびその駆動方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006127755A Division JP2006221191A (ja) | 2006-05-01 | 2006-05-01 | 表示装置およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004252092A JP2004252092A (ja) | 2004-09-09 |
| JP3832439B2 true JP3832439B2 (ja) | 2006-10-11 |
Family
ID=32984335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003041642A Expired - Fee Related JP3832439B2 (ja) | 2003-02-19 | 2003-02-19 | 表示装置およびその駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7427973B2 (ja) |
| JP (1) | JP3832439B2 (ja) |
| KR (1) | KR20040074633A (ja) |
| TW (1) | TWI235987B (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7532195B2 (en) * | 2004-09-27 | 2009-05-12 | Idc, Llc | Method and system for reducing power consumption in a display |
| JP4684627B2 (ja) * | 2004-11-12 | 2011-05-18 | シャープ株式会社 | 演算増幅器の駆動装置、それを備えた表示装置および電子機器、並びに演算増幅器の駆動方法 |
| JP4867159B2 (ja) * | 2004-11-25 | 2012-02-01 | 富士ゼロックス株式会社 | 画像表示装置 |
| JP2006208653A (ja) * | 2005-01-27 | 2006-08-10 | Mitsubishi Electric Corp | 表示装置 |
| JP2006301166A (ja) * | 2005-04-19 | 2006-11-02 | Hitachi Displays Ltd | 表示装置及びその駆動方法 |
| JP2006309020A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Microelectronics Corp | 走査線駆動回路 |
| US20090167742A1 (en) * | 2006-05-24 | 2009-07-02 | Yousuke Nakagawa | Display Device Driving Circuit, Data Signal Line Driving Circuit, and Display Device |
| JP5312758B2 (ja) | 2007-06-13 | 2013-10-09 | 株式会社ジャパンディスプレイ | 表示装置 |
| TWI391903B (zh) * | 2008-08-06 | 2013-04-01 | Novatek Microelectronics Corp | 閘極驅動電路 |
| KR100962921B1 (ko) * | 2008-11-07 | 2010-06-10 | 삼성모바일디스플레이주식회사 | 유기전계발광표시장치 |
| JP2011076034A (ja) * | 2009-10-02 | 2011-04-14 | Sony Corp | 画像表示装置およびその駆動方法 |
| TWI459344B (zh) * | 2011-03-15 | 2014-11-01 | Novatek Microelectronics Corp | 顯示裝置與其驅動方法 |
| US20130257837A1 (en) * | 2012-03-28 | 2013-10-03 | Shenzhen China Star Optoelectronics Technology Co. Ltd. | Liquid crystal display device, driving circuit, and driving method thereof |
| US8836679B2 (en) * | 2012-08-06 | 2014-09-16 | Au Optronics Corporation | Display with multiplexer feed-through compensation and methods of driving same |
| JP2014167619A (ja) * | 2013-01-30 | 2014-09-11 | Japan Display Inc | 表示装置、表示装置の駆動方法及び電子機器 |
| JP6398240B2 (ja) * | 2014-03-20 | 2018-10-03 | セイコーエプソン株式会社 | 表示ドライバー、電気光学装置及び電子機器 |
| CN104240631B (zh) | 2014-08-18 | 2016-09-28 | 京东方科技集团股份有限公司 | Goa电路及其驱动方法、显示装置 |
| CN104900207B (zh) * | 2015-06-24 | 2017-06-06 | 京东方科技集团股份有限公司 | 阵列基板及其驱动方法及显示装置 |
| CN104933984B (zh) * | 2015-07-20 | 2017-12-05 | 京东方科技集团股份有限公司 | 显示装置及其驱动方法和驱动模块 |
| CN104952425B (zh) * | 2015-07-21 | 2017-10-13 | 京东方科技集团股份有限公司 | 显示基板、显示装置以及显示基板分辨率调节方法 |
| WO2018035045A1 (en) | 2016-08-15 | 2018-02-22 | Apple Inc. | Display with variable resolution |
| CN106128354B (zh) * | 2016-09-12 | 2018-01-30 | 武汉华星光电技术有限公司 | 平面显示装置及其扫描驱动电路 |
| CN106548745A (zh) * | 2017-01-19 | 2017-03-29 | 京东方科技集团股份有限公司 | 一种阵列基板、显示面板及显示装置 |
| DE102017129795B4 (de) | 2017-06-30 | 2024-08-08 | Lg Display Co., Ltd. | Anzeigevorrichtung und gate-treiberschaltkreis davon, ansteuerungsungsverfahren und virtuelle-realität-vorrichtung |
| CN107277417B (zh) * | 2017-07-24 | 2023-12-19 | 京东方科技集团股份有限公司 | 视频信号传输装置及方法、视频信号播放系统 |
| CN110277064B (zh) * | 2019-06-28 | 2021-01-26 | 厦门天马微电子有限公司 | 显示面板和显示装置 |
| KR20210158144A (ko) * | 2020-06-23 | 2021-12-30 | 엘지디스플레이 주식회사 | 게이트 드라이버, 데이터 드라이버 및 이를 이용한 표시장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883609A (en) * | 1994-10-27 | 1999-03-16 | Nec Corporation | Active matrix type liquid crystal display with multi-media oriented drivers and driving method for same |
| JPH1062811A (ja) * | 1996-08-20 | 1998-03-06 | Toshiba Corp | 液晶表示素子及び大型液晶表示素子並びに液晶表示素子の駆動方法 |
-
2003
- 2003-02-19 JP JP2003041642A patent/JP3832439B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-10 US US10/774,568 patent/US7427973B2/en not_active Expired - Fee Related
- 2004-02-19 KR KR1020040010905A patent/KR20040074633A/ko not_active Application Discontinuation
- 2004-02-19 TW TW093104111A patent/TWI235987B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004252092A (ja) | 2004-09-09 |
| KR20040074633A (ko) | 2004-08-25 |
| US20040189681A1 (en) | 2004-09-30 |
| TW200426769A (en) | 2004-12-01 |
| US7427973B2 (en) | 2008-09-23 |
| TWI235987B (en) | 2005-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3832439B2 (ja) | 表示装置およびその駆動方法 | |
| KR100696915B1 (ko) | 표시 장치 및 표시 제어 회로 | |
| US9129576B2 (en) | Gate driving waveform control | |
| US9520098B2 (en) | Gate driving circuit, display device and driving method | |
| JP4912000B2 (ja) | シフトレジスタ回路およびそれを備える画像表示装置 | |
| US7777737B2 (en) | Active matrix type liquid crystal display device | |
| US8405644B2 (en) | Electro-optical device, and electronic apparatus having the same | |
| US20120086703A1 (en) | Display Driving Circuit, Display Device And Display Driving Method | |
| JP2005018066A (ja) | 液晶表示装置及びその駆動方法 | |
| KR101055206B1 (ko) | 액정표시장치의 쉬프트 레지스터 | |
| US7002563B2 (en) | Driving method for flat-panel display device | |
| JP2019191396A (ja) | 表示装置 | |
| KR100317823B1 (ko) | 평면표시장치와, 어레이기판 및 평면표시장치의 구동방법 | |
| US20090273593A1 (en) | Display Device and Electronic Device | |
| JP3090922B2 (ja) | 平面表示装置、アレイ基板、および平面表示装置の駆動方法 | |
| US6633284B1 (en) | Flat display device | |
| KR20040068001A (ko) | 화상표시패널 및 화상표시장치 | |
| KR101385465B1 (ko) | 쉬프트 레지스터 및 이를 포함하는 액정 표시 장치, 이의구동 방법 | |
| JP2006221191A (ja) | 表示装置およびその駆動方法 | |
| JP2006171162A (ja) | 電気光学装置及び電子機器 | |
| JP2006113143A (ja) | 表示装置 | |
| JP4813606B2 (ja) | 表示装置 | |
| JP2008090983A (ja) | 半導体回路、シフトレジスタ回路および表示装置 | |
| KR20090073711A (ko) | 액정표시장치 및 이의 구동방법 | |
| JP4531421B2 (ja) | 表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060501 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060627 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060710 |
|
| LAPS | Cancellation because of no payment of annual fees |