JP6398240B2 - 表示ドライバー、電気光学装置及び電子機器 - Google Patents

Description

本発明は、表示ドライバー、電気光学装置及び電子機器等に関する。

表示パネルを駆動する表示ドライバーは、パネルの解像度に合うようにソースアンプの出力数や時分割駆動の分割数が決められている。例えばプロジェクター等に用いられるＨＴＰＳ（高温ポリシリコンＴＦＴ液晶）パネルを駆動する表示ドライバーは、１つのＩＣチップでパネルを駆動できるようにソースアンプの出力数や時分割駆動の分割数が設計されている。

特開２０１３−２１８０３０号公報

表示ドライバーには、基本の解像度に対して０．８〜１．１倍の解像度のパネルに対応する機能を内蔵したものがあり、その機能は、例えばシフトレジスターのデータ入力位置を切り替えることで実現する。例えば、現在のＨＴＰＳパネルの解像度は２Ｋ１Ｋ（１９２０×１０８０画素、１０８０Ｐ）が主流となっており、そのパネル用の表示ドライバーが市販されている。この表示ドライバーは、例えば２６０出力のソースアンプを有し、８マルチの時分割駆動を行うことで、最大で水平２０８０画素まで対応することができる。これは、基本の解像度の水平１９２０画素に対して約１．０８倍である。

次世代のテレビやプロジェクターには、４Ｋ２Ｋ（３８４０×２１６０画素）の解像度をもった表示パネルが望まれるが、そのパネルを駆動する表示ドライバーも必要になる。４Ｋ２Ｋのパネルや、そのパネルの駆動方法に合う表示ドライバーは市販されていないので、新たに開発が必要である。

しかしながら、４Ｋ２Ｋ専用ではなく２Ｋ１Ｋ用の表示ドライバーの機能を併せ持った表示ドライバーが望まれるという課題がある。即ち、４Ｋ２Ｋの市場規模の立ち上がりには相当な時間がかかると考えられ、４Ｋ２Ｋの専用のドライバーを開発するとコストが市場規模に見合わない。一方、現在主流の２Ｋ１Ｋ用の表示ドライバーではその市場が立ち上がっており、その表示ドライバーを４Ｋ２Ｋに流用できればコスト削減になる。しかしながら、現在の２Ｋ１Ｋ用の表示ドライバーは、せいぜい水平１９２０画素の０．８〜１．１倍に対応できるだけであり、水平３８４０画素の４Ｋ２Ｋのパネルには対応できない。

本発明の幾つかの態様によれば、２Ｋ１Ｋ及び４Ｋ２Ｋの表示パネルに対応可能な表示ドライバー、電気光学装置及び電子機器等を提供できる。

本発明の一態様は、表示データを保持するデータ保持回路と、保持された前記表示データに基づいて表示パネルを駆動する駆動回路と、を含み、前記駆動回路は、Ｎ本のソース線とＭ本の水平走査線とで構成されるＮ×Ｍ画素の表示パネル（Ｎ、Ｍは２以上の自然数）を駆動する第１のモードでは、前記Ｎ本のソース線のうちＰ本のソース線（Ｐは２≦Ｐ＜Ｎの自然数）を時分割駆動する第１のマルチプレクス駆動を行い、ｎ×Ｎ本のソース線とｍ×Ｍ本の水平走査線とで構成される（ｎ×Ｎ）×（ｍ×Ｍ）画素の表示パネル（ｎ、ｍは２以上の自然数）を駆動する第２のモードでは、前記ｎ×Ｎ本のソース線のうちＰ／ｍ本のソース線を時分割駆動する第２のマルチプレクス駆動を行い、前記データ保持回路は、前記第２のモードでは、前記第１のモードにおける１水平走査期間に対応する対応期間において、ｍ本の水平走査線分の前記表示データを保持する表示ドライバーに関係する。

本発明の一態様によれば、第２のモードでは、第１のモードにおける１水平走査期間に対応する対応期間において、ｍ本の水平走査線分の表示データが保持され、Ｐ／ｍ本のソース線を時分割駆動する第２のマルチプレクス駆動が行われる。これにより、第１のモードではＮ×Ｍ画素の表示パネルを駆動するのに対し、第２のモードでは（ｎ×Ｎ）×（ｍ×Ｍ）画素の表示パネルを駆動できる。例えば、２Ｋ１Ｋ及び４Ｋ２Ｋの表示パネルに対応可能である。

また本発明の一態様では、前記データ保持回路と前記駆動回路を制御するタイミングコントローラーを含み、前記タイミングコントローラーは、前記第２のモードでは、前記対応期間の中間でアクティブになる中間水平同期信号を出力し、前記駆動回路は、前記第２のモードでは、前記中間水平同期信号に基づいて前記第２のマルチプレクス駆動を行ってもよい。

このように、対応期間の中間でアクティブになる中間水平同期信号を出力することで、対応期間において、Ｐ／ｍ本のソース線を時分割駆動する第２のマルチプレクス駆動をｍ回行うことができる。対応期間内にＰ個の画素に書き込みが行われることになるので、Ｐ本のソース線を時分割駆動する第１のモードと同じ書き込み回数にできる。これにより、回路構成の変更を行うことなくタイミングの変更で第１のモードと第２のモードを切り替えることが可能になる。

また本発明の一態様では、時分割駆動においてソース線を選択するための第１〜第Ｐのセレクト信号を出力するセレクト信号出力回路を含み、前記セレクト信号出力回路は、前記第１のモードでは、異なるタイミングでアクティブになる前記第１〜第Ｐのセレクト信号を出力し前記第２のモードでは、前記第１〜第Ｐのセレクト信号のうち第（ｉ−１）ｍ＋１〜第ｉｍのセレクト信号（ｉはＰ／ｍ以下の自然数）が同じタイミングでアクティブになる前記第１〜第Ｐのセレクト信号を出力してもよい。

このようにすれば、第２のモードでは、第１〜第Ｐのセレクト信号がｍ個ずつ同じタイミングでアクティブになる。これにより、Ｐ／ｍ本のソース線を時分割駆動する第２のマルチプレクス駆動を実現できる。セレクト信号の数は第１のモードと同じなので、表示ドライバー内での配線等は変更する必要がなく、タイミングの変更でマルチ数を切り替えることができる。

また本発明の一態様では、水平同期信号及び前記中間水平同期信号により規定される第１の水平走査期間と第２の水平走査期間において、プリチャージ期間の有無、及びポストチャージ期間の有無、及び前記プリチャージ期間の長さ、及び前記ポストチャージ期間の長さの少なくとも１つが異なってもよい。

第２のモードでは、対応期間にｍ回のマルチプレクス駆動を行うので、全てのマルチプレクス駆動の前後にプリチャージ期間とポストチャージ期間を設けると画素の書き込み時間が足りなくなってしまう。この点、本発明の一態様によれば、第１の水平走査期間と第２の水平走査期間においてプリチャージ期間の有無等を変えることで、画素の書き込み時間を確保できる。

また本発明の一態様では、前記データ保持回路は、前記第１のモードでは、第１のデータ取り込みタイミングで、第１の水平走査線の第１〜第Ｐの画素データを取り込み、前記第２のモードでは、前記第１のデータ取り込みタイミングで、第１〜第ｍの水平走査線の各水平走査線の第１〜第Ｐ／ｍの画素データを取り込んでもよい。

このようにすれば、第２のモードでは、Ｐ／ｍ本のソース線の時分割駆動を第１〜第ｍの水平走査線で行うことに対応して、第１〜第ｍの水平走査線のＰ／ｍ個の画素データを保持できる。第１のタイミングでＰ／ｍ×ｍ＝Ｐ個の画素データを取り込むので、第１のモードと同じ数の画素データを取り込むことになる。これにより、データ保持回路の回路構成を変えることなく、第１のモードと第２のモードを切り替えることが可能になる。

また本発明の他の態様は、表示データを保持するデータ保持回路と、保持された前記表示データに基づいて表示パネルを駆動する駆動回路と、時分割駆動においてソース線を選択するための第１〜第Ｐのセレクト信号を出力するセレクト信号出力回路と、を含み、前記駆動回路は、Ｎ本のソース線とＭ本の水平走査線とで構成されるＮ×Ｍ画素の表示パネル（Ｎ、Ｍは２以上の自然数）を駆動する第１のモードでは、前記Ｎ本のソース線のうちＰ本のソース線（Ｐは２≦Ｐ＜Ｎの自然数）を時分割駆動する第１のマルチプレクス駆動を行い、ｎ×Ｎ本のソース線とｍ×Ｍ本の水平走査線とで構成される（ｎ×Ｎ）×（ｍ×Ｍ）画素の表示パネル（ｎ、ｍは２以上の自然数）を駆動する第２のモードでは、前記ｎ×Ｎ本のソース線のうちＰ／ｍ本のソース線を時分割駆動する第２のマルチプレクス駆動を行い、前記セレクト信号出力回路は、前記第１のモードでは、異なるタイミングでアクティブになる前記第１〜第Ｐのセレクト信号を出力し、前記第２のモードでは、前記第１〜第Ｐのセレクト信号のうち第（ｉ−１）ｍ＋１〜第ｉｍのセレクト信号（ｉはＰ／ｍ以下の自然数）が同じタイミングでアクティブになる前記第１〜第Ｐのセレクト信号を出力する表示ドライバーに関係する。

また本発明の他の態様は、上記のいずれかに記載された表示ドライバーを含む電気光学装置に関係する。

また本発明の他の態様では、前記第２のモードに設定されたｎ×ｍ個の前記表示ドライバーと、前記表示パネルと、を含んでもよい。

また本発明の他の態様では、前記表示ドライバーは、第１〜第Ｐのセレクト信号出力端子を有し、前記表示パネルは、第１〜第Ｐ／ｍのセレクト信号入力端子を有し、前記第１〜第Ｐ／ｍのセレクト信号入力端子のうち第ｉのセレクト信号入力端子（ｉはＰ／ｍ以下の自然数）は、前記第１〜第Ｐのセレクト信号出力端子のうち第ｍ（ｉ−１）＋１〜第ｍｉのセレクト信号出力端子に共通接続されてもよい。

また本発明の他の態様は、上記のいずれかに記載された表示ドライバーを含む電子機器に関係する。

本実施形態の表示ドライバーの構成例。 第２のモードにおける表示ドライバーと表示パネルの接続構成例。 データ保持回路の詳細な構成例。 第１のモードにおけるデータ保持動作のタイミングチャート。 第１のモードにおけるデータ保持動作のタイミングチャート。 第２のモードにおけるデータ保持動作のタイミングチャート。 第２のモードにおけるデータ保持動作のタイミングチャート。 第１のモードにおける表示ドライバーと表示パネルの詳細な接続構成例。 第１のモードにおけるマルチプレクス駆動のタイミングチャート。 第２のモードにおける表示ドライバーと表示パネルの詳細な接続構成例。 第２のモードにおけるマルチプレクス駆動のタイミングチャート。 第２のモードにおけるマルチプレクス駆動のタイミングチャート。 第２のモードにおけるマルチプレクス駆動のタイミングチャートの変形例。 電気光学装置の構成例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．表示ドライバー
本実施形態の表示ドライバーは、第１のモードでは、Ｎ本のソース線とＭ本の水平走査線とで構成されるＮ×Ｍ画素の表示パネル（Ｎ、Ｍは２以上の自然数）を駆動し、第２のモードでは、ｎ×Ｎ本のソース線とｍ×Ｍ本の水平走査線とで構成される（ｎ×Ｎ）×（ｍ×Ｍ）画素の表示パネル（ｎ、ｍは２以上の自然数）を駆動する。

以下では説明を簡単にするため、Ｎ×Ｍ＝１９２０×１０８０、（ｎ×Ｎ）×（ｍ×Ｍ）＝３８４０×２１６０（ｎ＝ｍ＝２）である場合を例に説明する。即ち、第１のモードでは２Ｋ１Ｋの表示パネルを駆動し、第２のモードでは４Ｋ２Ｋの表示パネルを駆動する。

図１に、本実施形態の表示ドライバー１００の構成例を示す。図１には、第１のモードにおける表示ドライバー１００と表示パネル２００（電気光学パネル）の接続構成例を示す。

表示ドライバー１００は、データ保持回路１１０と、マルチプレクサー１２０と、Ｄ／Ａ変換回路１３０（電圧選択回路）と、駆動回路１４０と、タイミングコントローラー１５０（制御回路）と、を含む。

データ保持回路１１０は、バスＤ１〜Ｄ８を介して入力される表示データを保持し、駆動回路１４０は、その保持された表示データに基づいて表示パネル２００を駆動する。

具体的には、タイミングコントローラー１５０には、外部のホストコントローラー（例えば図１５の処理部３１０）からバスＤＨ１〜ＤＨ８を介して表示データが入力される。またタイミングコントローラー１５０には、ホストコントローラーから制御信号（水平同期信号ＨＳＹＮＣ）が入力される。その表示データと制御信号を受けて、タイミングコントローラー１５０は、データ保持回路１１０に対してバスＤ１〜Ｄ８を介して表示データを出力する。またタイミングコントローラー１５０は、データ保持回路１１０に対して制御信号（タイミング信号ＳＰ、クロック信号ＣＬＫ）を出力する。データ保持回路１１０は、その制御信号に基づいて表示データを保持する。マルチプレクサー１２０は、その保持された表示データを、タイミングコントローラー１５０からのセレクト信号ＳＥＬＭに基づいて時分割する。Ｄ／Ａ変換回路１３０は、その時分割された表示データを階調電圧に変換する。そして駆動回路１４０は、第１〜第２４０のソースアンプＡＭ１〜ＡＭ２４０を含み、Ｄ／Ａ変換回路１３０からの階調電圧を各ソースアンプがバッファリングして表示パネル２００のデマルチプレクサー２１０に出力する。

上述した第１のモードと第２のモードは、例えば次のようにして設定される。即ち、タイミングコントローラー１５０が不図示のレジスター部を有し、そのレジスター部にホストコントローラーがモードを設定する。或いは、表示ドライバー１００がモード設定端子を有し、そのモード設定端子に設定された電圧レベルに応じてモードが設定されてもよい。そして、タイミングコントローラー１５０が、設定されたモードに応じた表示データや制御信号（例えばセレクト信号ＳＥＬ１〜ＳＥＬ８等）を出力し、モードに応じた動作を各部に行わせる。

さて、第１のモードでは、駆動回路１４０はＰマルチ（Ｐは２≦Ｐ＜Ｎの自然数）の第１のマルチプレクス駆動を行う。以下では８マルチ（Ｐ＝８）の場合を例にとる。即ち、２４０個（Ｎ／Ｐ個）のソースアンプＡＭ１〜ＡＭ２４０がそれぞれ８本（Ｐ本）のソース線を時分割駆動することで、１９２０本（Ｎ本）のソース線Ｓ１〜Ｓ１９２０を駆動する。

ソースアンプＡＭ１を例にとり、第１のモードにおける動作を説明する。なお、ここでは概要を説明し、詳細な動作は後述する。

図４に示すように、ホストコントローラーはバスＤＨ１〜ＤＨ８に対して第１ライン（表示パネルの表示画面の第１のライン）の８画素の画素データＰＡ１〜ＰＡ８（階調データ）をパラレルに出力する。タイミングコントローラー１５０は、その画素データＰＡ１〜ＰＡ８をバスＤ１〜Ｄ８を介してデータ保持回路１１０に出力する。図３及び図５に示すように、データ保持回路１１０は８行のラインラッチＬＬ１〜ＬＬ８を有し、その１列目のラッチ回路Ｆ１（１）〜Ｆ８（１）に画素データＰＡ１〜ＰＡ８を保持する。

マルチプレクサー１２０は、保持された画素データＰＡ１〜ＰＡ８を順に選択して時分割に出力する。図９に示すように、時分割の画素データＰＡ１〜ＰＡ８はＤ／Ａ変換回路１３０により階調電圧ＶＡ１〜ＶＡ８に変換され、その階調電圧ＶＡ１〜ＶＡ８をソースアンプＡＭ１が出力する。タイミングコントローラー１５０は、セレクト信号ＳＥＬ１〜ＳＥＬ８を順にアクティブにして、図８に示すデマルチプレクサー２１０のスイッチ素子ＳＷ１〜ＳＷ８を順にオンさせる。このとき、不図示のゲートドライバー（例えば表示パネル２００に内蔵される）は第１ゲートラインを選択しており、時分割の階調電圧ＶＡ１〜ＶＡ８が、第１ゲートラインとソース線Ｓ１〜Ｓ８に接続された画素に書き込まれる。

このように、第１のモードでは、データ保持回路１１０は、１水平走査期間において１本の水平走査線分の表示データ（画素データＰＡ１〜ＰＡ８）を保持する。そして、１水平走査期間において１本の水平走査線に対応する画素に階調電圧を書き込む。

図２に、第２のモードにおける表示ドライバー１００と表示パネル２００の接続構成例を示す。

第２のモードでは、駆動回路１４０はＰ／ｍマルチの第２のマルチプレクス駆動を行う。上述したＰ＝８、ｍ＝２の例では、Ｐ／ｍ＝４マルチとなる。即ち、２４０個（Ｎ／Ｐ個）のソースアンプＡＭ１〜ＡＭ２４０がそれぞれ４本（Ｐ／ｍ本）のソース線を時分割駆動することで、９６０本（Ｎ／ｍ＝１９２０／２本）のソース線Ｓ１〜Ｓ９６０を駆動する。

ソースアンプＡＭ１を例にとり、第２のモードにおける動作を説明する。なお、ここでは概要を説明し、詳細な動作は後述する。

図６に示すように、ホストコントローラーは第１ラインの４画素の画素データＰＡ１〜ＰＡ４と第２ラインの４画素の画素データＰＢ１〜ＰＢ４とをパラレルに出力する。タイミングコントローラー１５０は、その画素データＰＡ１〜ＰＡ４、ＰＢ１〜ＰＢ４を、バスＤ１〜Ｄ８を介してデータ保持回路１１０に出力する。図３に示すデータ保持回路１１０は、その１列目のラッチ回路Ｆ１（１）〜Ｆ８（１）に画素データＰＡ１〜ＰＡ４、ＰＢ１〜ＰＢ４を保持する。

マルチプレクサー１２０は、まず保持された第１ラインの画素データＰＡ１〜ＰＡ４を順に選択して時分割に出力する。図１１に示すように、時分割の画素データＰＡ１〜ＰＡ４はＤ／Ａ変換回路１３０により階調電圧ＶＡ１〜ＶＡ４に変換され、その階調電圧ＶＡ１〜ＶＡ４をソースアンプＡＭ１が出力する。タイミングコントローラー１５０は、セレクト信号ＳＥＬ１（ＳＥＬ２）、ＳＥＬ３（ＳＥＬ４）、ＳＥＬ５（ＳＥＬ６）、ＳＥＬ７（ＳＥＬ８）を順にアクティブにして、図１０に示すデマルチプレクサー２１０のスイッチ素子ＳＷ１〜ＳＷ４を順にオンさせる。このとき、不図示のゲートドライバーは第１ゲートラインを選択しており、時分割の階調電圧ＶＡ１〜ＶＡ４が、第１ゲートラインとソース線Ｓ１〜Ｓ４に接続された画素に書き込まれる。

同様にして、第２ラインの画素データＰＢ１〜ＰＢ４についても時分割の階調電圧ＶＢ１〜ＶＢ４に変換され、その時分割の階調電圧ＶＢ１〜ＶＢ４が、第２ゲートラインとソース線Ｓ１〜Ｓ４に接続された画素に書き込まれる。

このように、第２のモードでは、データ保持回路１１０は、第１のモードにおける１水平走査期間に対応する対応期間おいて、２本（ｍ本）の水平走査線分の表示データ（画素データＰＡ１〜ＰＡ４、ＰＢ１〜ＰＢ４）を保持する。そして、対応期間において２本の水平走査線の画素に階調電圧を書き込む。

ここで、対応期間とは、ホストコントローラーから送られてくる水平同期信号ＨＳＹＮＣの１周期（立ち下がりから次の立ち下がりまで）に相当する。第２のモードでは、この期間を内部的に２つの水平走査期間として制御を行い、２ラインの駆動を行う。そのため、水平走査期間と呼ばずに対応期間と呼ぶこととする。

以上のような構成及び動作により、データ保持回路１１０から駆動回路１４０までのハードウェアを変更することなく、２Ｋ１Ｋパネルと４Ｋ２Ｋパネルの両方を駆動することができる。

即ち、４Ｋ２Ｋパネルは２１６０本の水平走査線をもつため、単純に２Ｋ１Ｋと同じ駆動方法にすると水平走査期間を半分にする必要がある。これでは、１画素あたりの書き込み時間が半分になり、画素に正しい電位を書く時間を確保できない。書き込み時間を２Ｋ１Ｋと同じにするためには、水平走査期間が半分であることに合わせて８マルチを４マルチに変えることが考えられる。

しかしながら、単に８マルチを４マルチにすると、データ保持回路１１０は１水平走査期間において、第１のモードでは８画素の表示データを保持し、第２のモードでは４画素の表示データを保持するように切り替えなければならない。これは配線等の複雑な切り替え回路が必要であり、またデータ保持回路１１０が高速に動作する点からも、非常に困難である。また、出力系（例えばマルチプレクサー１２０やデマルチプレクサー２１０等）のタイミング制御の回路変更も必要となる。このように、データ保持回路１１０と出力系の両方に回路変更を加えることは、２Ｋ１Ｋパネルと４Ｋ２Ｋパネルを駆動する機能を同一の表示ドライバーに共存させることを難しくする。

この点、本実施形態によれば、第２のモードでは対応期間（第１のモードの水平走査期間）において、データ保持回路１１０が４画素ずつ２ライン分の表示データを保持し、駆動回路１４０が４マルチで２水平走査線の画素に書き込みを行う。これにより、４Ｋ２Ｋパネルを駆動する場合でも、データ保持回路１１０は８画素の表示データを保持することになり、ハードウェア構成を変える必要がない。また、４マルチなので画素の書き込み時間を確保できると共に、対応期間で２ラインの書き込みを行うので８マルチに相当する動作となり、出力系の変更も必要ない。

第２のモードでは、１個の表示ドライバー１００は９６０本のソース線を駆動するので、４Ｋ２Ｋパネルを４個（ｎ×ｍ個）の表示ドライバー１００で駆動する。即ち、第１〜第４の表示ドライバーが、ソース線Ｓ１〜Ｓ３８４０を９６０本ずつ駆動することになる。４Ｋ２Ｋパネルは２Ｋ１Ｋパネルに比べて画素数が４倍なので、４個の表示ドライバー１００を用いることで各表示ドライバー１００が担当する画素数を２Ｋ１Ｋと同じにできる。このことからも画素の書き込み時間が２Ｋ１Ｋと同等になることが分かる。

２．データ保持動作（第１モード）
次に、第１のモードにおけるデータ保持動作について詳細に説明する。まず、図３にデータ保持回路１１０の詳細な構成例を示す。データ保持回路１１０の構成は第１のモードと第２のモードで共通である。

データ保持回路１１０は、タイミングコントローラー１５０からバスＤ１〜Ｄ８を介して入力される表示データを保持する第１〜第８のラインラッチＬＬ１〜ＬＬ８と、その保持タイミングを制御するシフトレジスターＳＲＧと、を含む。

ラインラッチＬＬ１〜ＬＬ８は、それぞれ２４０個のラッチ回路（例えばフリップフロップ回路）を有する。これを８行２４０列のラッチ回路と考え、例えば１行２列のラッチ回路をＦ１（２）と表すこととする。例えばラインラッチＬＬ１はラッチ回路Ｆ１（１）〜Ｆ１（２４０）で構成され、各ラッチ回路にはバスＤ１を介して表示データが入力される。

シフトレジスターＳＲＧは、直列に接続された２４０個のラッチ回路ＳＲ１〜ＳＲ２４０（例えばフリップフロップ回路）を有する。タイミング信号ＳＰは先頭のラッチ回路ＳＲ１に入力され、クロック信号ＣＬＫは全てのラッチ回路ＳＲ１〜ＳＲ２４０に入力される。これを２４０列のラッチ回路と考える。例えば、第１列のラッチ回路ＳＲ１の出力信号は、ラインラッチＬＬ１〜ＬＬ８の第１列のラッチ回路Ｆ１（１）〜Ｆ８（１）にクロック信号として入力される。第２〜第２４０列についても同様である。

図４、図５に、第１のモードにおけるデータ保持動作のタイミングチャートを示す。

図４に示すように、ホストコントローラーは画像のストリームデータ（シリアルデータ）を８本のバスのパラレルデータに変換する。即ち、ホストコントローラーは、第１の水平走査期間において第１ラインの画素データＰＡ１〜ＰＡ１９２０を受け付け、その画素データＰＡ１〜ＰＡ１９２０を順に８本のバスＤＨ１〜ＤＨ８に割り当てる。そして、その後の第２の水平走査期間において、８本のバスＤＨ１〜ＤＨ８にパラレルの画素データＰＡ１〜ＰＡ８、ＰＡ９〜ＰＡ１６、・・・、ＰＡ１９１３〜ＰＡ１９２０を順次出力する。

図５に示すように、タイミングコントローラー１５０は、ホストコントローラーからの表示データをバスＤ１〜Ｄ８を介してラインラッチＬＬ１〜ＬＬ８へ出力する。具体的には、タイミングコントローラー１５０は、例えばクロック信号ＣＬＫの立ち上がりに同期して画素データＰＡ１〜ＰＡ８、ＰＡ９〜ＰＡ１６、・・・、ＰＡ１９１３〜ＰＡ１９２０を順次出力する。

また、タイミングコントローラー１５０は、クロック信号ＣＬＫの立ち上がりから次の立ち上がりまでアクティブとなるタイミング信号ＳＰをシフトレジスターＳＲＧへ出力する。タイミング信号ＳＰは、クロック信号ＣＬＫの立ち上がり毎にラッチ回路ＳＲ１〜ＳＲ２４０の後段側にシフトする。即ち、ラインラッチＬＬ１〜ＬＬ８に画素データＰＡ１〜ＰＡ８が入力されているときにラッチ回路ＳＲ１の出力がアクティブとなって１列目のラッチ回路Ｆ１（１）〜Ｆ８（１）に画素データＰＡ１〜ＰＡ８がラッチされる。次に、ラインラッチＬＬ１〜ＬＬ８に画素データＰＡ９〜ＰＡ１６が入力されているときにラッチ回路ＳＲ２の出力がアクティブとなって２列目のラッチ回路Ｆ１（２）〜Ｆ８（２）に画素データＰＡ９〜ＰＡ１６がラッチされる。同様の動作を２４０列目まで行い、ラインラッチＬＬ１〜ＬＬ８に画素データＰＡ１〜ＰＡ１９２０が格納される。

３．データ保持動作（第２モード）
次に、図６、図７に、第２のモードにおけるデータ保持動作のタイミングチャートを示す。

図６に示すように、ホストコントローラーは、第１の対応期間（第１のモードにおける第１の水平走査期間に対応）において第１ラインの画素データＰＡ１〜ＰＡ３８４０と第２ラインの画素データＰＢ１〜ＰＢ３８４０を受け付ける。４個の表示ドライバー１００のうち第１の表示ドライバーに対しては、第１ラインの画素データＰＡ１〜ＰＡ９６０と第２ラインの画素データＰＢ１〜ＰＢ９６０を８本のバスＤＨ１〜ＤＨ８に割り当てる。そして、その後の第２の水平走査期間において、８本のバスＤＨ１〜ＤＨ８にパラレルの画素データＰＡ１〜ＰＡ４及びＰＢ１〜ＰＢ４、ＰＡ５〜ＰＡ８及びＰＢ５〜ＰＢ８、・・・、ＰＡ９５７〜ＰＡ９６０及びＰＢ９５７〜ＰＢ９６０を出力する。

なお、第２〜第４の表示ドライバーに対しては、それぞれ同様に８本のバスＤＨ１〜ＤＨ８を用いて、第１ライン及び第２ラインの画素データを９６０個ずつ供給する。

図７に示すように、ラインラッチＬＬ１〜ＬＬ８に画素データＰＡ１〜ＰＡ４、ＰＢ１〜ＰＢ４が入力されているときにラッチ回路ＳＲ１の出力がアクティブとなって１列目のラッチ回路Ｆ１（１）〜Ｆ８（１）に画素データＰＡ１〜ＰＡ４、ＰＢ１〜ＰＢ４がラッチされる。次に、ラインラッチＬＬ１〜ＬＬ８に画素データＰＡ５〜ＰＡ８、ＰＢ５〜ＰＢ８が入力されているときにラッチ回路ＳＲ２の出力がアクティブとなって２列目のラッチ回路Ｆ１（２）〜Ｆ８（２）に画素データＰＡ５〜ＰＡ８、ＰＢ５〜ＰＢ８がラッチされる。同様の動作を２４０列目まで行い、ラインラッチＬＬ１〜ＬＬ８に画素データＰＡ１〜ＰＡ９６０、ＰＢ１〜ＰＢ９６０が格納される。

以上のように、データ保持回路１１０は、第１のモードでは、第１のデータ取り込みタイミング（ラッチ回路ＳＲ１の出力がアクティブになるタイミング）で、第１の水平走査線の第１〜第８の画素データＰＡ１〜ＰＡ８（第１〜第Ｐの画素データ）を取り込む。一方、第２のモードでは、第１のデータ取り込みタイミングで、第１、第２の水平走査線（第１〜第ｍの水平走査線）の第１〜第４の画素データＰＡ１〜ＰＡ４、ＰＢ１〜ＰＢ４（第１〜第Ｐ／ｍの画素データ）を取り込む。

このようにすれば、第１のモードでは８マルチで駆動し、第２のモードでは４マルチで駆動することに対応して、それぞれのマルチ数に対応した画素データをデータ保持回路１１０に保持できる。また、第２のモードでは４画素ずつ２ライン分の画素データをパラレルに取り込むことで、第１のモードにおいて８画素の画素データをパラレルに取り込むことと実質的に同じ保持動作になる。これにより、ハードウェア構成の切り替えを行うことなく４Ｋ２Ｋと２Ｋ１Ｋを共存させることができる。

４．駆動動作（第１モード）
次に、上述の保持データを用いて、表示パネル２００をマルチプレクス駆動する動作について説明する。

図８に、第１のモードにおける表示ドライバー１００と表示パネル２００の詳細な接続構成例を示す。なお、既に上述した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

表示ドライバー１００は、セレクト信号出力回路１６０と、第１〜第８のセレクト信号出力端子ＴＱ１〜ＴＱ８（第１〜第Ｐのセレクト信号出力端子）と、を含む。また、表示パネル２００は、第１〜第８のセレクト信号入力端子ＴＩ１〜ＴＩ８（第１〜第Ｐのセレクト信号入力端子）を含む。

セレクト信号出力回路１６０は、時分割駆動においてソース線を選択するための第１〜第８のセレクト信号ＳＥＬ１’〜ＳＥＬ８’（第１〜第Ｐのセレクト信号）を、セレクト信号出力端子ＴＱ１〜ＴＱ８に出力する。具体的には、セレクト信号出力回路１６０は不図示のバッファー回路を有する。そして、そのバッファー回路がタイミングコントローラー１５０からのセレクト信号ＳＥＬ１〜ＳＥＬ８をバッファリングしてセレクト信号ＳＥＬ１’〜ＳＥＬ８’として出力する。

セレクト信号入力端子ＴＩ１〜ＴＩ８にはセレクト信号出力端子ＴＱ１〜ＴＱ８が接続される。そして、これらの端子を介してセレクト信号ＳＥＬ１’〜ＳＥＬ８’がデマルチプレクサー２１０へ入力される。

デマルチプレクサー２１０の構成を、ソース線Ｓ１〜Ｓ８を例にとって説明する。表示ドライバー１００は、ソースアンプＡＭ１の出力電圧ＶＱ１を出力する端子ＴＶＱ１を含み、表示パネル２００は、端子ＴＶＱ１に接続される端子ＴＶＩ１を含む。デマルチプレクサー２１０は、ソース線Ｓ１〜Ｓ８と端子ＴＶＩ１との間に接続されるスイッチ素子ＳＷ１〜ＳＷ８を含む。このスイッチ素子ＳＷ１〜ＳＷ８は、例えばＴＦＴ（Thin Film Transistor）で構成される。スイッチ素子ＳＷ１〜ＳＷ８には、端子ＴＩ１〜ＴＩ８からのセレクト信号ＳＥＬ１’〜ＳＥＬ８’がオン・オフ制御信号として入力される。

図９に、第１のモードにおける第１のマルチプレクス駆動のタイミングチャートを示す。

まず、Ｄ／Ａ変換回路１３０までの動作を説明する。図３〜図５で説明したように、ラインラッチＬＬ１〜ＬＬ８の１列目のラッチ回路Ｆ１（１）〜Ｆ８（１）には、第１ラインの８個の画素データＰＡ１〜ＰＡ８が保持される。マルチプレクサー１２０は、タイミングコントローラー１５０からのセレクト信号ＳＥＬＭに基づいて、ラッチ回路Ｆ１（１）〜Ｆ８（１）の出力を順に選択し、画素データＰＡ１〜ＰＡ８を時系列に並べ、１本のデータ信号として出力する。例えば画素データが８ビットであるとする。この場合、Ｄ／Ａ変換回路１３０は、２５６階調の階調電圧の中から画素データに対応する階調電圧を選択する。これにより、時系列の画素データＰＡ１〜ＰＡ８が時系列の階調電圧ＶＡ１〜ＶＡ８に変換される。

次に、ソースアンプＡＭ１とデマルチプレクサー２１０の動作を説明する。図９に示す信号“ＳＥＬｘ”は、例えば“ＳＥＬ１”と記載された部分ではセレクト信号ＳＥＬ１がアクティブとなり、セレクト信号ＳＥＬ２〜ＳＥＬ８が非アクティブとなることを表す。

ソースアンプＡＭ１は、Ｄ／Ａ変換回路１３０からの時系列の階調電圧ＶＡ１〜ＶＡ８をバッファリングして出力する。このとき、セレクト信号出力回路１６０は、異なるタイミングでアクティブになるセレクト信号ＳＥＬ１’〜ＳＥＬ８’を出力する。

即ち、まずタイミングコントローラー１５０がセレクト信号ＳＥＬ１をアクティブにし、デマルチプレクサー２１０のスイッチ素子ＳＷ１がオンになり、ソースアンプＡＭ１が階調電圧ＶＡ１を出力し、ソース線Ｓ１を階調電圧ＶＡ１で駆動する。同様にして、タイミングコントローラー１５０がセレクト信号ＳＥＬ２〜ＳＥＬ８を順にアクティブにし、ソースアンプＡＭ１がソース線Ｓ２〜Ｓ８を階調電圧ＶＡ２〜ＶＡ８で順に駆動する。

このとき、ゲートドライバーは第１ゲートラインを選択しており、階調電圧ＶＡ１〜ＶＡ８は、第１水平走査線の画素に書き込まれる。

以上のように、第１のモードではセレクト信号ＳＥＬ１〜ＳＥＬ８を順に異なるタイミングでアクティブにすることで、１水平走査期間において８マルチのマルチプレクス駆動を実現できる。

５．駆動動作（第２モード）
次に、第２のモードにおけるマルチプレクス駆動について説明する。図１０に、第２のモードにおける表示ドライバー１００と表示パネル２００の詳細な接続構成例を示す。なお、既に上述した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

表示パネル２００は、第１〜第４のセレクト信号入力端子ＴＩ１２、ＴＩ３４、ＴＩ５６、ＴＩ７８（第１〜第Ｐ／ｍのセレクト信号入力端子）を含む。

セレクト信号入力端子ＴＩ１２、ＴＩ３４、ＴＩ５６、ＴＩ７８には、セレクト信号出力端子ＴＱ１〜ＴＱ８が２個（ｍ個）ずつ共通接続される。例えば、第１のセレクト信号入力端子ＴＩ１２（第ｉのセレクト信号入力端子、ｉはＰ／ｍ以下の自然数）には、第１〜第２のセレクト信号出力端子ＴＱ１、ＴＱ２（第ｍ（ｉ−１）＋１〜第ｍｉのセレクト信号出力端子）が接続される。そして、セレクト信号入力端子ＴＩ１２にはセレクト信号ＳＥＬ１’、ＳＥＬ２’が入力される。第２のモードではセレクト信号ＳＥＬ１’、ＳＥＬ２’は同一信号であり、それをセレクト信号ＳＥＬ１２とする。セレクト信号ＳＥＬ３４、ＳＥＬ５６、ＳＥＬ７８についても同様である。

デマルチプレクサー２１０の構成を、ソース線Ｓ１〜Ｓ４を例にとって説明する。デマルチプレクサー２１０は、ソース線Ｓ１〜Ｓ４と端子ＴＶＩ１との間に接続されるスイッチ素子ＳＷ１〜ＳＷ４を含む。このスイッチ素子ＳＷ１〜ＳＷ４は、例えばＴＦＴ（Thin Film Transistor）で構成される。スイッチ素子ＳＷ１〜ＳＷ４には、端子ＴＩ１２、ＴＩ３４、ＴＩ５６、ＴＩ７８からのセレクト信号ＳＥＬ１２、ＳＥＬ３４、ＳＥＬ５６、ＳＥＬ７８がオン・オフ制御信号として入力される。

以上のように、セレクト信号ＳＥＬ１’〜ＳＥＬ８’を２本ずつ束ねて表示パネル２００に供給することで、第２モードにおいて４マルチのマルチプレクス駆動を実現できる。後述のように、セレクト信号ＳＥＬ１〜ＳＥＬ８のタイミングを変更するだけなので、駆動回路１４０等の出力系のハードウェアを変更することなく４Ｋ２Ｋパネルを駆動できる。

また、４Ｋ２Ｋパネルは２Ｋ１Ｋパネルに比べてソース線の数が２倍であり、デマルチプレクサー２１０のスイッチ素子の数も２倍になる。そのためセレクト信号出力回路１６０の負荷が大きくなるが、セレクト信号ＳＥＬ１’〜ＳＥＬ８’を２本ずつ束ねることで駆動力が増し、４Ｋ２Ｋパネルの負荷に対応できる。

図１１に、第２のモードにおける第２のマルチプレクス駆動のタイミングチャートを示す。

タイミングコントローラー１５０は、第１のモードにおける水平走査期間に対応する対応期間の中間でアクティブになる中間水平同期信号ＭＨＳを出力する。具体的には、１画素の駆動期間の長さと、プリチャージ期間の長さと、ポストチャージ期間の長さが、例えばホストコントローラーにより不図示のレジスター部に設定される。タイミングコントローラー１５０は、水平同期信号ＨＳＹＮＣの立ち下がりから中間水平同期信号ＭＨＳの立ち下がりまでの期間の長さを、上記の設定値に基づいて決定し、中間水平同期信号ＭＨＳを生成する。そして、ホストコントローラーからの水平同期信号ＨＳＹＮＣと中間水平同期信号ＭＨＳにより新たな水平同期信号ＨＳＹＮＣ’を出力する。

このように、対応期間の中間に中間水平同期信号ＭＨＳを出力することで、対応期間において４マルチで２ラインの書き込みを行う第２のマルチプレクス駆動を実現できる。例えば、ゲートドライバーがゲートラインを切り替えるタイミングや、マルチプレクサー１２０が時分割を行うタイミング等は、水平同期信号に基づいて決まっている。そのため、中間水平同期信号ＭＨＳを設けることで、対応期間の中間でゲートラインが切り替わって２ラインの書き込みを可能とし、マルチプレクサー１２０が４マルチの時分割を２回行うことができる。

なお、対応期間に４マルチを２回行う場合に限定されず、対応期間にＰ／ｍマルチをｍ回行ってもよい。この場合、タイミングコントローラー１５０は、対応期間にｍ−１個の中間水平同期信号ＭＨＳを出力し、対応期間を第１〜第ｍ期間に分割する。そして、各期間においてＰ／ｍマルチが行われ、対応期間の全体ではＰ画素の書き込みが行われる。

以下、より詳細な動作を説明する。なお、水平同期信号ＨＳＹＮＣの立ち下がりから中間水平同期信号ＭＨＳの立ち下がりまでを第１期間と呼び、中間水平同期信号ＭＨＳの立ち下がりから水平同期信号ＨＳＹＮＣの立ち下がりまでを第２期間と呼ぶ。

まず、Ｄ／Ａ変換回路１３０までの動作を説明する。第１期間では、マルチプレクサー１２０は、ラッチ回路Ｆ１（１）〜Ｆ４（１）の出力を順に選択し、画素データＰＡ１〜ＰＡ４を時系列に並べて出力する。第２期間では、マルチプレクサー１２０は、ラッチ回路Ｆ５（１）〜Ｆ８（１）の出力を順に選択し、画素データＰＢ１〜ＰＢ４を時系列に並べて出力する。Ｄ／Ａ変換回路１３０は、時系列の画素データＰＡ１〜ＰＡ４、ＰＢ１〜ＰＢ４を時系列の階調電圧ＶＡ１〜ＶＡ４、ＶＢ１〜ＶＢ４に変換する。

次に、ソースアンプＡＭ１とデマルチプレクサー２１０の動作を説明する。ソースアンプＡＭ１は、Ｄ／Ａ変換回路１３０からの時系列の階調電圧ＶＡ１〜ＶＡ４、ＶＢ１〜ＶＢ４をバッファリングして出力する。このとき、セレクト信号出力回路１６０は、２つずつ同じタイミングでアクティブになるセレクト信号ＳＥＬ１’〜ＳＥＬ８’を出力する。例えば、第１、第２のセレクト信号ＳＥＬ１’、ＳＥＬ２’（第（ｉ−１）ｍ＋１〜第ｉｍのセレクト信号）が同じタイミングでアクティブになる。

即ち、第１期間では、タイミングコントローラー１５０がセレクト信号ＳＥＬ１、ＳＥＬ２をアクティブにし、デマルチプレクサー２１０のスイッチ素子ＳＷ１がオンになり、ソースアンプＡＭ１が階調電圧ＶＡ１を出力し、ソース線Ｓ１を階調電圧ＶＡ１で駆動する。同様にして、タイミングコントローラー１５０がセレクト信号ＳＥＬ３〜ＳＥＬ８を順にアクティブにし、ソースアンプＡＭ１がソース線Ｓ２〜Ｓ４を階調電圧ＶＡ２〜ＶＡ４で順に駆動する。

第１期間では、ゲートドライバーは第１ゲートラインを選択しており、階調電圧ＶＡ１〜ＶＡ４は、第１水平走査線の画素に書き込まれる。

第２期間では、タイミングコントローラー１５０がセレクト信号ＳＥＬ１、ＳＥＬ２をアクティブにしたとき、ソースアンプＡＭ１がソース線Ｓ１を階調電圧ＶＢ１で駆動する。同様にして、タイミングコントローラー１５０がセレクト信号ＳＥＬ３〜ＳＥＬ８を順にアクティブにし、ソースアンプＡＭ１がソース線Ｓ２〜Ｓ４を階調電圧ＶＢ２〜ＶＢ４で順に駆動する。

第２期間では、ゲートドライバーは第２ゲートラインを選択しており、階調電圧ＶＢ１〜ＶＢ４は、第２水平走査線の画素に書き込まれる。

以上のように、第２のモードではセレクト信号ＳＥＬ１〜ＳＥＬ８を２つずつ同じタイミングでアクティブにすることで、４マルチのマルチプレクス駆動を実現できる。そして、第１期間と第２期間でそれぞれ４マルチのマルチプレクス駆動を行うことで、対応期間に８回の書き込みが行われることになり、８マルチの第１のモードと同等の動作になる。これにより、データ保持回路１１０とマルチプレクサー１２０の配線接続を変更することなく４Ｋ２Ｋパネルを駆動できる。また、マルチプレクサー１２０等の動作タイミングを大幅に変更する必要もない。

６．プリチャージ、ポストチャージ
次に、プリチャージ及びポストチャージの動作について説明する。図９に示すように、プリチャージＰｒｅ２、Ｐｒｅ３は、マルチプレクス駆動を行う前に画素やソース線を所定電圧（例えば階調電圧の中央付近）に設定することである。ポストチャージＰｏｓｔは、マルチプレクス駆動を行った後にソース線を所定電圧に設定することである。プリチャージとポストチャージを行うことで、毎回同じ電圧条件でマルチプレクス駆動を開始・終了できるので、正確な階調電圧を画素に書き込むことができる。

プリチャージには、第１のプリチャージＰｒｅ２と第２のプリチャージＰｒｅ３がある。第１のプリチャージＰｒｅ２ではセレクト信号ＳＥＬ１〜ＳＥＬ８をアクティブにして画素に所定電圧を書き込む。第２のプリチャージＰｒｅ３ではセレクト信号ＳＥＬ１〜ＳＥＬ８を非アクティブにしてソース線を所定電圧に設定する。

第１のモードでは、全ての水平走査期間で第１のプリチャージＰｒｅ２、第２のプリチャージＰｒｅ３、ポストチャージＰｏｓｔを行う。

一方、第２のモードでは、図１１に示すように、水平同期信号ＨＳＹＮＣ及び中間水平同期信号ＭＨＳにより規定される第１期間（第１の水平走査期間）と第２期間（第２の水平走査期間）において、プリチャージ期間の有無、及びポストチャージ期間の有無、及びプリチャージ期間の長さ、及びポストチャージ期間の長さの少なくとも１つが異なる。

図１１の例では、第１期間は第１のプリチャージＰｒｅ２、第２のプリチャージＰｒｅ３、ポストチャージＰｏｓｔを全て行うが、第２期間はポストチャージＰｏｓｔのみを行う。更に、図１２に示すように、第３ラインを駆動する第３期間では第２のプリチャージＰｒｅ３、ポストチャージＰｏｓｔのみを行い、第４ラインを駆動する第４期間ではポストチャージＰｏｓｔのみを行う。

これに伴い、第１〜第４期間の長さは異なっている。図１１、図１２の例では、第２期間と第４期間の長さは同じであるが、第１〜第３期間の長さは異なっている。タイミングコントローラー１５０は、この期間の長さの違いに対応して中間水平同期信号ＭＨＳを生成する。即ち、中間水平同期信号ＭＨＳの位置は水平走査期間の中央でなくともよい。また、対応期間の長さも異なり、ホストコントローラーが対応期間の長さに対応した水平同期信号ＨＳＹＮＣを表示ドライバー１００に供給する。

本来は、各マルチプレクス駆動の前後にプリチャージ期間とポストチャージ期間を設けることが望ましい。しかしながら、４Ｋ２Ｋでは４マルチを２回行う関係で、全てのマルチプレクス駆動の前後にプリチャージ期間とポストチャージ期間を設けると画素の書き込み時間が足りなくなってしまう。

この点、本実施形態では、第１〜第４期間でプリチャージ期間の有無等を変えることで、画素の書き込み時間を確保するとともに、できるだけプリチャージ期間やポストチャージ期間を確保して画質を維持できる。

なお、図１３に示すように、第２のモードにおいても第１〜第４期間が同じ長さであってもよい。図１３の例では、第１、第２期間（及びその後の第３、第４期間）ともに、第２のプリチャージＰｒｅ３とポストチャージＰｏｓｔを行う。この場合は第１のプリチャージＰｒｅ２を行わないので、第２のプリチャージＰｒｅ３においてセレクト信号ＳＥＬ１〜ＳＥＬ８をアクティブにして、画素に所定電圧を書き込む。第１のプリチャージＰｒｅ２を省略しているので、画素の書き込み時間を確保できる。

７．電気光学装置
図１４に、本実施形態の表示ドライバー１００を適用できる電気光学装置の構成例を示す。

電気光学装置は、表示パネル２００と表示ドライバー１００とを含む。表示パネル２００は画素アレイ２２０を含む。表示ドライバー１００は、ソースドライバー１８０とタイミングコントローラー１５０とを含む。

表示パネル２００は、例えばアクティブマトリックス型の液晶表示パネル（例えばＴＦＴ液晶表示パネル）である。或いは、自発光素子（例えばＥＬ素子）を用いた表示パネルであってもよい。表示パネル２００は、不図示のゲートドライバーを内蔵する。ゲートドライバーは、画素アレイ２２０のゲート線（水平走査線）を駆動するドライバーである。なお、ゲートドライバーは、表示ドライバー１００内に設けられてもよい。

ソースドライバー１８０は、画素アレイ２２０のソース線（データ線）を駆動するドライバーであり、図１等のデータ保持回路１１０とマルチプレクサー１２０とＤ／Ａ変換回路１３０と駆動回路１４０に対応する。タイミングコントローラー１５０は、ソースドライバー１８０と表示パネル２００（例えば表示パネル２００に内蔵されるゲートドライバー）の制御を行う。

本実施形態の電気光学装置としては、例えばプロジェクターの表示モジュール等を想定できる。表示モジュールでは、表示ドライバー１００が集積回路装置としてフレキシブル基板に実装されており、そのフレキシブル基板が表示パネル２００に接続されている。

８．電子機器
図１５に、本実施形態の表示ドライバー１００を適用できる電子機器の構成例を示す。電子機器は、電気光学装置３００、処理部３１０、メモリー３２０、操作部３３０、通信部３４０を含む。

電子機器としては、例えばプロジェクターやテレビ等の表示機器や、スマートフォン等のモバイル機器や、カーナビゲーションシステム等が想定される。

処理部３１０は、ＣＰＵや画像処理用のＡＳＩＣ、ＤＳＰ等のプロセッサーで構成され、種々の処理や各部の制御を行う。例えば、メモリー３２０から画像データを読み出し、或は通信部３４０を介して画像データを受信し、その画像データを電気光学装置３００に表示させる処理を行う。メモリー３２０は、ＲＡＭやＲＯＭ等で構成され、処理部３１０のワーキングメモリーとして機能したり、或は種々のデータを記憶したりする。操作部３３０は、例えばタッチパネルやボタン、キーボード等で構成され、ユーザーからの操作情報を受付ける。通信部３４０は、例えばＵＳＢや有線ＬＡＮ、光通信、無線ＬＡＮ、移動通信（例えば３Ｇ、４Ｇ）等のインターフェースであり、種々のデータや制御情報を外部装置との間で送受信する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また、データ保持回路、駆動回路、タイミングコントローラー、表示ドライバー、表示パネル、電気光学装置、電子機器の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１００ 表示ドライバー、１１０ データ保持回路、１２０ マルチプレクサー、
１３０ Ｄ／Ａ変換回路、１４０ 駆動回路、１５０ タイミングコントローラー、
１６０ セレクト信号出力回路、１８０ ソースドライバー、２００ 表示パネル、
２１０ デマルチプレクサー、２２０ 画素アレイ、３００ 電気光学装置、
３１０ 処理部、３２０ メモリー、３３０ 操作部、３４０ 通信部、
ＡＭ１〜ＡＭ２４０ ソースアンプ、Ｄ１〜Ｄ８ バス、
ＨＳＹＮＣ 水平同期信号、ＭＨＳ 中間水平同期信号、
ＰＡ１〜ＰＡ３８４０、ＰＢ１〜ＰＢ３８４０ 画素データ、
Ｓ１〜Ｓ３８４０ ソース線、ＳＥＬ１〜ＳＥＬ８ セレクト信号、
ＴＩ１〜ＴＩ８ セレクト信号入力端子、
ＴＩ１２、ＴＩ３４、ＴＩ５６、ＴＩ７８ セレクト信号入力端子、
ＴＱ１〜ＴＱ８ セレクト信号出力端子、
ＶＡ１〜ＶＡ８，ＶＢ１〜ＶＢ８ 階調電圧

Claims (8)

1. 表示データを保持するデータ保持回路と、
   保持された前記表示データに基づいて表示パネルを駆動する駆動回路と、
   を含み、
   前記駆動回路は、
   Ｎ本のソース線とＭ本の水平走査線とで構成されるＮ×Ｍ画素の表示パネル（Ｎ、Ｍは２以上の自然数）を駆動する第１のモードでは、前記Ｎ本のソース線のうちＰ本のソース線（Ｐは２≦Ｐ＜Ｎの自然数）を時分割駆動する第１のマルチプレクス駆動を行い、
   ｎ×Ｎ本のソース線とｍ×Ｍ本の水平走査線とで構成される（ｎ×Ｎ）×（ｍ×Ｍ）画素の表示パネル（ｎ、ｍは２以上の自然数）を駆動する第２のモードでは、前記ｎ×Ｎ本のソース線のうちＰ／ｍ本のソース線を時分割駆動する第２のマルチプレクス駆動を行い、
   前記データ保持回路は、
   前記第２のモードでは、前記第１のモードにおける１水平走査期間に対応する対応期間において、ｍ本の水平走査線分の前記表示データを保持することを特徴とする表示ドライバー。
2. 請求項１において、
   前記データ保持回路と前記駆動回路を制御するタイミングコントローラーを含み、
   前記タイミングコントローラーは、
   前記第２のモードでは、前記対応期間の中間でアクティブになる中間水平同期信号を出力し、
   前記駆動回路は、
   前記第２のモードでは、前記中間水平同期信号に基づいて前記第２のマルチプレクス駆動を行うことを特徴とする表示ドライバー。
3. 請求項２において、
   水平同期信号及び前記中間水平同期信号により規定される第１の水平走査期間と第２の水平走査期間において、プリチャージ期間の有無、及びポストチャージ期間の有無、及び前記プリチャージ期間の長さ、及び前記ポストチャージ期間の長さの少なくとも１つが異なることを特徴とする表示ドライバー。
4. 請求項１乃至３のいずれかにおいて、
   前記データ保持回路は、
   前記第１のモードでは、第１のデータ取り込みタイミングで、第１の水平走査線の第１〜第Ｐの画素データを取り込み、
   前記第２のモードでは、前記第１のデータ取り込みタイミングで、第１〜第ｍの水平走査線の各水平走査線の第１〜第Ｐ／ｍの画素データを取り込むことを特徴とする表示ドライバー。
5. 請求項１乃至４のいずれかに記載された表示ドライバーを含むことを特徴とする電気光学装置。
6. 請求項５において、
   前記第２のモードに設定されたｎ×ｍ個の前記表示ドライバーと、
   前記表示パネルと、
   を含むことを特徴とする電気光学装置。
7. 請求項５又は６において、
   前記表示ドライバーは、
   第１〜第Ｐのセレクト信号出力端子を有し、
   前記表示パネルは、
   第１〜第Ｐ／ｍのセレクト信号入力端子を有し、
   前記第１〜第Ｐ／ｍのセレクト信号入力端子のうち第ｉのセレクト信号入力端子（ｉはＰ／ｍ以下の自然数）は、前記第１〜第Ｐのセレクト信号出力端子のうち第ｍ（ｉ−１）＋１〜第ｍｉのセレクト信号出力端子に共通接続されることを特徴とする電気光学装置。
8. 請求項１乃至４のいずれかに記載された表示ドライバーを含むことを特徴とする電子機器。

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