JP2006301166A - 表示装置及びその駆動方法 - Google Patents

Abstract

【課題】現在主流であるＱＶＧＡの解像度を超える高解像度表示装置に、ＱＶＧＡを拡大表示させる表示装置及びその駆動方法
【解決手段】データドライバ回路１００の出力ポート１０６からのデータ信号を、時分割的に選択して、データ線１０７−１〜１０７−６に分配するデマルチプレクサ回路１０３によって、高解像度表示では、データ線に対応するデータ信号を順次分配し、低解像度表示では、データ線に同じデータ信号又はデータ線の一部に同じデータ信号を分配する。また、ゲートドライバ回路１０４，１０５も高解像度表示では、走査線をそれぞれが順次駆動し、低解像度表示では、走査線を同時又は一時的に同時に駆動する。
【選択図】図１

Description

本発明は、液晶ディスプレイなどの画像表示装置に係わり、特に、マルチスキャンを行うアクティブマトリクス型の表示装置及びその駆動方法に関するものである。

ＴＦＴ液晶などのアクティブマトリクス型の表示装置は、薄型、軽量、低消費電力という特徴により、携帯電話機や携帯情報端末などの表示装置として利用されている。特に、携帯電話機において、カメラ機能や演算処理装置の高性能化により、表示装置の高解像度化が推進される。しかし、携帯電話用のインターネットコンテンツやゲーム等のアプリケーションの表示画面設計は、現時点では、水平２４０×ＲＧＢ、垂直３２０の解像度（以下「ＱＶＧＡ」という。）が主流になっており、表示装置が高解像度化してもコンテンツはすぐに高解像度に移行しないと考えられる。

そこで、高解像度の表示装置にＱＶＧＡコンテンツを表示するためには、拡大処理を行い表示装置の解像度に対応した映像に変換する方法が、例えば、下記特許文献１に記載されている。しかし、この方法を実現するためには、システムが拡大回路、表示領域分の画像メモリなどの拡大手段が必要となり、演算処理装置の負荷またはコスト増大につながる。
特開２００４−２５２１０２号公報

このように、現時点の主流であるＱＶＧＡをより高い解像度の表示装置に表示させるためには、拡大手段が必要となりコストの増大が懸念される。

そこで、本発明は、表示装置の画面サイズ相当の大容量メモリを必要とせず、従来の表示装置を少し変更するだけで、高い解像度の表示装置を用いて、画像を表示する表示装置及びその駆動方法を提供することを目的とする。

本発明の表示装置は、高解像度の表示領域を搭載し、走査線駆動部（ゲートドライバ回路）、データ線駆動部（データドライバ回路）、データドライバ回路と表示部（表示領域）のデータ線を接続し、時分割にデータ線を選択するデータ分配部（デマルチプレクサ回路）で構成する。

現行のデータドライバ回路において、デマルチプレクサ回路を搭載しているものとして、例えば、ＱＶＧＡ用のデータドライバ回路では、２４０出力×３出力デマルチプレクサ回路を用いて、２４０画素分（２４０×ＲＧＢ）の書き込みを行っている実績がある。

このデマルチプレクサ回路の出力を２倍の６出力にすることで、水平方向の書き込み画素を２倍の４８０画素分（４８０×ＲＧＢ）にすることが可能になる。したがって、高解像度の時は、デマルチプレクサ回路を１出力ずつ有効にし、低解像度の時はデマルチプレクサ回路を２出力同時に有効にすることで、簡易的な水平方向の２倍拡大が実現できる。

このように、マルチスキャンの解像度によってデマルチプレクサ回路の出力数を設定し、高解像度表示では、データ線に１出力ずつの書き込み、低解像度表示では、複数のデータ線に同時書き込みすることでマルチスキャンを実現する。それに準じ、デマルチプレクサ回路の制御タイミングやゲートドライバ回路の制御タイミングも異なるため、それぞれの解像度に準じたタイミング生成を搭載する。

例えば、ＱＶＧＡと水平４８０×ＲＧＢ、垂直６４０の解像度（以下「ＶＧＡ」という。）のマルチスキャンとすると、デマルチプレクサ回路の制御タイミングは、ＶＧＡの場合、ＶＧＡの１ライン期間を６分割し、１つの出力から６本のデータ線に順次書き込み、ＱＶＧＡの場合は、ＶＧＡの２ライン期間を３分割し、データ線２本ずつ選択することで水平方向の拡大処理を実現する。

また、ゲートドライバ回路の制御タイミングも同様に、ＶＧＡの場合は、１ライン期間毎に１ライン走査を実施し、ＱＶＧＡの場合は、ＶＧＡ２ライン期間毎に２ライン同時走査を実施することで、垂直方向の拡大処理を実現する。

以上、本発明によれば、既存のデータドライバ回路の一部改造とデマルチプレクサ回路を用いた構成の高解像度表示装置によって、表示装置によるマルチスキャンが可能となり、表示装置の高解像度化と現行コンテンツの表示に対応可能となる。このように、既存のデータドライバ回路の一部改造で本発明は構築可能であるため、表示装置の周辺回路において、ほぼ現状のコストと設計工数でマルチスキャン機能を搭載することが可能になる。また、本発明は、特に、携帯電話機及び携帯情報端末などの表示装置に効果的に利用できる。

以下、図面を用いて、本発明の実施例を説明する。

本発明に係るアクティブマトリクス型の表示装置及び駆動方法について、図１から図５を用いて説明する。アクティブマトリクス型の表示装置の例として液晶表示装置を挙げるが、有機ＥＬ等のアクティブマトリクス型の表示装置にも適応可能である。

図１は、本実施例の液晶表示装置の構成図で、データドライバ回路１００と液晶パネル１０１で構成される。液晶パネル１０１は、ＶＧＡの表示領域１０２、１入力６出力のデマルチプレクサ回路１０３、３２０出力の奇数ライン用のゲートドライバ回路１０４と３２０出力の偶数ライン用のゲートドライバ回路１０５を搭載した構成のものを用いる。

デマルチプレクサ回路１０３は、データドライバ回路１００からの１つの出力ポート１０６に対し表示領域の６本のデータ線１０７−１〜６（１画素目赤データ線：Ｒａ、１画素目緑データ線：Ｇａ、１画素目青データ線：Ｂａ、２画素目赤データ線：Ｒｂ、２画素目緑データ線：Ｇｂ、２画素目青データ線：Ｂｂ）に接続され、それぞれのデータ線１０７−１〜６に対応した６つの制御信号ＳＷ１〜６（制御線１０８−１〜６に対応する。）の制御で、１つ出力ポート１０６からの表示階調電圧をデータ線１０７−１〜６に時分割的に分配する。

ここでは、データドライバ回路１００の２４０出力に対応して、２４０個の１入力６出力のデマルチプレクサ回路１０３を用い、その制御信号ＳＷ１〜６（制御線１０８−１〜６に対応する。）は２４０個のデマルチプレクサ回路１０３で共通としてもよい。

データドライバ回路１００は、従来のＱＶＧＡ用の２４０出力のデータドライバＬＳＩを用い、ラインラッチ回路１０９、マルチプレクサ回路１１０及びタイミング生成回路１１１は、従来のものを少し変更する。このラインラッチ回路１０９を、１ライン表示領域分の４８０×ＲＧＢのラッチ回路とし、マルチプレクサ回路１１０を、６入力１出力とする。

また、それに付随して、外部からのマルチスキャンの解像度を切り替える制御信号によって、６入力１出力マルチプレクサ回路１１０への制御信号、１入力６出力デマルチプレクサ回路１０３への制御信号が切り替わるようにタイミング生成回路１１１を変更する。なお、デジタル／アナログ変換回路１１２と信号増幅回路１１３については、従来と同様な構成でかまわない。

図２は、表示領域の解像度に対応する高い解像度のＶＧＡ表示データを入力する場合のタイミングチャートを示す。

図２（ａ）は、奇数ライン用ゲートドライバ回路１０４に関するタイミングチャートで、ＶＧＡ表示の水平期間信号であるＶＧＡＨｓｙｎｃ（２００）を基準に、ゲートドライバ回路１０４のシフトタイミングＳｈｉｆｔ＿ａ（２０１−ａ）は２水平期間（以下「２Ｈ」とし、１水平期間を「１Ｈ」とする）とし、ゲートドライバ回路１０４のマスク信号Ｄｉｓｐ＿ａ（２０２−ａ）は、ＶＧＡ表示データ信号の奇数ラインを有効にするタイミング、つまり、１Ｈ毎に反転した信号としてゲートドライバ回路１０４に入力する。これによって、各ゲート出力２０３−ａ（Ｏｕｔ１、Ｏｕｔ２、…、Ｏｕｔ３２０）は、２Ｈ毎のシフト動作で奇数ラインを走査する信号として出力される。

図２（ｂ）は、偶数ライン用ゲートドライバ回路１０５に関するタイミングチャートで、奇数ライン用ゲートドライバ回路１０４と同様のＶＧＡＨｓｙｎｃ（２００）を基準に、ゲートドライバ回路１０５のシフトタイミングＳｈｉｆｔ＿ｂ（２０１−ｂ）を２Ｈとする。偶数ライン用であるため、ゲートドライバ回路１０５のマスク信号Ｄｉｓｐ＿ｂ（２０２−ｂ）は、偶数ラインを有効にするタイミング、つまり１Ｈ毎に反転した奇数ライン用マスク信号Ｄｉｓｐ＿ａ（２０２−ａ）を反転した信号としてゲートドライバ回路１０５に入力する。これによって、各ゲート出力２０３−ｂ（Ｏｕｔ１、Ｏｕｔ２、…、Ｏｕｔ３２０）は、２Ｈ毎のシフト動作で偶数ラインを走査する信号として出力される。

図２（ｃ）は、データドライバ回路１００と１入力６出力デマルチプレクサ回路１０３に関するタイミングチャートであって、データドライバ回路１００は、ＶＧＡ１ライン分の表示データをラッチするラインラッチ回路１０９を搭載し、ＶＧＡ表示の水平期間信号であるＶＧＡＨｓｙｎｃ（２００）を基準に、１つの出力ポート１０６から１Ｈを６分割した２画素分の６つの表示階調電圧ＤａｔａＯｕｔ（２０４）（１画素目赤階調電圧：Ｒ１、１画素目緑階調電圧：Ｇ１、１画素目青階調電圧：Ｂ１、２画素目赤階調電圧：Ｒ２、２画素目緑階調電圧：Ｇ２、２画素目青階調電圧：Ｂ２）を順次、デマルチプレクサ回路１０３の１つに入力する。

このデータドライバ回路１００の出力数は、２４０であるから、２４０×６＝１４４０（４８０×ＲＧＢ）の表示データを１Ｈ中に出力する。そこで、制御信号ＳＷ１〜６（制御線１０８−１〜６に対応する。）は、１Ｈの期間を６分割し、表示階調電圧ＤａｔａＯｕｔ（２０４）の転送順に依存した順番で、制御信号ＳＷ１〜６（制御線１０８−１〜６に対応する。）を１つずつＯＮにする。

例えば、表示階調電圧ＤａｔａＯｕｔ（２０４）が、Ｒ１、Ｒ２、Ｇ１、Ｇ２、Ｂ１、Ｂ２の順で転送される場合、それぞれに対応した制御信号ＳＷｎ（ｎは１〜６）を、ＳＷ１、ＳＷ４、ＳＷ２、ＳＷ５、ＳＷ３、ＳＷ６の順に有効にし、それぞれのデータ線１０７−１〜６の１本毎に階調電圧を供給する。

これにより、データドライバ回路１００の１つの出力で、１Ｈ期間において水平２画素分のデータ線に表示階調電圧を送ることができ、このデータドライバ回路１００の出力数を２４０とすることで４８０画素分のデータ転送が可能になる。

図３は、携帯電話機コンテンツの主流の低い解像度であるＱＶＧＡ表示データを入力する場合のタイミングチャートを示す。

図３（ａ）は、奇数ライン用ゲートドライバ回路１０４に関するタイミングチャートで、表示領域のＶＧＡ表示の水平期間信号であるＶＧＡＨｓｙｎｃ（３００）を基準にすると２Ｈ分を、また、入力のＱＶＧＡ表示の水平期間信号のＱＶＧＡＨｓｙｎｃ（３０１）を基準にすると１Ｈ分を、ゲートドライバ回路１０４のシフトタイミングとし、ゲートドライバ回路１０４へのマスク信号Ｄｉｓｐ＿ａ（３０２−ａ）としては、マスクを解除してゲートドライバ回路１０４に入力する。

基準にする水平信号（ＶＧＡＨｓｙｎｃ（３００）、ＱＶＧＡＨｓｙｎｃ（３０１））は、ＱＶＧＡ表示データの１画面分の記憶を行うフレームメモリを搭載している場合、入力に依存しないタイミングで出力表示階調と同期して生成できる。しかし、フレームメモリを搭載していない場合は、入力に同期したタイミングで出力表示階調を出力するため、入力に同期して生成する必要がある。したがって、各ゲート出力３０３−ａ（Ｏｕｔ１、Ｏｕｔ２、…、Ｏｕｔ３２０）は、ＱＶＧＡで１Ｈ、ＶＧＡでみると２Ｈ毎のシフト動作でゲートを順次開く信号として出力される。

図３（ｂ）は、偶数ライン用ゲートドライバ回路１０５に関するタイミングチャートで、奇数ライン用ゲートドライバ回路１０４と同様の動作をさせる。ＶＧＡ表示の水平期間信号であるＶＧＡＨｓｙｎｃ（３００）を基準にすると２Ｈ分を、また、入力のＱＶＧＡ表示の水平期間信号のＱＶＧＡＨｓｙｎｃ（３０１）を基準にすると１Ｈ分を、ゲートドライバ回路１０５のシフトタイミングとし、ゲートドライバ回路１０５のマスク信号Ｄｉｓｐ＿ｂ（３０２−ｂ）としては、マスクを解除してゲートドライバ回路１０４に入力する。これによって、各ゲート出力３０３−ｂ（Ｏｕｔ１、Ｏｕｔ２、…、Ｏｕｔ３２０）は、ＱＶＧＡで１Ｈ、ＶＧＡでみると２Ｈ毎のシフト動作でゲートを順次開く信号として出力される。

図３（ｃ）は、データドライバ回路１００と１入力６出力デマルチプレクサ回路１０３に関するタイミングチャートであって、データドライバ回路１００は、ＶＧＡ表示の水平期間信号であるＶＧＡＨｓｙｎｃ（３００）の２Ｈを、または、ＱＶＧＡ表示の水平期間信号であるＱＶＧＡＨｓｙｎｃ（３０１）の１Ｈを基準に、１つの出力ポート１０６からＱＶＧＡの１Ｈ期間（ＶＧＡの２Ｈ期間に相当する。）を３分割したＱＶＧＡ１画素分の３つの表示階調電圧ＤａｔａＯｕｔ（３０４）（赤データ：Ｒ、緑データ：Ｇ、青データ：Ｂ）を順次、１入力６出力デマルチプレクサ回路１０３の１つに入力する。

この１入力６出力デマルチプレクサ回路１０３の個数は、２４０であるから、２４０×３＝７２０（２４０×ＲＧＢ）の表示データをＱＶＧＡの１Ｈ期間（ＶＧＡの２Ｈ期間に相当する。）に出力する。制御信号ＳＷ１〜６（１０８−１〜６）は、ＱＶＧＡの１Ｈ期間（ＶＧＡの２Ｈ期間に相当する。）を３分割し、表示階調電圧ＤａｔａＯｕｔ（３０４）の転送順に依存した順番で、制御信号ＳＷｎ（ｎは１〜６）を２つずつＯＮにする。

例えば、表示階調電圧ＤａｔａＯｕｔ（３０４）がＲ、Ｇ、Ｂの順で転送される場合、それぞれに対応した制御信号ＳＷｎ（ｎは１〜６）は、ＳＷ１とＳＷ４、ＳＷ２とＳＷ５、ＳＷ３とＳＷ６の順に有効にし、それぞれのデータ線１０７−１〜６を２本ずつまとめて、順に階調電圧を供給する。これにより、ＶＧＡの表示領域に、水平２画素、垂直２画素同じ表示データを書き込むことができ、拡大したＱＶＧＡ表示が可能になる。

本実施例において、データドライバ回路１００がＱＶＧＡ表示の１画面分のフレームメモリを搭載している場合の、データドライバ回路４００の構成を図４に示す。

図４において、データドライバ回路４００は、図１のデータドライバ回路１００と同様な、ラインラッチ回路４０１、６入力１出力マルチプレクサ回路４０２、タイミング生成回路４３０、デジタル／アナログ変換回路４０４、信号増幅回路４０５と、新たな、ＱＶＧＡ表示１画面分のフレームメモリ４０６、入力データ判定回路４０７、データ切替回路４０８にて構成される。

入力データ判定回路４０７では、外部から入力された表示データの解像度や、表示データ遮断を判定し、表示データをフレームメモリ４０６に記憶させたり、表示データをラインラッチ回路４０１に転送したりを制御する。

外部からの入力表示データがＱＶＧＡであると入力データ判定回路４０７で判定された場合には、上記に示した方法で拡大処理を行い表示する。また、外部からの入力表示データがＶＧＡであると入力データ判定回路４０７で判定された場合には、ＶＧＡ入力表示データは、フレームメモリ４０６に記憶されることなくデータ切替回路４０８を介して上記に示した方法にて表示される。

また、外部からの入力表示データを遮断し、フレームメモリに記憶されているＱＶＧＡ表示データを上記に示した方法で拡大処理を行い表示することで、外部からの表示データの供給を必要としない、すなわち、外部装置（ＣＰＵ）を停止させることができるのため、システム全体の低消費電力の表示が可能となる。

さらに、ＶＧＡ表示データが入力された場合に、４画素中１画素のデータを記憶させ、その記憶したＶＧＡの４分の１のデータを上記に示した方法で拡大処理を行い表示することで、外部からの表示データの供給を必要としない低消費電力の表示が可能となる。

このように、一般的なＱＶＧＡデータドライバＬＳＩとゲートドライバ回路とデマルチプレクサ回路の簡易的な液晶パネル内蔵回路にて、ＶＧＡとＱＶＧＡのマルチスキャンが可能となる。このマルチスキャンの切替制御はシステム側（外部装置）からの操作や、表示装置に転送されてきた入力データを表示装置内で判定して決定するなど、動的に切り替えることが可能である。

また、本実施例では、ＶＧＡとＱＶＧＡのマルチスキャンについて挙げたが、ＣＩＦ（３５２×ＲＧＢ×２８８）とＱＣＩＦ（１７６×ＲＧＢ×１４４）やＵＸＧＡ（１６００×ＲＧＢ×１２００）とＳＶＧＡ（８００×ＲＧＢ×６００）等のように水平及び垂直解像度が２：１となるマルチスキャンに関しても、ＶＧＡ、ＱＶＧＡの部分をＣＩＦ、ＱＣＩＦ等と置き換えることで、同様の構成にて適応が可能であり、ＶＧＡ、ＱＶＧＡに限定したものではない。

図１においては、液晶パネル１０１に、デマルチプレクサ回路１０３、奇数ライン用ゲートドライバ回路１０４及び偶数ライン用ゲートドライバ回路１０５を搭載した構成を挙げたが、図５においては、データドライバＬＳＩ５００と、表示領域がＶＧＡの液晶パネル５０１と、３２０出力の奇数用ゲートドライバＬＳＩ５０２と、３２０出力の偶数用ゲートドライバＬＳＩ５０３とで構成される。

データドライバＬＳＩ５００は、データドライバ回路５０４と１入力６出力のデマルチプレクサ回路５０５を搭載する。ゲートドライバＬＳＩ５０２、５０３は、一般的な製品を指し、この例ではＱＶＧＡ用３２０出力のゲートドライバＬＳＩを用いることとする。

ゲートドライバに回路ついて、本実施例では２系統の構成にしているが、同等な動作は１つでも、多数でも動作が可能なため、ゲートドライバの構成数は適宜設定できる。

以上により、本発明は、現状のデータドライバにおけるデマルチプレクサ回路の変更と、液晶パネルのゲート線の接続を考慮するだけで、実現できる。図５のＬＳＩ構成においても、図１と同様な動作が可能である。

本発明に係るアクティブマトリクス型の表示装置及び駆動方法について、図６から図８を用いて説明する。

図６は、本発明に係る液晶表示装置の構成図で、データドライバ回路６００と液晶パネル６０１で構成される。データドライバ回路６００は、従来のＱＶＧＡ用の２４０出力データドライバＬＳＩにおけるラインラッチ回路やタイミング生成部を少し変更したものを用いる。液晶パネル６０１は、ＱＶＧＡの長辺が水平に表示可能な、水平３２０×ＲＧＢ、垂直４２６の解像度（以下「ＱＶＧＡ×４／３」という。）の表示領域６０２、１入力４出力のデマルチプレクサ回路６０３、２１３出力の奇数ライン用のゲートドライバ回路６０４と２１３出力の偶数ライン用のゲートドライバ回路６０５を搭載した構成のものを用いる。

１入力４出力デマルチプレクサ回路６０３は、データドライバ回路６００からの１つの出力ポート６０６に対し、表示領域６０２の４本のデータ線６０７−１〜４（ゲートドライバ回路の出力位置により３パターン存在、１パターン目は１画素目赤データ線：Ｒａ、１画素目緑データ線：Ｇａ、１画素目青データ線：Ｂａ、２画素目赤データ線：Ｒｂ（このパターンをＲパターンとする。）、２パターン目は２画素目緑データ線：Ｇｂ、２画素目青データ線：Ｂｂ、３画素目赤データ線：Ｒｃ、３画素目緑データ線：Ｇｃ（このパターンをＧパターンとする。）、３パターン目は３画素目青データ線：Ｂｃ、４画素目赤データ線：Ｒｄ、４画素目緑データ線：Ｇｄ、４画素目青データ線：Ｂｄ（このパターンをＢパターンとする。）が３出力毎に繰り返される。）に接続され、それぞれのデータ線６０７−１〜４に対応した４つの制御信号ＳＷ１〜４（制御線６０８−１〜４に対応する。）により、出力ポート６０６からの階調電圧をデータ線６０７−１〜４に時分割的に分配する。

データドライバ回路６００の２４０出力に対応して、２４０個の１入力４出力のデマルチプレクサ回路６０３を用い、その制御信号ＳＷ１〜４（制御線６０８−１〜４に対応する。）は２４０個のデマルチプレクサ回路６０３で共通としてもよい。

図７は、表示領域の解像度に対応する高い解像度のＱＶＧＡ×４／３表示データを入力する場合のタイミングチャートを示す。

図７（ａ）は、奇数ライン用ゲートドライバ回路６０４に関するタイミングチャートで、ＱＶＧＡ×４／３表示の水平期間信号であるＤｉｓｐｌａｙＨｓｙｎｃ（７００）を基準に、ゲートドライバ回路６０４のシフトタイミングＳｈｉｆｔ＿ａ（７０１−ａ）は２Ｈとし、ゲートドライバ回路６０４のマスク信号Ｄｉｓｐ＿ａ（７０２−ａ）は、ＱＶＧＡ×４／３表示データ信号の奇数ラインを有効にするタイミング、つまり、１Ｈ毎に反転した信号としてゲートドライバ回路６０４に入力する。これによって、各ゲート出力７０３−ａ（Ｏｕｔ１、Ｏｕｔ２、…、Ｏｕｔ２１３）は、２Ｈ毎のシフト動作で奇数ラインを走査する信号として出力される。

図７（ｂ）は、偶数ライン用ゲートドライバ回路６０５に関するタイミングチャートで、奇数ライン用ゲートドライバ回路６０４と同様のＤｉｓｐｌａｙＨｓｙｎｃ（７００）を基準に、ゲートドライバ回路６０５のシフトタイミングＳｈｉｆｔ＿ｂ（７０１−ｂ）を２Ｈとする。偶数ライン用であるため、ゲートドライバ回路６０５のマスク信号Ｄｉｓｐ＿ｂ（７０２−ｂ）は、偶数ラインを有効にするタイミング、つまり、１Ｈ毎に反転した奇数ライン用マスク信号Ｄｉｓｐ＿ａ（７０２−ａ）とは反転した信号としてゲートドライバ回路６０５に入力する。これによって、各ゲート出力７０３−ｂ（Ｏｕｔ１、Ｏｕｔ２、…、Ｏｕｔ２１３）は、２Ｈ毎のシフト動作で偶数ラインを走査する信号として出力される。

図７（ｃ）は、データドライバ回路６００と１入力４出力デマルチプレクサ回路６０３に関するタイミングチャートであって、データドライバ回路６００は、ＱＶＧＡ×４／３の１ライン分の表示データをラッチする回路を搭載し、ＱＶＧＡ×４／３表示の水平期間信号であるＤｉｓｐｌａｙＨｓｙｎｃ（７００）を基準に、１つの出力から１Ｈを４分割した４つの表示階調電圧ＤａｔａＯｕｔ（７０４）（Ｒパターンの場合では、１画素目赤階調電圧：Ｒ１、１画素目緑階調電圧：Ｇ１、１画素目青階調電圧：Ｂ１、２画素目赤階調電圧：Ｒ２、Ｇパターンの場合では、２画素目緑階調電圧：Ｇ２、２画素目青階調電圧：Ｂ２、３画素目赤階調電圧：Ｒ３、３画素目緑階調電圧：Ｇ３、Ｂパターンの場合では、３画素目青階調電圧：Ｂ３、４画素目赤階調電圧：Ｒ４、４画素目緑階調電圧：Ｇ４、４画素目青階調電圧：Ｂ４）を順次、１入力４出力デマルチプレクサ回路６０３の１つに入力する。

この１入力４出力デマルチプレクサ回路６０３の個数は、２４０であるから、２４０×４＝９６０（３２０×ＲＧＢ）の表示データを１Ｈ期間に出力する。制御信号ＳＷ１〜４（制御線６０８−１〜４に対応する。）は、１Ｈの期間を４分割し、表示階調電圧ＤａｔａＯｕｔ（７０４）の転送順に依存した順番で、制御信号ＳＷ１〜４（制御線６０８−１〜４に対応する。）を１つずつＯＮにする。

例えば、Ｒパターンの場合、表示階調電圧ＤａｔａＯｕｔ（７０４）がＲ１、Ｇ１、Ｂ１、Ｒ２の順で転送され、それぞれに対応した制御信号ＳＷｎ（ｎは１〜４）は、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の順に有効にし、それぞれのデータ線６０７−１〜４の１本毎に階調電圧を供給する。

以上により、データドライバ回路６００の１つの出力で１Ｈ期間で水平４サブピクセル（１画素を３サブピクセルとする。）のデータ線に表示階調電圧を送ることができ、２４０出力データドライバで９６０サブピクセル、つまり３２０画素分のデータ転送が可能になる。

図８は、携帯電話機コンテンツの主流の低解像度であるＱＶＧＡ表示データを入力する場合のタイミングチャートを示す。

図８（ａ）は、奇数ライン用ゲートドライバ回路６０４に関するタイミングチャートで、表示領域のＱＶＧＡ×４／３表示の水平期間信号であるＤｉｓｐｌａｙＨｓｙｎｃ（８００）と入力のＱＶＧＡ表示の水平期間信号のＱＶＧＡＨｓｙｎｃ（８０１）を基準にする。

この基準にする２つの水平信号（ＤｉｓｐｌａｙＨｓｙｎｃ（８００）、ＱＶＧＡＨｓｙｎｃ（８０１））の関係は、ＤｉｓｐｌａｙＨｓｙｎｃ（８００）１ライン目とＱＶＧＡＨｓｙｎｃ（８０１）の１ライン目が同期するようにＱＶＧＡＨｓｙｎｃ（８０１）３Ｈ周期でＤｉｓｐｌａｙＨｓｙｎｃ（８００）が４Ｈの信号を生成する。

また、ＱＶＧＡ表示データの１画面分の記憶を行うフレームメモリを搭載している場合、入力に依存しないタイミングで出力表示階調と同期してそれぞれ生成する。しかし、フレームメモリを搭載していない場合は、入力に同期したタイミングで出力表示階調を出力するため、入力に同期してＤｉｓｐｌａｙＨｓｙｎｃ（８００）を生成する必要がある。

したがって、ゲートドライバ回路６０４のシフトタイミングＳｈｉｆｔ＿ａ（８０２−ａ）は、ＱＶＧＡＨｓｙｎｃ（８０１）の１ライン目と同期し、ＤｉｓｐｌａｙＨｓｙｎｃ（８００）の２Ｈ毎の信号と同期する。つまり、ＱＶＧＡＨｓｙｎｃ（８０１）は、ＤｉｓｐｌａｙＨｓｙｎｃ（８００）からみると１．５Ｈ毎の信号となる。

また、ゲートドライバ回路６０４のマスク信号Ｄｉｓｐ＿ａ（８０３−ａ）は、ＱＶＧＡＨｓｙｎｃ（８０１）を基準にして、３Ｈ周期で１Ｈ目はマスクＯＮ、２Ｈ目はマスクＯＦＦ、３Ｈ目はＯＮと生成し、ゲートドライバ回路６０４に入力する。これによって、各ゲート出力８０４−ａ（Ｏｕｔ１、Ｏｕｔ２、…、Ｏｕｔ２１３）は、ＱＶＧＡの３Ｈ周期の１Ｈ目と３Ｈ目のタイミングでゲートを順次開く信号として出力される。

図８（ｂ）は、偶数ライン用ゲートドライバ回路６０５に関するタイミングチャートで、奇数ライン用ゲートドライバ回路６０４と同様に、ＤｉｓｐｌａｙＨｓｙｎｃ（８００）とＱＶＧＡＨｓｙｎｃ（８０１）を基準とする。ゲートドライバ回路６０５のシフトタイミングＳｈｉｆｔ＿ｂ（８０２−ｂ）は、ＱＶＧＡＨｓｙｎｃ（８０１）の０．５ライン遅延した、ＤｉｓｐｌａｙＨｓｙｎｃ（８００）の２Ｈ毎の信号とする。また、ゲートドライバ回路６０５のマスク信号Ｄｉｓｐ＿ｂ（８０３−ｂ）は、ＱＶＧＡＨｓｙｎｃ（８０１）を基準にて、３Ｈ周期で１Ｈ目はマスクＯＦＦ、２Ｈ目はマスクＯＮ、３Ｈ目はＯＮと生成し、ゲートドライバ回路６０５に入力する。これによって、各ゲート出力８０４−ｂ（Ｏｕｔ１、Ｏｕｔ２、…、Ｏｕｔ２１３）は、ＱＶＧＡの３Ｈ周期の２Ｈ目と３Ｈ目のタイミングでゲートを順次開く信号として出力される。

図８（ａ）（ｂ）の駆動方式では、奇数ライン用ゲートドライバ回路６０４と偶数ライン用ゲートドライバ回路６０５の偶数出力（Ｏｕｔ２、Ｏｕｔ４、…、）は同じタイミングの出力が生成される。つまり、ＱＶＧＡ４／３表示において、４ライン毎に３ライン目と４ライン目は同じ表示データが書き込まれ、垂直方向の４／３倍の処理を行うことを示す。

図８（ｃ）は、データドライバ回路６００と１入力４出力デマルチプレクサ回路６０３に関するタイミングチャートであって、データドライバ回路６００は、ＱＶＧＡＨｓｙｎｃ（８０１）の１Ｈを基準に、１つの出力からＱＶＧＡの１Ｈ期間を３分割したＱＶＧＡ１画素分の３つの表示階調電圧ＤａｔａＯｕｔ（８０５）（赤データ：Ｒ、緑データ：Ｇ、青データ：Ｂ）を順次、１入力４出力デマルチプレクサ回路６０３の１つに入力する。

この１入力４出力デマルチプレクサ回路６０３の個数は、２４０であるから、２４０×３＝７２０（２４０×ＲＧＢ）の表示データをＱＶＧＡの１Ｈ期間に出力する。制御信号ＳＷ１〜４（６０８−１〜４）は、ＱＶＧＡの１Ｈ期間を３分割し、表示階調電圧ＤａｔａＯｕｔ（８０５）の転送順に依存した順番で、制御信号ＳＷ６０８を１分割目は２つＯＮ、２、３分割目１つずつＯＮにする。

例えば、Ｒパターンの場合、表示階調電圧ＤａｔａＯｕｔ（８０５）をＲ、Ｇ、Ｂの順で転送し、それぞれに対応した制御信号ＳＷｎ（ｎは１〜４）は、ＳＷ１とＳＷ４、ＳＷ２、ＳＷ３の順に有効にし、それぞれのデータ線６０７−１〜４の２本、次に、１本、１本の順に階調電圧を供給する。これは、１サブピクセル目と４サブピクセル目は同色のカラーフィルタで同じデータが表示されることを示す。

以上により、ＱＶＧＡ×４／３の表示領域に、ＱＶＧＡの水平３画素×垂直３画素の表示データを水平４画素×垂直４画素として表示するので、拡大したＱＶＧＡ表示が可能になる。

このように、一般的なＱＶＧＡデータドライバＬＳＩとデマルチプレクサの簡易的な液晶パネル内蔵回路にて、ＱＶＧＡ×４／３とＱＶＧＡのマルチスキャンが可能となる。このマルチスキャンの切替制御は、システム側からの操作や、表示装置に転送されてきた入力表示データを表示装置内で判定して決定するなど、動的に切り替えることが可能である。

本実施例では、サブピクセル単位で拡大しているため、画像によっては本来の色とは違う色ずれが発生する恐れがあるが、水平方向の平滑フィルタを用いることによって色ずれを抑えることができる。また、本実施例では、ＱＶＧＡ×４／３とＱＶＧＡのマルチスキャンを取り上げたが、ＱＶＧＡ×５／３とＱＶＧＡ等のＮ／３倍のマルチスキャンが同様の考え方で可能となる。

本発明に係るアクティブマトリクスの型表示装置及び駆動方法について、図９から図１１を用いて説明する。

図９は、本発明に係る液晶表示装置の構成図で、データドライバ回路９００と液晶パネル９０１で構成される。データドライバ回路９００は、図４で示したフレームメモリ４０６や表示領域の１ライン分のデータをラッチするラインラッチ回路４０１を搭載したものとする。ラインラッチ回路４０１には、システムなどからのデータドライバ回路４００への入力（以下「外部入力」という。）からの表示データの入力とフレームメモリ４０６からの表示データの入力を持つ構成とする。

液晶パネル９０１は、水平４８０×ＲＧＢ、垂直３２０の解像度（以下「ＨＶＧＡ」という。）の表示領域９０２、１入力６出力のデマルチプレクサ回路９０３、３２０出力のゲートドライバ回路９０４を搭載した構成のものを用いる。

外部入力がＨＶＧＡ表示の場合は、外部入力１ライン分（４８０画素分）をデータドライバ回路９００におけるラインラッチ回路４０１に格納し、外部入力がＱＶＧＡ表示の場合は、外部入力１ライン分（２４０画素分）と、フレームメモリ４０６に格納してあるＱＶＧＡ画面の１ライン分（２４０画素分）をデータドライバ回路９００におけるラインラッチ回路４０１に格納する。

デマルチプレクサ回路９０３は、実施例１と同様に、データドライバ回路９００からの１つの出力ポート９０５に対し表示領域の６本のデータ線９０６−１〜６（１画素目赤データ線：Ｒａ、１画素目緑データ線：Ｇａ、１画素目青データ線：Ｂａ、２画素目赤データ線：Ｒｂ、２画素目緑データ線：Ｇｂ、２画素目青データ線：Ｂｂ）に接続され、それぞれのデータ線９０６−１〜６に対応した６つの制御信号ＳＷ１〜６（制御線９０７−１〜６に対応する。）の制御で出力ポート９０５からの階調電圧をデータ線９０６−１〜６に時分割的に分配する。

データドライバ回路９００の２４０出力に対応して、２４０個の１入力６出力のデマルチプレクサ回路９０３を用い、その制御信号ＳＷ１〜６（制御線９０７−１〜６に対応する。）は２４０個のデマルチプレクサ回路９０３で共通としてもよい。

図１０は、ＨＶＧＡ又はＱＶＧＡ表示データを入力する場合のタイミングチャートであって、図１０（ａ）は、ゲートドライバ回路９０４に関するタイミングチャートである。表示領域のＨＶＧＡは垂直方向が短辺とすると、携帯電話コンテンツのＱＶＧＡは垂直方向が長辺、つまり、１画面のライン数が等しいため、水平期間タイミングは同等となる。

その水平同期信号Ｈｓｙｎｃ（１０００）を基準と考え、１Ｈ分をゲートドライバ回路９０４のシフトタイミングとし、ゲートドライバ回路９０４のマスク信号Ｄｉｓｐ（１００１）は、マスク解除をゲートドライバ回路９０４に入力する。これによって、各ゲート出力１００２（Ｏｕｔ１、Ｏｕｔ２、…、Ｏｕｔ３２０）は、通常のＱＶＧＡ表示と同様に１Ｈ毎のシフト動作でゲートを順次開く信号として出力される。

図１０（ｂ）は、データドライバ回路９００とデマルチプレクサ回路９０３に関するタイミングチャートで、データドライバ回路９００は、Ｈｓｙｎｃ（１０００）の１Ｈを基準に、ＨＶＧＡの１ライン分（４８０画素分）の表示データをラインラッチ回路から、１Ｈを６分割した２画素分の６つの表示階調電圧ＤａｔａＯｕｔ１００３（１画素目赤階調電圧：Ｒ１、１画素目緑階調電圧：Ｇ１、１画素目青階調電圧：Ｂ１、２画素目赤階調電圧：Ｒ２、２画素目緑階調電圧：Ｇ２、２画素目青階調電圧：Ｂ２）を順次、デマルチプレクサ回路９０３の１つに入力する。

このデマルチプレクサ回路９０３の個数は、２４０であるから、２４０×６＝１４４０（４８０×ＲＧＢ）の表示データを１Ｈ期間に出力する。制御信号ＳＷ１〜６（制御線９０７−１〜６に対応する。）は、１Ｈの期間を６分割し、表示階調電圧ＤａｔａＯｕｔ（１００３）の転送順に依存した順番で、制御信号ＳＷ１〜６（制御線９０７−１〜６に対応する。）を１つずつＯＮにする。

例えば、表示階調電圧ＤａｔａＯｕｔ（１００３）がＲ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２の順で転送される場合、それぞれに対応した制御信号ＳＷｎ（ｎは１〜６）は、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６の順に有効にし、それぞれのデータ線９０６−１〜６に階調電圧を供給する。

以上により、表示領域の解像度である高解像度のＨＶＧＡ表示の信号が入力された時は、図１１（ａ）に示すように、入力された高解像度のＨＶＧＡの表示が可能で、また、携帯電話のコンテンツの主流である低解像度のＱＶＧＡ表示の信号が入力されたときは、図１１（ｂ）に示すように、ＱＶＧＡの２画面表示が可能となる。２画面表示は、１画面は入力のＱＶＧＡを入力どおりに、もう１画面はフレームメモリ４０６に記憶してあった１画面データを入力に同期させてラインラッチ回路４０１に格納し表示する。

その他、色情報が少ないメールやインターネットコンテンツなどのテキスト表示などの場合（通常１画素１８ｂｉｔ構成で、テキストは１画素９ｂｉｔ構成の時など）では、フレームメモリに２画面分を記憶させておき、両画面データを同期させてラインラッチ回路に格納し表示することで、ＱＶＧＡの２画面表示を可能にする。このマルチスキャンの切替制御はシステム側からの操作や、表示装置に転送されてきた入力データを表示装置内で判定して決定するなど、動的に切り替えることが可能である。

以上実施例に示したように、本発明においては、既存のドライバ回路の少変更とマルチプレクサ回路を用いた構成の高解像度表示装置によって、液晶モジュールによるマルチスキャンが可能となり、表示装置の高解像度化と現行コンテンツの表示に対応可能となる。実施例では、データドライバ回路に入力するインターフェースを１系統で示しているが、携帯電話機に使われる、ＣＰＵインターフェースやＲＧＢインターフェースのように多数のインターフェースを利用する構成であっても同様の動作が可能であるため、それに限定したものではない。

本発明における実施例１の液晶パネル回路内蔵の構成図 本発明における実施例１のＶＧＡ表示のタイミングチャート 本発明における実施例１のＱＶＧＡ表示のタイミングチャート 本発明における実施例１のメモリ内蔵ＬＳＩの構成図 本発明における実施例１のＬＳＩ構成の構成図 本発明における実施例２の構成図 本発明における実施例２のＶＧＡ表示のタイミングチャート 本発明における実施例２のＱＶＧＡ表示のタイミングチャート 本発明における実施例３の構成図 本発明における実施例３のタイミングチャート 本発明における実施例３の表示例を示す図

符号の説明

１００………データドライバ回路
１０１………液晶パネル
１０２………表示領域（ＶＧＡ）
１０３………１入力６出力デマルチプレクサ回路
１０４………奇数ライン用データドライバ回路
１０５………偶数ライン用データドライバ回路
１０６………データドライバ出力ポート
１０７−１…データ線Ｒａ（２画素単位の１画素目の赤データ用）
１０７−２…データ線Ｇａ（２画素単位の１画素目の緑データ用）
１０７−３…データ線Ｂａ（２画素単位の１画素目の青データ用）
１０７−４…データ線Ｒｂ（２画素単位の２画素目の赤データ用）
１０７−５…データ線Ｇｂ（２画素単位の２画素目の緑データ用）
１０７−６…データ線Ｂｂ（２画素単位の２画素目の青データ用）
１０８−１…デマルチプレクサ制御信号ＳＷ１の制御線（データ線Ｒａ用）
１０８−２…デマルチプレクサ制御信号ＳＷ２の制御線（データ線Ｇａ用）
１０８−３…デマルチプレクサ制御信号ＳＷ３の制御線（データ線Ｂａ用）
１０８−４…デマルチプレクサ制御信号ＳＷ４の制御線（データ線Ｒｂ用）
１０８−５…デマルチプレクサ制御信号ＳＷ５の制御線（データ線Ｇｂ用）
１０８−６…デマルチプレクサ制御信号ＳＷ６の制御線（データ線Ｂｂ用）
１０９………ラインラッチ回路
１１０………６入力１出力マルチプレクサ回路
１１１………タイミング生成回路
１１２………デジタルーアナログ変換回路
１１３………信号増幅回路
２００………ＶＧＡの水平同期信号ＶＧＡＨｓｙｎｃ
２０１−ａ…データドライバ回路シフト信号Ｓｈｉｆｔ＿ａ（奇数ライン用）
２０１−ｂ…データドライバ回路シフト信号Ｓｈｉｆｔ＿ｂ（偶数ライン用）
２０２−ａ…データドライバ回路マスク信号Ｄｉｓｐ＿ａ（奇数ライン用）
２０２−ｂ…データドライバ回路マスク信号Ｄｉｓｐ＿ｂ（偶数ライン用）
２０３−ａ…データドライバ回路出力信号Ｏｕｔ（奇数ライン用）
２０３−ｂ…データドライバ回路出力信号Ｏｕｔ（偶数ライン用）
２０４………表示階調電圧ＤａｔａＯｕｔ
３００………ＶＧＡの水平同期信号ＶＧＡＨｓｙｎｃ
３０１………ＱＶＧＡの水平同期信号ＱＶＧＡＨｓｙｎｃ
３０２−ａ…データドライバ回路マスク信号Ｄｉｓｐ＿ａ（奇数ライン用）
３０２−ｂ…データドライバ回路マスク信号Ｄｉｓｐ＿ｂ（偶数ライン用）
３０３−ａ…データドライバ回路出力信号Ｏｕｔ（奇数ライン用）
３０３−ｂ…データドライバ回路出力信号Ｏｕｔ（偶数ライン用）
３０４………表示階調電圧ＤａｔａＯｕｔ
４００………ＲＡＭ内蔵データドライバＬＳＩ
４０１………ラインラッチ回路
４０２………６入力１出力マルチプレクサ回路
４０３………タイミング生成回路
４０４………デジタルーアナログ変換回路
４０５………信号増幅回路
４０６………ＱＶＧＡフレームメモリ
４０７………入力データ判定回路
４０８………データ切替回路
５００………データドライバＬＳＩ
５０１………液晶パネル
５０２………奇数ライン用ゲートドライバＬＳＩ
５０３………偶数ライン用ゲートドライバＬＳＩ
５０４………データドライバ回路
５０５………１入力６出力デマルチプレクサ回路
６００………データドライバ回路
６０１………液晶パネル
６０２………表示領域（ＱＶＧＡ４／３）
６０３………１入力４出力デマルチプレクサ回路
６０４………奇数ライン用データドライバ回路
６０５………偶数ライン用データドライバ回路
６０６………データドライバ出力ポート
６０７−１…データ線Ｒａ（４サブピクセル単位の１サブピクセル用）
６０７−２…データ線Ｇａ（４サブピクセル単位の２サブピクセル用）
６０７−３…データ線Ｂａ（４サブピクセル単位の３サブピクセル用）
６０７−４…データ線Ｒｂ（４サブピクセル単位の４サブピクセル用）
６０８−１…デマルチプレクサ制御信号ＳＷ１の制御線（データ線Ｒａ用）
６０８−２…デマルチプレクサ制御信号ＳＷ２の制御線（データ線Ｇａ用）
６０８−３…デマルチプレクサ制御信号ＳＷ３の制御線（データ線Ｂａ用）
６０８−４…デマルチプレクサ制御信号ＳＷ４の制御線（データ線Ｒｂ用）
７００………ＱＶＧＡ４／３の水平同期信号ＤｉｓｐｌａｙＨｓｙｎｃ
７０１−ａ…データドライバ回路シフト信号Ｓｈｉｆｔ＿ａ（奇数ライン用）
７０１−ｂ…データドライバ回路シフト信号Ｓｈｉｆｔ＿ｂ（偶数ライン用）
７０２−ａ…データドライバ回路マスク信号Ｄｉｓｐ＿ａ（奇数ライン用）
７０２−ｂ…データドライバ回路マスク信号Ｄｉｓｐ＿ｂ（偶数ライン用）
７０３−ａ…データドライバ回路出力信号Ｏｕｔ（奇数ライン用）
７０３−ｂ…データドライバ回路出力信号Ｏｕｔ（偶数ライン用）
７０４………表示階調電圧ＤａｔａＯｕｔ
８００………ＱＶＧＡ４／３の水平同期信号ＤｉｓｐｌａｙＨｓｙｎｃ
８０１………ＱＶＧＡの水平同期信号ＱＶＧＡＨｓｙｎｃ
８０２−ａ…データドライバ回路シフト信号Ｓｈｉｆｔ＿ａ（奇数ライン用）
８０２−ｂ…データドライバ回路シフト信号Ｓｈｉｆｔ＿ｂ（偶数ライン用）
８０３−ａ…データドライバ回路マスク信号Ｄｉｓｐ＿ａ（奇数ライン用）
８０３−ｂ…データドライバ回路マスク信号Ｄｉｓｐ＿ｂ（偶数ライン用）
８０４−ａ…データドライバ回路出力信号Ｏｕｔ（奇数ライン用）
８０４−ｂ…データドライバ回路出力信号Ｏｕｔ（偶数ライン用）
８０５………表示階調電圧ＤａｔａＯｕｔ
９００………データドライバ回路
９０１………液晶パネル
９０２………表示領域（ＨＶＧＡ）
９０３………１入力６出力デマルチプレクサ回路
９０４………データドライバ回路
９０５………データドライバ出力ポート
９０６−１…データ線Ｒａ（２画素単位の１画素目の赤データ用）
９０６−２…データ線Ｇａ（２画素単位の１画素目の緑データ用）
９０６−３…データ線Ｂａ（２画素単位の１画素目の青データ用）
９０６−４…データ線Ｒｂ（２画素単位の２画素目の赤データ用）
９０６−５…データ線Ｇｂ（２画素単位の２画素目の緑データ用）
９０６−６…データ線Ｂｂ（２画素単位の２画素目の青データ用）
９０７−１…デマルチプレクサ制御信号ＳＷ１の制御線（データ線Ｒａ用）
９０７−２…デマルチプレクサ制御信号ＳＷ２の制御線（データ線Ｇａ用）
９０７−３…デマルチプレクサ制御信号ＳＷ３の制御線（データ線Ｂａ用）
９０７−４…デマルチプレクサ制御信号ＳＷ４の制御線（データ線Ｒｂ用）
９０７−５…デマルチプレクサ制御信号ＳＷ５の制御線（データ線Ｇｂ用）
９０７−６…デマルチプレクサ制御信号ＳＷ６の制御線（データ線Ｂｂ用）
１０００………ＱＶＧＡの水平同期信号Ｈｓｙｎｃ
１００１………データドライバ回路マスク信号Ｄｉｓｐ
１００２………データドライバ回路出力信号Ｏｕｔ
１００３………表示階調電圧ＤａｔａＯｕｔ

Claims (15)

1. 複数の走査線とデータ線を備えるアクティブマトリクス型の表示部と、前記走査線に走査電圧を出力する走査線駆動部と、前記データ線にデータ電圧を出力するデータ線駆動部とを備える表示装置において、
   前記データ線駆動部と表示部との間に、データ線駆動部から複数本のデータ線を１ブロックとして複数のブロックに出力されるデータ電圧を、ブロック毎の各データ線に、１走査期間を時分割して出力するデータ分配部を備えることを特徴とする表示装置
2. 前記データ線駆動部に、複数本のデータ線を１ブロックとして複数のブロックにデータ電圧を出力するマルチプレクサ回路を設け、前記データ分配部は、デマルチプレクサ回路であることを特徴とする請求項１に記載の表示装置
3. 複数の走査線とデータ線を備えるアクティブマトリクス型の表示部と、前記走査線に選択状態を示す走査電圧を１走査期間毎に線順次に出力する走査線駆動部と、前記データ線に入力される表示データに応じたデータ電圧を出力するデータ線駆動部と、前記データ線駆動部から複数本のデータ線を１ブロックとして複数のブロックに出力されるデータ電圧を、前記ブロック毎の各データ線に対し、１走査期間を時分割して順次に出力するデータ分配部とを備える表示装置において、
   前記データ分配部は、表示データが有する１画面分の有効画素数が表示部の解像度と等しい場合には、時分割の１期間当たり１本のデータ線に対し、データ電圧を出力し、前記表示データが有する１画面分の有効画素数が表示部の解像度よりも少ない場合には、時分割の１期間当たり１本以上のデータ線に対し、データ電圧を出力することを特徴とする表示装置
4. 前記データ線駆動部は、表示データが有する１画面分の有効画素数が表示部の解像度と等しい場合と異なる場合に応じ、１走査期間の時分割数を変更して、データ電圧を出力することを特徴とする請求項３に記載の表示装置
5. 前記走査線駆動部は、表示データが有する１画面分の有効画素数が表示部の解像度と等しい場合、１走査期間当たり１本の走査線に対し、走査電圧を出力し、表示データが有する１画面分の有効画素数が表示部の解像度よりも少ない場合、１走査期間当たり１本以上の走査線に対し、走査電圧を出力することを特徴とする請求項３又は４に記載の表示装置
6. 前記解像度の判定は、外部装置からの命令、解像度の自動判定のいずれかにより実施することを特徴とする請求項３ないし５のいずれかに記載の表示装置
7. 複数の走査線とデータ線を備えるアクティブマトリクス型の表示部と、前記走査線に選択状態を示す走査電圧を１走査期間毎に線順次に出力する走査線駆動部と、前記データ線に入力される表示データに応じたデータ電圧を出力するデータ線駆動部と、前記データ線駆動部から複数本のデータ線を１ブロックとして複数のブロックに出力されるデータ電圧を、前記ブロック毎の各データ線に対し、１走査期間を時分割して順次に出力するデータ分配部とを備える表示装置において、
   前記データ線駆動部は、表示部の解像度よりも低い容量の表示メモリと、
   時分割の１期間当たり１本のデータ線に対し、入力される表示データに応じたデータ電圧を出力する駆動モードと、時分割の１期間当たり１本以上のデータ線に対し、表示メモリから読出される表示データに応じたデータ電圧を出力する駆動モードとを切り替える切替部を備えることを特徴とする表示装置
8. 前記データ線駆動部は、前記駆動モードに応じ、１走査期間の時分割数に対応してデータ電圧を出力することを特徴とする請求項７に記載の表示装置
9. 前記走査線駆動部は、時分割の１期間当たり１本のデータ線を駆動するモードでは、１走査期間当たり１本の走査線に対し、走査電圧を出力し、時分割の１期間当たり１本以上のデータ線を駆動するモードでは、１走査期間当たり１本以上の走査線に対し、走査電圧を出力することを特徴とする請求項７又は８に記載の表示装置
10. 前記駆動モードの切り替えは、外部装置からの命令又は判別回路からの出力により行うことを特徴とする請求項７ないし９のいずれかに記載の表示装置
11. 複数の走査線とデータ線を備えるアクティブマトリクス型の表示部と、前記走査線に選択状態を示す走査電圧を１走査期間毎に線順次に出力する走査線駆動部と、前記データ線に入力される表示データに応じたデータ電圧を出力するデータ線駆動部と、前記データ線駆動部から複数本のデータ線を１ブロックとして複数のブロックに出力されるデータ電圧を、前記ブロック毎の各データ線に対し、１走査期間を時分割して順次に出力するデータ分配部とを備える表示装置において、
    前記データ線駆動部は、表示部の解像度よりも低い容量の表示メモリを備え、
    前記データ分配部は、時分割の１期間当たり１本のデータ線に対し、入力される表示データに応じたデータ電圧を出力する駆動モードと、表示メモリから読出される表示データと入力される表示データとの２系統の表示データに応じたデータ電圧を出力する駆動モードとを備えることを特徴とする表示装置
12. 前記データ線駆動部は、駆動モードに応じ、データ線に入力される表示データの一部又は全てを、前記表示メモリから読出される表示データ又は外部から入力される表示データとして出力することを特徴とする請求項１１に記載の表示装置
13. 前記走査線駆動部は、両駆動モードにおいて、１走査期間当たり１本の走査線に対し、走査電圧を出力することを特徴とする請求項１１ないし１２のいずれかに記載の表示装置
14. 前記駆動モードの変更は、外部装置からの命令又は判別回路からの出力により行うことを特徴とする請求項１１ないし１３のいずれかに記載の表示装置
15. 複数の走査線とデータ線を備えるアクティブマトリクス型の表示部と、前記走査線に走査電圧を出力する走査線駆動部と、前記データ線にデータ電圧を出力するデータ分配部と、複数本のデータ線を１ブロックとして複数のブロックにデータ電圧を前記データ分配部に出力するデータ線駆動部とを備える表示装置の駆動方法において、
    前記データ線駆動部は、１走査期間において、複数本のデータ線を１ブロックとして複数のブロックにデータ電圧を出力し、
    前記データ分配部は、データ線駆動部から出力されるデータ電圧を、ブロック毎の各データ線に、１走査期間を時分割して出力することを特徴とする表示装置の駆動方法