JP2019191396A - 表示装置 - Google Patents

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Abstract

【課題】ゲート線の非選択状態への遷移を速やか且つ確実に行う。【解決手段】表示装置は、表示パネルにおける複数のゲート線ＧＬのそれぞれに対して複数の駆動回路３０１及び複数の補助回路３０２を有する。駆動回路３０１（ｎ）と補助回路３０２（ｎ）は、Ｍ（Ｍ≧４）相の駆動用信号のうち一の駆動用信号ＣＬＫｍが供給される。駆動回路３０１（ｎ）は、駆動用信号ＣＬＫｍの電位をゲート線ＧＬ（ｎ）に出力する。ゲート線の選択期間はプレチャージ期間と本チャージ期間を含み、互いに隣接するゲート線の本チャージ期間とプレチャージ期間が重複する。補助回路３０２（ｎ）は、少なくとも対応するゲート線ＧＬ（ｎ）の本チャージ期間と、次段のゲート線ＧＬ（ｎ＋１）の本チャージ期間に駆動し、駆動用信号ＣＬＫｍの第１の電位レベル（選択電位）をゲート線ＧＬ（ｎ）の本チャージ期間に出力し、ゲート線ＧＬ（ｎ＋１）の本チャージ期間に駆動用信号ＣＬＫｍの第２の電位レベル（非選択電位）を出力する。【選択図】図５

Description

本発明は、表示装置に関する。
従来より、表示パネルにおけるゲート線を走査するシフトレジスタに関する様々な技術が提案されている。
例えば、下記特許文献１には、ゲート線の両端の左右の額縁領域に、奇数行目のゲート線のそれぞれを選択状態に切り替えるゲート駆動部と、偶数行目のゲート線のそれぞれを選択状態に切り替えるゲート駆動部とをそれぞれ配置した液晶表示装置が開示されている。この液晶表示装置は、奇数行目のゲート線のそれぞれを非選択状態に切り替える放電回路と、偶数行目のゲート線のそれぞれを非選択状態に切り替える放電回路とが、左右の額縁領域にそれぞれ配置されている。この液晶表示装置では、データ電圧の印加時に安定した画素充電を行うため、隣接するゲート線のゲート駆動電圧がゲートハイ電圧となる期間が重なるプレチャージ期間が設けられている。
特許文献１における各放電回路は、ゲート線の選択期間の終了時にゲートハイ電圧を出力する駆動部と接続されたゲート電極と、ゲート線と接続された第１電極と、ゲートロー電圧ＶＧＬが供給される第２電極とを有する。放電回路は、対応するゲート線の選択期間の終了時に駆動し、対応するゲート線にゲートロー電圧ＶＧＬを出力し、ゲート線を非選択状態に切り替える。
特開２０１４−７１４５１号公報
上記特許文献１のように、ゲート線の選択期間が終了するタイミングで放電回路を駆動させる場合、放電回路の駆動が遅延すると、ゲート線の選択期間の終了後にゲート線を速やかに非選択状態に切り替えることができず、表示不良の原因となる。
本発明は、ゲート線の非選択状態への遷移を速やか且つ確実に行い得る技術を提供することを目的とする。
本発明の一実施形態における表示装置は、複数のゲート線を有する表示パネルと、前記複数のゲート線のそれぞれに対応して設けられる複数の駆動回路であって、前記複数のゲート線を選択状態に順次切り替えて走査する前記複数の駆動回路と、前記複数のゲート線のそれぞれに対応して設けられ、対応するゲート線と接続された複数の補助回路と、前記複数の駆動回路及び前記複数の補助回路に対し、位相が互いに異なるＭ（Ｍは４以上の自然数）相の駆動用信号を含む制御信号を供給する制御回路と、を備え、前記Ｍ相の駆動用信号は、所定サイクルで、ゲート線の選択状態に対応する第１の電位レベルと、ゲート線の非選択状態に対応する第２の電位レベルとの間で電位が遷移し、前記複数の駆動回路と前記複数の補助回路のそれぞれは、前記Ｍ相の駆動用信号のうちの一の駆動用信号が供給され、前記複数の駆動回路のそれぞれは、供給される前記一の駆動用信号の電位を走査対象のゲート線に出力して当該走査対象のゲート線を選択状態又は非選択状態に切り替え、ゲート線が選択状態となる選択期間はプレチャージ期間と本チャージ期間とを含み、互いに隣接するゲート線の前記本チャージ期間と前記プレチャージ期間は重複し、前記補助回路は、少なくとも対応するゲート線の本チャージ期間と、当該ゲート線の次段のゲート線の本チャージ期間に駆動し、前記対応するゲート線の本チャージ期間に、供給される前記一の駆動用信号の第１の電位レベルの電位を出力し、前記次段のゲート線の本チャージ期間に、当該一の駆動用信号の第２の電位レベルの電位を出力する。
本発明によれば、ゲート線の非選択状態への遷移を速やか且つ確実に行うことができる。
図１は、第１実施形態における表示装置の概略断面図である。 図２Ａは、図１に示すアクティブマトリクス基板の概略構成を示す平面図である。 図２Ｂは、一の画素の等価回路図である。 図３は、図２Ａに示すゲート駆動部の概略回路構成を示す模式図である。 図４は、図３に示すシフトレジスタに供給される制御信号と、シフトレジスタの接続関係とを示す模式図である。 図５は、図３に示す一のシフトレジスタ及び補助回路の等価回路を示す図である。 図６は、第１実施形態におけるゲートスタートパルス信号、クロック信号、リセット信号、及び電源電圧信号の各信号の電位を表す波形図を示す。 図７は、シフトレジスタにおけるノードとゲート線の電位変化を表す波形図である。 図８は、第２実施形態におけるシフトレジスタの概略構成を示す模式図である。 図９Ａは、最終段ゲート線に対応するシフトレジスタのＴＦＴ１と、補助回路のＴＦＴ７とを抜き出した図である。 図９Ｂは、クロック信号と一部のゲート線とＣＬＲ信号の電位変化を示すタイミングチャートである。 図１０Ａは、第３実施形態における補助回路の等価回路図である。 図１０Ｂは、図１０Ａに示す補助回路の動作を説明するためのタイミングチャートである。 図１１は、第３実施形態の変形例２における補助回路の等価回路図である。 図１２Ａは、変形例（３）における制御信号及びシフトレジスタの接続関係を示す模式図である。 図１２Ｂは、変形例（３）におけるゲート線と制御信号の電位変化を示すタイミングチャートである。
本発明の一実施形態における表示装置は、複数のゲート線を有する表示パネルと、前記複数のゲート線のそれぞれに対応して設けられる複数の駆動回路であって、前記複数のゲート線を選択状態に順次切り替えて走査する前記複数の駆動回路と、前記複数のゲート線のそれぞれに対応して設けられ、対応するゲート線と接続された複数の補助回路と、前記複数の駆動回路及び前記複数の補助回路に対し、位相が互いに異なるＭ（Ｍは４以上の自然数）相の駆動用信号を含む制御信号を供給する制御回路と、を備え、前記Ｍ相の駆動用信号は、所定サイクルで、ゲート線の選択状態に対応する第１の電位レベルと、ゲート線の非選択状態に対応する第２の電位レベルとの間で電位が遷移し、前記複数の駆動回路と前記複数の補助回路のそれぞれは、前記Ｍ相の駆動用信号のうちの一の駆動用信号が供給され、前記複数の駆動回路のそれぞれは、供給される前記一の駆動用信号の電位を走査対象のゲート線に出力して当該走査対象のゲート線を選択状態又は非選択状態に切り替え、ゲート線が選択状態となる選択期間はプレチャージ期間と本チャージ期間とを含み、互いに隣接するゲート線の前記本チャージ期間と前記プレチャージ期間は重複し、前記補助回路は、少なくとも対応するゲート線の本チャージ期間と、当該ゲート線の次段のゲート線の本チャージ期間に駆動し、前記対応するゲート線の本チャージ期間に、供給される前記一の駆動用信号の第１の電位レベルの電位を出力し、前記次段のゲート線の本チャージ期間に、当該一の駆動用信号の第２の電位レベルの電位を出力する。
第１の構成によれば、表示装置は、表示パネルにおける複数のゲート線を順次走査する複数の駆動回路と、複数のゲート線に対して設けられた複数の補助回路と、複数の駆動回路と複数の補助回路に対して制御信号を供給する制御回路とを有する。制御信号は、位相が互いに異なる４相以上の駆動用信号が含まれる。駆動用信号は、所定の周期で、ゲート線の選択状態と非選択状態とにそれぞれ対応する第１の電位レベルと第２の電位レベルの間で電位が変化する。駆動回路と補助回路は、Ｍ相の駆動用信号のうちの一の駆動用信号が供給される。駆動回路は、供給される駆動用信号の電位を出力し、ゲート線を選択状態又は非選択状態に切り替える。ゲート線の選択期間はプレチャージ期間と本チャージ期間とを含み、互いに隣接するゲート線の本チャージ期間とプレチャージ期間とが重複する。補助回路は、対応するゲート線の本チャージ期間と、当該ゲート線の次段のゲート線の本チャージ期間に駆動し、対応するゲート線の本チャージ期間において、供給される駆動用信号の第１の電位レベルの電位を、対応するゲート線に出力し、次段のゲート線の本チャージ期間に、供給される駆動用信号の第２の電位レベルの電位を、対応するゲート線に出力する。補助回路は、対応するゲート線の本チャージ期間から次段のゲート線の本チャージ期間にわたって駆動するため、対応するゲート線の本チャージ期間が終了する際、速やか且つ確実に当該ゲート線を非選択状態に切り替えることができる。
第１の構成において、前記複数の補助回路のそれぞれは、放電用スイッチング素子を含み、前記複数の補助回路のうち、前記複数のゲート線における最終段のゲート線以外のゲート線に対応する補助回路の前記放電用スイッチング素子は、前記次段のゲート線と接続されたゲート電極を有し、前記最終段ゲート線に対応する補助回路の前記放電用スイッチング素子は、前記最終段のゲート線の本チャージ期間、及び当該本チャージ期間の終了後の一定期間まで前記第１の電位レベルとなるゲート電極を有することとしてもよい（第２の構成）。
第２の構成によれば、最終段ゲート線以外の各ゲート線は、次段のゲート線の選択期間において、当該ゲート線に対応する補助回路の放電用スイッチング素子によって第２の電位となる。また、最終段ゲート線は、最終段ゲート線の本チャージ期間から本チャージ期間の終了後の一定期間において、対応する補助回路の放電用スイッチング素子によって第２の電位となる。
第２の構成において、前記制御信号は、前記最終段のゲート線の本チャージ期間、及び当該本チャージ期間の終了後の一定期間において前記第１の電位レベルとなり、他の期間に前記第２の電位レベルとなるリセット信号を含み、前記最終段のゲート線に対応する補助回路の前記放電用スイッチング素子のゲート電極は、前記リセット信号が供給されることとしてもよい（第３の構成）。
第３の構成によれば、最終段のゲート線に対応する補助回路の放電用スイッチング素子のゲート電極にはリセット信号が供給され、最終段のゲート線の本チャージ期間と当該本チャージ期間終了後の一定期間に第１の電位レベルの電位が供給される。そのため、最終段のゲート線の本チャージ期間、及び当該本チャージ期間の終了後の一定期間に最終段のゲート線に対応する補助回路を駆動させることができる。
第２の構成において、前記Ｍ相の駆動用信号のうちの一の駆動用信号が供給され、当該一の駆動用信号に基づいて、前記最終段のゲート線の本チャージ期間、及び当該本チャージ期間の終了後の一水平走査期間に駆動し、前記最終段のゲート線に対応する補助回路の前記放電用スイッチング素子のゲート電極に前記一の駆動用信号の第１の電位レベルの電位を出力するダミー駆動回路をさらに備えることとしてもよい（第４の構成）。
第４の構成によれば、最終段のゲート線に対応する補助回路の放電用スイッチング素子のゲート電極には一の駆動用信号が供給され、最終段のゲート線の本チャージ期間と当該本チャージ期間終了後の一定期間に第１の電位レベルの電位が供給される。そのため、最終段のゲート線の本チャージ期間、及び当該本チャージ期間の終了後の一定期間に最終段のゲート線に対応する補助回路を駆動させることができる。
第２から第４のいずれかの構成において、前記補助回路は、安定化スイッチング素子をさらに含み、前記安定化スイッチング素子は、前記補助回路に対応するゲート線と接続されたドレイン電極と、前記第２の電位を有するソース電極と、を有し、対応するゲート線の選択期間において駆動せず、当該ゲート線が非選択状態である期間の少なくとも一部の期間に駆動し、前記第２の電位を当該ゲート線に供給することとしてもよい（第５の構成）。
第５の構成によれば、ゲート線が非選択状態の少なくとも一部の期間は、補助回路の安定化スイッチング素子によって第２の電位がゲート線に供給される。そのため、本来ゲート線が非選択状態であるべきときに、ゲート線が選択状態に遷移することを抑制することができる。
第５の構成において、前記複数の駆動回路のそれぞれは、供給される前記一の駆動用信号の電位を、対応するゲート線に出力する出力用スイッチング素子と、前記出力用スイッチング素子のゲートに接続された第１の内部配線と、前記第１の内部配線の電位と逆電位となる第２の内部配線とを含み、各駆動回路の第１の内部配線は、当該駆動回路の走査対象のゲート線が選択状態であるとき、前記出力用スイッチング素子の閾値電圧以上の電位となり、前記安定化スイッチング素子は、前記走査対象のゲート線の次段のゲート線に対応する駆動回路における前記第２の内部配線と接続されたゲート電極を有することとしてもよい（第６の構成）。
第６の構成によれば、駆動回路における出力用スイッチング素子は第１の内部配線の電位に応じて駆動し、補助回路の安定化スイッチング素子は、次段のゲート線を走査する駆動回路の第２の内部配線の電位に応じて駆動する。第２の内部配線の電位は第１の内部配線と逆電位であり、第１の内部配線は、走査対象のゲート線が選択状態のとき、出力用スイッチング素子の閾値電圧以上の電位となる。安定化スイッチング素子は、次段のゲート線が非選択状態のときに駆動し、このとき、走査対象のゲート線は非選択状態である。そのため、安定化スイッチング素子により、本来ゲート線が非選択状態であるべきときに、ゲート線が選択状態に遷移することを抑制することができる。
第６の構成において、前記放電用スイッチング素子のゲート電極は、前記次段のゲート線に対応する駆動回路における前記第１の内部配線と接続されていることとしてもよい（第７の構成）。
第７の構成によれば、放電用スイッチング素子を次段のゲート線に対応する駆動回路の第１の内部配線の電位に応じて駆動させることができる。
第１から第７のいずれかの構成において、前記複数の駆動回路は、前記複数のゲート線のうち奇数行のゲート線を走査対象とする複数の第１の駆動回路と、偶数行のゲート線を走査対象とする複数の第２の駆動回路とを含み、前記複数の補助回路は、前記複数の第１の駆動回路のそれぞれに対応して設けられた複数の第１の補助回路と、前記複数の第２の駆動回路のそれぞれに対応して設けられた複数の第２の補助回路とを含み、前記複数の第１の駆動回路と前記複数の第２の補助回路は、表示領域の外側であって、ゲート線の一方の端部側に設けられ、前記複数の第２の駆動回路と前記複数の第１の補助回路は、前記表示領域の外側であって、前記ゲート線の他方の端部側に設けられていることとしてもよい（第８の構成）。
第８の構成によれば、表示領域の外側において、ゲート線の一方の端部側に、奇数行のゲート線に対応する第１の駆動回路と、偶数行のゲート線に対応する第２の補助回路とが配置され、他方の端部側に、偶数行のゲート線に対応する第２の駆動回路と、奇数行のゲート線に対応する第１の補助回路とが配置される。そのため、ゲート線の一方の側の額縁領域に駆動回路と補助回路とを配置する場合と比べ、ゲート線の両端側の額縁領域を小さくすることができる。
第１から第８のいずれかの構成において、前記複数の駆動回路に前記Ｍ相の駆動用信号を供給するための複数の駆動回路用配線と、前記複数の補助回路に前記Ｍ相の駆動用信号を供給するための複数の補助回路用配線とをさらに備え、前記複数の補助回路用配線の配線幅は、前記複数の駆動回路用配線の配線幅よりも狭いこととしてもよい（第９の構成）。
第９の構成によれば、補助回路用配線と駆動回路の駆動回路用配線が均一である場合と比べて額縁領域を小さくすることができる。
第１から第９のいずれかの構成において、前記複数の駆動回路のそれぞれは、複数のスイッチング素子を含み、前記複数の補助回路のそれぞれは、供給される前記一の駆動用信号の第２の電位を、対応するゲート線に出力する放電用スイッチング素子を含み、前記放電用スイッチング素子のチャネル幅は、駆動回路における前記複数のスイッチング素子のチャネル幅よりも狭いこととしてもよい（第１０の構成）。
第１０の構成によれば、補助回路の放電用スイッチング素子と駆動回路のスイッチング素子のチャネル幅が均一である場合と比べて額縁領域を小さくすることができる。
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
［第１実施形態］
図１は、本実施形態における表示装置の概略断面図である。本実施形態における表示装置１は、アクティブマトリクス基板２と、対向基板３と、アクティブマトリクス基板２と対向基板３との間に挟持された液晶層４とを備える。
アクティブマトリクス基板２及び対向基板３はそれぞれ、ほぼ透明な（高い透光性を有する）ガラス基板を備えている。また、図示を省略するが、表示装置１は、図１において、液晶層４と反対側のアクティブマトリクス基板２の面方向に設けられたバックライトと、アクティブマトリクス基板２と対向基板３とを挟む一対の偏光板とを備える。対向基板３は、図示を省略するが、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタを備えている。以下、アクティブマトリクス基板２の構成について説明する。
図２Ａは、アクティブマトリクス基板２の概略構成を示す平面図である。図２Ａに示すようにアクティブマトリクス基板２は、複数のゲート線ＧＬと、複数のソース線ＳＬと、ソースドライバ２０と、ゲート駆動部３０（３０Ａ，３０Ｂ）とを有する。また、アクティブマトリクス基板２は、例えばフレキシブルプリント基板（ＦＰＣ：Flexible Printed Circuit）（図示略）を介して制御回路４０及び電源５０と接続されている。
図２Ａでは図示を省略しているが、アクティブマトリクス基板２は、ゲート線ＧＬとソース線ＳＬによって区画された領域に画素電極が設けられた画素を複数有し、全画素からなる表示領域Ｄを有する。また、アクティブマトリクス基板２は、絶縁膜を介して画素電極と対向配置された共通電極を備える。各画素における液晶分子は、画素電極と共通電極によって横電界方式で配向制御される。各画素は、対向基板３に設けられたカラーフィルタ（図示略）のＲ，Ｇ，Ｂのいずれかの色に対応する。
図２Ｂは、一の画素の等価回路を示す図である。画素ＰＩＸは、例えば薄膜トランジスタで構成された画素用スイッチング素子１１と、画素電極１２と、共通電極６０とを有する。画素用スイッチング素子１１は、ゲート電極がゲート線ＧＬと接続され、ソース電極がソース線ＳＬと接続され、ドレイン電極が画素電極１２と接続されている。画素電極１２と、共通電極６０との間に液晶容量ＣＬＣが形成される。
図２Ａに示すように、ソースドライバ２０とゲート駆動部３０（３０Ａ，３０Ｂ）は、表示領域Ｄの外側に設けられる。ゲート駆動部３０Ａは、図２Ａにおいて表示領域Ｄの左側の額縁領域に設けられ、ゲート駆動部３０Ｂは、図２Ａにおいて表示領域Ｄの右側の額縁領域に設けられる。ゲート駆動部３０Ａ、３０Ｂとソースドライバ２０は制御回路４０及び電源５０と接続されている。ゲート駆動部３０Ａ，３０Ｂ、及びソースドライバ２０は、制御回路４０から供給される制御信号及び電源５０から供給される電源電圧信号に基づいて駆動する。
制御回路４０は、ゲート駆動部３０Ａ，３０Ｂに対し、ゲート駆動部３０Ａ，３０Ｂを駆動するためのクロック信号やタイミング信号等を含む制御信号を供給する。また、制御回路４０は、ソースドライバ２０に対し、データ書き込みタイミングを示すタイミング信号やデータ信号を供給する。
電源５０は、電源電圧信号ＶＤＤ及び電源電圧信号ＶＳＳをゲート駆動部３０Ａ、３０Ｂ及びソースドライバ２０に供給する。
ソースドライバ２０は、表示領域Ｄの外側であって、ソース線ＳＬの一方の端部側の額縁領域に設けられ、全ソース線ＳＬのそれぞれと接続されている。ソースドライバ２０は、電源５０から供給される電源電圧信号と制御回路４０から供給されるタイミング信号やデータ信号とに基づいて駆動し、各画素に書き込むべき画像の階調を示す階調信号を各ソース線ＳＬに対して供給する。
（ゲート駆動部）
図３は、ゲート駆動部３０Ａ及び３０Ｂの概略回路構成を示す模式図である。図３に示すように、表示領域Ｄを挟んで左側に配置されたゲート駆動部３０Ａは、シフトレジスタ３０１（ｎ）、補助回路３０２（ｎ＋１）及びシフトレジスタ３０１（ｎ＋２）を含む（ｎは１以上の自然数）。また、表示領域Ｄを挟んで右側に配置されたゲート駆動部３０Ｂは、補助回路３０２（ｎ）、シフトレジスタ３０１（ｎ＋１）及び補助回路３０２（ｎ＋２）を含む。本実施形態では、ゲート線ＧＬのそれぞれに対応して１組のシフトレジスタ（駆動回路）と補助回路とを有する。以下では、シフトレジスタを区別しないときはシフトレジスタ３０１と称し、補助回路を区別しないときは補助回路３０２と称する。
シフトレジスタ３０１（ｎ）〜３０１（ｎ＋２）のそれぞれは、対応するゲート線ＧＬ（ｎ）〜ＧＬ（ｎ＋２）を選択状態に応じた電位（選択電位）に充電、又は非選択状態に応じた電位（非選択電位）に放電する。補助回路３０２（ｎ）〜３０２（ｎ＋２）のそれぞれは、対応するゲート線ＧＬ（ｎ）〜ＧＬ（ｎ＋２）の電位を非選択電位に放電する。以下、ゲート線の電位を選択電位に充電することを、ゲート線の走査又は駆動などと称する場合がある。
このように、一のゲート線ＧＬを充放電するシフトレジスタ３０１及び補助回路３０２は互いに表示領域Ｄを挟んで反対側の額縁領域に設けられる。このような配置にすることで、１組のシフトレジスタ３０１と補助回路３０２とを同じ額縁領域に設ける場合と比べて額縁領域の幅を小さくすることができる。
ゲート駆動部３０Ａにおける各シフトレジスタ３０１は奇数行のゲート線ＧＬを走査し、ゲート駆動部３０Ｂにおける各シフトレジスタ３０１は偶数行のゲート線ＧＬを走査する。ゲート駆動部３０Ａにおける各補助回路３０２は、奇数行のゲート線ＧＬを非選択状態に順次切り替え、偶数行のゲート線ＧＬを非選択状態に順次切り替える。
（シフトレジスタ）
次に、図４及び図５を用いてシフトレジスタ３０１の構成について説明する。図４は、シフトレジスタ３０１に供給される制御信号と、シフトレジスタ３０１の接続関係とを示す模式図である。なお、図４では、便宜上、補助回路３０２、制御回路４０、及び電源５０の図示は省略されている。また、この例では１０８０本のゲート線ＧＬ（１）〜ＧＬ（１０８０）が設けられている例を示しているが、ゲート線の本数はこれに限定されない。図５は、ゲート線ＧＬ（ｎ）に対応するシフトレジスタ３０１（ｎ）及び補助回路３０２（ｎ）の等価回路を示す図である。
図４に示すように、アクティブマトリクス基板２の額縁領域には、制御回路４０及び電源５０（図２Ａ参照）とシフトレジスタ３０１との間を接続するための配線７０が配置されている。
制御回路４０（図２Ａ参照）は、配線７０を介してクロック信号（ＣＬＫ１〜ＣＬＫ６）、ゲートスタートパルス（ＧＳＰ１、ＧＳＰ２）、及びリセット信号（ＣＬＲ１〜ＣＬＲ４）を供給する。電源５０（図２Ａ参照）は、配線７０を介して電源電圧信号（ＶＤＤ、ＶＳＳ）を供給する。
シフトレジスタ３０１は、ＣＬＫｍ端子、ＶＧＨ端子、ＶＧＬ端子、ＳＥＴ端子、ＧＬ端子、及びＲＥＳＥＴ端子を有する。
ＣＬＫｍ端子は、ＣＬＫ１〜ＣＬＫ６のいずれかのクロック信号が入力される。ＶＧＨ端子は、電源電圧信号ＶＤＤが入力される。ＶＧＬ端子は、電源電圧信号ＶＳＳが入力される。電源電圧信号ＶＤＤの電位は選択電位に相当し、電源電圧信号ＶＳＳの電位は非選択電位に相当する。
ＧＬ端子は、対応するゲート線ＧＬの電位が入力される。
ＳＥＴ端子は、シフトレジスタ３０１を駆動するためのセット信号として、ゲートスタートパルス（ＧＳＰ１／ＧＳＰ２）、又はゲート駆動部３０Ａ若しくは３０Ｂにおける後段のシフトレジスタ３０１のＧＬ端子の電位が入力される。
この例において、ゲートスタートパルスＧＳＰ１はシフトレジスタ３０１（１）のＳＥＴ端子に入力され、ゲートスタートパルスＧＳＰ２はシフトレジスタ３０１（２）に入力される。つまり、１段目と２段目のゲート線ＧＬ（１）、（２）に対するシフトレジスタ３０１は、制御回路４０からゲートスタートパルスＧＳＰ１、ＧＳＰ２が供給される。これに対し、３段目以降のゲート線に対するシフトレジスタ３０１のＳＥＴ端子には、当該シフトレジスタ３０１と同じ奇数又は偶数の前段のシフトレジスタ３０１のＧＬ端子の電位が入力される。言い換えれば、３段目以降のゲート線ＧＬに対応するシフトレジスタ３０１のＳＥＴ端子には、当該シフトレジスタ３０１が走査対象とするゲート線ＧＬの２段前のゲート線の電位が入力される。
ＲＥＳＥＴ端子は、シフトレジスタ３０１の駆動を停止させるリセット信号として、ＣＬＲ信号又は、ゲート駆動部３０Ａ若しくは３０Ｂにおける２段後ろのシフトレジスタ３０１のＧＬ端子の電位が入力される。
ここで、図６に、ゲートスタートパルス信号、クロック信号、リセット信号、及び電源電圧信号の各信号の電位を表す波形図を示す。図６に示す各信号の電位は、１垂直走査期間における電位変化を示している。
図６に示すように、１垂直走査期間の開始からゲートスタートパルスＧＳＰ１の電位がＨ（Ｈｉｇｈ）レベルとなり、その後、１水平走査期間（１Ｈ）遅れてゲートスタートパルスＧＳＰ２の電位がＨレベルとなる。ゲートスタートパルスＧＳＰ１、ＧＳＰ２はそれぞれ、２水平走査期間だけＨレベルの電位を維持し、その後、Ｌ（Ｌｏｗ）レベルの電位に遷移する。
クロック信号ＣＬＫ１〜ＣＬＫ６はそれぞれ、互いに位相が異なる６相のクロック信号である。各クロック信号は、６水平走査期間における２水平走査期間にＨレベルの電位となり、４水平走査期間にＬレベルの電位となる電位変化を周期的に繰り返す。クロック信号ＣＬＫ１〜ＣＬＫ６は、この順番に１水平走査期間ずつ位相がずれている。クロック信号のＨレベルの電位は選択電位に相当し、クロック信号のＬレベルの電位は非選択電位に相当する。なお、クロック信号ＣＬＫ１〜ＣＬＫ６は、最後に走査されるゲート線ＧＬが選択状態から非選択状態に遷移した後、次の１垂直走査期間の開始までＬレベルの電位となる。
ゲート駆動部３０Ａにおけるシフトレジスタ３０１、すなわち、奇数行のゲート線ＧＬに対応するシフトレジスタ３０１のＣＬＭ端子には、クロック信号ＣＬＫ１、ＣＬＫ３、ＣＬＫ５のいずれかであって、奇数行の前段のゲート線に対応するシフトレジスタ３０１よりも位相が２水平走査期間遅いクロック信号が入力される。また、ゲート駆動部３０Ｂにおけるシフトレジスタ３０１、すなわち、偶数行のゲート線ＧＬに対応するシフトレジスタ３０１のＣＬＭ端子には、クロック信号ＣＬＫ２、ＣＬＫ４、ＣＬＫ６のいずれかであって、偶数行の前段のゲート線に対応するシフトレジスタ３０１よりも位相が２水平走査期間遅いクロック信号が入力される。
ＣＬＲ１〜ＣＬＲ４で示すＣＬＲ信号は、１垂直走査期間に２水平走査期間だけＨレベルの電位となるリセット信号である。ＣＬＲ１〜ＣＬＲ４がＨレベルの電位となる期間は１水平走査期間ずつずれている。ＣＬＲ１は、最後に走査される最終段ゲート線ＧＬが選択状態に遷移してから１水平走査期間後にＨレベルの電位となる。
ＣＬＲ１〜ＣＬＲ４のそれぞれは、図４に示すゲート線ＧＬ（１０７７）〜最終段ゲート線ＧＬ（１０８０）に対応するシフトレジスタ３０１のＲＥＳＥＴ端子に入力される。
なお、ゲート線ＧＬ（１０７７）〜最終段ゲート線ＧＬ（１０８０）以外のゲート線ＧＬを走査するシフトレジスタ３０１のＲＥＳＥＴ端子には、リセット信号として、当該シフトレジスタ３０１が配置されたゲート駆動部３０Ａ又は３０Ｂにおける２段後ろシフトレジスタ３０１のＧＬ端子の電位が入力される。言い換えれば、ＣＬＲ信号が供給されないシフトレジスタ３０１のＲＥＳＥＴ端子には、当該シフトレジスタ３０１が走査対象とするゲート線ＧＬの４段後ろのゲート線ＧＬの電位が入力される。
電源電圧信号ＶＤＤは、１垂直走査期間の間、Ｈレベルの電位を維持し、電源電圧信号ＶＳＳは、１垂直走査期間の間、Ｌレベルの電位を維持する。
次に、シフトレジスタ３０１（ｎ）と補助回路３０２（ｎ）（１０８０≧ｎ≧１）の回路構成について説明する。
図５に示すように、シフトレジスタ３０１（ｎ）は、ＴＦＴ１〜ＴＦＴ６で示すスイッチング素子と、内部配線（ノードＡ（ｎ）、ノードＢ（ｎ））と、キャパシタＣｐとを有する。
ノードＡ（ｎ）は、ＴＦＴ１のゲート、ＴＦＴ２のソース、ＴＦＴ３のドレイン、ＴＦＴ６のゲート、及びＴＦＴ４のドレインの間を接続する内部配線である。ノードＢ（ｎ）は、ＴＦＴ４のゲート、ＴＦＴ５のソース、及びＴＦＴ６のドレインの間を接続する内部配線である。
ＴＦＴ２において、ゲート側のＳＥＴ端子はセット信号が入力され、ドレイン側のＶＧＨ端子は電源電圧信号ＶＤＤが入力され、ＴＦＴ２のソースはノードＡと接続されている。
ＴＦＴ３において、ゲート側のＲＥＳＥＴ端子はリセット信号が入力され、ドレインはノードＡと接続され、ソース側のＶＧＬ端子は電源電圧信号ＶＳＳが入力される。
ＴＦＴ４において、ゲートはノードＢと接続され、ドレインはノードＡ（ｎ）と接続され、ソース側のＶＧＬ端子は電源電圧信号ＶＳＳが入力される。
ＴＦＴ５において、ゲートとドレインが接続され、ゲート及びドレイン側のＶＧＨ端子は電源電圧信号ＶＤＤが入力され、ＴＦＴ５のソースはノードＢ（ｎ）と接続されている。
ＴＦＴ６のゲートはノードＡと接続され、ドレインはノードＢと接続され、ソース側のＶＧＬ端子は電源電圧信号ＶＳＳが入力される。なお、この例において、ＴＦＴ６は、ＴＦＴ５よりもサイズが大きく駆動能力が高い。
キャパシタＣｐは、一方の電極がノードＡ（ｎ）と接続され、他方の電極がゲート線ＧＬ（ｎ）及びＴＦＴ１のソースと接続されている。なお、本実施形態では、キャパシタＣｐが設けられているが、ＴＦＴ１の容量が大きい場合には、キャパシタＣｐが設けられなくてもよい。
ＴＦＴ１において、ゲートはノードＡと接続され、ドレイン側のＣＬＫｍ端子はＣＬＫ１〜ＣＬＫ６のいずれかのクロック信号が入力され、ソースはゲート線ＧＬ（ｎ）と接続される。
補助回路３０２（ｎ）は、スイッチング素子としてＴＦＴ７を有する。ＴＦＴ７のゲートはゲート線ＧＬ（ｎ＋１）と接続され、ソースはゲート線ＧＬ（ｎ）と接続されている。また、ＴＦＴ７において、ドレイン側のＣＬＫｍ端子は、シフトレジスタ３０１（ｎ）に供給されるクロック信号と同じクロック信号が入力される。
この例において、シフトレジスタ３０１（ｎ）のＴＦＴ１は、ゲート線ＧＬ（ｎ）に選択電位又は非選択電位を出力する出力用スイッチング素子である。補助回路３０２（ｎ）のＴＦＴ７は、ゲート線ＧＬ（ｎ）を非選択状態に切り替えるための電圧を出力する放電用スイッチング素子である。
（動作）
ここで、シフトレジスタ３０１（ｎ）及び補助回路３０２（ｎ）の動作について説明する。図７は、シフトレジスタ３０１（ｎ）及び補助回路３０２（ｎ）に供給されるクロック信号がＣＬＫ１である場合のシフトレジスタ３０１（ｎ）におけるノードＡ、ノードＢ、ゲート線ＧＬ（ｎ）及びＧＬ（ｎ＋１）の電位変化を表す波形図である。ここでは、シフトレジスタ３０１（１）及び補助回路３０２（１）を例に説明する。
図５及び図７を参照して、１垂直走査期間が開始されると、シフトレジスタ３０１（１）は、時刻ｔ０〜ｔ２において、ＴＦＴ２のＳＥＴ端子にＨレベルの電位のゲートスタートパルスＧＳＰ１（図６参照）が入力される。これにより、ＴＦＴ２がオン状態となり、ＴＦＴ２のＶＧＨ端子における電源電圧信号ＶＤＤの電位よりＴＦＴ２の閾値電圧Ｖｔｈ２だけ小さいＶａ１（（ＶＤＤ−Ｖｔｈ２）＞ＶＳＳ）がノードＡに出力される。このとき、ＴＦＴ３のＲＥＳＥＴ端子の電位はＬレベルであり、ＴＦＴ３はオフ状態である。
ＴＦＴ５は、ＶＧＨ端子の電源電圧信号ＶＤＤの電位によって常にオン状態となっている。ＴＦＴ５は、ゲートとドレインがダイオード接続されており、電源電圧信号ＶＤＤよりもＴＦＴ５の閾値電圧Ｖｔｈ５だけ低い電位Ｖｂ１（（ＶＤＤ−Ｖｔｈ５））＞ＶＳＳ）がノードＢ（１）に出力される。ＴＦＴ６は、ノードＡ（１）の電位がＴＦＴ６の閾値電圧よりも高くなるとオン状態となる。電位Ｖｂ１は、ＴＦＴ６の閾値電圧よりも高い。また、ＴＦＴ６は、ＴＦＴ５よりも駆動能力が高い。そのため、ＴＦＴ６がオン状態、すなわち、ノードＡ（１）の電位がＶａ１（＞ＶＳＳ）になると、ノードＢ（１）は、ＴＦＴ６のＶＧＬ端子を介してＬレベルの電位（ＶＳＳに近い電位）となる。これにより、ＴＦＴ４はオフ状態を維持する。
そのため、時刻ｔ０〜ｔ２の間、ノードＡ（１）は電位Ｖａ１を維持し、ＴＦＴ１はオン状態となるが、ＣＬＫ１の電位はＬレベルであるため、ゲート線ＧＬ（１）はＬレベルの電位を維持する。
時刻ｔ２においてＣＬＫ１の電位がＬレベルからＨレベルに遷移すると、キャパシタＣｐを介してノードＡの電位がΔＶｃだけ突き上げられ、ノードＡは電位Ｖａ１よりもΔＶｃだけ高い電位Ｖａ２（Ｖａ１＋ΔＶｃ）となる。ＴＦＴ１はオン状態であるため、ＴＦＴ１のＣＬＫｍ端子におけるＣＬＫ１のＨレベルの電位がゲート線ＧＬ（１）へ出力される。これにより、ＣＬＫ１の電位がＨレベルとなる時刻ｔ２〜ｔ４の２水平走査期間の間、ゲート線ＧＬ（１）は選択状態となる。
時刻ｔ４においてＣＬＫ１の電位がＬレベルに遷移すると、ノードＡ（１）の電位はＶａ２からＶａ１に遷移する。このとき、ＴＦＴ６はオン状態であり、ノードＢ（１）はＬレベルの電位を維持する。
なお、Ｈレベルの電位のゲートスタートパルスＧＳＰ２は、ゲートスタートパルスＧＳＰ１より１水平走査期間だけ遅れてシフトレジスタ３０１（２）のＳＥＴ端子に入力される。
シフトレジスタ３０１（２）は、供給されるクロック信号がＣＬＫ１より位相が１水平走査期間だけ遅れたＣＬＫ２が供給される点以外はシフトレジスタ３０１（１）と同様の構成である。従って、シフトレジスタ３０１（２）のノードＡ（２）及びノードＢ（２）の電位は、シフトレジスタ３０１（１）のノードＡ（１）及びノードＢ（１）と１水平走査期間遅れたタイミングで変化し、ゲート線ＧＬ（１）が選択状態となる時刻ｔ２から１水平走査期間後の時刻ｔ３に、ゲート線ＧＬ（２）にＨレベルの電位（ＶＤＤ）が入力され、ゲート線ＧＬ（２）は選択状態となる。
時刻ｔ３に、ゲート線ＧＬ（２）の電位がＨレベルに遷移すると、補助回路３０１（１）のＴＦＴ７がオン状態となる。これにより、ＴＦＴ７のＣＬＫｍ端子の電位がゲート線ＧＬ（１）に出力される。時刻ｔ３〜ｔ４の間、ＣＬＫ１の電位はＨレベルである。そのため、時刻ｔ３〜ｔ４の１水平走査期間に、ＴＦＴ７を介してゲート線ＧＬ（１）に電位ＶＤＤよりＴＦＴ７の閾値電圧Ｖｔｈ７だけ低い補助電位Ｖｓｈ（（ＶＤＤ−Ｖｔｈ７）＞ＶＳＳ）がゲート線ＧＬ（１）に出力される。なお、補助電位Ｖｓｈがゲート線ＧＬ（１）に印加される期間は、補助電位Ｖｓｈがゲート線ＧＬ（１）の電位よりも高くなる期間である。
ゲート線ＧＬ（１）とゲート線ＧＬ（２）が選択状態となる選択期間（２水平走査期間）のうち、１水平走査期間が重複する。ソースドライバ２０は、ゲート線ＧＬ（１）を含む画素に対するデータ信号を時刻ｔ３〜ｔ４に供給し、データの書き込みを行う。つまり、ゲート線ＧＬ（１）の選択期間のうち時刻ｔ２〜ｔ３の間は、ゲート線ＧＬ（１）のプレチャージ期間であり、時刻ｔ３〜ｔ４の間はゲート線ＧＬ（１）の本チャージ期間である。同様に、ゲート線ＧＬ（２）の選択期間のうち、時刻ｔ３〜ｔ４の間はプレチャージ期間であり、時刻ｔ４〜ｔ５の間は本チャージ期間である。
すなわち、一のゲート線ＧＬ（ｎ）のプレチャージ期間及び本チャージ期間は、ゲート線ＧＬ（ｎ）を選択電位に充電する。プレチャージ期間では、ゲート線ＧＬ（ｎ−１）を含む画素にデータが書き込まれ、本チャージ期間では、ゲート線ＧＬ（ｎ）を含む画素にデータが書き込まれる。
よって、ゲート線ＧＬ（１）の本チャージ期間である時刻ｔ３〜ｔ４に、補助回路３０２（１）のＴＦＴ７を介してゲート線ＧＬ（１）に補助電位Ｖｓｈ（＞ＶＳＳ）が入力される。つまり、ゲート線ＧＬ（１）の一端からシフトレジスタ３０１（１）によってＨレベルの電位が入力され、他端から補助回路３０２（１）によって補助電位Ｖｓｈ（＞ＶＳＳ）が入力される。なお、補助電位Ｖｓｈがゲート線ＧＬ（１）に印加される期間は、ゲート線ＧＬ（ｎ＋１）とクロック信号ＣＬＫ１の電位がＨレベルとなる期間（ｔ３〜ｔ４）であり、補助電位Ｖｓｈ＞ゲート線ＧＬ（１）の電位となる期間である。そのため、シフトレジスタ３０１（１）だけでゲート線ＧＬ（１）を選択状態に切り替える場合と比べてゲート線ＧＬ（１）への選択電圧の充電が遅延しにくく、表示品位が低下しにくい。
時刻ｔ４に、ＣＬＫ１の電位がＬレベルに遷移する。ＴＦＴ１は、ノードＡ（１）の電位がＶａ１以上となる期間（ｔ０〜ｔ６）はオン状態であるため、ゲート線ＧＬ（１）にＴＦＴ１を介してＬレベルの電位が供給される。また、このとき、補助回路３０２（１）のＴＦＴ７もオン状態であり、ＴＦＴ７を介してＬレベルの補助電位Ｖｓｌがゲート線ＧＬ（１）に入力される。つまり、ゲート線ＧＬ（１）の両端にＬレベルの電位が入力され、ゲート線ＧＬ（１）は非選択状態となる。そのため、シフトレジスタ３０１（１）だけでゲート線ＧＬ（１）を非選択状態に切り替える場合と比べ、速やか且つ確実にゲート線ＧＬ（１）を非選択状態に切り替えることができる。その結果、ゲート線ＧＬへの非選択電圧の供給遅延による表示不良が生じにくい。
ゲート線ＧＬ（２）〜ＧＬ（５）の各ゲート線ＧＬは、ゲート線ＧＬ（１）と同様に、対応するシフトレジスタ３０１（２）〜（５）によって選択状態に順次切り替えられる。時刻ｔ６においてゲート線ＧＬ（５）が選択状態に遷移すると、シフトレジスタ３０１（１）におけるＴＦＴ３はオン状態となり、ノードＡ（１）の電位はＬレベル（ＶＳＳ）に下がる。これにより、ＴＦＴ６がオフ状態となり、ノードＢは、ＴＦＴ５を介してＶｂ１（＞ＶＳＳ）に遷移し、ＴＦＴ４がオン状態となる。ＴＦＴ４がオン状態である期間、すなわち、ノードＢ（１）の電位がＶｂ１であるとき、ノードＡ（１）はＴＦＴ４を介してＬレベルの電位を維持する。
ゲート線ＧＬ（１）以外の他のゲート線ＧＬに対応するシフトレジスタ３０１と補助回路３０２についても、シフトレジスタ３０１（１）及び補助回路３０２（１）と同様に駆動する。なお、ゲート線ＧＬの本数は１０８０本であるため、最終段ゲート線ＧＬ（１０８０）に対応する補助回路３０２のＴＦＴ７のゲートには、図６に示すＣＬＲ１と同じ信号が入力される。つまり、ゲート線ＧＬ（１０８０）が選択状態に遷移してから１水平走査期間後にＨレベルの電位となる信号がＴＦＴ７のゲートに入力される。また、このＴＦＴ７のＣＬＫｍ端子には、シフトレジスタ３０１（１０８０）と同じＣＬＫ６（図６参照）が入力される。これにより、ゲート線ＧＬ（１０８０）の本チャージ期間において、補助回路３０２のＴＦＴ７がオン状態となり、ゲート線ＧＬ（１０８０）の本チャージ期間の終了時に、ＴＦＴ７を介してＣＬＫ６のＬレベルの電位がゲート線ＧＬ（１０８０）に入力される。
［第２実施形態］
上述した第１実施形態では、最終段ゲート線ＧＬに対応する補助回路３０２のＴＦＴ７のゲートにＣＬＲ信号を供給し、ＴＦＴ７を駆動させる例を説明した。本実施形態では、第１実施形態とは異なる方法でＴＦＴ７を駆動させる例を説明する。
図８は、本実施形態における一部のシフトレジスタ３０１の概略構成を示す模式図である。なお、図８において、第１実施形態と同じ構成には第１実施形態と同じ符号が付されている。以下、主として第１実施形態と異なる構成について説明する。
図８に示すように、本実施形態のアクティブマトリクス基板２Ａは、ゲート駆動部３０Ａに、ダミーシフトレジスタ３２０を含む。
ダミーシフトレジスタ３２０は、図５に示したシフトレジスタ３０１と同じ回路構成を有する。但し、ダミーシフトレジスタ３２０のＧＬ端子は、ゲート線ＧＬではなく、最終段ゲート線ＧＬ（１０８０）に対応する補助回路３０２（１０８０）のＴＦＴ７（図５参照）に接続されている。ダミーシフトレジスタ３２０のＳＥＴ端子は、ゲート駆動部３０Ａにおける前段のシフトレジスタ３０１（１０７９）のＧＬ端子、すなわち、ゲート線ＧＬ（１０７９）と接続されている。また、ダミーシフトレジスタ３２０のＣＬＫｍ端子は、クロック信号ＣＬＫ１が入力される。
また、本実施形態では、シフトレジスタ３０１（１０７７）のＲＥＳＥＴ端子は、ダミーシフトレジスタ３２０のＧＬ端子と接続され、シフトレジスタ３０１（１０７８）〜シフトレジスタ３０１（１０８０）の各ＲＥＳＥＴ端子にはそれぞれ、リセット信号として、ＣＬＲ１１、ＣＬＲ１２、ＣＬＲ１３が入力される。ダミーシフトレジスタ３２０のＲＥＳＥＴ端子にはＣＬＲ１４信号が入力される。
ＣＬＲ１１〜ＣＬＲ１４信号は、第１実施形態のＣＬＲ信号と同様、１垂直走査期間に２水平走査期間だけＨレベルの電位を継続し、他の期間はＬレベルの電位を継続する信号である。これらＣＬＲ信号の詳細は後述の動作説明において説明する。
次に、最終段ゲート線ＧＬ（１０８０）を非選択状態に切り替える動作について説明する。図９Ａは、最終段ゲート線ＧＬ（１０８０）に対応するシフトレジスタ３０１（１０８０）のＴＦＴ１と、補助回路３０２（１０８０）のＴＦＴ７とを抜き出し、他の素子の図示を省略した図である。また、図９Ｂは、ゲート線ＧＬ（１０７５）〜ゲート線ＧＬ（１０８０）及びダミー信号の電位変化を示すタイミングチャートである。
図９Ａに示すように、シフトレジスタ３０１（１０８０）と補助回路３０２（１０８０）のドレインにクロック信号ＣＬＫ６が入力される。
図９Ｂに示すように、時刻ｔ１１において、クロック信号ＣＬＫ６の電位がＨレベルに遷移すると、ゲート線ＧＬ（１０８０）の電位は、シフトレジスタ３０１（１０８０）のＴＦＴ１を介してＨレベルになる。そして、時刻ｔ１２において、クロック信号ＣＬＫ１の電位がＨレベルに遷移すると、ダミーシフトレジスタ３２０のＧＬ端子からＨレベルの電位のダミー信号が出力される。これにより、補助回路３０２（１０８０）のＴＦＴ７は、ダミー信号の電位がＨレベルの間、オン状態となる。ゲート線ＧＬ（１０８０）には、ＴＦＴ７を介してクロック信号ＣＬＫ１の電位が入力される。
つまり、時刻ｔ１２〜ｔ１３において、クロック信号ＣＬＫ６はＨレベルの電位であり、ゲート線ＧＬ（１０８０）には、補助回路３２０（１０８０）のＴＦＴ７を介して補助電位Ｖ１（＞ＶＳＳ）が入力される。時刻ｔ１３〜ｔ１４において、クロック信号ＣＬＫ６はＬレベルの電位となり、ゲート線ＧＬ（１０８０）には、補助回路３２０（１０８０）のＴＦＴ７を介してＬレベルの電位が入力される。
このように、ダミーシフトレジスタ３２０を設けることにより、ダミーシフトレジスタ３２０のＧＬ端子の出力によって最終段ゲート線ＧＬに対する補助回路３０２を駆動させることができる。
［第３実施形態］
上述した実施形態において、ゲート線ＧＬが非選択状態に切り替えられた後も、補助回路３０２に入力されるクロック信号はＨレベルとＬレベルとの間で電位変動を周期的に繰り返す。そのため、クロック信号がＨレベルの電位に遷移すると、補助回路３０２のＴＦＴ７のリーク電流がゲート線ＧＬに流れ、非選択状態を維持すべきゲート線ＧＬの電位が上昇する場合がある。本来非選択状態であるべきゲート線ＧＬの電位が選択電位まで上昇すると表示品位が低下する。
本実施形態では、ゲート線ＧＬを速やか且つ確実に非選択状態に切り替えるとともに、非選択状態を維持すべきゲート線ＧＬの電位上昇を抑制し得る補助回路の構成について説明する。
図１０Ａは、本実施形態における補助回路の等価回路図である。図１０Ａにおいて、第１実施形態と同様の構成には第１実施形態と同じ符号が付されている。なお、本実施形態におけるシフトレジスタは上述した第１実施形態のシフトレジスタ３０１（図５参照）と同じ構成であるため、図示を省略する。
図１０Ａに示すように、補助回路３１２（ｎ）は、ＴＦＴ７と、ＴＦＴ８とを有する。
ＴＦＴ７のソースと、ＴＦＴ８のドレインと、ゲート線ＧＬ（ｎ）とが互いに接続されている。ＴＦＴ８のゲートは、シフトレジスタ３０１（ｎ＋１）のノードＢ（ｎ＋１）と接続され、ＴＦＴ８のソースは電源電圧信号ＶＳＳが入力される。
図１０Ｂは、本実施形態における補助回路３１２（ｎ）の動作を説明するためのタイミングチャートである。なお、この例において、補助回路３１２（ｎ）及びシフトレジスタ３０１（ｎ）のＣＬＫｍ端子（図５参照）にはクロック信号ＣＬＫ１が入力されるものとする。シフトレジスタ３０１（ｎ）の動作は第１実施形態と同じであるため、以下では、主として補助回路３１２（ｎ）の動作について説明する。
図１０Ｂに示すように、時刻ｔ２１〜ｔ２２まで、クロック信号ＣＬＫ１の電位はＨレベルであり、ゲート線ＧＬ（ｎ）はＴＦＴ１（図５参照）を介してＨレベルの電位に遷移し、ゲート線ＧＬ（ｎ）が選択状態となる。
時刻ｔ２２において、クロック信号ＣＬＫ１がＬレベルの電位となる。これにより、シフトレジスタ３０１（ｎ）のＴＦＴ１（図５参照）及び、補助回路３１２（ｎ）のＴＦＴ７を介してゲート線ＧＬ（ｎ）の電位がＬレベルとなり、ゲート線ＧＬ（ｎ）は非選択状態となる。
時刻ｔ２３において、シフトレジスタ３０１（ｎ＋１）のノードＡ（ｎ＋１）の電位がＬレベル、ノードＢ（ｎ＋１）の電位がＶｂ１（＞ＶＳＳ）に遷移する。これにより、補助回路３１２（ｎ）のＴＦＴ８がオン状態となる。このとき、クロック信号ＣＬＫ１の電位はＬレベルであり、ゲート線ＧＬ（ｎ）は、ＴＦＴ７及びＴＦＴ８を介してＬレベル（ＶＳＳ）の電位を維持する。
時刻ｔ２４において、クロック信号ＣＬＫ１の電位はＨレベルとなるが、ＴＦＴ８がオン状態であるため、ゲート線ＧＬ（ｎ）は、ＴＦＴ８を介してＬレベルの電位を維持する。
ＴＦＴ８が無い場合、クロック信号ＣＬＫ１がＨレベルの電位に遷移する際（ｔ２４）、ゲート線ＧＬ（ｎ）にＴＦＴ７のリーク電流が流れ、ゲート線ＧＬ（ｎ）の電位が上昇する場合がある。本実施形態では、少なくともゲート線ＧＬ（ｎ）が非選択状態である期間にオン状態となり、ゲート線ＧＬ（ｎ）に非選択電位を供給するＴＦＴ８が設けられる。そのため、非選択状態を維持すべきゲート線ＧＬの電位の上昇を抑制することができる。
（変形例１）
なお、図１０ＡではＴＦＴ８のゲートにノードＢ（ｎ＋１）の電位が入力される例を説明したが、入力される電位はノードＢ（ｎ＋１）の電位に限定されない。つまり、ＴＦＴ８のゲートには、ゲート線ＧＬ（ｎ）の選択期間にＬレベルの電位となり、且つゲート線ＧＬ（ｎ）の非選択期間にＨレベルの電位となる信号が入力されればよい。
具体的には、例えば、上記例において、ＴＦＴ８のゲートにノードＢ（ｎ−１）の電位（図示略）が入力されるようにしてもよい。図１０Ｂでは図示されていないが、ノードＢ（ｎ−１）の電位が変化するタイミングは、ノードＢ（ｎ）よりも１水平走査期間早い。そのため、ゲート線ＧＬ（ｎ）の選択期間（ｔ２１〜ｔ２２）においてノードＢ（ｎ−１）の電位はＬレベルであり、ゲート線ＧＬ（ｎ）が非選択状態となる時刻ｔ２２以降はＨレベルの電位となる。そのため、クロック信号ＣＬＫ１がＨレベルの電位に遷移する時刻ｔ２４において、補助回路３１２（ｎ）のＴＦＴ８はオン状態となり、ＴＦＴ８を介してゲート線ＧＬ（ｎ）をＬレベルの電位に維持することができる。
また、例えば、ＴＦＴ８のゲートにクロック信号ＣＬＫ３〜ＣＬＫ５（図１０Ｂ参照）のいずれかの電位が入力されるように構成してもよい。図１０Ｂに示すように、クロック信号ＣＬＫ３〜ＣＬＫ５は、ゲート線ＧＬ（ｎ）の選択期間（ｔ２１〜ｔ２２）においてＬレベルの電位であり、ゲート線ＧＬ（ｎ）が非選択状態となるｔ２２以降においてＨレベルの電位となる。
クロック信号ＣＬＫ１がＨレベルの電位となる時刻ｔ２４において、クロック信号ＣＬＫ３〜ＣＬＫ５はいずれもＬレベルの電位であるが、ゲート線ＧＬ（ｎ）が非選択期間において、周期的にＴＦＴ８がオン状態となるため、クロック信号ＣＬＫ１の電位がＨレベルに遷移しても、ゲート線ＧＬ（ｎ）が選択状態に遷移しにくい。
（変形例２）
上述した第３実施形態及び変形例１において、補助回路３２１（ｎ）のＴＦＴ７のゲートに、ゲート線ＧＬ（ｎ＋１）の電位が入力される構成であったが、シフトレジスタ３０１（ｎ＋１）のノードＡの電位が入力されるようにしてもよい。以下、具体的に説明する。
図１１は、本変形例における補助回路の等価回路図である。図１１において、第３実施形態と同じ構成には第３実施形態と同じ符号が付されている。以下、主として第３実施形態と異なる構成について説明する。
図１１に示すように、補助回路３２２（ｎ）のＴＦＴ７のゲートには、シフトレジスタ３０１（ｎ＋１）のノードＡ（ｎ＋１）が接続されている。ＴＦＴ８のゲートは、第３実施形態と同様、シフトレジスタ３０１（ｎ＋１）のノードＢ（ｎ＋１）が接続されている。
図１０Ｂのタイミングチャートに示すように、ノードＡ（ｎ＋１）がＬレベルより高い電位となる期間（ｔ２０〜ｔ２３）は、ゲート線ＧＬ（ｎ＋１）がＨレベルの電位となる期間よりも長い。補助回路３２２（ｎ）にクロック信号ＣＬＫ１が入力される場合、時刻ｔ２０〜ｔ２３において、クロック信号ＣＬＫ１は時刻ｔ２１〜ｔ２２にＨレベルの電位となり、ゲート線ＧＬ（ｎ）が選択状態となる。
ＴＦＴ７は、時刻ｔ２０〜ｔ２３の６水平走査期間においてオン状態となり、ゲート線ＧＬ（ｎ）の選択期間（ｔ２１〜ｔ２２）に、ＴＦＴ７を介して補助電位Ｖｓｈ（ＶＤＤ−Ｖｔｈ７）がゲート線ＧＬ（ｎ）に入力される。時刻ｔ２０〜ｔ２３において、時刻ｔ２１〜ｔ２２以外の他の期間は、クロック信号ＣＬＫ１の電位がＬレベルであるため、ＴＦＴ７を介してゲート線ＧＬ（ｎ）にＬレベルの電位が入力される。
このように、本変形例では、ゲート線ＧＬ（ｎ）の選択期間だけでなく、供給されるクロック信号の電位がＬレベルとなる一定期間もＴＦＴ７がオン状態となり、第３実施形態よりもＴＦＴ７がオン状態となる期間が長い。そのため、ゲート線ＧＬ（ｎ）の選択期間に、ＴＦＴ７を介してゲート線ＧＬ（ｎ）に補助電位Ｖｓｈを入力し、ゲート線ＧＬ（ｎ）を速やかに選択状態に切り替えることができる。また、ゲート線（ｎ）が非選択状態であるときには、ＴＦＴ７を介してゲート線ＧＬ（ｎ）にＬレベルの電位が入力されるため、ゲート線ＧＬ（ｎ）を速やか且つ確実に非選択状態にすることができる。
以上、本発明に係る表示装置の一例について説明したが、本発明に係る表示装置は、上述した実施形態の構成に限定されず、様々な変形構成とすることができる。以下、その変形例について説明する。
（１）上述した実施形態において、シフトレジスタ３０１にクロック信号を供給する配線７０よりも、補助回路３０２，３１２，３２２にクロック信号を供給する配線７０の幅を小さくしてもよい。つまり、図４において、表示領域Ｄの左側の額縁領域に配置されたクロック信号ＣＬＫ１〜ＣＬＫ６の配線７０のうち、偶数行のゲート線ＧＬに対応する補助回路３０２に供給されるクロック信号ＣＬＫ２、ＣＬＫ４、ＣＬＫ６の配線７０は、クロック信号ＣＬＫ１、ＣＬＫ３、ＣＬＫ５の配線７０よりも配線幅が狭くてもよい。同様に、表示領域Ｄの右側の額縁領域に配置されたクロック信号ＣＬＫ１〜ＣＬＫ６の配線７０のうち、奇数行のゲート線ＧＬに対応する補助回路３０２に供給されるクロック信号ＣＬＫ１、ＣＬＫ３、ＣＬＫ５の配線７０は、クロック信号ＣＬＫ２、ＣＬＫ４、ＣＬＫ６の配線７０よりも配線幅が狭くてもよい。
補助回路は、ゲート線ＧＬの非選択状態への遷移を補助する回路である。そのため、補助回路に供給するクロック信号の配線の抵抗が、シフトレジスタ３０１に供給するクロック信号の配線より高くなってもゲート線ＧＬの走査において影響が少ない。よって、このように構成することで表示領域の左右の額縁領域を小さくすることができる。
（２）また、上述した実施形態において、シフトレジスタ３０１を構成するＴＦＴのチャネル幅より、補助回路３０２，３１２，３２２を構成するＴＦＴのチャネル幅を小さくしてもよい。上述したように、補助回路は、ゲート線ＧＬの非選択状態への遷移を補助する回路である。そのため、補助回路の駆動能力はシフトレジスタほど高くなくてもよく、このように構成することで、表示領域の左右の額縁領域を小さくすることができる。
（３）上述した第１〜第３実施形態ではシフトレジスタ及び補助回路に６相のクロック信号が供給される例を説明したが、４相以上のクロック信号が供給されればよい。以下、４相のクロック信号を供給する場合のシフトレジスタの構成について説明する。
図１２Ａは、本変形例におけるシフトレジスタ３０１に供給される制御信号と、シフトレジスタ３０１の接続関係とを示す模式図である。また、図１２Ｂは、１垂直走査期間におけるゲート線ＧＬと制御信号の電位変化を示すタイミングチャートである。図１２Ａにおいて第１実施形態の構成（図４）と同じ構成には第１実施形態と同じ符号が付されている。なお、図１２Ａにおいて図示を省略しているが、第１実施形態と同様、表示領域Ｄの左右の額縁領域には各ゲート線ＧＬに対応して補助回路３０２が配置されている。以下、主として第１実施形態と異なる構成について説明する。
図１２Ａに示すように、シフトレジスタ３０１のＣＬＫｍ端子には、互いに位相が異なる４相のクロック信号ＣＬＫ１１〜ＣＬＫ１４のうちの一のクロック信号が入力される。クロック信号ＣＬＫ１１〜ＣＬＫ１４は、図１２Ｂに示すように、２水平走査期間ごとにＨレベルとＬレベルの間で電位が変化する。
また、図１２Ａに示すように、シフトレジスタ３０１（１）のＲＥＳＥＴ端子はゲート線ＧＬ（３）と接続され、シフトレジスタ３０１（２）のＲＥＳＥＴ端子はゲート線ＧＬ（４）と接続されている。つまり、この例では、シフトレジスタ３０１（ｎ）のＲＥＳＥＴ端子は、対応するゲート線ＧＬ（ｎ）の２行後ろのゲート線ＧＬ（ｎ＋２）と接続されている。また、この例では、シフトレジスタ３０１（１０７９）とシフトレジスタ３０１（１０８０）のＲＥＳＥＴ端子には、リセット信号として、ＣＬＲ１信号とＣＬＲ２信号とがそれぞれ入力される。
各ゲート線ＧＬは、選択期間として、１水平走査期間ずつプレチャージ期間と本チャージ期間とを有する。このように隣接するゲート線ＧＬの選択期間が少なくとも１水平走査期間重複するようにクロック信号が供給されればよい。。
（４）上述した実施形態では、駆動回路に用いられるＴＦＴはｎチャネル型ＴＦＴで構成される例を説明したが、ｐチャネル型ＴＦＴで構成されてもよいし、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとが混在してもよい。ｐチャネル型ＴＦＴの場合、ゲート電極に印加される電圧が低いほどドレイン−ソース間に電流が流れやすくなる。そのため、ｐチャネル型ＴＦＴを用いる場合、各実施形態における電位関係は、ｎチャネル型ＴＦＴの場合の電位関係と逆になる。
（５）上述した実施形態において、画素用の画素用スイッチング素子１１と、シフトレジスタ３０１及び補助回路３０２のＴＦＴの半導体層は、アモルファスシリコン（ａ−Ｓｉ）を用いてもよいが、酸化物半導体を用いることが好ましい。
酸化物半導体としては、例えば、Ｉｎ（インジウム）−Ｇａ（ガリウム）−Ｚｎ（亜鉛）−Ｏ（酸素）系の三元系酸化物である。Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されないが、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等でもよい。また、例えばＩｎ、ＧａおよびＺｎを１：１：１の割合で含んでもよい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層を有するＴＦＴは、ａ−Ｓｉを用いたＴＦＴよりも高い移動度（２０倍超）および、ａ−Ｓｉを用いたＴＦＴよりも低いリーク電流（１００分の１未満）を有する。そのため、特に、シフトレジスタ３０１のＴＦＴに対して好適に用いられる。よって、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層を有するＴＦＴを用いれば、シフトレジスタ３０１におけるリーク電流が抑制され、表示装置の消費電力を大幅に削減することが可能になる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。
なお、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
（６）上述した実施形態では、液晶を用いた表示装置を例に説明したが、有機ＥＬ（Electroluminescence）を用いた表示装置に、各実施形態のシフトレジスタ及び補助回路を適用してもよい。
１…表示装置、２…アクティブマトリクス基板、３…対向基板、４…液晶層、２０…ソースドライバ、３０Ａ，３０Ｂ…ゲート駆動部、４０…制御回路、５０…電源、６０…対向電極（共通電極）、３０１…シフトレジスタ、３０２，３１２，３２２…補助回路、３２０…ダミーシフトレジスタ、ＧＬ…ゲート線、ＳＬ…ソース線

Claims (10)

  1. 複数のゲート線を有する表示パネルと、
    前記複数のゲート線のそれぞれに対応して設けられる複数の駆動回路であって、前記複数のゲート線を選択状態に順次切り替えて走査する前記複数の駆動回路と、
    前記複数のゲート線のそれぞれに対応して設けられ、対応するゲート線と接続された複数の補助回路と、
    前記複数の駆動回路及び前記複数の補助回路に対し、位相が互いに異なるＭ（Ｍは４以上の自然数）相の駆動用信号を含む制御信号を供給する制御回路と、を備え、
    前記Ｍ相の駆動用信号は、所定サイクルで、ゲート線の選択状態に対応する第１の電位レベルと、ゲート線の非選択状態に対応する第２の電位レベルとの間で電位が遷移し、
    前記複数の駆動回路と前記複数の補助回路のそれぞれは、前記Ｍ相の駆動用信号のうちの一の駆動用信号が供給され、
    前記複数の駆動回路のそれぞれは、供給される前記一の駆動用信号の電位を走査対象のゲート線に出力して当該走査対象のゲート線を選択状態又は非選択状態に切り替え、
    ゲート線が選択状態となる選択期間はプレチャージ期間と本チャージ期間とを含み、互いに隣接するゲート線の前記本チャージ期間と前記プレチャージ期間は重複し、
    前記補助回路は、少なくとも対応するゲート線の本チャージ期間と、当該ゲート線の次段のゲート線の本チャージ期間に駆動し、前記対応するゲート線の本チャージ期間に、供給される前記一の駆動用信号の第１の電位レベルの電位を出力し、前記次段のゲート線の本チャージ期間に、当該一の駆動用信号の第２の電位レベルの電位を出力する、表示装置。
  2. 前記複数の補助回路のそれぞれは、放電用スイッチング素子を含み、
    前記複数の補助回路のうち、前記複数のゲート線における最終段のゲート線以外のゲート線に対応する補助回路の前記放電用スイッチング素子は、前記次段のゲート線と接続されたゲート電極を有し、
    前記最終段ゲート線に対応する補助回路の前記放電用スイッチング素子は、前記最終段のゲート線の本チャージ期間、及び当該本チャージ期間の終了後の一定期間まで前記第１の電位レベルとなるゲート電極を有する、請求項１に記載の表示装置。
  3. 前記制御信号は、前記最終段のゲート線の本チャージ期間、及び当該本チャージ期間の終了後の一定期間において前記第１の電位レベルとなり、他の期間に前記第２の電位レベルとなるリセット信号を含み、
    前記最終段のゲート線に対応する補助回路の前記放電用スイッチング素子のゲート電極は、前記リセット信号が供給される、請求項２に記載の表示装置。
  4. 前記Ｍ相の駆動用信号のうちの一の駆動用信号が供給され、当該一の駆動用信号に基づいて、前記最終段のゲート線の本チャージ期間、及び当該本チャージ期間の終了後の一水平走査期間に駆動し、前記最終段のゲート線に対応する補助回路の前記放電用スイッチング素子のゲート電極に前記一の駆動用信号の第１の電位レベルの電位を出力するダミー駆動回路をさらに備える、請求項２に記載の表示装置。
  5. 前記補助回路は、安定化スイッチング素子をさらに含み、
    前記安定化スイッチング素子は、
    前記補助回路に対応するゲート線と接続されたドレイン電極と、
    前記第２の電位を有するソース電極と、を有し、
    対応するゲート線の選択期間において駆動せず、当該ゲート線が非選択状態である期間の少なくとも一部の期間に駆動し、前記第２の電位を当該ゲート線に供給する、請求項２から４のいずれか一項に記載の表示装置。
  6. 前記複数の駆動回路のそれぞれは、供給される前記一の駆動用信号の電位を、対応するゲート線に出力する出力用スイッチング素子と、前記出力用スイッチング素子のゲートに接続された第１の内部配線と、前記第１の内部配線の電位と逆電位となる第２の内部配線とを含み、
    各駆動回路の第１の内部配線は、当該駆動回路の走査対象のゲート線が選択状態であるとき、前記出力用スイッチング素子の閾値電圧以上の電位となり、
    前記安定化スイッチング素子は、前記走査対象のゲート線の次段のゲート線に対応する駆動回路における前記第２の内部配線と接続されたゲート電極を有する、請求項５に記載の表示装置。
  7. 前記放電用スイッチング素子のゲート電極は、前記次段のゲート線に対応する駆動回路における前記第１の内部配線と接続されている、請求項６に記載の表示装置。
  8. 前記複数の駆動回路は、前記複数のゲート線のうち奇数行のゲート線を走査対象とする複数の第１の駆動回路と、偶数行のゲート線を走査対象とする複数の第２の駆動回路とを含み、
    前記複数の補助回路は、前記複数の第１の駆動回路のそれぞれに対応して設けられた複数の第１の補助回路と、前記複数の第２の駆動回路のそれぞれに対応して設けられた複数の第２の補助回路とを含み、
    前記複数の第１の駆動回路と前記複数の第２の補助回路は、表示領域の外側であって、ゲート線の一方の端部側に設けられ、前記複数の第２の駆動回路と前記複数の第１の補助回路は、前記表示領域の外側であって、前記ゲート線の他方の端部側に設けられている、請求項１から７のいずれか一項に記載の表示装置。
  9. 前記複数の駆動回路に前記Ｍ相の駆動用信号を供給するための複数の駆動回路用配線と、前記複数の補助回路に前記Ｍ相の駆動用信号を供給するための複数の補助回路用配線とをさらに備え、
    前記複数の補助回路用配線の配線幅は、前記複数の駆動回路用配線の配線幅よりも狭い、請求項１から８のいずれか一項に記載の表示装置。
  10. 前記複数の駆動回路のそれぞれは、複数のスイッチング素子を含み、
    前記複数の補助回路のそれぞれは、供給される前記一の駆動用信号の第２の電位を、対応するゲート線に出力する放電用スイッチング素子を含み、
    前記放電用スイッチング素子のチャネル幅は、駆動回路における前記複数のスイッチング素子のチャネル幅よりも狭い、請求項１から９のいずれか一項に記載の表示装置。
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