JP4912023B2 - シフトレジスタ回路 - Google Patents

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Description

本発明は、例えば画像表示装置の走査線駆動回路などに使用される同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものであり、特に、信号をシフトさせる向きを反転可能な双方向シフトレジスタに関するものである。

液晶表示装置等の画像表示装置(以下「表示装置」)では、複数の画素が行列状に配列された表示パネルの画素行(画素ライン)ごとにゲート線(走査線)が設けられ、表示信号の1水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行なわれる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路(走査線駆動回路)としては、表示信号の1フレーム期間で一巡するシフト動作を行なうシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、N型またはP型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている。電界効果トランジスタとしては、MOS(Metal Oxide Semiconductor)トランジスタや薄膜トランジスタ(TFT:Thin Film Transistor)などが用いられる。

また、ゲート線駆動回路は複数段から成るシフトレジスタにより構成される。即ち、ゲート線駆動回路は、1つの画素ラインすなわち1つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続(カスケード接続)して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。

例えば液晶画素が行列状に配設されたマトリクス型の液晶表示装置において、その表示画像を上下および左右に反転させたり、表示の際の表示順序を変更する等の、表示パターン変更の要望はたびたび生じる。

例えば表示反転は、液晶表示装置をOHP(Overhead Projector)用の投影装置に適用し、透過式スクリーンを用いる場合に望まれる。透過式スクリーンを用いる場合には、視聴者から見てスクリーンの裏側から映像を投写するため、スクリーンの表側から投写する場合に対してスクリーン上の映像が反転するためである。また、表示順序の変更は、表示画像がその上から下へ徐々に現れるようにしたり、逆に下から上へ徐々に現れるようにするなどして、棒グラフやヒストグラム等の表示に演出的効果を得たい場合に望まれる。

このような表示装置の表示パターン変更を行う手法の一つとして、ゲート線駆動回路における信号のシフト方向を切り換えることが挙げられる。そのため、信号のシフト方向を切り替え可能なシフトレジスタ(以下「双方向シフトレジスタ」と称す)が提案されている。

例えば、下記の特許文献1の図13に、双方向シフトレジスタに用いられる単位シフトレジスタ(以下、「双方向単位シフトレジスタ」と称することもある)であって、Nチャネル型の電界効果トランジスタのみにより構成されたものが開示されている(本明細書の図3にそれと同様の回路が示されており、以下の括弧内の参照符号は当該図3のものに対応している)。

当該単位シフトレジスタの出力段は、クロック端子(CK)に入力されるクロック信号(CLK)を出力端子(OUT)に供給する第1トランジスタ(Q1)および、基準電圧(VSS)を出力端子に供給する第2トランジスタ(Q2)により構成されている。ここで、第1トランジスタのゲートノード(N1)を第1ノード、第2トランジスタのゲートノード(N2)を第2ノードと定義する。

当該単位シフトレジスタは、所定の第1入力端子(IN1)に入力される信号に基づいて第1ノードに第1電圧信号(Vn)を供給する第3トランジスタ(Q3)および、所定の第2入力端子(IN2)に入力される信号に基づいて第1ノードに第2電圧信号(Vr)を供給する第4トランジスタ(Q4)を有している。この第1,第2電圧信号は、その一方の電圧レベル(以下、単に「レベル」)がH(High)レベルのとき、他方がL(Low)レベルになる互いに相補な信号である。

第1トランジスタは、それら第3,第4トランジスタによって駆動される。また第2トランジスタは、第1ノードを入力端とし第2ノードを出力端とするインバータ(Q6,Q7)により駆動される。つまり、当該単位シフトレジスタが出力信号を出力する際には、第2,第3トランジスタの動作により第1ノードがHレベルにされ、応じてインバータが第2ノードをLレベルする。それにより第1トランジスタがオン、第2トランジスタがオフになり、その状態でクロック信号が出力端子に伝達されることによって出力信号が出力される。一方、出力信号を出力しないときは、第2,第3トランジスタの動作により第1ノードがLレベルにされ、応じてインバータが第2ノードをHレベルにする。それにより第1トランジスタがオフ、第2トランジスタがオンになり、出力端子の電圧レベルはLレベルに保持される。

例えば第1電圧信号がHレベル、第2電圧信号がLレベルである場合には、第1入力端子に信号が入力されたときに、第1ノードがHレベルになり、応じて第2ノードがLレベルになり、第1トランジスタがオン、第2トランジスタがオフの状態になる。よって、その後にクロック信号が入力されるタイミングで当該単位シフトレジスタから出力信号が出力される。つまり、第1電圧信号がHレベル、第2電圧信号がLレベルである場合には、当該単位シフトレジスタは、第1入力信号に入力された信号を時間的にシフトして出力するよう動作する。

逆に、第1電圧信号がLレベル、第2電圧信号がHレベルの場合には、第2入力端子に信号が入力されたときに、第1ノードがHレベルになり、応じて第2ノードがLレベルになり、第1トランジスタがオン、第2トランジスタがオフの状態になる。よって、その後にクロック信号が入力されるタイミングで当該単位シフトレジスタから出力信号が出力される。つまり第1電圧信号がLレベル、第2電圧信号がHレベルの場合には、当該単位シフトレジスタは、第2入力信号に入力された信号を時間的にシフトして出力するよう動作する。

このように特許文献1の図13の双方向単位シフトレジスタ(本明細書の図3)は、第1トランジスタを駆動するための第1電圧信号および第2電圧信号のレベルを切り替えることによって、信号のシフト方向を切り替わるようになっている。

特開2001−350438号公報(第13−19頁、図13−図25)

まず、従来の双方向シフトレジスタが有する第1の問題点について説明する。上記した従来の双方向単位シフトレジスタを縦続接続してゲート線駆動回路を構成する場合、その各段の単位シフトレジスタの第1入力端子(IN1)には自己の前段の出力信号が入力され、第2入力端子(IN2)には自己の次段の出力信号が入力される(本明細書の図2参照)。また、ゲート線駆動回路は1フレーム期間の周期で各ゲート線を順番に選択するよう動作するので、それぞれの単位シフトレジスタからは、1フレーム期間内の特定の1水平期間のみに出力信号(ゲート線駆動信号)が出力され、それ以外の期間では出力されない。従って、各単位シフトレジスタにおいて、第1トランジスタ(Q1)を駆動する第3および第4トランジスタ(Q3,Q4)は、1フレーム期間のうちの殆どはオフしていることになる。

従来の単位シフトレジスタでは、第3および第4トランジスタがオフになると、第1トランジスタのゲート、すなわち第1ノード(N1)はフローティング状態になる。特に、出力信号を出力しない期間(非選択期間)は約1フレーム期間の長さ続き、その期間内は第1ノードはフローティング状態のLレベルに維持されることにより第1トランジスタがオフに保たれる。このとき第3トランジスタ(第1電圧信号がHレベルの場合)あるいは第4トランジスタ(第2電圧信号がHレベルの場合)にリーク電流が生じていると、それに伴う電荷がフローティング状態の第1ノードに蓄積され、当該第1ノードの電位が徐々に上昇する。

また、クロック端子(CK)(第1トランジスタのドレイン)には、非選択期間にもクロック信号が入力され続けており、第1トランジスタのドレイン・ゲート間のオーバラップ容量を介する結合により、クロック信号がHレベルになる間、第1ノードの電位も上昇する。

上記のリーク電流並びにクロック信号に起因して第1ノードの電位が上昇した結果、第1トランジスタのゲート・ソース間電圧がそのしきい値電圧を超えてしまうと、オフであるべき第1トランジスタがオンし、ゲート線が不要に活性化されるという誤動作の問題が生じる。それによって各画素に設けられた画素スイッチ素子(アクティブトランジスタ)がオンになると、画素内のデータが書き換えられ、表示不良が発生してしまう。

次いで、第2の問題点について説明する。双方向単位シフトレジスタが出力信号を出力する期間(選択期間)にあっては、第1ノード(N1)はフローティング状態のHレベルになることによって、第1トランジスタ(Q1)がオンに保たれる。そしてクロック端子(CK)(第1トランジスタのドレイン)のクロック信号がHレベルになると、それに追随して出力端子(OUT)がHレベルになり、ゲート線が活性化される。このとき第1トランジスタのドレイン・ゲート間のオーバラップ容量、ゲート・チャネル間容量およびゲート・ソース間のオーバラップ容量を介する結合により、クロック信号がHレベルになる間第1ノードが昇圧される。この第1ノードの昇圧は、第1トランジスタの駆動能力(電流を流す能力)が増大されるという利点をもたらし、それにより当該単位シフトレジスタがゲート線を高速に充電することができる。

しかし、第1ノードが昇圧されたときには、第3トランジスタ(Q3)(第1電圧信号がLレベルの場合)あるいは第4トランジスタ(Q4)(第2電圧信号がLレベルの場合)のドレイン・ソース間に高い電圧が加わるため、そのドレイン・ソース間の耐電圧特性によってはリーク電流が生じやすい。そのリーク電流によって第1ノードのレベルが下がると、第1トランジスタの駆動能力の低下を招き、クロック信号がHレベルからLレベルに戻るときの出力信号の立下り速度が遅くなる。それによって、画素トランジスタがオフになるのが遅れると、画素内のデータが次のラインのデータに書き換えられてしまい、表示不良が発生するという問題が生じる。

また、第3の問題点について説明する。従来の双方向シフトレジスタで構成されたゲート線駆動回路において、例えば、前段から後段への向きに信号をシフトする順方向シフトの際は、最前段の単位シフトレジスタの第1入力端子(IN1)に、画像信号の各フレーム期間の先頭に対応する「スタートパルス」と呼ばれる制御パルスが入力信号として入力される。その入力信号は、縦続接続した各単位シフトレジスタに順次伝達され、最後段の単位シフトレジスタにまで到達する。従来の双方向シフトレジスタにおいては、最後段の単位シフトレジスタが出力信号を出力した直後に、当該最後段の第2入力端子(IN2)へ、画像信号の各フレーム期間の末尾に対応する「エンドパルス」と呼ばれる制御パルスを入力する必要があった。そうしなければ、最後段の第1トランジスタをオフにすることができず、当該最後段から出力信号が出力され続けるからである。

単方向のみに信号をシフトさせる通常のシフトレジスタであれば、最後段のさらに次段にダミー段を設けてその出力信号をエンドパルスの役割に用いたり、最後段に入力されるクロック信号とは位相の異なるクロック信号をエンドパルスの役割に用いたりできたため、エンドパルスが必要になることは少なく、スタートパルスのみで足りることが多かった。従って、単方向のみに信号(ゲート線駆動信号)をシフトさせる通常のゲート線駆動回路の動作を制御する駆動制御装置の多くは、スタートパルスのみを出力するものが多い。

しかし双方向シフトレジスタの場合にあっては、最後段の第2入力端子にはエンドパルスのみが入力されるのではなく、後段から前段への向きに信号をシフトさせる逆方向シフトの際にスタートパルスを入力する必要がある。また、単純にダミー段を設けるだけでは、シフト方向を反転させたときにダミー段の出力信号が誤ったスタートパルスになりかねないため、単方向のみのシフトの場合のように簡単ではない。そのため、双方向に信号をシフトさせるゲート線駆動回路の駆動制御装置には、上記のようにスタートパルスだけでなくエンドパルスの出力回路を搭載したものが採用され、駆動制御装置のコスト上昇、すなわち表示装置のコスト上昇の問題を招いていた。

さらに、第4の問題点を説明する。先に述べたように双方向単位シフトレジスタが選択期間にあるときには、第1ノード(N1)はHレベル、第2ノード(N2)はLレベルであり、第1トランジスタ(Q1)はオン、第2トランジスタ(Q2)はオフである。例えば順方向シフトの場合、その状態から非選択期間に移行する際には、次段の出力信号が第2入力端子(IN2)に入力されることによって、第1ノードがLレベルになり第1トランジスタがオフになる。応じて、単位シフトレジスタ内のインバータ(Q6,Q7)が第2ノードをHレベルにするため、第2トランジスタがオンになる。

表示パネルのゲート線とデータ線との間には寄生容量が存在し、それを介する結合のために、データ線の電圧変化がゲート線すなわち単位シフトレジスタの出力端子(OUT)にノイズとして加わる可能性がある。このとき第2トランジスタが充分にオンになっていないと、そのノイズに伴う電荷を出力端子から放出できず、それによって画素トランジスタがオンし、画素に誤ったデータが書込まれてしまう問題が生じる。従って、非選択期間に移行する際には、第2ノード(第2トランジスタのゲート)の電位を高速に立上げることが好ましい。そのためには、上記インバータを構成するトランジスタ(Q6,Q7)のオン抵抗を下げればよい。しかし当該インバータは、同一導電型の電界効果型トランジスタで構成されるレシオ型インバータであるため、トランジスタのオン抵抗を下げると、インバータの出力がLレベルのときに当該インバータを流れる貫通電流が増大し、消費電力の増加が問題となる。

本発明は以上の問題を解決するためになされたものであり、双方向単位シフトレジスタにおいて、それを構成するトランジスタのリーク電流に起因する誤動作を抑制することを第1の目的とする。また、エンドパルスの入力が不要な双方向シフトレジスタを提供することを第2の目的する。さらに、双方向単位シフトレジスタにおいて、出力端子に加わるノイズの影響を低減することを第3の目的とする。

本発明の第1の局面に係るシフトレジスタ回路は、第1および第2入力端子、出力端子並びにクロック端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、前記出力端子を放電する第2トランジスタと、互いに相補な第1および第2電圧信号が各々入力される第1および第2電圧信号端子と、前記第1入力端子に入力される第1入力信号に基づいて、前記第1電圧信号を前記第1トランジスタの制御電極が接続する第1ノードに供給する第3トランジスタと、前記第2入力端子に入力される第2入力信号に基づいて、前記第2電圧信号を前記第1ノードに供給する第4トランジスタと、前記第2トランジスタの制御電極が接続する第2ノードに接続した制御電極を有し、前記第1ノードを放電する第5トランジスタと、前記第1入力信号に基づいて、前記第2電圧信号を前記第2ノードに供給する第6トランジスタと、前記第2入力信号に基づいて、前記第1電圧信号を前記第2ノードに供給する第7トランジスタとを備えるものである。

本発明の第2の局面に係るシフトレジスタ回路は、第1および第2入力端子、出力端子並びにクロック端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、前記出力端子を放電する第2トランジスタと、互いに相補な第1および第2電圧信号が各々入力される第1および第2電圧信号端子と、前記第1入力端子に入力される第1入力信号に基づいて、前記第1電圧信号を前記第1トランジスタの制御電極が接続する第1ノードに供給する第3トランジスタと、前記第2入力端子に入力される第2入力信号に基づいて、前記第2電圧信号を前記第1ノードに供給する第4トランジスタと、前記第1入力信号に基づいて、前記第2電圧信号を前記第2トランジスタの制御電極が接続する第2ノードに供給する第5トランジスタと、前記第2入力信号に基づいて、前記第1電圧信号を前記第2ノードに供給する第6トランジスタとを備えるものである。

本発明の第1の局面によれば、第1トランジスタがオフ、第2トランジスタがオンとなる間、第5トランジスタがオンして第1ノードを放電するため、第3および第4トランジスタにリーク電流が生じても第1ノードはLレベルに保たれ、当該リーク電流による誤動作が防止される。また第6および第7トランジスタが第2ノードの充放電を行うためその充放電を高速に行うことができる。特に、第2ノードを高速に充電できるため、表示装置のゲート線駆動回路に適用した場合に、第2トランジスタを高速に且つ充分にオンにすることができ、ゲート線を介して出力端子に加わるノイズの影響を抑制できる。

本発明の第2の局面によれば、第2ノードの充放電を高速に行うことができる。特に、第2ノードを高速に充電できるため、表示装置のゲート線駆動回路に適用した場合に、第2トランジスタを高速に且つ充分にオンにすることができ、ゲート線を介して出力端子に加わるノイズの影響を抑制できる。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

<実施の形態1>
図1は、本発明の実施の形態1に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置10の全体構成を示している。

液晶表示装置10は、液晶アレイ部20と、ゲート線駆動回路(走査線駆動回路)30と、ソースドライバ40とを備える。後の説明により明らかになるが、本発明の実施の形態に係る双方向シフトレジスタはゲート線駆動回路30に搭載され、液晶アレイ部20と一体的に形成される。

液晶アレイ部20は、行列状に配設された複数の画素25を含む。画素の行(以下「画素ライン」とも称する)の各々にはそれぞれゲート線GL1,GL2・・・(総称「ゲート線GL」)が配設され、また、画素の列(以下「画素列」とも称する)の各々にはそれぞれデータ線DL1,DL2・・・(総称「データ線DL」)がそれぞれ設けられる。図1には、第1行の第1列および第2列の画素25、並びにこれに対応するゲート線GL1およびデータ線DL1,DL2が代表的に示されている。

各画素25は、対応するデータ線DLと画素ノードNpとの間に設けられる画素スィッチ素子26と、画素ノードNpおよび共通電極ノードNCの間に並列に接続されるキャパシタ27および液晶表示素子28とを有している。画素ノードNpと共通電極ノードNCとの間の電圧差に応じて、液晶表示素子28中の液晶の配向性が変化し、これに応答して液晶表示素子28の表示輝度が変化する。これにより、データ線DLおよび画素スイッチ素子26を介して画素ノードNpへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードNpと共通電極ノードNCとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路30は、所定の走査周期に基づき、ゲート線GLを順に選択して駆動する。本実施の形態では、ゲート線駆動回路30は双方向シフトレジスタにより構成されており、ゲート線GLを活性化させる順番の向きを切り替えることができる。画素スイッチ素子26のゲート電極は、それぞれ対応するゲート線GLと接続される。特定のゲート線GLが選択されている間は、それに接続する各画素において、画素スイッチ素子26が導通状態になり画素ノードNpが対応するデータ線DLと接続される。そして、画素ノードNpへ伝達された表示電圧がキャパシタ27によって保持される。一般的に、画素スイッチ素子26は、液晶表示素子28と同一の絶縁体基板(ガラス基板、樹脂基板等)上に形成されるTFTで構成される。

ソースドライバ40は、Nビットのデジタル信号である表示信号SIGによって段階的に設定される表示電圧を、データ線DLへ出力するためのものである。ここでは一例として、表示信号SIGは6ビットの信号であり、表示信号ビットDB0〜DB5から構成されるものとする。6ビットの表示信号SIGに基づくと、各画素において、26=64段階の階調表示が可能となる。さらに、R(Red)、G(Green)およびB(Blue)の3つの画素により1つのカラー表示単位を形成すれば、約26万色のカラー表示が可能となる。

また、図1に示すように、ソースドライバ40は、シフトレジスタ50と、データラッチ回路52,54と、階調電圧生成回路60と、デコード回路70と、アナログアンプ80とから構成されている。

表示信号SIGにおいては、各々の画素25の表示輝度に対応する表示信号ビットDB0〜DB5がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットDB0〜DB5は、液晶アレイ部20中のいずれか1つの画素25における表示輝度を示している。

シフトレジスタ50は、表示信号SIGの設定が切換わる周期に同期したタイミングで、データラッチ回路52に対して、表示信号ビットDB0〜DB5の取込を指示する。データラッチ回路52は、シリアルに生成される表示信号SIGを順に取り込み、1つの画素ライン分の表示信号SIGを保持する。

データラッチ回路54に入力されるラッチ信号LTは、データラッチ回路52に1つの画素ライン分の表示信号SIGが取込まれるタイミングで活性化する。データラッチ回路54はそれに応答して、そのときデータラッチ回路52に保持されている1つの画素ライン分の表示信号SIGを取り込む。

階調電圧生成回路60は、高電圧VDHおよび低電圧VDLの間に直列に接続された63個の分圧抵抗で構成され、64段階の階調電圧V1〜V64をそれぞれ生成する。

デコード回路70は、データラッチ回路54に保持されている表示信号SIGをデコードし、当該デコード結果に基づいて各デコード出力ノードNd1,Nd2・・・(総称「デコード出力ノードNd」)に出力する電圧を、階調電圧V1〜V64のうちから選択して出力する。

その結果、デコード出力ノードNdには、データラッチ回路54に保持された1つの画素ライン分の表示信号SIGに対応した表示電圧(階調電圧V1〜V64のうちの1つ)が同時に(パラレルに)出力される。なお、図1においては、第1列目および第2列目のデータ線DL1,DL2に対応するデコード出力ノードNd1,Nd2が代表的に示されている。

アナログアンプ80は、デコード回路70からデコード出力ノードNd1,Nd2・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線DL1,DL2・・・に出力する。

ソースドライバ40が、所定の走査周期に基づいて、一連の表示信号SIGに対応する表示電圧を1画素ライン分ずつデータ線DLへ繰返し出力し、ゲート線駆動回路30がその走査周期に同期してゲート線GL1,GL2・・・をこの順あるいはその逆順に駆動することにより、液晶アレイ部20に表示信号SIGに基づいた画像あるいはその反転画像の表示が成される。

図2は、ゲート線駆動回路30の構成を示す図である。このゲート線駆動回路30は複数段から成る双方向シフトレジスタにより構成されている。即ち、当該ゲート線駆動回路30は、縦続接続(カスケード接続)したn個の双方向単位シフトレジスタSR1,SR2,SR3,・・・SRnから成っている(以下、単位シフトレジスタSR1,SR2,・・・,SRnを「単位シフトレジスタSR」と総称する)。単位シフトレジスタSRは、1つの画素ラインすなわち1つのゲート線GLごとに1つずつ設けられる。

図2に示すクロック発生器31は、互いに位相が異なる2相のクロック信号CLK,/CLKをゲート線駆動回路30の単位シフトレジスタSRに入力するものである。これらクロック信号CLK,/CLKは、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。

また図2に示す電圧信号発生器32は、当該双方向シフトレジスタにおける信号のシフト方向を決定する第1電圧信号Vnおよび第2電圧信号Vrを生成するものである。電圧信号発生器32は、前段から後段への向き(単位シフトレジスタSR1,SR2,SR3,・・・の順)に信号をシフトさせる場合(この向きを「順方向」と定義する)には、第1電圧信号VnをHレベルにし、第2電圧信号VrをLレベルにする。逆に、後段から前段への向き(単位シフトレジスタSRn,SRn-1,SRn-2,・・・の順)に信号をシフトさせる場合(この向きを「逆方向」と定義する)には、第2電圧信号VrをHレベルにし、第1電圧信号VnをLレベルにする。

それぞれの単位シフトレジスタSRは、第1入力端子IN1、第2入力端子IN2、出力端子OUT、クロック端子CK、第1電圧信号端子T1および第2電圧信号端子T2を有している。図2のように、各単位シフトレジスタSRのクロック端子CKには、その前後に隣接する単位シフトレジスタSRと異なるクロック信号が入力されるよう、クロック信号CLK,/CLKの片方が入力される。

クロック発生器31が生成するクロック信号CLK、/CLKはプログラムあるいは配線の接続変更により、信号のシフト方向に応じて位相を互いに交換することができるようになっている。配線の接続変更による交換は、表示装置の製造前にシフトの方向を一方向に固定するような場合に有効である。またプログラムによる交換は、表示装置の製造後にシフト方向を一方向に固定する、あるいは表示装置の使用中にシフト方向を変更できるようにするような場合に有効である。

単位シフトレジスタSRの出力端子OUTにはそれぞれゲート線GLが接続する。つまり、出力端子OUTに出力される信号(出力信号)は、ゲート線GLを活性化するための水平(又は垂直)走査パルスとなる。

最前段である第1段目(第1ステージ)の単位シフトレジスタSR1の第1入力端子IN1には、第1制御パルスSTnが入力される。この第1制御パルスSTnは、順方向シフトの場合には画像信号の各フレーム期間の先頭に対応するスタートパルスとなり、逆方向シフトの場合には画像信号の各フレーム期間の末尾に対応するエンドパルスとなる。第2段目以降の単位シフトレジスタSRの第1入力端子IN1は、自身の前段の単位シフトレジスタSRの出力端子OUTに接続されている。即ち、第2段目以降の単位シフトレジスタSRの第1入力端子IN1にはその前段の出力信号が入力される。

また、最後段である第n段目(第nステージ)の単位シフトレジスタSRnの第2入力端子IN2には、第2制御パルスSTrが入力される。この第2制御パルスSTrは、逆方向の場合にはスタートパルスとなり、順方向シフトの場合にはエンドパルスとなる。第k−1段目以前の第2入力端子IN2は、自身の後段の出力端子OUTに接続されている。即ち、第2段目以降の第2入力端子IN2にはその後段の出力信号が入力される。

各単位シフトレジスタSRはクロック信号CLK,/CLKに同期して、順方向シフトの場合には、前段から入力される入力信号(前段の出力信号)をシフトさせながら、対応するゲート線GL並びに自身の次段の単位シフトレジスタSRへと伝達する。また逆方向シフトの場合には、後段から入力される入力信号(後段の出力信号)をシフトさせながら、対応するゲート線GL並びに自身の前段の単位シフトレジスタSRへと伝達する(単位シフトレジスタSRの動作の詳細は後述する)。その結果、一連の単位シフトレジスタSRは、所定の走査周期に基づいたタイミングでゲート線GLを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

ここで、本発明の説明を容易にするために、従来の双方向単位シフトレジスタについて説明する。図3は、上記した特許文献1に開示されたものと同様の、従来の双方向単位シフトレジスタSRの構成を示す回路図である。なおゲート線駆動回路30においては、縦続接続された各単位シフトレジスタSRの構成は実質的にどれも同じであるので、以下では1つの単位シフトレジスタSRの構成についてのみ代表的に説明する。また、この単位シフトレジスタSRを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、本実施の形態においては全てN型TFTであるものとする。

図3の如く、従来の双方向単位シフトレジスタSRは、既に図2で示した第1,第2入力端子IN1,IN2、出力端子OUT、クロック端子CKおよび第1,第2電圧信号端子T1,T2の他に、低電位側電源電位VSSが供給される第1電源端子S1および、高電位側電源電位VDDが供給される第2電源端子S2を有している。以下の説明では、低電位側電源電位VSSが回路の基準電位(=0V)とするが、実使用では画素に書込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位VDDは17V、低電位側電源電位VSSは−12Vなどと設定される。

単位シフトレジスタSRの出力段は、出力端子OUTとクロック端子CKとの間に接続するトランジスタQ1と、出力端子OUTと第1電源端子S1との間に接続するトランジスタQ2とにより構成されている。即ち、トランジスタQ1は、クロック端子CKに入力されるクロック信号を出力端子OUTに供給する出力プルアップトランジスタであり、トランジスタQ2は、第1電源端子S1の電位を出力端子OUTに供給する出力プルダウントランジスタである。以下、単位シフトレジスタSRの出力段を構成するトランジスタQ1のゲート(制御電極)が接続するノードをノードN1、トランジスタQ2のゲートノードをノードN2と定義する。

ノードN1と第1電圧信号端子T1との間にはトランジスタQ3が接続しており、そのゲートは第1入力端子IN1に接続している。ノードN1と第2電圧信号端子T2との間には、トランジスタQ4が接続し、そのゲートは第2入力端子IN2に接続している。

ノードN2と第2電源端子S2との間にはトランジスタQ6が接続し、ノードN2と第1電源端子S1との間にはトランジスタQ7が接続する。トランジスタQ6は、ゲートがドレインと同じく第2電源端子S2に接続しており、いわゆるダイオード接続されている。トランジスタQ7のゲートはノードN1に接続する。トランジスタQ7は、トランジスタQ6よりも駆動能力(電流を流す能力)が十分大きく設定されている。即ち、トランジスタQ7のオン抵抗はトランジスタQ6のオン抵抗よりも小さい。よってトランジスタQ7のゲート電位が上昇するとノードN2の電位は下降し、反対にトランジスタQ7のゲート電位が下降するとノードN2の電位は上昇する。即ちトランジスタQ6およびトランジスタQ7は、ノードN1を入力端としノードN2を出力端とするインバータを構成している。当該インバータは、トランジスタQ6およびトランジスタQ7のオン抵抗値の比によってその動作が規定される、いわゆる「レシオ型インバータ」である。また当該インバータは、出力端子OUTをプルダウンさせるためにトランジスタQ2を駆動する「プルダウン駆動回路」として機能している。

図3の単位シフトレジスタSRの動作を説明する。ゲート線駆動回路30を構成する各単位シフトレジスタSRの動作は実質的にどれも同じであるので、ここでは第k段目の単位シフトレジスタSRkの動作を代表的に説明する。

簡単のため、当該単位シフトレジスタSRkのクロック端子CKにはクロック信号CLKが入力されるものとして説明を行う(例えば図2における、単位シフトレジスタSR1,SR3などがこれに該当する)。また、当該単位シフトレジスタSRkの出力信号をGk、その前段(第k−1段)の単位シフトレジスタSRk-1の出力信号をGk-1、次段(第k+1段)の単位シフトレジスタSRk+1の出力信号をGk+1と定義する。またクロック信号CLK,/CLK、第1電圧信号Vn、第2電圧信号VrのHレベルの電位は高電位側電源電位VDDと等しいものとする。さらに、単位シフトレジスタSRを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をVthとする。

まずゲート線駆動回路30が順方向シフトの動作を行う場合を説明する。このとき電圧信号発生器32は、第1電圧信号VnをHレベル(VDD)にし、第2電圧信号VrをLレベル(VSS)にする。つまり順方向シフトの場合には、トランジスタQ3はノードN1を充電(プルアップ)するトランジスタとして機能し、トランジスタQ4はノードN1を放電(プルダウン)するトランジスタとして機能する。

まず初期状態として、ノードN1がLレベル(VSS)、ノードN2がHレベル(VDD−Vth)であるとする(以下、この状態を「リセット状態」と称す)。また、クロック端子CK(クロック信号CLK)、第1入力端子IN1(前段の出力信号Gk-1)および第2入力端子IN2(次段の出力信号Gk+1)は何れもLレベルであるとする。このリセット状態では、トランジスタQ1がオフ(遮断状態)、トランジスタQ2がオン(導通状態)であるので、出力端子OUT(出力信号Gk)は、クロック端子CK(クロック信号CLK)のレベルに関係なくLレベルに保たれる。即ち、この単位シフトレジスタSRkが接続するゲート線GLkは非選択状態にある。

その状態から、前段の単位シフトレジスタSRk-1の出力信号Gk-1(第1段目の場合はスタートパルスとしての第1制御パルスSTn)がHレベルになると、それが当該単位シフトレジスタSRkの第1入力端子IN1に入力されトランジスタQ3がオンになり、ノードN1がHレベル(VDD)になる。応じてトランジスタQ7がオンになるので、ノードN2はLレベル(VSS)になる。このようにノードN1がHレベル、ノードN2がLレベルの状態(以下、この状態を「セット状態」称す)では、トランジスタQ1がオン、トランジスタQ2がオフになる。その後、前段の出力信号Gk-1がLレベルに戻るとトランジスタQ3はオフするが、ノードN1はフローティング状態のHレベルになるので、このセット状態は維持される。

続いて、クロック端子CKに入力されるクロック信号CLKがHレベルになるが、このときトランジスタQ1がオン、トランジスタQ2がオフであるため、それに伴い出力端子OUTのレベルが上昇する。また、トランジスタQ1のゲート・チャネル間容量を介した結合により、フローティング状態のノードN1のレベルは特定の電圧だけ昇圧される。よって、出力端子OUTのレベルが上昇してもトランジスタQ1の駆動能力は大きく保たれるので、出力信号Gkのレベルはクロック端子CKのレベルに追随して変化する。特に、トランジスタQ1のゲート・ソース間電圧が充分大きい場合にはトランジスタQ1は非飽和領域での動作(非飽和動作)を行うので、しきい値電圧分の損失はなく出力端子OUTはクロック信号CLKと同レベルにまで上昇する。よって、クロック信号CLKがHレベルの期間だけ、出力信号GkがHレベルになり、ゲート線GLkを活性化して選択状態にする。

その後、クロック信号CLKがLレベルに戻ると、それに追随して出力信号GkもLレベルになり、ゲート線GLkは放電され非選択状態に戻る。

出力信号Gkは次段の第1入力端子IN1に入力されるため、次にクロック信号/CLKがHレベルになるタイミングで、次段の出力信号Gk+1がHレベルになる。そうなると、当該単位シフトレジスタSRkのトランジスタQ4がオンになるためノードN1がLレベルになる。応じてトランジスタQ7がオフになってノードN2はHレベルになる。即ち、トランジスタQ1がオフ、トランジスタQ2がオンのリセット状態に戻る。

その後、次段の出力信号Gk+1がLレベルに戻るとトランジスタQ4はオフになるが、このときトランジスタQ3もオフであるのでノードN1はフローティング状態になり、そのLレベルは維持される。その状態は次に第1入力端子IN1に信号が入力されるまで続き、当該単位シフトレジスタSRkはリセット状態に維持される。

以上の順方向シフトの動作をまとめると、単位シフトレジスタSRは、第1入力端子IN1に信号(スタートパルスまたは前段の出力信号Gk-1)が入力されない間はリセット状態を維持する。リセット状態ではトランジスタQ1がオフ、トランジスタQ2がオンであるので、出力端子OUT(ゲート線GLk)は低インピーダンスのLレベル(VSS)に維持される。そして、第1入力端子IN1に信号が入力されると、単位シフトレジスタSRはセット状態に切り替わる。セット状態ではトランジスタQ1がオン、トランジスタQ2がオフであるので、クロック端子CKの信号(クロック信号CLK)がHレベルになる期間、出力端子OUTがHレベルになって出力信号Gkが出力される。そしてその後、第2入力端子IN2に信号(次段の出力信号Gk+1あるいはエンドパルス)が入力されると、元のリセット状態に戻る。

このように動作する複数の単位シフトレジスタSRを図2のように縦続接続し、ゲート線駆動回路30を構成すると、第1段目の単位シフトレジスタSR1の第1入力端子IN1に入力されたスタートパルスとしての第1制御パルスSTnは、図4に示すタイミング図のように、クロック信号CLK,/CLKに同期したタイミングでシフトされながら、単位シフトレジスタSR2,SR3・・・と順番に伝達される。それによって、ゲート線駆動回路30は、所定の走査周期でゲート線GL1,GL2,GL3・・・をこの順に駆動することができる。

また順方向シフトの場合には、図4の如く最後段の単位シフトレジスタSRnが出力信号Gnを出力した直後に、エンドパルスとしての第2制御パルスSTrを当該単位シフトレジスタSRnの第2入力端子IN2に入力する必要がある。それによって、当該単位シフトレジスタSRnがセット状態に戻る。

一方、ゲート線駆動回路30が逆方向シフトの動作を行う場合には、電圧信号発生器32は、第1電圧信号VnをLレベル(VSS)にし、第2電圧信号VrをHレベル(VDD)にする。つまり逆方向シフトの場合には、順方向シフトのときとは反対に、トランジスタQ3がノードN1を放電(プルダウン)するトランジスタとして機能し、トランジスタQ4がノードN1を充電(プルアップ)するトランジスタとして機能する。また、第2制御パルスSTrはスタートパルスとして最後段の単位シフトレジスタSRnの第2入力端子IN2に入力され、第1制御パルスSTnはエンドパルスとして第1段目の単位シフトレジスタSR1の第1入力端子IN1に入力される。以上により、各段の単位シフトレジスタSRにおいて、トランジスタQ3およびトランジスタQ4の動作が、順方向シフトの場合と互いに入れ替わることになる。

従って逆方向シフトの場合には、単位シフトレジスタSRは、第2入力端子IN2に信号(スタートパルスあるいは次段の出力信号Gk+1)が入力されない間はリセット状態を維持する。リセット状態ではトランジスタQ1がオフ、トランジスタQ2であるため、出力端子OUT(ゲート線GLk)は低インピーダンスのLレベル(VSS)に維持される。そして第2入力端子IN2に信号が入力されると、単位シフトレジスタSRはセット状態に切り替わる。セット状態ではトランジスタQ1がオン、トランジスタQ2がオフであるため、クロック端子CKの信号(クロック信号CLK)がHレベルになる期間、出力端子OUTがHレベルになって出力信号Gkが出力される。そしてその後、第1入力端子IN1に信号(前段の出力信号Gk-1あるいはエンドパルス)が入力されると、元のリセット状態に戻る。

そのように動作する複数の単位シフトレジスタSRを図2のように縦続接続し、ゲート線駆動回路30を構成すると、最後段(第n段目)の単位シフトレジスタSRnの第2入力端子IN2に入力されたスタートパルスとしての第2制御パルスSTrは、図5に示すタイミング図のように、クロック信号CLK,/CLKに同期したタイミングでシフトされながら、単位シフトレジスタSRn-1,SRn-2,・・・と順番に伝達される。それによって、ゲート線駆動回路30は、所定の走査周期でゲート線GLn,GLn-1,GLn-2,・・・をこの順に、即ち順方向シフトとは逆の順に駆動することができる。

また逆方向シフトの場合には、図5の如く、第1段目の単位シフトレジスタSR1が出力信号G1を出力した直後に、エンドパルスとしての第1制御パルスSTnを当該単位シフトレジスタSR1の第1入力端子IN1に入力する必要がある。それによって、当該単位シフトレジスタSR1がセット状態に戻る。

なお、上の例では複数の単位シフトレジスタSRが2相クロックに基づいて動作する例を示したが、3相クロック信号を使用して動作させることも可能である。その場合には、ゲート線駆動回路30を図6に示すように構成すればよい。

この場合におけるクロック発生器31は、それぞれ位相の異なる3相クロックであるクロック信号CLK1,CLK2,CLK3を出力するものである。それぞれの単位シフトレジスタSRのクロック端子CKには、前後に隣接する単位シフトレジスタSRに互いに異なるクロック信号が入力されるよう、そのクロック信号CLK1,CLK2,CLK3のいずれかが入力される。これらクロック信号CLK1,CLK2,CLK3はプログラムあるいは配線の接続変更により、Hレベルになる順番を信号をシフトさせる方向に応じて変更することができるようになっている。例えば、順方向シフトの場合にはCLK1,CLK2,CLK3,CLK1,・・・の順にHレベルになり、逆方向シフトの場合にはCLK3,CLK2,CLK1,CLK3,・・・の順にHレベルになる。

ゲート線駆動回路30が図6のように構成されている場合でも、個々の単位シフトレジスタSRの動作は、上で説明した図2の場合と同じであるためここでの説明は省略する。

図2および図6のように構成されたゲート線駆動回路30において、例えば順方向シフトの場合、各単位シフトレジスタSRは、自己の次段の単位シフトレジスタSRが少なくとも一度動作した後でなければリセット状態(すなわち上記の初期状態)にならない。反対に、逆方向シフトの場合には、各単位シフトレジスタSRは、自己の前段の単位シフトレジスタSRが少なくとも一度動作した後でなければリセット状態にならない。各単位シフトレジスタSRは、リセット状態を経なければ通常動作を行うことができない。従って、通常動作に先立って、ダミーの入力信号を単位シフトレジスタSRの第1段目から最後段まで(または最後段から第1段目まで)伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタSRのノードN2と第2電源端子S2(高電位側電源)との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードN2を充電するリセット動作を行なってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。

以下、本発明に係る双方向シフトレジスタについて説明する。図7は、実施の形態1に係る双方向単位シフトレジスタSRの構成を示す回路図である。同図のように、当該単位シフトレジスタSRの出力段も、出力端子OUTとクロック端子CKとの間に接続するトランジスタQ1と、出力端子OUTと第1電源端子S1との間に接続するトランジスタQ2とにより構成されている。即ち、トランジスタQ1は、クロック端子CKに入力されるクロック信号を出力端子OUTに供給する第1トランジスタであり、トランジスタQ2は出力端子OUTを放電する第2トランジスタである。ここでも、トランジスタQ1のゲート(制御電極)が接続するノード(第1ノード)をノードN1、トランジスタQ2のゲートが接続するノード(第2ノード)をノードN2と定義する。

また、ノードN1と第1電圧信号端子T1との間には、ゲートが第1入力端子IN1に接続したトランジスタQ3が接続し、ノードN1と第2電圧信号端子T2との間には、ゲートが第2入力端子IN2に接続したトランジスタQ4が接続している。即ち、トランジスタQ3は、第1入力端子IN1に入力される信号(第1入力信号)に基づいて、第1電圧信号VnをノードN1に供給する第3トランジスタである。またトランジスタQ4は、第2入力端子IN2に入力される信号(第2入力信号)に基づいて、第2電圧信号VrをノードN1に供給する第4トランジスタである。

ノードN2と第2電源端子S2との間にはダイオード接続したトランジスタQ6が接続し、ノードN2と第1電源端子S1との間には、ゲートがノードN1に接続したトランジスタQ7が接続している。トランジスタQ7は、トランジスタQ6よりも駆動能力(電流を流す能力)が十分大きく設定されており、これらトランジスタQ6,Q7は、ノードN1を入力端としノードN2を出力端とするレシオ型インバータを構成している。

以上の構成は、図3の回路と同様であるが、本実施の形態に係る双方向単位シフトレジスタSRはさらに、ノードN1と第2電圧信号端子T2との間に接続し、ノードN1に接続したゲートを有するトランジスタQ5を備えている。

図7の双方向単位シフトレジスタSRの動作を説明する。その動作は図3のものとほぼ同様であるが、本発明の効果を具体的に示すために、図8のタイミング図を用いて説明する。

ここでも、第k段目の単位シフトレジスタSRkの動作を代表的に説明する。また簡単のため、当該単位シフトレジスタSRkのクロック端子CKにはクロック信号CLKが入力されるものとする。また、当該単位シフトレジスタSRkの出力信号をGk、その前段(第k−1段)の単位シフトレジスタSRk-1の出力信号をGk-1、次段(第k+1段)の単位シフトレジスタSRk+1の出力信号をGk+1と定義する。さらに、クロック信号CLK,/CLK、第1電圧信号Vn、第2電圧信号VrのHレベルの電位は高電位側電源電位VDDと等しいものとし、各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をVthとする。

ゲート線駆動回路30が順方向シフトの動作を行う場合を説明する。即ち、電圧信号発生器32が生成する第1電圧信号VnはHレベル(VDD)であり、第2電圧信号VrはLレベル(VSS)である。

まず初期状態として、ノードN1がLレベル(VSS)、ノードN2がHレベル(VDD−Vth)のリセット状態を想定し、クロック端子CK(クロック信号CLK)、第1入力端子IN1(前段の出力信号Gk-1)および第2入力端子IN2(次段の出力信号Gk+1)は何れもLレベルであるとする。リセット状態では、トランジスタQ1がオフ、トランジスタQ2がオンであるので、出力端子OUT(出力信号Gk)は、クロック端子CK(クロック信号CLK)のレベルに関係なくLレベルに保たれる。

その状態から、時刻t0でクロック信号CLKがLレベルになり、その後、時刻t1でクロック信号/CLKがHレベルになると共に前段の単位シフトレジスタSRk-1の出力信号Gk-1(第1段目の場合はスタートパルスとしての第1制御パルスSTn)がHレベルになると、それが当該単位シフトレジスタ回路SRkの第1入力端子IN1に入力され、トランジスタQ3がオンになる。時刻t1の直前ではノードN2はHレベルなのでトランジスタQ5もオンしているが、トランジスタQ3はトランジスタQ5よりも駆動能力が十分大きく設定されており、トランジスタQ3のオン抵抗はトランジスタQ5のオン抵抗に比べ十分低いため、ノードN1のレベルは上昇する。

それによりトランジスタQ7が導通し始めノードN2のレベルは下降する。そうなるとトランジスタQ5の抵抗が高くなり、ノードN1のレベルが急速に上昇してトランジスタQ7を充分にオンにする。その結果ノードN2はLレベル(VSS)になり、トランジスタQ5がオフになってノードN1がHレベル(VDD−Vth)になる。即ち、当該単位シフトレジスタSRkはセット状態になる。

その後、時刻t2でクロック信号/CLKがLレベルになり、このとき前段の出力信号Gk-1はLレベルに戻る。するとトランジスタQ3はオフするが、ノードN1はフローティング状態のHレベルになるのでこのセット状態は維持される。

セット状態ではトランジスタQ1がオン、トランジスタQ2がオフであるため、続く時刻t3でクロック信号CLKがHレベルになると、それに追随して出力端子OUTのレベルが上昇する。このときトランジスタQ1のゲート・チャネル間容量を介した結合により、フローティング状態のノードN1のレベルは特定の電圧だけ昇圧される。それによりトランジスタQ1の駆動能力が増大されるため、出力信号Gkのレベルはクロック端子CKのレベルに追随して変化する。よって、クロック信号CLKがHレベルの期間だけ、出力信号GkがHレベル(VDD)になり、ゲート線GLkを活性化して選択状態にする。

そして時刻t4でクロック信号CLKがLレベルに戻ると、それに追随して出力信号GkもLレベルになり、ゲート線GLkは放電され非選択状態に戻る。

出力信号Gkは次段の第1入力端子IN1に入力されるため、次いでクロック信号/CLKがHレベルになる時刻t5で、次段の出力信号Gk+1がHレベルになる。そうなると、当該単位シフトレジスタSRkのトランジスタQ4がオンになってノードN1がLレベルになり、応じてトランジスタQ7がオフになるためノードN2はHレベルになる。即ち、トランジスタQ1がオフ、トランジスタQ2がオンのリセット状態に戻る。このとき、本実施の形態に係る単位シフトレジスタSRkにおいては、トランジスタQ5がオンになる。

そして時刻t6で次段の出力信号Gk+1がLレベルに戻るとトランジスタQ4はオフになるが、ノードN2は引き続きHレベルであるためトランジスタQ5はオンに保たれ、ノードN1は低インピーダンスでLレベルに維持される。その状態は次に第1入力端子IN1に信号が入力されるまで続き、当該単位シフトレジスタSRkはリセット状態に維持される。

先に述べたように、図3に示した従来回路では、トランジスタQ4がオフした後はノードN1がフローティング状態のLレベルになるため、トランジスタQ3にリーク電流が生じると、それに伴う電荷がノードN1に蓄積され、当該ノードN1の電位が徐々に上昇する。またトランジスタQ1のドレイン・ゲート間のオーバラップ容量を介する結合により、クロック信号CLKがHレベルになる間はノードN1の電位が上昇する。そのため、従来回路では、このリーク電流に伴うノードN1の電位上昇およびクロック信号CLKがHレベルになるときのノードN1の電位上昇により、トランジスタQ1のゲート・ソース間電圧がそのしきい値電圧を超えることが懸念される。そうなると、オフであるべきトランジスタQ1がオンしてゲート線が不要に活性化されるという誤動作の問題(上記の第1の問題点)が生じる。

それに対し図7の単位シフトレジスタSRでは、ノードN1がLレベルになるリセット状態の間トランジスタQ5がオンになり、ノードN1は低インピーダンスでVDDのレベルに維持されるため、上記の問題は生じない。従って、各画素に設けられた画素スイッチ素子(アクティブトランジスタ)が不要にオンになることが防止され、表示装置における表示不良の発生が抑制される。

一方、ゲート線駆動回路30が逆方向シフトの動作を行う場合には、電圧信号発生器32は、第1電圧信号VnをLレベル(VSS)にし、第2電圧信号VrをHレベル(VDD)にする。また、第2制御パルスSTrはスタートパルスとして最後段の単位シフトレジスタSRnの第2入力端子IN2に入力され、第1制御パルスSTnはエンドパルスとして第1段目の単位シフトレジスタSR1の第1入力端子IN1に入力される。それによって、各単位シフトレジスタSRにおいて、トランジスタQ3およびトランジスタQ4の動作が、順方向シフトの場合とは互いに入れ替わり、逆方向シフトの動作が可能になる。

トランジスタQ3およびトランジスタQ4の動作が互いに入れ替わっても、単位シフトレジスタSRの基本的な動作は順方向シフトの場合と同じであり、トランジスタQ5も順方向シフトの場合と同様に機能する。従って、図7の単位シフトレジスタSRが逆方向シフトの動作をする場合であっても、上記した順方向シフトの場合と同様の効果が得られる。

なお、以上の説明においては、双方向単位シフトレジスタSRによりゲート線駆動回路30が図2の如く構成され、それが2相のクロック信号により駆動される例を説明したが、本発明の適用はそれに限られるものではない。例えばゲート線駆動回路30を図6のように構成し、3相のクロック信号により駆動する場合にも適用可能である。

<実施の形態2>
図9は実施の形態2に係る双方向単位シフトレジスタSRの回路図である。同図に示すように、本実施の形態に係る単位シフトレジスタSRは、図3の従来回路に対し、比較的駆動能力の大きなトランジスタQ12およびトランジスタQ13をさらに設けた構成となっている。

トランジスタQ12は、ノードN2と第1電圧信号端子T1との間に接続し、そのゲートは第2入力端子IN2に接続している。即ち、トランジスタQ12は、第2入力端子IN2に入力される信号(第2入力信号)に基づいて、第1電圧信号VnをノードN2(第2ノード)に供給するよう機能する。また、トランジスタQ13はノードN2と第2電圧信号端子T2との間に接続し、そのゲートは第1入力端子IN1に接続している。即ち、トランジスタQ13は、第1入力端子IN1に入力される信号(第1入力信号)に基づいて、第2電圧信号VrをノードN2に供給するよう機能する。

図9の単位シフトレジスタSRの動作は、基本的に図3の従来回路のものと同様であるが次のような違いがある。ここでも代表的に、第k段目の単位シフトレジスタSRkについて説明する。

まず、順方向シフトの動作を想定する。このとき第1電圧信号VnはHレベル、第2電圧信号VrはLレベルである。図3の従来回路においては、第1入力端子IN1に前段の出力信号Gk-1(第1段目の場合はスタートパルスとしての第1制御パルスSTn)が入力されると、トランジスタQ3がオンしてノードN1がHレベルになり、応じてトランジスタQ7がオンすることによって、ノードN2がLレベルになる。図9の単位シフトレジスタSRkでは、その動作と共に、駆動能力の大きいトランジスタQ13がオンするのでノードN2は高速にLレベル(VSS)になる。

また図3の従来回路においては、第2入力端子IN2に次段の出力信号Gk+1(最後段の場合はエンドパルスとしての第2制御パルスSTr)が入力されると、トランジスタQ4がオンしてノードN1がLレベルになり、応じてトランジスタQ7がオフすることによって、ノードN2がHレベルになる。それに対し、図9の単位シフトレジスタSRkでは、その動作と共に、駆動能力の大きいトランジスタQ12がオンするのでノードN2は高速にHレベル(VDD−Vth)になる。

次に、逆方向シフトの動作を想定する。このとき、第1電圧信号VnはLレベル、第2電圧信号VrはHレベルである。よって、図9の単位シフトレジスタSRkでは、第2入力端子IN2に次段の出力信号Gk+1が入力されると、トランジスタQ12がオンしてノードN2が高速にLレベル(VSS)になる。また第1入力端子IN1に前段の出力信号Gk-1が入力されると、トランジスタQ13がオンするのでノードN2は高速にHレベル(VDD−Vth)になる。

以上のように本実施の形態によれば、トランジスタQ12,Q13の作用により、ノードN2のレベルの立上がりおよび立下りが高速化される。特に、単位シフトレジスタSRが選択期間から非選択期間に移行するときには、ノードN2のレベルが素早くHレベルになることでトランジスタQ2は高速且つ充分にオンになるので、ゲート線を介して出力端子OUTに加わるノイズの影響を抑制でき、当該ノイズによる誤動作の問題(上記の第4の問題点)を解決することができる。

図3の従来回路においても、トランジスタQ6のサイズを大きくしてその駆動能力を大きくすれば、ノードN2を素早くHレベルにすることができ、ノイズによる誤動作の問題は抑制することができる。しかし、トランジスタQ6,Q7はレシオ型インバータを構成しているため、トランジスタQ6のサイズが大きい場合には、トランジスタQ7がオンしてノードN2をLレベルにするとき(図8における時刻t1〜t5に相当)に当該インバータを流れる貫通電流が大きくなり、消費電力が増大してしまう。

それに対し、図9の単位シフトレジスタSRにおいては、トランジスタQ6のサイズを大きくすることなくノードN2を素早くHレベルにすることができ、消費電力の増大は伴わない。またノードN2を高速にHレベルにできるという効果は、トランジスタQ12,Q13の駆動能力が大きいほど高まるが、トランジスタQ12,Q13は同時にオンすることはなく貫通電流の経路を形成しないため、そのようにしても消費電力の増加は殆ど生じない。

なお本実施の形態におけるトランジスタQ6の駆動能力は、ノードN2がHレベルになった後にノードN2をHレベルに維持できる程度、即ち少なくともノードN2に生じるリーク電流を補償する程度の駆動能力を有していればよい。つまり、トランジスタQ6の駆動能力を従来よりも小さくして、トランジスタQ6,Q7から成るインバータに生じる貫通電流を小さくできるという利点もある。

<実施の形態3>
図10は実施の形態3に係る双方向単位シフトレジスタの構成を示す回路図である。同図の如く実施の形態3に係る単位シフトレジスタSRは、実施の形態1の単位シフトレジスタSR(図7)に対し、実施の形態2に示した比較的駆動能力の大きなトランジスタQ12およびトランジスタQ13をさらに設けた構成となっている。

実施の形態1で説明したように図7の回路は、例えば順方向シフトの動作の場合、前段の出力信号Gk-1が第1入力端子IN1に入力されたときに(図8における時刻t1)、ノードN1をLレベルからHレベルに遷移させるよう動作する。しかし、この動作はトランジスタQ5がオンしている状態から行われるため、このときノードN1のレベルは上昇し難い。従って、ノードN1のレベルの立ち上がり速度が遅くなることが懸念され、そのことは動作の高速化の妨げとなり問題となる。

対して本実施の形態に係る単位シフトレジスタSRでは、前段の出力信号Gk-1が第1入力端子IN1に入力されると、駆動能力の大きいトランジスタQ13がオンするので、ノードN2が即座にLレベルになりトランジスタQ5がオフになる。それにより、ノードN1のレベルは素早く上昇されるようになるので、上記の問題は生じない。つまり本実施の形態によれば、単位シフトレジスタSRがトランジスタQ5を備えることで実施の形態1と同様の効果を得ることができると共に、その場合でもノードN1のレベルの上昇速度が遅くなることを抑制できる。

なお、逆方向シフトの場合には、次段の出力信号Gk+1が第2入力端子IN2に入力されるときにトランジスタQ12がオンしてノードN2を即座にLレベルし、トランジスタQ5をオフする。従って、順方向シフトの場合と同様の効果が得られる。

<実施の形態4>
図11は実施の形態4に係る双方向単位シフトレジスタSRの回路図である。同図に示すように、当該単位シフトレジスタSRは、図3の従来回路に対し、トランジスタQ3A,Q4A,Q8,Q9をさらに設けた構成となっている。

図11の如く、トランジスタQ3はトランジスタQ3Aを介して第1電圧信号端子T1に接続しており、トランジスタQ4はトランジスタQ4Aを介して第2電圧信号端子T2に接続している。トランジスタQ3AのゲートはトランジスタQ3のゲートと同じく第1入力端子IN1に接続し、トランジスタQ4BのゲートはトランジスタQ4のゲートに接続したゲートを有している。ここで、トランジスタQ3とトランジスタQ3Aとの間の接続ノード(第3ノード)をノードN3と定義し、トランジスタQ4−トランジスタQ4A間の接続ノード(第4ノード)をノードN4と定義する。

出力端子OUTとノードN3との間には、出力端子OUTからノードN3への向きが順方向(電流を流す方向)になるようにダイオード接続されたトランジスタQ8(一方向性の第1スイッチング素子)が接続されている。出力端子OUTとノードN4との間には、出力端子OUTからノードN4への向きが順方向になるようダイオード接続されたトランジスタQ9(一方向性の第1スイッチング素子)が接続されている。トランジスタQ8は、出力端子OUTがHレベルになったとき(活性化されたとき)に、出力端子OUTからノードN3へ電流を流して、当該ノードN3を充電する。同様に、トランジスタQ9は、出力端子OUTがHレベルになったときに、出力端子OUTからノードN4へ電流を流して、当該ノードN4を充電する。即ち、これらトランジスタQ8,Q9は、ノードN3,N4を充電する充電回路として機能するものである。

以下、図11の双方向単位シフトレジスタSRの動作を説明する。図12は、図11の単位シフトレジスタSRの順方向シフト時の動作を示すタイミング図である。

ここでも、ゲート線駆動回路30が順方向シフトの動作を行う場合における、第k段目の単位シフトレジスタSRkの動作を代表的に説明する。即ち、電圧信号発生器32が生成する、第1電圧信号VnはHレベル(VDD)であり、第2電圧信号VrはLレベル(VSS)である。

まず初期状態として、ノードN1がLレベル(VSS)、ノードN2がHレベル(VDD−Vth)のリセット状態を想定し、クロック端子CK(クロック信号CLK)、第1入力端子IN1(前段の出力信号Gk-1)および第2入力端子IN2(次段の出力信号Gk+1)は何れもLレベルであるとする。リセット状態では、トランジスタQ1がオフ、トランジスタQ2がオンであるので、出力端子OUT(出力信号Gk)はLレベルである。

その状態から、時刻t0でクロック信号CLKがLレベルになり、その後、時刻t1でクロック信号/CLKがHレベルになると共に前段の単位シフトレジスタSRk-1の出力信号Gk-1(第1段目の場合はスタートパルスとしての第1制御パルスSTn)がHレベルになると、トランジスタQ3,Q3Aは共にオンになる。従ってノードN1はHレベル(VDD−Vth)になり、応じて、トランジスタQ7がオンになってノードN2はLレベル(VSS)になる。即ち、当該単位シフトレジスタSRkはセット状態になる。なお、このときノードN3はHレベル(VDD−Vth)になっているが、トランジスタQ8は出力端子OUTからノードN3への向きを順方向とするダイオードとして機能しているため、ノードN3から出力端子OUTへの電流は流れない。

その後、時刻t2でクロック信号/CLKがLレベルになり、このとき前段の出力信号Gk-1はLレベルに戻る。するとトランジスタQ3,Q3Aがオフするが、ノードN1はフローティング状態のHレベルになるのでこのセット状態は維持される。またノードN3もフローティング状態のHレベルになる。

セット状態ではトランジスタQ1がオン、トランジスタQ2がオフであるため、続く時刻t3でクロック信号CLKがHレベルになると、それに追随して出力端子OUTのレベルが上昇する。このときノードN1のレベルは特定の電圧だけ昇圧される。それによりトランジスタQ1の駆動能力が増大されるため、出力信号Gkのレベルはクロック端子CKのレベルに追随して変化する。よって、クロック信号CLKがHレベルの期間は、出力信号GkがHレベル(VDD)になる。

先に述べたように、図3の従来回路においては、ノードN1が昇圧されたとき、トランジスタQ4のドレイン・ソース間に高い電圧が加わるため、当該トランジスタQ4にリーク電流が生じてノードN1のレベルが下がることが懸念された。そうなると、第1トランジスタの駆動能力を充分に確保できず、出力信号Gkの立下り速度が遅くなるという問題(上記の第2の問題点)が生じる。

それに対し図11の単位シフトレジスタSRにおいては、ノードN1が昇圧されるとき、即ち出力端子OUTがHレベル(VDD)になるとき、ダイオード接続したトランジスタQ9がオンしてノードN4のレベルはVDD−Vthになる。このときトランジスタQ4は、ゲート電位がVSS、ソース電位がVDD−Vthになっており、ゲートがソースに対して負にバイアスされた状態となる。よって、当該トランジスタQ4のドレイン・ソース間のリーク電流は充分に抑制され、ノードN1のレベル低下は抑制される。

従って、続く時刻t4でクロック信号CLKがLレベルになるときは、それに追随して出力信号Gkは素早くLレベルに遷移し、ゲート線GLkは高速に放電されてLレベルになる。よって、各画素トランジスタも素早くオフになり、画素内のデータが次のラインのデータに書き換えられることによる表示不良の発生は抑制される。

次いでクロック信号/CLKがHレベルになる時刻t5で、次段の出力信号Gk+1がHレベルになる。そうなると、当該単位シフトレジスタSRkのトランジスタQ4,Q4AがオンになってノードN1がLレベルになり、応じてトランジスタQ7がオフになるためノードN2はHレベルになる。即ち、トランジスタQ1がオフ、トランジスタQ2がオンのリセット状態に戻る。このときノードN4もLレベルになる。

そして時刻t6で次段の出力信号Gk+1がLレベルに戻るとトランジスタQ4,Q4Aがオフになるので、ノードN1およびノードN4はフローティング状態のLレベルになる。その状態は次に第1入力端子IN1に信号が入力されるまで続き、当該単位シフトレジスタSRkはリセット状態に維持される。

次に、逆方向シフトの動作を想定する。この場合、第1電圧信号VnはLレベル、第2電圧信号VrはHレベルであるため、図3の従来回路においては、ノードN1が昇圧されたとき、トランジスタQ3のドレイン・ソース間に高い電圧が加わるため、そのリーク電流が懸念される。

それに対し、図11の単位シフトレジスタSRkが逆方向シフトの動作を行う場合には、ノードN1が昇圧されるときにトランジスタQ8を介してノードN3へ電流が流れ、ノードN3のレベルがVDD−Vthになる。このときトランジスタQ3は、ゲート電位がVSS、ソース電位がVDD−Vthになり、ゲートがソースに対して負にバイアスされた状態となる。従って、トランジスタQ3のドレイン・ソース間のリーク電流は充分に抑制され、ノードN1のレベル低下は抑制される。即ち、順方向シフトの場合と同様の効果が得られる。

なお、図11においては、本実施の形態に係るトランジスタQ3A,Q4A,Q8,Q9を図3の従来回路に設けた構成を示したが、本実施の形態は、上記した実施の形態1〜3(図7,図9,図10)などの双方向単位シフトレジスタSRに対しても適用可能である。

<実施の形態5>
ゲート線駆動回路のシフトレジスタを非晶質シリコンTFT(a−Si TFT)で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型PCの画面や、大画面ディスプレイ装置などに広く採用されている。その反面a−Si TFTは、ゲート電極が継続的にバイアスされると、しきい値電圧がシフトし、その駆動能力に影響を与えることが分かっている。

実施の形態4の双方向単位シフトレジスタSR(図11)が順方向シフトの動作を行っている間は、図12に示されているように、ノードN3は継続的に正の電位(VDD−Vth)になる。このことは、トランジスタQ3Aのゲート・ソース間およびゲート・ドレイン間の両方が負にバイアスされていることを意味し、トランジスタQ3Aのしきい値電圧の負方向への大きなシフトをもたらす。しきい値電圧の負方向へのシフトが進むと、トランジスタは実質的にノーマリ・オン型になり、ゲート・ソース間の電圧が0Vであってもドレイン・ソース間に電流が流れる状態となる。そのようにしてトランジスタQ3がノーマリ・オンになってしまうと、その後に当該単位シフトレジスタSRが逆方向シフトの動作を行う場合において、次のような問題が生じる。

すなわち、実施の形態4の単位シフトレジスタSRにおいて、第1電圧信号VnがLレベル(VSS)である逆方向シフトの際には、出力端子OUTがHレベルになるとき(ノードN1が昇圧されるとき)にトランジスタQ8を介してノードN3を充電するための電流が流れる。しかし、トランジスタQ3Aがノーマリ・オンになっているので、その電流による電荷はトランジスタQ3Aを通して第1入力端子IN1に流出してしまい、消費電力が増大してしまう。且つ、ノードN3を充分に充電することができないため、トランジスタQ3のリーク電流を抑制するという実施の形態4の効果を得ることができなくなる。そこで、実施の形態5では、この問題を解決することができる双方向単位シフトレジスタSRを提案する。

図13は、実施の形態5に係る双方向単位シフトレジスタの構成を示す回路図である。同図の如く、実施の形態4の単位シフトレジスタSR(図11)に対し、ノードN3と第1電源端子S1(VSS)との間に、ゲートが第2入力端子IN2に接続したトランジスタQ10を設け、また、ノードN4と第1電源端子S1との間に、ゲートが第1入力端子IN1に接続したトランジスタQ11を設ける。即ち、トランジスタQ11は、第1入力端子IN1に入力される信号(第1入力信号)に基づいて、ノードN4(第4ノード)を放電するトランジスタであり、トランジスタQ10は、第2入力端子IN2に入力される信号(第2入力信号)に基づいて、ノードN3(第3ノード)を放電するトランジスタである。

図14は、実施の形態5に係る双方向単位シフトレジスタの順方向シフト時の動作を示すタイミング図である。当該動作は、図12に示したものとほぼ同様であるので詳細な説明は省略し、本実施の形態の特徴部分のみ説明する。

本実施の形態では、時刻t5で次段の出力信号Gk+1がHレベルになるときトランジスタQ10がオンになるため、そのタイミングでノードN3がLレベル(VSS)に放電される。続く時刻t6で次段の出力信号Gk+1がLレベル戻ると、トランジスタQ10はオフになるが、ノードN3はフローティング状態になり、次に前段の出力信号Gk-1がHレベルになるまでノードN3はLレベルのまま維持される。つまり、図14に示すようにノードN3は時刻t3〜t5の約1水平期間のみ充電されることとなり、トランジスタQ3Aはその期間のみゲート・ソース間およびゲート・ドレイン間が負にバイアスされることになる。よって、トランジスタQ3Aのしきい値電圧のシフトは殆ど起こらず、上記の問題は防止される。

また、逆方向シフトの動作の際には、前段の出力信号Gk-1がHレベルになるとき、トランジスタQ11がオンになりノードN4がLレベル(VSS)に放電される。その結果、トランジスタQ4Aのゲート・ソース間およびゲート・ドレイン間が継続的に負にバイアスされることが防止され、トランジスタQ4のしきい値電圧のシフトは殆ど起こらない。即ち、順方向シフトの場合と同様の効果が得られる。

<実施の形態6>
図15は、実施の形態6に係る双方向単位シフトレジスタSRの回路図である。実施の形態5においては、ノードN3,N4を充電する充電回路を構成するトランジスタQ8,Q9のドレインを出力端子OUTに接続させ、当該トランジスタQ8,Q9がダイオードとして機能させていた。それに対し、本実施の形態では、それらトランジスタQ8,Q9のドレインを所定の高電位側電源電位VDD1が供給される第3電源端子S3に接続させる。

図15の単位シフトレジスタSRの動作は、基本的には実施の形態5と同じであり、それと同様の効果が得られる。但し、ノードN3およびノードN4を充電する電荷の供給源が、出力端子OUTに現れる出力信号ではなく、高電位側電源電位VDD1を供給する電源である点で実施の形態5とは異なっている。

本実施の形態によれば、実施の形態5の単位シフトレジスタSRよりも出力端子OUTの負荷容量が軽減されるので、ゲート線の充電速度が上がる。従って、動作の高速化を図ることができる。

なお、第3電源端子S3に供給される高電位側電源電位VDD1は、第2電源端子S2に供給される高電位側電源電位VDDと同じ電位であってもよい。その場合には、第2電源端子S2と第3電源端子S3とを互いに接続させ、1つの電源端子として構成してもよい。また、ここでは実施の形態5の変形例として説明したが、本実施の形態は実施の形態4の単位シフトレジスタSR(図11)に対しても適用可能である。

<実施の形態7>
図16は実施の形態7に係る双方向単位シフトレジスタSRの構成を示す回路図である。実施の形態5においては、トランジスタQ10,Q11のソースを低電位側電源電位VSSが供給される第1電源端子S1に接続させていたが、図16の如くトランジスタQ10のソースを第2電圧信号Vrが供給される第2電圧信号端子T2に接続させ、トランジスタQ11のソースを第1電圧信号Vnが供給される第1電圧信号端子T1に接続させてもよい。

図16の単位シフトレジスタSRの動作は、基本的には実施の形態5と同じである。即ち、例えば順方向シフトの動作の際には、第2電圧信号VrがLレベルであるので、トランジスタQ10は実施の形態5のケースと同じようにノードN3を放電することができる。また逆方向シフトの動作の際には、第1電圧信号VnがLレベルであるので、トランジスタQ11は実施の形態5のケースと同じようにノードN4を放電することができる。

従って、本実施の形態においても実施の形態5と同様の効果が得られる。言い換えれば、図13のように構成しても図16のように構成しても、実施の形態5の効果を得ることができるため、回路のレイアウトの自由度が増し、回路占有面積を縮小化に寄与できる。

なお、本実施の形態は、実施の形態6の単位シフトレジスタSR(図15)に対しても適用可能である。

<実施の形態8>
上記の実施の形態1〜7の技術は、それぞれ互いに組み合わせ可能であり、その組み合わせに応じた効果を得ることができる。本実施の形態では、その組み合わせの例を示す。

例えば図17は実施の形態2(図9)と実施の形態4(図11)とを組み合わせた回路である。また、図18は実施の形態1(図7)と実施の形態4(図11)とを組み合わせた回路である。上記のように実施の形態4はリーク電流によるノードN1のレベル低下を防止するものであるので、実施の形態4と実施の形態1とを組み合わせる場合には、トランジスタQ5のリーク電流も抑制するのが効果的である。そこで図18に示すように、トランジスタQ5のソースを、トランジスタQ5Aを介して第1電源端子S1(VSS)に接続させ、トランジスタQ5とトランジスタQ5Aとの間の接続ノード(ノードN5)が出力信号Gkでバイアスされるようにするとよい。それにより、ノードN1の昇圧時にトランジスタQ5のゲートがソースに対して負にバイアスされるようになるので、トランジスタQ5のリーク電流が低減される。

なお図18においてはノードN5に出力端子OUTを接続させた構成を示したが、ノードN5のバイアス方法はこれに限られるものではない。例えば実施の形態6の技術を応用し、図19の如く、ノードN5と所定の高電位側電源電位VDD1が供給される第3電源端子S3との間に接続するトランジスタQ5Bを設け、そのゲートを出力端子OUTに接続させてもよい。この構成によれば、ノードN1の昇圧時においてノードN5が電位VDD1にバイアスされ、図18と同様の効果が得られる。さらに、図18の場合よりも出力端子OUTの負荷容量が軽減されるので、ゲート線の充電速度が向上するという利点も得られる。

また図20は、実施の形態1(図7)と実施の形態5(図13)とを組み合わせた回路、図21は、実施の形態1(図7)と実施の形態7(図16)とを組み合わせた回路である。

さらに、組み合わせる実施の形態の数は2つに限られず、3つ以上の実施の形態を組み合わせてもよい。例えば図22は、実施の形態1(図7)、実施の形態2(図9)および実施の形態4(図11)との組み合わせた回路、図23は、実施の形態1(図7)、実施の形態2(図9)、実施の形態7(図16)を組み合わせた回路である。

なお、ここでは代表的な組み合わせのみを図示したが、上記以外の組み合わせも可能である。

<実施の形態9>
以上に示した本発明に係る双方向単位シフトレジスタSRは、図2や図6の如く縦続接続することによってゲート線駆動回路30を構成することができる。しかし、図2や図6のゲート線駆動回路30においては、例えば順方向シフトを行う場合には、図4に示したように最前段(単位シフトレジスタSR1)の第1入力端子IN1にスタートパルスとしての第1制御パルスSTnを入力し、その後、最後段(単位シフトレジスタSRn)の第2入力端子IN2へエンドパルスとしての第2制御パルスSTrを入力する必要がある。また逆方向シフトを行う場合には、図5に示したようにに最後段の第2入力端子IN2にスタートパルスとしての第2制御パルスSTrを入力し、その後、最前段の第1入力端子IN1エンドパルスとしての第1制御パルスSTnを入力する必要がある。

つまり、図2や図6のゲート線駆動回路30の動作にあっては、スタートパルスとエンドパルスという2種類の制御パルスが必要であった。そのため、そのようなゲート線駆動回路30の動作を制御する駆動制御装置には、スタートパルスの出力回路だけでなく、エンドパルスの出力回路を搭載したものが採用されコスト上昇の問題(上記の第3の問題点)を招いていた。そこで実施の形態9では、スタートパルスのみで動作可能な双方向シフトレジスタを提案する。

図24〜図26は、実施の形態9に係るゲート線駆動回路30の構成を示す図である。図24のブロック図に示されるように、本実施の形態に係るゲート線駆動回路30もまた複数段から成る双方向シフトレジスタにより構成されているが、その複数段には、ゲート線GL1を駆動する最前段の単位シフトレジスタSR1のさらに前段に、第1ダミー段である第1ダミーシフトレジスタSRD1が設けられ、またゲート線GLnを駆動する最後段の単位シフトレジスタSRnのさらに次段に第2ダミー段としての第2ダミーシフトレジスタSRD2が設けられている。即ち、ゲート線駆動回路30は、先頭の第1ダミー段および最後尾の第2ダミー段を含む複数段から成っている。なお、当該ゲート線駆動回路30の各段は、上記の各実施の形態の双方向単位シフトレジスタSRのいずれでもよいし、また、図3に示した従来のものを適用することもできる。

図24の如く、(第1ダミー段である第1ダミーシフトレジスタSRD1を除いて)最前段の単位シフトレジスタSR1の第1入力端子IN1には第1制御パルスSTnが入力され、それよりも後段(単位シフトレジスタSR2〜第2ダミーシフトレジスタSRD2)の第1入力端子IN1には自己の前段の出力信号が入力される。そして第1ダミーシフトレジスタSRD1の第1入力端子IN1には上記の第2制御パルスSTrが入力される。

また、(第2ダミー段である第2ダミーシフトレジスタSRD2を除いて)最後段の第2入力端子IN2には第2制御パルスSTrが入力され、それよりも前段(単位シフトレジスタSRn-1〜第1ダミーシフトレジスタSRD1)の第2入力端子IN2には自己の次段の出力信号が入力される。そして第2ダミーシフトレジスタSRD2の第2入力端子IN2には上記の第1制御パルスSTnが入力される。

本実施の形態においては、最前段の単位シフトレジスタSR1、最後段の単位シフトレジスタSRn、第1ダミーシフトレジスタSRD1および第2ダミーシフトレジスタSRD2は、所定のリセット端子RST1,RST2,RST3,SRT4をそれぞれ有している。図24のように、単位シフトレジスタSR1のリセット端子RST1には、第1ダミーシフトレジスタSRD1の出力信号D1が入力され、単位シフトレジスタSRnのリセット端子RST2には、第2ダミーシフトレジスタSRD2の出力信号D2が入力され、第1ダミーシフトレジスタSRD1のリセット端子RST3には第1制御パルスSTnが入力され、第2ダミーシフトレジスタSRD2のリセット端子RST4には第2制御パルスSTrが入力される。これら単位シフトレジスタSR1、単位シフトレジスタSRn、第1ダミーシフトレジスタSRD1および第2ダミーシフトレジスタSRD2は、それぞれのリセット端子RST1,RST2,RST3,SRT4に信号が入力されると、リセット状態(ノードN1がLレベル、ノードN2がHレベルの状態)になるよう構成されている(詳細は後述する)。

以下の説明では、ゲート線駆動回路30を構成するそれぞれの双方向シフトレジスタの各段は、実施の形態1の双方向単位シフトレジスタSR(図7)の構成を有しているものと仮定する。上記のように最前段の単位シフトレジスタSR1、最後段の単位シフトレジスタSRn、第1ダミーシフトレジスタSRD1および第2ダミーシフトレジスタSRD2は、その他の段とは異なる構成を有しているが、それらもそれぞれ実施の形態1の双方向単位シフトレジスタSRの構成を含んでいる。

図25は、本実施の形態のゲート線駆動回路30おける第1ダミーシフトレジスタSRD1および単位シフトレジスタSR1の具体的な回路図であり、図26は、単位シフトレジスタSRnおよび第2ダミーシフトレジスタSRD2の具体的な回路図である。

まず図25の単位シフトレジスタSR1に注目すると、当該単位シフトレジスタSR1は、トランジスタQ3に並列にトランジスタQ3Dが接続していることを除いて、図7と同じ構成を有している。当該トランジスタQ3Dのゲートは、前記のリセット端子RST1に接続している。

同様に、第1ダミーシフトレジスタSRD1は、トランジスタQ4に並列にトランジスタQ4Dが接続していることを除いて、図7と同じ構成を有している。当該トランジスタQ4Dのゲートは、前記のリセット端子RST3に接続している。

また図26の単位シフトレジスタSRnに注目すると、当該単位シフトレジスタSRnは、トランジスタQ4に並列にトランジスタQ4Dが接続していることを除いて、図7と同じ構成を有している(即ち、第1ダミーシフトレジスタSRD1と同じ回路構成である)。当該トランジスタQ4Dのゲートは、前記のリセット端子RST2に接続している。

同様に、第2ダミーシフトレジスタSRD2は、トランジスタQ3に並列にトランジスタQ3Dが接続していることを除いて、図7と同じ構成を有している(即ち、単位シフトレジスタSR1と同じ回路構成である)。当該トランジスタQ3Dのゲートは、前記のリセット端子RST4に接続している。

本実施の形態に係るゲート線駆動回路30の動作を説明する。まず、順方向シフトを行う場合の動作を説明する。順方向シフトの場合、電圧信号発生器32が供給する第1電圧信号VnはHレベル、第2電圧信号VrはLレベルに設定される。つまりこの場合、第1ダミーシフトレジスタSRD1のトランジスタQ4Dおよび単位シフトレジスタSRnのトランジスタQ4Dは、それぞれのノードN1を放電するよう動作する。また、説明の簡単のため、単位シフトレジスタSR1〜SRnは、既にリセット状態(ノードN1がLレベル、ノードN2がHレベルの状態)になっているものとする。

図27は本実施の形態に係るゲート線駆動回路30の順方向シフト時の動作を示すタイミング図である。図27に示すように、順方向シフトの際には、所定のタイミングでスタートパルスとしての第1制御パルスSTnが、最前段の単位シフトレジスタSR1の第1入力端子IN1に入力される。それにより単位シフトレジスタSR1は、セット状態(ノードN1がHレベル、ノードN2がLレベルの状態)になる。一方、第2制御パルスSTrは活性化されずLレベルに維持される。

第1制御パルスSTn(スタートパルス)は、第1ダミーシフトレジスタSRD1のリセット端子RST3および第2ダミーシフトレジスタSRD2の第2入力端子IN2にも入力される。そのため第1ダミーシフトレジスタSRD1においては、トランジスタQ4DがオンしてノードN1がLレベルになり、当該第1ダミーシフトレジスタSRD1はリセット状態になる。従って、第1ダミーシフトレジスタSRD1の出力信号D1はLレベルになり、単位シフトレジスタSR1のトランジスタQ3Dはオフになる。

また、第2ダミーシフトレジスタSRD2においては、トランジスタQ4がオンしてノードN1がLレベルになり、当該第2ダミーシフトレジスタSRD2もリセット状態になる。従って、第2ダミーシフトレジスタSRD2の出力信号D2はLレベルになり、単位シフトレジスタSR1のトランジスタQ3Dはオフになる。

その後は、実施の形態1と同様の順方向シフトの動作により、クロック信号CLK,/CLKに同期して、図27に示すように単位シフトレジスタSR1〜SRnおよび第2ダミーシフトレジスタSRD2に順次伝達され、それらの出力信号G1,G2,G3,・・・,Gn,D2が順番にHレベルになる。

図27からも分かるように、第2ダミーシフトレジスタSRD2の出力信号D2は、最後段の単位シフトレジスタSRnが出力信号Gnを出力した直後にHレベルになる。この出力信号D2は、単位シフトレジスタSRnのリセット端子RST2に入力され、そのトランジスタQ3Dをオンにして当該単位シフトレジスタSRnをリセット状態にする。即ち、出力信号D2は、最後段の単位シフトレジスタSRnをリセット状態にするエンドパルスとして機能している。なお、第2ダミーシフトレジスタSRD2は、次フレームのスタートパルスとしての第1制御パルスSTnによってリセット状態になるため、次フレームにおいても同じように動作可能である。

このように、本実施の形態に係るゲート線駆動回路30の順方向シフトの動作には、スタートパルス(第1制御パルスSTn)のみが必要であり、エンドパルスは不要である。

次に、逆方向シフトを行う場合の動作を説明する。逆方向シフトの場合、第1電圧信号VnはLレベル、第2電圧信号VrはHレベルである。つまりこの場合には、単位シフトレジスタSR1のトランジスタQ3Dおよび第2ダミーシフトレジスタSRD2のトランジスタQ3Dは、それぞれのノードN1を放電するよう動作する。またここでも、単位シフトレジスタSR1〜SRnは、既にリセット状態(ノードN1がLレベル、ノードN2がHレベルの状態)になっているものとする。

図28は、本実施の形態に係るゲート線駆動回路30の逆方向シフト時の動作を示すタイミング図である。図28に示すように、逆方向シフトの際には、所定のタイミングでスタートパルスとしての第2制御パルスSTrが、最後段の単位シフトレジスタSRnの第2入力端子IN2に入力される。それにより単位シフトレジスタSRnは、セット状態(ノードN1がHレベル、ノードN2がLレベルの状態)になる。一方、第1制御パルスSTnは活性化されずLレベルに維持される。

第2制御パルスSTr(スタートパルス)は、第1ダミーシフトレジスタSRD1の第1入力端子IN1および第2ダミーシフトレジスタSRD2のリセット端子RST4にも入力される。そのため第1ダミーシフトレジスタSRD1においては、トランジスタQ3がオンしてノードN1がLレベルになり、当該第1ダミーシフトレジスタSRD1はリセット状態になる。従って、第1ダミーシフトレジスタSRD1の出力信号D1はLレベルになり、単位シフトレジスタSR1のトランジスタQ3Dはオフになる。

また、第2ダミーシフトレジスタSRD2においては、トランジスタQ3DがオンしてノードN1がLレベルになり、当該第2ダミーシフトレジスタSRD2もリセット状態になる。従って、第2ダミーシフトレジスタSRD2の出力信号D2はLレベルになり、単位シフトレジスタSR4のトランジスタQ4Dはオフになる。

その後は、実施の形態1と同様の逆方向シフトの動作により、クロック信号CLK,/CLKに同期して、図28に示すように単位シフトレジスタSRn〜SR1および第1ダミーシフトレジスタSRD1に順次伝達され、それらの出力信号Gn,Gn-1,Gn-2,・・・,G1,D1が順番にHレベルになる。

図28からも分かるように、第1ダミーシフトレジスタSRD1の出力信号D1は、最前段の単位シフトレジスタSR1が出力信号G1を出力した直後にHレベルになる。この出力信号D1は、単位シフトレジスタSR1のリセット端子RST1に入力され、そのトランジスタQ3をオンにして当該単位シフトレジスタSR1をリセット状態にする。即ち、出力信号D1は、最前段の単位シフトレジスタSR1をリセット状態にするエンドパルスとして機能している。なお、第1ダミーシフトレジスタSRD1は、次フレームのスタートパルスとしての第2制御パルスSTrによってリセット状態になるため、次フレームにおいても同じように動作可能である。

このように、本実施の形態に係るゲート線駆動回路30の逆方向シフトの動作にも、スタートパルス(第2制御パルスSTr)のみが必要であり、エンドパルスは不要である。

以上のように本実施の形態によれば、双方向シフトレジスタにおいて、エンドパルスを用いることなく、スタートパルスのみで順方向シフトおよび逆方向シフトの動作を行うことができる。つまり、ゲート線駆動回路30の動作を制御する駆動制御装置は、スタートパルスの出力回路のみを有していれば足りるため、コスト上昇の問題(上記の第3の問題点)を解決することができる。

また上で述べたように、本実施の形態の双方向シフトレジスタの単位シフトレジスタSR1,SRn、第1および第2ダミーシフトレジスタSRD1,SRD2に設けられるトランジスタQ3DあるいはトランジスタQ4Dは、それぞれのノードN1を放電する働きをしている。各単位シフトレジスタSRのノードN1を放電する場合は、それを充電する場合に比べて、駆動能力(電流を流す能力)を大きく確保できる上、高速性が要求とされない。そのため、トランジスタQ3D,Q4Dのサイズは、トランジスタQ3,Q4に比べて小さくてよく、例えば1/10程度であってもよい。またトランジスタQ3D,Q4Dのサイズが大きい場合にはノードN1の寄生容量が大きくなるので、クロック信号CLKあるいは/CLKによるノードN1を昇圧作用が小さくなってしまう。そのため、トランジスタQ1の駆動能力の低下を招くため、ある程度小さい方が望ましい。

以上の説明においては、双方向シフトレジスタの各段が、実施の形態1の単位シフトレジスタSRの構成を有するものとしたが、上記したように、本実施の形態に適用される双方向単位シフトレジスタSRは、上記の各実施の形態の双方向単位シフトレジスタSRのいずれでもよいし、また、図3に示した従来のものを適用することも可能である。

そのような場合においても、最前段の単位シフトレジスタSR1において、トランジスタQ3に並列接続するトランジスタQ3Dを設け、最後段の単位シフトレジスタSRnにおいて、トランジスタQ4に並列接続するトランジスタQ4Dを設け、第1ダミーシフトレジスタSRD1において、トランジスタQ4に並列接続するトランジスタQ4Dを設け、第2ダミーシフトレジスタSRD2において、トランジスタQ3に並列接続するトランジスタQ3Dを設ければよい。

但し、例えば実施の形態4(図11)や実施の形態5(図13)のように、トランジスタQ3がトランジスタQ3Aを介して第1電圧信号端子T1に接続し、トランジスタQ4がトランジスタQ4Aを介して第2電圧信号端子T2に接続するような場合には、トランジスタQ3A,Q4Aに対しても並列にトランジスタを追加する必要がある。

図29および図30は、本実施の形態のゲート線駆動回路30の各段に、実施の形態4(図11)の単位シフトレジスタSRを適用した例を示す。図29のように、最前段の単位シフトレジスタSR1においては、トランジスタQ3,Q3Aにそれぞれ並列にトランジスタQ3D,Q3ADを設け、その両者のゲートを共にリセット端子RST1に接続させる。第1ダミーシフトレジスタSRD1においては、トランジスタQ4,Q4Aにそれぞれ並列にトランジスタQ4D,Q4ADを設け、その両者のゲートを共にリセット端子RST3に接続させる。

また図30のように、最後段の単位シフトレジスタSRnにおいては、トランジスタQ4,Q4Dに並列にトランジスタQ4D,Q4ADを設け、その両者のゲートを共にリセット端子RST2に接続させる。第2ダミーシフトレジスタSRD2においては、トランジスタQ3,Q3Aにそれぞれ並列にトランジスタQ3D,Q3Aを設け、その両者のゲートを共にリセット端子RST4に接続させる。このように構成すれば、上記と同様にスタートパルスのみで、順方向シフトおよび逆方向シフトの動作が可能である。

またこの場合も、トランジスタQ3D,Q3AD,Q4D,Q4ADは、それぞれノードN1のレベルを放電する働きをするため、それらのサイズは、トランジスタQ3,Q3A,Q4,Q4Aに比べて小さくよく、例えば1/10程度であってもよい。またトランジスタQ3D,Q3AD,Q4D,Q4ADのサイズが大きい場合にはノードN1の寄生容量が大きくなるので、クロック信号CLKあるいは/CLKによるノードN1を昇圧作用が小さくなり、トランジスタQ1の駆動能力の低下を招くいてしまう。そのため、ある程度小さいほうが望ましい。

本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。 双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 従来の双方向単位シフトレジスタの回路図である。 ゲート線駆動回路の動作を示すタイミング図である。 双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 ゲート線駆動回路の動作を示すタイミング図である。 実施の形態1に係る双方向単位シフトレジスタの回路図である。 実施の形態1に係る双方向単位シフトレジスタの動作を示すタイミング図である。 実施の形態2に係る双方向単位シフトレジスタの回路図である。 実施の形態3に係る双方向単位シフトレジスタの回路図である。 実施の形態4に係る双方向単位シフトレジスタの回路図である。 実施の形態4に係る双方向単位シフトレジスタの動作を示すタイミング図である。 実施の形態5に係る双方向単位シフトレジスタの回路図である。 実施の形態5に係る双方向単位シフトレジスタの動作を示すタイミング図である。 実施の形態6に係る双方向単位シフトレジスタの回路図である。 実施の形態7に係る双方向単位シフトレジスタの回路図である。 実施の形態8に係る双方向単位シフトレジスタの回路図である。 実施の形態8に係る双方向単位シフトレジスタの回路図である。 実施の形態8に係る双方向単位シフトレジスタの回路図である。 実施の形態8に係る双方向単位シフトレジスタの回路図である。 実施の形態8に係る双方向単位シフトレジスタの回路図である。 実施の形態8に係る双方向単位シフトレジスタの回路図である。 実施の形態8に係る双方向単位シフトレジスタの回路図である。 実施の形態9に係る双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 実施の形態9に係るゲート線駆動回路の構成例を示す回路図である。 実施の形態9に係るゲート線駆動回路の構成例を示す回路図である。 実施の形態9に係るゲート線駆動回路の動作を示すタイミング図である。 実施の形態9に係るゲート線駆動回路の動作を示すタイミング図である。 実施の形態9に係るゲート線駆動回路の構成例を示す回路図である。 実施の形態9に係るゲート線駆動回路の構成例を示す回路図である。

符号の説明

30 ゲート線駆動回路、SR 単位シフトレジスタ、SRD1 第1ダミーシフトレジスタ、SRD2 第2ダミーシフトレジスタ、Q1〜Q13,Q3A,Q4A,Q3D,Q4D,Q3AD,Q4AD トランジスタ、CK クロック端子、IN1 第1入力端子、IN2 第2入力端子、OUT 出力端子、s1〜s3 電源端子、T1 第1電圧信号端子、T2 第2電圧信号端子。

Claims (8)

  1. 第1および第2入力端子、出力端子並びにクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、
    前記出力端子を放電する第2トランジスタと、
    互いに相補な第1および第2電圧信号が各々入力される第1および第2電圧信号端子と、
    前記第1入力端子に入力される第1入力信号に基づいて、前記第1電圧信号を前記第1トランジスタの制御電極が接続する第1ノードに供給する第3トランジスタと、
    前記第2入力端子に入力される第2入力信号に基づいて、前記第2電圧信号を前記第1ノードに供給する第4トランジスタと、
    前記第2トランジスタの制御電極が接続する第2ノードに接続した制御電極を有し、前記第1ノードを放電する第5トランジスタと、
    前記第1入力信号に基づいて、前記第2電圧信号を前記第2ノードに供給する第6トランジスタと、
    前記第2入力信号に基づいて、前記第1電圧信号を前記第2ノードに供給する第7トランジスタとを備える
    ことを特徴とするシフトレジスタ回路。
  2. 複数段から成るシフトレジスタ回路であって、
    その各段は、請求項1記載のシフトレジスタ回路であり、
    最前段の前記第1入力端子には所定の第1制御パルスが入力され、それよりも後段の前記第1入力端子には自己の前段の出力信号が入力され、
    最後段の前記第2入力端子には所定の第2制御パルスが入力され、それよりも前段の前記第2入力端子には自己の次段の出力信号が入力される
    ことを特徴とするシフトレジスタ回路。
  3. 先頭の第1ダミー段および最後尾の第2ダミー段を含む複数段から成るシフトレジスタ回路であって、
    その各段は、請求項1記載のシフトレジスタ回路であり、
    前記第1ダミー段を除いて最前段の前記第1入力端子には所定の第1制御パルスが入力され、それよりも後段の前記第1入力端子には自己の前段の出力信号が入力され、
    前記第2ダミー段を除いて最後段の前記第2入力端子には所定の第2制御パルスが入力され、それよりも前段の前記第2入力端子には自己の次段の出力信号が入力され、
    前記最前段は、
    前記第1ダミー段の出力信号に基づいて、当該最前段の前記第1ノードを放電する第8トランジスタをさらに備え、
    前記最後段は、
    前記第2ダミー段の出力信号に基づいて、当該最後段の前記第1ノードを放電する第9トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  4. 請求項3記載のシフトレジスタ回路であって、
    前記第1ダミー段は、
    前記第1入力端子に前記第2制御パルスが入力され、
    前記第1制御パルスに基づいて当該第1ダミー段の前記第1ノードを放電する第10トランジスタをさらに備え、
    前記第2ダミー段は、
    前記第2入力端子に前記第1制御パルスが入力され、
    前記第2制御パルスに基づいて当該第2ダミー段の前記第1ノードを放電する第11トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  5. 第1および第2入力端子、出力端子並びにクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、
    前記出力端子を放電する第2トランジスタと、
    互いに相補な第1および第2電圧信号が各々入力される第1および第2電圧信号端子と、
    前記第1入力端子に入力される第1入力信号に基づいて、前記第1電圧信号を前記第1トランジスタの制御電極が接続する第1ノードに供給する第3トランジスタと、
    前記第2入力端子に入力される第2入力信号に基づいて、前記第2電圧信号を前記第1ノードに供給する第4トランジスタと、
    前記第1入力信号に基づいて、前記第2電圧信号を前記第2トランジスタの制御電極が接続する第2ノードに供給する第5トランジスタと、
    前記第2入力信号に基づいて、前記第1電圧信号を前記第2ノードに供給する第6トランジスタとを備える
    ことを特徴とするシフトレジスタ回路。
  6. 複数段から成るシフトレジスタ回路であって、
    その各段は、請求項5記載のシフトレジスタ回路であり、
    最前段の前記第1入力端子には所定の第1制御パルスが入力され、それよりも後段の前記第1入力端子には自己の前段の出力信号が入力され、
    最後段の前記第2入力端子には所定の第2制御パルスが入力され、それよりも前段の前記第2入力端子には自己の次段の出力信号が入力される
    ことを特徴とするシフトレジスタ回路。
  7. 先頭の第1ダミー段および最後尾の第2ダミー段を含む複数段から成るシフトレジスタ回路であって、
    その各段は、請求項5記載のシフトレジスタ回路であり、
    前記第1ダミー段を除いて最前段の前記第1入力端子には所定の第1制御パルスが入力され、それよりも後段の前記第1入力端子には自己の前段の出力信号が入力され、
    前記第2ダミー段を除いて最後段の前記第2入力端子には所定の第2制御パルスが入力され、それよりも前段の前記第2入力端子には自己の次段の出力信号が入力され、
    前記最前段は、
    前記第1ダミー段の出力信号に基づいて、当該最前段の前記第1ノードを放電する第7トランジスタをさらに備え、
    前記最後段は、
    前記第2ダミー段の出力信号に基づいて、当該最後段の前記第1ノードを放電する第8トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  8. 請求項7記載のシフトレジスタ回路であって、
    前記第1ダミー段は、
    前記第1入力端子に前記第2制御パルスが入力され、
    前記第1制御パルスに基づいて当該第1ダミー段の前記第1ノードを放電する第9トランジスタをさらに備え、
    前記第2ダミー段は、
    前記第2入力端子に前記第1制御パルスが入力され、
    前記第2制御パルスに基づいて当該第2ダミー段の前記第1ノードを放電する第10トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
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Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101192777B1 (ko) * 2005-12-02 2012-10-18 엘지디스플레이 주식회사 쉬프트 레지스터
JP4990034B2 (ja) * 2006-10-03 2012-08-01 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP5090008B2 (ja) * 2007-02-07 2012-12-05 三菱電機株式会社 半導体装置およびシフトレジスタ回路
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP5207865B2 (ja) * 2007-11-12 2013-06-12 三菱電機株式会社 シフトレジスタ
KR101568249B1 (ko) 2007-12-31 2015-11-11 엘지디스플레이 주식회사 Shift register
TWI390540B (zh) * 2008-03-27 2013-03-21 Au Optronics Corp 移位暫存器及其控制方法
KR101301394B1 (ko) * 2008-04-30 2013-08-28 엘지디스플레이 주식회사 액정표시장치와 그 구동방법
US8023611B2 (en) 2008-09-17 2011-09-20 Au Optronics Corporation Shift register with embedded bidirectional scanning function
US20100067646A1 (en) * 2008-09-17 2010-03-18 Au Optronics Corporation Shift register with embedded bidirectional scanning function
US8232947B2 (en) * 2008-11-14 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101341005B1 (ko) * 2008-12-19 2013-12-13 엘지디스플레이 주식회사 쉬프트 레지스터
KR101341909B1 (ko) * 2009-02-25 2013-12-13 엘지디스플레이 주식회사 쉬프트 레지스터
EP2234100B1 (en) * 2009-03-26 2016-11-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP2010238323A (ja) * 2009-03-31 2010-10-21 Casio Computer Co Ltd Shift register and electronic device
KR101587610B1 (ko) 2009-09-21 2016-01-25 삼성디스플레이 주식회사 구동회로
JP5342401B2 (ja) * 2009-10-13 2013-11-13 株式会社ジャパンディスプレイ 駆動回路及び表示装置
KR101698751B1 (ko) 2009-10-16 2017-01-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 장치
KR101752834B1 (ko) * 2009-12-29 2017-07-03 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
KR101324410B1 (ko) * 2009-12-30 2013-11-01 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 표시장치
US8102962B2 (en) * 2010-01-11 2012-01-24 Au Optronics Corporation Bidrectional shifter register and method of driving same
KR101840617B1 (ko) * 2010-02-18 2018-03-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 장치
JP5473686B2 (ja) 2010-03-11 2014-04-16 三菱電機株式会社 走査線駆動回路
JP5419762B2 (ja) * 2010-03-18 2014-02-19 三菱電機株式会社 Shift register circuit
TW201133440A (en) * 2010-03-19 2011-10-01 Au Optronics Corp Shift register circuit and gate driving circuit
JP5436324B2 (ja) * 2010-05-10 2014-03-05 三菱電機株式会社 Shift register circuit
JP5436335B2 (ja) * 2010-05-25 2014-03-05 三菱電機株式会社 Scan line drive circuit
WO2012029871A1 (ja) * 2010-09-02 2012-03-08 シャープ株式会社 信号処理回路、ドライバ回路、表示装置
TWI407402B (zh) * 2010-09-29 2013-09-01 Au Optronics Corp 雙向傳遞移位暫存器
TWI415063B (zh) * 2010-10-12 2013-11-11 Au Optronics Corp 雙向傳遞移位暫存器的驅動架構
CN101984485B (zh) * 2010-11-03 2013-01-02 友达光电股份有限公司 具有双向传递移位寄存器的显示器
CN102479477B (zh) 2010-11-26 2015-03-04 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路和显示装置
TWI423217B (zh) * 2011-01-20 2014-01-11 Innolux Corp 顯示驅動電路與應用其之顯示面板
KR101768485B1 (ko) * 2011-04-21 2017-08-31 엘지디스플레이 주식회사 쉬프트 레지스터
KR101810517B1 (ko) * 2011-05-18 2017-12-20 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
KR101863332B1 (ko) * 2011-08-08 2018-06-01 삼성디스플레이 주식회사 주사 구동부, 이를 포함하는 표시 장치 및 그 구동 방법
CN102629444B (zh) * 2011-08-22 2014-06-25 北京京东方光电科技有限公司 栅极集成驱动电路、移位寄存器及显示屏
KR101481675B1 (ko) * 2011-10-04 2015-01-22 엘지디스플레이 주식회사 양 방향 쉬프트 레지스터
TWI527007B (zh) * 2011-11-25 2016-03-21 元太科技工業股份有限公司 驅動電路
CN102682727B (zh) * 2012-03-09 2014-09-03 北京京东方光电科技有限公司 移位寄存器单元、移位寄存器电路、阵列基板及显示器件
CN102779478B (zh) * 2012-04-13 2015-05-27 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、移位寄存器和显示装置
KR101879779B1 (ko) * 2012-06-01 2018-07-19 삼성디스플레이 주식회사 표시 장치, 표시 장치의 검사 방법 및 표시 장치의 구동 방법
KR101980753B1 (ko) * 2012-07-26 2019-05-21 엘지디스플레이 주식회사 쉬프트 레지스터
CN103632641B (zh) * 2012-08-22 2016-01-20 瀚宇彩晶股份有限公司 液晶显示器及其移位寄存装置
TWI475538B (zh) * 2012-08-29 2015-03-01 Giantplus Technology Co Ltd 雙向掃描驅動電路
CN202905121U (zh) * 2012-09-13 2013-04-24 北京京东方光电科技有限公司 移位寄存器单元电路、移位寄存器、阵列基板及显示设备
CN102956186A (zh) * 2012-11-02 2013-03-06 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路与液晶显示器
CN103065578B (zh) 2012-12-13 2015-05-13 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路和显示装置
CN103021318B (zh) 2012-12-14 2016-02-17 京东方科技集团股份有限公司 移位寄存器及其工作方法、栅极驱动装置、显示装置
CN103151075B (zh) * 2012-12-15 2015-09-09 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器及其扫描方法、显示器件
CN103226980B (zh) * 2013-03-29 2015-09-09 京东方科技集团股份有限公司 一种移位寄存单元、栅极驱动装置及显示装置
TWI498877B (zh) * 2013-04-26 2015-09-01 Chunghwa Picture Tubes Ltd 顯示面板
CN105047119B (zh) * 2014-05-02 2018-01-30 乐金显示有限公司 移位寄存器及使用该移位寄存器的显示装置
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 Semiconductor device and electronic device
CN104269134B (zh) * 2014-09-28 2016-05-04 京东方科技集团股份有限公司 一种栅极驱动器、显示装置及栅极驱动方法
CN104282282B (zh) * 2014-10-20 2018-01-05 京东方科技集团股份有限公司 移位寄存器、驱动方法、栅极驱动电路和显示装置
CN104282283B (zh) * 2014-10-21 2016-09-28 重庆京东方光电科技有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
US9779784B2 (en) * 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
CN104332146B (zh) * 2014-11-12 2016-09-28 合肥鑫晟光电科技有限公司 移位寄存器单元、移位寄存器、栅极驱动电路和显示装置
CN104505033A (zh) * 2014-12-18 2015-04-08 深圳市华星光电技术有限公司 栅极驱动电路、阵列基板及显示装置
KR20160092584A (ko) * 2015-01-27 2016-08-05 삼성디스플레이 주식회사 게이트 구동회로
JP2016143428A (ja) * 2015-01-29 2016-08-08 株式会社ジャパンディスプレイ シフトレジスタ回路
CN104575430B (zh) * 2015-02-02 2017-05-31 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN104732951B (zh) * 2015-04-21 2017-03-01 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动装置、显示面板
TWI559279B (zh) * 2015-07-02 2016-11-21 友達光電股份有限公司 移位暫存器電路及其操作方法
KR20170046874A (ko) * 2015-10-21 2017-05-04 삼성디스플레이 주식회사 게이트 구동회로 및 그것을 포함하는 표시 장치
CN105609136A (zh) * 2016-01-04 2016-05-25 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN105489156B (zh) * 2016-01-29 2019-01-25 京东方科技集团股份有限公司 移位寄存单元及驱动方法、栅极驱动电路和显示装置
US20170316731A1 (en) * 2016-04-29 2017-11-02 Lg Display Co., Ltd. Gate driving circuit and display device using the same
CN107665674B (zh) * 2016-07-29 2019-07-26 京东方科技集团股份有限公司 电平转换器及其操作方法、栅极驱动电路和显示装置
KR101725865B1 (ko) 2016-08-09 2017-04-12 실리콘 디스플레이 (주) 레벨 시프터 및 어레이 장치
CN106205539A (zh) * 2016-08-31 2016-12-07 深圳市华星光电技术有限公司 一种双向扫描的栅极驱动电路、液晶显示面板
CN106486047B (zh) * 2017-01-03 2019-12-10 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN106548746A (zh) * 2017-01-20 2017-03-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示器件
CN108573673A (zh) * 2018-04-27 2018-09-25 厦门天马微电子有限公司 移位寄存器、驱动电路、显示装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2524714B1 (fr) * 1982-04-01 1986-05-02 Suwa Seikosha Kk Transistor a couche mince
US5517542A (en) * 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
US5859630A (en) * 1996-12-09 1999-01-12 Thomson Multimedia S.A. Bi-directional shift register
KR100438525B1 (ko) * 1999-02-09 2004-07-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
JP3873165B2 (ja) * 2000-06-06 2007-01-24 カシオ計算機株式会社 シフトレジスタ及び電子装置
KR100752602B1 (ko) * 2001-02-13 2007-08-29 삼성전자주식회사 Shift register and liquid crystal display using the same
TW525139B (en) 2001-02-13 2003-03-21 Samsung Electronics Co Ltd Shift register, liquid crystal display using the same and method for driving gate line and data line blocks thereof
AU2003241202A1 (en) * 2002-06-10 2003-12-22 Samsung Electronics Co., Ltd. Shift register, liquid crystal display device having the shift register and method of driving scan lines using the same
TW564429B (en) * 2002-08-08 2003-12-01 Au Optronics Corp Shift register circuit
KR100917019B1 (ko) * 2003-02-04 2009-09-10 삼성전자주식회사 쉬프트 레지스터와 이를 구비하는 액정 표시 장치
KR100917009B1 (ko) 2003-02-10 2009-09-10 삼성전자주식회사 트랜지스터의 구동 방법과 쉬프트 레지스터의 구동 방법및 이를 수행하기 위한 쉬프트 레지스터
TW589612B (en) * 2003-04-16 2004-06-01 Au Optronics Corp Display driving circuit
US7369111B2 (en) * 2003-04-29 2008-05-06 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
KR20040097503A (ko) * 2003-05-12 2004-11-18 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
KR100970269B1 (ko) * 2003-10-20 2010-07-16 삼성전자주식회사 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시장치
KR100666447B1 (ko) * 2004-03-17 2007-01-11 비오이 하이디스 테크놀로지 주식회사 쉬프트 레지스터
KR20050121357A (ko) * 2004-06-22 2005-12-27 삼성전자주식회사 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시 장치
KR101056375B1 (ko) * 2004-10-01 2011-08-11 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 게이트 구동 회로 및표시 패널
JP2006164477A (ja) * 2004-12-10 2006-06-22 Casio Comput Co Ltd Shift register, drive control method for the shift register, and display drive device including the shift register

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