CN107424552B - 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括驱动模块、存储电容模块、输出模块和复位模块；所述驱动模块在所述起始端的控制下，控制所述上拉节点是否与所述置位信号输入端连接并控制所述下拉节点是否与所述第一电平输入端连接；所述复位模块在复位端的控制下，控制所述上拉节点是否与所述第一电平输入端连接，并控制所述下拉节点是否与所述第二电平输入端连接。本发明能够在解决栅极驱动信号输出抖动的同时减少采用的薄膜晶体管器件的个数从而利于实现窄边框。

Description

移位寄存器单元、驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
背景技术
现有的移位寄存器单元的架构为4T1C结构，其基本结构简单，包括一个起始信号输入晶体管，一个输出晶体管以及两个复位晶体管，外加一个自举电容，现有的移位寄存器单元可以实现栅极驱动信号只在特定时间内输出有效电平，其余时间一直输出无效电平，但由于TFT(Thin Film Transistor，薄膜晶体管)器件的栅极和其源漏极的耦合效应(在现有技术中，输出晶体管的栅极与一时钟信号输入端连接，因此由于该时钟信号输入端是不断间隔输出高低电平，所有栅极驱动信号输出会产生抖动)，现有的4T1C移位寄存器单元输出的栅极驱动信号在无效期内会随着时钟信号的变化出现抖动，所以栅极驱动信号的稳定性很差。
现有技术中无法提供一种结构简单的能够对栅极驱动信号进行降噪的移位寄存器单元的电路结构，现有的能够对栅极驱动电路降噪的移位寄存器单元采用的TFT器件的个数多，不利于实现窄边框。
发明内容
本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有的移位寄存器单元不能在解决栅极驱动信号输出抖动的同时减少采用的薄膜晶体管器件的个数从而不利于实现窄边框的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括驱动模块、存储电容模块、输出模块和复位模块，其中，
所述驱动模块分别与起始端、上拉节点、下拉节点、第一电平输入端和置位信号输入端连接，用于在所述起始端的控制下，控制所述上拉节点是否与所述置位信号输入端连接并控制所述下拉节点是否与所述第一电平输入端连接；
所述输出模块分别与所述上拉节点、所述下拉节点、所述第一电平输入端、输出信号提供端和本级栅极驱动信号输出端连接，用于在所述上拉节点的控制下控制所述本级栅极驱动信号输出端是否与所述输出信号提供端连接，在所述下拉节点的控制下控制所述本级栅极驱动信号输出端是否与所述第一电平输入端连接；
所述存储电容模块连接于所述上拉节点和所述本级栅极驱动信号输出端之间；
所述复位模块分别与复位端、第二电平输入端、所述上拉节点、所述下拉节点和所述第一电平输入端连接，用于在复位端的控制下，控制所述上拉节点是否与所述第一电平输入端连接，并控制所述下拉节点是否与所述第二电平输入端连接。
实施时，所述驱动模块包括第一驱动晶体管和第二驱动晶体管；
所述第一驱动晶体管的栅极与所述起始端连接，所述第一驱动晶体管的第一极与所述上拉节点连接，所述第一驱动晶体管的第二极与所述置位信号输入端连接；
所述第二驱动晶体管的栅极与所述起始端连接，所述第二驱动晶体管的第一极与所述第一电平输入端连接，所述第二驱动晶体管的第二极与所述下拉节点连接。
实施时，所述复位模块包括第一复位晶体管和第二复位晶体管；
所述第一复位晶体管的栅极与所述复位端连接，所述第一复位晶体管的第一极与所述下拉节点连接，所述第一复位晶体管的第二极与所述第二电平输入端连接；
所述第二复位晶体管的栅极与所述复位端连接，所述第二复位晶体管的第一极与所述上拉节点连接，所述第二复位晶体管的第二极与所述第一电平输入端连接。
实施时，所述输出模块包括第一输出晶体管和第二输出晶体管；
所述第一输出晶体管的栅极与所述下拉节点连接，所述第一输出晶体管的第一极与所述第一电平输入端连接，所述第一输出晶体管的第二极与所述本级栅极驱动信号输出端连接；
所述第二输出晶体管的栅极与所述上拉节点连接，所述第二输出晶体管的第一极与所述本级栅极驱动信号输出端连接，所述第二输出晶体管的第二极与输出信号提供端连接。
实施时，所述第一驱动晶体管、所述第二驱动晶体管、所述第一输出晶体管、所述第二输出晶体管、所述第一复位晶体管和所述第二复位晶体管都为n型晶体管；或者，所述第一驱动晶体管、所述第二驱动晶体管、所述第一输出晶体管、所述第二输出晶体管、所述第一复位晶体管和所述第二复位晶体管都为p型晶体管。
实施时，所述存储电容模块包括存储电容；所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述本级栅极驱动信号输出端连接。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：在每一显示周期内，
在起始阶段，置位信号输入端和起始端都输入第二电平，输出信号提供端输入第一电平，在所述起始端的控制下，驱动模块控制上拉节点与所述置位信号输入端连接并控制下拉节点与第一电平输入端连接，以使得所述上拉节点的电位为第二电平并所述下拉节点的电位为第一电平，在所述上拉节点的控制下，输出模块控制本级驱动信号输出端与输出信号提供端连接，以使得所述本级驱动信号输出端输出第一电平；
在输出阶段，置位信号输入端和起始端都输入第一电平，输出信号提供端输入第二电平，在所述起始端的控制下，驱动模块控制断开上拉节点与所述置位信号输入端之间的连接并控制断开下拉节点与第一电平输入端之间的连接，存储电容模块自举拉升所述上拉节点的电位，在所述上拉节点的控制下，输出模块继续控制本级驱动信号输出端与输出信号提供端连接，以使得本级栅极驱动信号输出端输出第二电平；
在复位阶段，复位端输入第二电平，在复位端的控制下，复位模块控制所述上拉节点与第一电平输入端连接并控制所述下拉节点与所述第二电平输入端连接，以使得上拉节点的电位为第一电平而所述下拉节点的电位为第二电平；在所述上拉节点的控制下，输出模块控制断开所述本级栅极驱动信号输出端与所述输出信号提供端之间的连接；在所述下拉节点的控制下，所述输出模块控制所述本级栅极驱动信号输出端与所述第一电平输入端连接，以对所述本级栅极驱动信号输出端进行复位。
本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元；
除了最后一级移位寄存器单元之外，每一级所述移位寄存器单元的本级栅极信号输出端与相邻下一级移位寄存器的起始端连接。
实施时，第4n-3级移位寄存器单元的置位信号输入端与第一时钟信号输入端连接，第4n-3级移位寄存器单元的输出信号提供端与第二时钟信号输入端连接，第4n-3级移位寄存器单元的复位端与第三时钟信号输入端连接；
第4n-2级移位寄存器单元的置位信号输入端与第二时钟信号输入端连接，第4n-2级移位寄存器单元的输出信号提供端与第三时钟信号输入端连接，第4n-2级移位寄存器单元的复位端与第四时钟信号输入端连接；
第4n-1级移位寄存器单元的置位信号输入端与第三时钟信号输入端连接，第4n-1级移位寄存器单元的输出信号提供端与第四时钟信号输入端连接，第4n-1级移位寄存器单元的复位端与第一时钟信号输入端连接；
第4n级移位寄存器单元的置位信号输入端与第四时钟信号输入端连接，第4n级移位寄存器单元的输出信号提供端与第一时钟信号输入端连接，第4n级移位寄存器单元的复位端与第二时钟信号输入端连接；
n为正整数，4n小于或等于所述栅极驱动电路包括的移位寄存器单元的级数；
第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的占空比都为1/4，所述第一时钟信号的周期、所述第二时钟信号的周期、所述第三时钟信号的周期和所述第四时钟信号的周期都为T；
第二时钟信号比第一时钟信号延迟T/4；第三时钟信号比第二时钟信号延迟T/4；第四时钟信号比第三时钟信号延迟T/4。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的位寄存器单元、驱动方法、栅极驱动电路和显示装置包括的输出模块是在上拉节点的控制下控制本级栅极驱动信号输出端是否与输出信号提供端连接，从而不会发生栅极驱动信号输出抖动的问题；本发明实施例所述的移位寄存器单元能够实现采用较少的TFT(Thin Film Transistor，薄膜晶体管)器件的情况下获得稳定高质的栅极驱动信号，能够实现窄边框。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明所述的移位寄存器单元的一具体实施例的电路图；
图3是本发明如图2所示的移位寄存器单元的具体实施例的工作时序图；
图4是四个时钟信号的时序图；
图5是本发明实施例所述的栅极驱动电路的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本发明实施例所述的移位寄存器单元，包括驱动模块11、输出模块12、复位模块13和存储电容模块14，其中，
所述驱动模块11分别与起始端STV、上拉节点PU、下拉节点PD、第一电平输入端V1和置位信号输入端SET连接，用于在所述起始端STV的控制下，控制所述上拉节点PU是否与所述置位信号输入端SET连接并控制所述下拉节点PD是否与所述第一电平输入端V1连接；
所述输出模块12分别与所述上拉节点PU、所述下拉节点PD、所述第一电平输入端V1、输出信号提供端OP和本级栅极驱动信号输出端GOUT连接，用于在所述上拉节点PU的控制下控制所述本级栅极驱动信号输出端GOUT是否与所述输出信号提供端OP连接，在所述下拉节点PD的控制下控制所述本级栅极驱动信号输出端GOUT是否与所述第一电平输入端V1连接；
所述存储电容模块14连接于所述上拉节点PU和所述本级栅极驱动信号输出端GOUT之间；
所述复位模块13分别与复位端RESET、第二电平输入端V2、所述上拉节点PU、所述下拉节点PD和所述第一电平输入端V1连接，用于在复位端RESET的控制下，控制所述上拉节点PU是否与所述第一电平输入端V1连接，并控制所述下拉节点PD是否与所述第二电平输入端V2连接。
本发明实施例所述的移位寄存器单元包括的输出模块是在上拉节点的控制下控制本级栅极驱动信号输出端是否与输出信号提供端连接，从而不会发生栅极驱动信号输出抖动的问题；本发明实施例所述的移位寄存器单元能够实现采用较少的TFT(Thin FilmTransistor，薄膜晶体管)器件的情况下获得稳定高质的栅极驱动信号，能够实现窄边框。
具体的，第一电平可以为低电平，第二电平可以为高电平；在实际操作时，以上两个电平的具体电平值可以根据实际情况改变，并不限定于以上所例举的电平值。
本发明实施例所述的移位寄存器单元包括：驱动模块，用于将置位信号输入到输出模块；输出模块，用于输出最终的栅极驱动信号，实现AA(Active Area，有效显示)区TFT器件沟道开启；复位模块，用于复位栅极驱动信号，实现AA区TFT器件沟道关闭。
具体的，所述驱动模块可以包括第一驱动晶体管和第二驱动晶体管；
所述第一驱动晶体管的栅极与所述起始端连接，所述第一驱动晶体管的第一极与所述上拉节点连接，所述第一驱动晶体管的第二极与所述置位信号输入端连接；
所述第二驱动晶体管的栅极与所述起始端连接，所述第二驱动晶体管的第一极与所述第一电平输入端连接，所述第二驱动晶体管的第二极与所述下拉节点连接。
具体的，所述复位模块可以包括第一复位晶体管和第二复位晶体管；
所述第一复位晶体管的栅极与所述复位端连接，所述第一复位晶体管的第一极与所述下拉节点连接，所述第一复位晶体管的第二极与所述第二电平输入端连接；
所述第二复位晶体管的栅极与所述复位端连接，所述第二复位晶体管的第一极与所述上拉节点连接，所述第二复位晶体管的第二极与所述第一电平输入端连接。
具体的，所述输出模块包括第一输出晶体管和第二输出晶体管；
所述第一输出晶体管的栅极与所述下拉节点连接，所述第一输出晶体管的第一极与所述第一电平输入端连接，所述第一输出晶体管的第二极与所述本级栅极驱动信号输出端连接；
所述第二输出晶体管的栅极与所述上拉节点连接，所述第二输出晶体管的第一极与所述本级栅极驱动信号输出端连接，所述第二输出晶体管的第二极与输出信号提供端连接。
优选的，所述第一驱动晶体管、所述第二驱动晶体管、所述第一输出晶体管、所述第二输出晶体管、所述第一复位晶体管和所述第二复位晶体管可以都为n型晶体管；或者，所述第一驱动晶体管、所述第二驱动晶体管、所述第一输出晶体管、所述第二输出晶体管、所述第一复位晶体管和所述第二复位晶体管可以都为p型晶体管。
在优选情况下，本发明实施例所述的移位寄存器单元包括的所有的晶体管都为n型或都为p型，可以减少制程中用到的mask(掩膜)数目，更容易降低成本。
具体的，所述存储电容模块可以包括存储电容；所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述本级栅极驱动信号输出端连接。
下面通过一具体实施例来说明本发明所述的移位寄存器单元。
如图2所示，本发明所述的移位寄存器单元的一具体实施例包括驱动模块11、输出模块12、复位模块13和存储电容模块14，其中，
所述驱动模块11包括第一驱动晶体管T3和第二驱动晶体管T4；
所述第一驱动晶体管T3的栅极与所述起始端STV连接，所述第一驱动晶体管T3的漏极与所述上拉节点PU连接，所述第一驱动晶体管T3的源极与所述置位信号输入端SET连接；
所述第二驱动晶体管T4的栅极与所述起始端STV连接，所述第二驱动晶体管T4的漏极与所述第一电平输入端V1连接，所述第二驱动晶体管T4的源极与所述下拉节点PD连接；
所述复位模块13包括第一复位晶体管T5和第二复位晶体管T6；
所述第一复位晶体管T5的栅极与所述复位端RESET连接，所述第一复位晶体管T5的漏极与所述下拉节点PD连接，所述第一复位晶体管T5的漏极与输入高电平VGH的高电平输入端连接；
所述第二复位晶体管T6的栅极与所述复位端RESET连接，所述第二复位晶体管T6的漏极与所述上拉节点PU连接，所述第二复位晶体管T6的源极与输入低电平VGL的低电平输入端连接；
所述输出模块12包括第一输出晶体管T1和第二输出晶体管T2；
所述第一输出晶体管T1的栅极与所述下拉节点PD连接，所述第一输出晶体管T1的漏极与输入低电平VGL的低电平输入端连接，所述第一输出晶体管T1的源极与所述本级栅极驱动信号输出端GOUT连接；
所述第二输出晶体管T2的栅极与所述上拉节点PU连接，所述第二输出晶体管T2的漏极与所述本级栅极驱动信号输出端GOUT连接，所述第二输出晶体管T2的源极与输出信号提供端OP连接；
所述存储电容模块14包括存储电容Cs，所述存储电容Cs的第一端与所述上拉节点PU连接，所述存储电容Cs的第二端与所述本级栅极驱动信号输出端GOUT连接。
在如图2所示的移位寄存器单元的具体实施例中，T1、T2、T3、T4、T5和T6都为n型晶体管。但是在实际操作时，如上晶体管也可以被替换为p型晶体管，只需相应改变控制该晶体管的控制信号的时序即可。
在具体实施时，在如图2所示的移位寄存器单元的具体实施例中，置位信号输入端SET与第一时钟信号输入端CKV1(图2中未示出CKV1)连接，输出信号提供端OP与第二时钟信号输入端CKV2(图2中未示出CKV2)连接，复位端RESET与第三时钟信号输入端CKV3(图2中未示出CKV3)连接；
如图3所示，由第一时钟信号输入端CKV1输入的第一时钟信号、由第二时钟信号输入端CKV2输入的第二时钟信号和由第三时钟信号输入端CKV3输入的第三时钟信号的占空比都为1/4，所述第一时钟信号的周期、所述第二时钟信号的周期和所述第三时钟信号的周期都为T；
第二时钟信号比第一时钟信号延迟T/4；第三时钟信号比第二时钟信号延迟T/4；第四时钟信号比第三时钟信号延迟T/4。
如图3所示，本发明如图2所示的移位寄存器单元的具体实施例在工作时，在每一显示周期，
在起始阶段S1，第一时钟信号输入端CKV1和起始端STV都输入高电平，第二时钟信号输入端CKV2和第三时钟信号输入端CKV3都输入低电平，在所述起始端STV的控制下，T3和T4都打开，以使得上拉节点PU与第一时钟信号输入端CKV1连接并使得下拉节点PD与输入低电平VGL的低电平输入端连接，以使得所述上拉节点PU的电位为高电平并所述下拉节点PD的电位为低电平，在下拉节点PD的控制下，T1关闭，在所述上拉节点PU的控制下，T2打开，以控制本级驱动信号输出端GOUT与第二时钟信号输入端CKV2连接，以使得所述本级驱动信号输出端GOUT输出低电平；在所述第三时钟信号输入端CKV3的控制下，T5和T6都关闭；
在输出阶段S2，第一时钟信号输入端CKV1、起始端STV和第三时钟信号输入端CKV3都输入低电平，第二时钟信号输入端CKV2输入高电平，在所述起始端STV的控制下，T3和T4都关闭，以控制断开上拉节点PU与所述第一时钟信号输入端CKV1之间的连接并控制断开下拉节点PD与输入低电平VGL的低电平输入端之间的连接，存储电容Cs自举拉升所述上拉节点PU的电位，在所述上拉节点PU的控制下，T2继续打开，以控制本级驱动信号输出端GOUT与第二时钟信号输入端CKV2连接，以使得所述本级驱动信号输出端GOUT输出高电平；在所述第三时钟信号输入端CKV3的控制下，T5和T6都关闭；
在复位阶段S3，第三时钟信号输入端CKV3输入高电平，在第三时钟信号输入端CKV3的控制下，T5和T6都打开，以控制所述上拉节点PU与输入低电平VGL的低电平输入端连接，并控制所述下拉节点PD与输入高电平VGH的高电平输入端连接，以使得上拉节点PU的电位为低电平而下拉节点PD的电位为高电平；在所述上拉节点PU的控制下，T1关闭，以控制断开所述本级栅极驱动信号输出端GOUT与所述第二时钟信号输入端CKV之间的连接；在所述下拉节点PD的控制下，T1打开，以控制所述本级栅极驱动信号输出端GOUT与输入低电平VGL的低电平输入端连接，以对所述本级栅极驱动信号输出端GOUT进行复位，使得本级栅极驱动信号输出端GOUT输出低电平。
本发明如图2所示的移位寄存器单元的具体实施例与现有技术相比只需增加两个TFT器件，既可以很好的解决栅极驱动信号输出抖动的问题，同时，GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)架构内部节点的电压(内部节点指的是上拉节点)更加稳定，在一定程度上解决了移位寄存器单元的电路误操作时可能性。
本发明如图2所示的移位寄存器单元的具体实施例为6T1C架构，采用的TFT的数量较少，可以很好的实现窄边框。
本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：在每一显示周期内，
在起始阶段，置位信号输入端和起始端都输入第二电平，输出信号提供端输入第一电平，在所述起始端的控制下，驱动模块控制上拉节点与所述置位信号输入端连接并控制下拉节点与第一电平输入端连接，以使得所述上拉节点的电位为第二电平并所述下拉节点的电位为第一电平，在所述上拉节点的控制下，输出模块控制本级驱动信号输出端与输出信号提供端连接，以使得所述本级驱动信号输出端输出第一电平；
在输出阶段，置位信号输入端和起始端都输入第一电平，输出信号提供端输入第二电平，在所述起始端的控制下，驱动模块控制断开上拉节点与所述置位信号输入端之间的连接并控制断开下拉节点与第一电平输入端之间的连接，存储电容模块自举拉升所述上拉节点的电位，在所述上拉节点的控制下，输出模块继续控制本级驱动信号输出端与输出信号提供端连接，以使得本级栅极驱动信号输出端输出第二电平；
在复位阶段，复位端输入第二电平，在复位端的控制下，复位模块控制所述上拉节点与第一电平输入端连接并控制所述下拉节点与所述第二电平输入端连接，以使得上拉节点的电位为第一电平而所述下拉节点的电位为第二电平；在所述上拉节点的控制下，输出模块控制断开所述本级栅极驱动信号输出端与所述输出信号提供端之间的连接；在所述下拉节点的控制下，所述输出模块控制所述本级栅极驱动信号输出端与所述第一电平输入端连接，以对所述本级栅极驱动信号输出端进行复位。
本发明实施例所述的移位寄存器单元的驱动方法应用于上述的移位寄存单元，在每一显示周期内，在起始阶段S1，驱动模块将置位信号输入到输出模块；在输出阶段S2，输出模块输出最终的栅极驱动信号，实现AA(ActiveArea，有效显示)区TFT器件沟道开启；在复位阶段S3，复位模块复位栅极驱动信号，实现AA区TFT器件沟道关闭。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元；
除了最后一级移位寄存器单元之外，每一级所述移位寄存器单元的本级栅极信号输出端与相邻下一级移位寄存器的起始端连接。
在实际操作时，在本发明实施例所述的栅极驱动电路中，第4n-3级移位寄存器单元的置位信号输入端与第一时钟信号输入端连接，第4n-3级移位寄存器单元的输出信号提供端与第二时钟信号输入端连接，第4n-3级移位寄存器单元的复位端与第三时钟信号输入端连接；
第4n-2级移位寄存器单元的置位信号输入端与第二时钟信号输入端连接，第4n-2级移位寄存器单元的输出信号提供端与第三时钟信号输入端连接，第4n-2级移位寄存器单元的复位端与第四时钟信号输入端连接；
第4n-1级移位寄存器单元的置位信号输入端与第三时钟信号输入端连接，第4n-1级移位寄存器单元的输出信号提供端与第四时钟信号输入端连接，第4n-1级移位寄存器单元的复位端与第一时钟信号输入端连接；
第4n级移位寄存器单元的置位信号输入端与第四时钟信号输入端连接，第4n级移位寄存器单元的输出信号提供端与第一时钟信号输入端连接，第4n级移位寄存器单元的复位端与第二时钟信号输入端连接；
n为正整数，4n小于或等于所述栅极驱动电路包括的移位寄存器单元的级数；
如图4所示，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4的占空比都为1/4，所述第一时钟信号CK1的周期、所述第二时钟信号CK2的周期、所述第三时钟信号CK3的周期和所述第四时钟信号CK4的周期都为T；
第二时钟信号CK2比第一时钟信号CK1延迟T/4；第三时钟信号CK3比第二时钟信号CK2延迟T/4；第四时钟信号CK4比第三时钟信号CK3延迟T/4。
下面通过一具体实施例来说明本发明所述的栅极驱动电路。
如图5所示，本发明所述的栅极驱动电路的一具体实施例包括第一级移位寄存器单元GTIC1、第二级移位寄存器单元GTIC2、第三级移位寄存器单元GTIC3和第四级移位寄存器单元GTIC4；本发明所述的栅极驱动电路的该具体实施例包括的移位寄存器单元的级数可以为多个，在图5中仅示出了四级移位寄存器单元的连接关系用于示例；
如图5所示，第一级移位寄存器单元GTIC1的起始端与外部起始信号输入端STV_IN连接，第一级移位寄存器单元GTIC1的置位信号输入端与第一时钟信号输入端CKV1连接，第一级移位寄存器单元GTIC1的输出信号提供端与第二时钟信号输入端CKV2连接，第一级移位寄存器单元GTIC1的复位端RESET1与第三时钟信号输入端CKV3连接；
第二级移位寄存器单元GTIC2的起始端与第一级移位寄存器单元GTIC1的第一栅极驱动信号输出端GOUT1连接，第二级移位寄存器单元GTIC2的置位信号输入端与第二时钟信号输入端CKV2连接，第二级移位寄存器单元GTIC2的输出信号提供端与第三时钟信号输入端CKV3连接，第二级移位寄存器单元GTIC2的复位端与第四时钟信号输入端CKV4连接；
第三级移位寄存器单元GTIC3的起始端与第二级移位寄存器单元GTIC2的第二栅极驱动信号输出端GOUT2连接，第三级移位寄存器单元GTIC3的置位信号输入端与第三时钟信号输入端CKV3连接，第三级移位寄存器单元GTIC3的输出信号提供端与第四时钟信号输入端CKV4连接，第三级移位寄存器单元GTIC3的复位端与第一时钟信号输入端CKV1连接；
第四级移位寄存器单元GTIC4的起始端与第三级移位寄存器单元GTIC3的第三栅极驱动信号输出端GOUT3连接，第四级移位寄存器单元GTIC4的置位信号输入端与第四时钟信号输入端CKV4连接，第四级移位寄存器单元GTIC4的输出信号提供端与第一时钟信号输入端CKV1连接，第四级移位寄存器单元GTIC4的复位端与第二时钟信号输入端CKV2连接。
在图5所示的具体实施例中，标号为STV的为各级移位寄存器单元的起始端，标号为SET的为各级移位寄存器单元的置位信号输入端，标号为OP的为各级移位寄存器单元的输出信号提供端，标号为RESET的为各级移位寄存器单元的复位端，标号为GOUT的为各级移位寄存器单元的本级栅极驱动信号输出端；
第一级移位寄存器单元GTIC1的本级栅极驱动信号输出端与第一栅极驱动信号输出端GOUT1连接；
第二级移位寄存器单元GTIC2的本级栅极驱动信号输出端与第栅极驱动信号输出端GOUT2连接；
第三级移位寄存器单元GTIC3的本级栅极驱动信号输出端与第三栅极驱动信号输出端GOUT3连接；
第四级移位寄存器单元GTIC4的本级栅极驱动信号输出端与第四栅极驱动信号输出端GOUT4连接。
根据如图5中所示的级联方式，做24级仿真，栅极驱动信号输出正常。
本发明所述的显示装置包括上的栅极驱动电路。
本实施例所提供的显示装置可以显示器、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括驱动模块、存储电容模块、输出模块和复位模块，其中，
所述驱动模块分别与起始端、上拉节点、下拉节点、第一电平输入端和置位信号输入端连接，用于在所述起始端的控制下，控制所述上拉节点是否与所述置位信号输入端连接并控制所述下拉节点是否与所述第一电平输入端连接；
所述输出模块分别与所述上拉节点、所述下拉节点、所述第一电平输入端、输出信号提供端和本级栅极驱动信号输出端连接，用于在所述上拉节点的控制下控制所述本级栅极驱动信号输出端是否与所述输出信号提供端连接，在所述下拉节点的控制下控制所述本级栅极驱动信号输出端是否与所述第一电平输入端连接；
所述存储电容模块连接于所述上拉节点和所述本级栅极驱动信号输出端之间；
所述复位模块分别与复位端、第二电平输入端、所述上拉节点、所述下拉节点和所述第一电平输入端连接，用于在复位端的控制下，控制所述上拉节点是否与所述第一电平输入端连接，并控制所述下拉节点是否与所述第二电平输入端连接。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述驱动模块包括第一驱动晶体管和第二驱动晶体管；
所述第一驱动晶体管的栅极与所述起始端连接，所述第一驱动晶体管的第一极与所述上拉节点连接，所述第一驱动晶体管的第二极与所述置位信号输入端连接；
所述第二驱动晶体管的栅极与所述起始端连接，所述第二驱动晶体管的第一极与所述第一电平输入端连接，所述第二驱动晶体管的第二极与所述下拉节点连接。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述复位模块包括第一复位晶体管和第二复位晶体管；
所述第一复位晶体管的栅极与所述复位端连接，所述第一复位晶体管的第一极与所述下拉节点连接，所述第一复位晶体管的第二极与所述第二电平输入端连接；
所述第二复位晶体管的栅极与所述复位端连接，所述第二复位晶体管的第一极与所述上拉节点连接，所述第二复位晶体管的第二极与所述第一电平输入端连接。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述输出模块包括第一输出晶体管和第二输出晶体管；
所述第一输出晶体管的栅极与所述下拉节点连接，所述第一输出晶体管的第一极与所述第一电平输入端连接，所述第一输出晶体管的第二极与所述本级栅极驱动信号输出端连接；
所述第二输出晶体管的栅极与所述上拉节点连接，所述第二输出晶体管的第一极与所述本级栅极驱动信号输出端连接，所述第二输出晶体管的第二极与输出信号提供端连接。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述第一驱动晶体管、所述第二驱动晶体管、所述第一输出晶体管、所述第二输出晶体管、所述第一复位晶体管和所述第二复位晶体管都为n型晶体管；或者，所述第一驱动晶体管、所述第二驱动晶体管、所述第一输出晶体管、所述第二输出晶体管、所述第一复位晶体管和所述第二复位晶体管都为p型晶体管。
6.如权利要求1所述的移位寄存器单元，其特征在于，所述存储电容模块包括存储电容；所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述本级栅极驱动信号输出端连接。
7.一种移位寄存器单元的驱动方法，应用于如权利要求1至6中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：在每一显示周期内，
在起始阶段，置位信号输入端和起始端都输入第二电平，输出信号提供端输入第一电平，在所述起始端的控制下，驱动模块控制上拉节点与所述置位信号输入端连接并控制下拉节点与第一电平输入端连接，以使得所述上拉节点的电位为第二电平并所述下拉节点的电位为第一电平，在所述上拉节点的控制下，输出模块控制本级驱动信号输出端与输出信号提供端连接，以使得所述本级驱动信号输出端输出第一电平；
在输出阶段，置位信号输入端和起始端都输入第一电平，输出信号提供端输入第二电平，在所述起始端的控制下，驱动模块控制断开上拉节点与所述置位信号输入端之间的连接并控制断开下拉节点与第一电平输入端之间的连接，存储电容模块自举拉升所述上拉节点的电位，在所述上拉节点的控制下，输出模块继续控制本级驱动信号输出端与输出信号提供端连接，以使得本级栅极驱动信号输出端输出第二电平；
在复位阶段，复位端输入第二电平，在复位端的控制下，复位模块控制所述上拉节点与第一电平输入端连接并控制所述下拉节点与所述第二电平输入端连接，以使得上拉节点的电位为第一电平而所述下拉节点的电位为第二电平；在所述上拉节点的控制下，输出模块控制断开所述本级栅极驱动信号输出端与所述输出信号提供端之间的连接；在所述下拉节点的控制下，所述输出模块控制所述本级栅极驱动信号输出端与所述第一电平输入端连接，以对所述本级栅极驱动信号输出端进行复位。
8.一种栅极驱动电路，其特征在于，包括多级如权利要求1至6中任一权利要求所述的移位寄存器单元；
除了最后一级移位寄存器单元之外，每一级所述移位寄存器单元的本级栅极信号输出端与相邻下一级移位寄存器的起始端连接。
9.如权利要求8所述的栅极驱动电路，其特征在于，第4n-3级移位寄存器单元的置位信号输入端与第一时钟信号输入端连接，第4n-3级移位寄存器单元的输出信号提供端与第二时钟信号输入端连接，第4n-3级移位寄存器单元的复位端与第三时钟信号输入端连接；
第4n-2级移位寄存器单元的置位信号输入端与第二时钟信号输入端连接，第4n-2级移位寄存器单元的输出信号提供端与第三时钟信号输入端连接，第4n-2级移位寄存器单元的复位端与第四时钟信号输入端连接；
第4n-1级移位寄存器单元的置位信号输入端与第三时钟信号输入端连接，第4n-1级移位寄存器单元的输出信号提供端与第四时钟信号输入端连接，第4n-1级移位寄存器单元的复位端与第一时钟信号输入端连接；
第4n级移位寄存器单元的置位信号输入端与第四时钟信号输入端连接，第4n级移位寄存器单元的输出信号提供端与第一时钟信号输入端连接，第4n级移位寄存器单元的复位端与第二时钟信号输入端连接；
n为正整数，4n小于或等于所述栅极驱动电路包括的移位寄存器单元的级数；
第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的占空比都为1/4，所述第一时钟信号的周期、所述第二时钟信号的周期、所述第三时钟信号的周期和所述第四时钟信号的周期都为T；
第二时钟信号比第一时钟信号延迟T/4；第三时钟信号比第二时钟信号延迟T/4；第四时钟信号比第三时钟信号延迟T/4。
10.一种显示装置，其特征在于，包括如权利要求8或9所述的栅极驱动电路。
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