CN105632451A - 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括：上拉节点控制模块；上拉模块；下拉模块；复位模块，分别与复位端和下拉节点连接，在复位阶段，当由复位信号为第一电平时，控制下拉节点的电位为第一电平；第一下拉节点控制模块，分别与时钟信号输出端和下拉节点连接，用于当由时钟信号输出端输出第一电平时控制下拉节点的电位为第一电平；以及，第二下拉节点控制模块。本发明采用的第一下拉节点控制模块的结构更加简洁，可以减少信号线和晶体管的数目，从而有利于实现窄边框。

Description

移位寄存器单元、驱动方法、栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。

背景技术

随着科技的进步和生产力的发展，TFT-LCD(ThinFilmTransistor-LiquidCrystalDisplay薄膜场效应晶体管-液晶显示器)对于窄边框的需求越来越迫切，而栅极驱动电路包括的移位寄存器单元在显示面板中的应用，是实现窄边框的重要方法之一。

TFT-LCD的驱动器包括栅极驱动电路与数据驱动电路，而栅极驱动电路主要由多级移位寄存器单元组成，每一级移位寄存器单元均与一根栅线对接，通过移位寄存器单元的输出信号，逐行扫描驱动像素TFT(ThinFilmTransistor，薄膜场效应晶体管)。但是现有的移位寄存器单元采用的信号线的数目多，并现有的移位寄存器单元采用的晶体管的数目多，不利于实现窄边框。

发明内容

本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，以解决现有技术中由于采用的信号线和晶体管的数目多而导致的不利于实现窄边框的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括输入端、复位端和栅极驱动信号输出端；所述移位寄存器单元还包括：

上拉节点控制模块，分别与所述输入端、上拉节点和下拉节点连接，还分别接入第一电平和第二电平；

上拉模块，分别与时钟信号输出端、所述上拉节点和所述栅极驱动信号输出端连接；

下拉模块，分别与所述下拉节点和所述栅极驱动信号输出端连接，并接入第二电平；

复位模块，分别与所述复位端和所述下拉节点连接，用于在复位阶段，当由所述复位端接入的复位信号为第一电平时，控制所述下拉节点的电位为第一电平；

第一下拉节点控制模块，分别与所述时钟信号输出端和所述下拉节点连接，用于当所述时钟信号输出端输出第一电平时控制所述下拉节点的电位为第一电平；以及，

第二下拉节点控制模块，分别与所述上拉节点和所述下拉节点连接，并接入所述第二电平。

实施时，所述第一下拉节点控制模块包括：第一下拉节点控制晶体管，栅极和第一极都与所述时钟信号输出端连接，第二极与所述下拉节点连接。

实施时，所述复位模块包括：复位晶体管，栅极和第一极都与所述复位端连接，第二极与所述下拉节点连接。

实施时，所述上拉节点控制模块，用于当由所述输入端接入的输入信号为第一电平时控制所述上拉节点的电位为第一电平，当所述下拉节点的电位为第一电平时控制所述上拉节点接入所述第二电平，并控制在输出阶段自举拉升所述上拉节点的电位。

实施时，所述上拉节点控制模块包括：

输入晶体管，栅极与所述输入端连接，第一极接入第一电平，第二极与所述上拉节点连接；

上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入第二电平；以及，

存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。

实施时，所述第二下拉节点控制模块用于当所述上拉节点的电位为第一电平时控制所述下拉节点的电位为第二电平；

所述上拉模块用于当所述上拉节点的电位为第一电平时控制所述栅极驱动信号输出端与所述时钟信号输出端连接；

所述下拉模块用于当所述下拉节点的电位为第一电平时控制所述栅极驱动信号输出端接入所述第二电平。

实施时，所述第二下拉节点控制模块包括：第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入所述第二电平；

所述上拉模块包括：上拉晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输出端连接，第二极与所述栅极驱动信号输出端连接；

所述下拉模块包括：下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第二电平。

本发明还提供了一种移位寄存器单元的驱动方法，用于驱动上述的移位寄存器单元，所述驱动方法包括：

在每一显示周期的输入阶段，由输入端接入的输入信号为第一电平，上拉节点控制模块控制上拉节点的电位为第一电平，时钟信号输出端输出第二电平，上拉模块控制栅极驱动信号输出端与时钟信号输出端连接，以控制所述栅极驱动信号输出端输出第二电平；

在每一显示周期的输出阶段，上拉节点控制模块控制自举拉升所述上拉节点的电位，第一下拉节点控制模块和第二下拉节点控制模块控制所述下拉节点的电位为第二电平，时钟信号输出端输出第一电平，上拉模块继续控制所述栅极驱动信号输出端与所述时钟信号输出端连接，以控制所述栅极驱动信号输出端输出第一电平；

在每一显示周期的复位阶段，由复位端接入的复位信号为第一电平，复位模块控制所述下拉节点的电位为第一电平，上拉节点控制模块控制所述上拉节点的电位为第二电平，下拉模块控制所述栅极驱动信号输出端输出第二电平；

在每一显示周期的输出截止保持阶段，在下一显示周期的输入阶段开始之前，第一下拉节点控制模块控制所述下拉节点的电位与所述时钟信号输出端输出的时钟信号的电位保持一致，当所述时钟信号为第一电平时，上拉节点控制模块控制所述上拉节点的电位为第二电平，下拉模块控制栅极驱动信号输出端输出第二电平。

本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元；

除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；

除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端都与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置采用的第一下拉节点控制模块的结构更加简洁，可以减少信号线和晶体管的数目，从而有利于实现窄边框。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明所述的移位寄存器单元的一具体实施例的电路图；

图3是本发明所述的移位寄存器单元的该具体实施例的工作时序图；

图4是本发明所述的移位寄存器单元的驱动方法的流程图；

图5是本发明实施例所述的栅极驱动电路的结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实施例所述的移位寄存器单元包括输入端INPUT、复位端RESET和栅极驱动信号输出端OUTPUT；所述移位寄存器单元还包括：

上拉节点控制模块11，分别与所述输入端INPUT、上拉节点PU和下拉节点PD连接，还分别接入第一电平V1和第二电平V2；

上拉模块12，分别与时钟信号输出端CLK、所述上拉节点PU和所述栅极驱动信号输出端OUTPUT连接；

下拉模块13，分别与所述下拉节点PD和所述栅极驱动信号输出端OUTPUT连接，并接入第二电平V2；

复位模块14，分别与所述复位端RESET和所述下拉节点PD连接，用于在复位阶段，当由所述复位端RESET接入的复位信号为第一电平时，控制所述下拉节点PD的电位为第一电平V1；

第一下拉节点控制模块15，分别与所述时钟信号输出端CLK和所述下拉节点连接，用于当所述时钟信号输出端CLK输出第一电平时控制所述下拉节点PD的电位为第一电平V1；以及，

第二下拉节点控制模块16，分别与所述上拉节点PU和所述下拉节点PD连接，并接入所述第二电平V2。

本发明实施例所述的移位寄存器单元与现有的移位寄存器单元的区别在于复位模块的结构和第一下拉节点控制模块不同；并且本发明实施例采用的第一下拉节点控制模块的结构更加简洁，可以减少信号线和晶体管的数目，从而有利于实现窄边框。

在实际操作时，当本发明实施例所述的移位寄存器单元包括的上拉晶体管和下拉晶体管为n型晶体管时，第一电平V1可以为高电平，第二电平V2可以为低电平；但是当本发明实施例所述的移位寄存器单元包括的上拉晶体管和下拉晶体管的类型改变时，在设计时会相应改变所述第一电平V1的值和所述第二电平V2的值，在此不再赘述。

在一优选的具体实施例中，所述第一下拉节点控制模块包括：第一下拉节点控制晶体管，栅极和第一极都与所述时钟信号输出端连接，第二极与所述下拉节点连接。

在现有技术中，第一下拉节点控制模块包括的第一下拉节点控制晶体管的第一极是与第一电平输出端连接的，并且该第一下拉节点控制模块还需包括更多的晶体管才能实现下拉节点控制的功能，从而本发明该具体实施例通过采用结构简洁的第一下拉节点控制晶体管，以能够减少信号线和晶体管的数据，有利于实现窄边框。

优选的，所述复位模块可以包括：复位晶体管，栅极和第一极都与所述复位端连接，第二极与所述下拉节点连接。当所述复位晶体管为n型晶体管时，当由所述复位端输入的复位信号为高电平时，所述下拉节点的电位为高电平；当所述复位晶体管为p型晶体管时，当由所述复位端输入的复位信号为低电平时，所述下拉节点的电位为低电平。

具体的，所述上拉节点控制模块，用于当由所述输入端接入的输入信号为第一电平时控制所述上拉节点的电位为第一电平，当所述下拉节点的电位为第一电平时控制所述上拉节点接入所述第二电平，并控制在输出阶段自举拉升所述上拉节点的电位。

具体的，所述上拉节点控制模块可以包括：

输入晶体管，栅极与所述输入端连接，第一极接入第一电平，第二极与所述上拉节点连接；

上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入第二电平；以及，

存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。

具体的，所述第二下拉节点控制模块用于当所述上拉节点的电位为第一电平时控制所述下拉节点的电位为第二电平；

所述上拉模块用于当所述上拉节点的电位为第一电平时控制所述栅极驱动信号输出端与所述时钟信号输出端连接；

所述下拉模块用于当所述下拉节点的电位为第一电平时控制所述栅极驱动信号输出端接入所述第二电平。

具体的，所述第二下拉节点控制模块可以包括：第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入所述第二电平；

所述上拉模块可以包括：上拉晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输出端连接，第二极与所述栅极驱动信号输出端连接；

所述下拉模块可以包括：下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第二电平。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为n型晶体管或p型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以n型晶体管为例进行的说明，可以想到的是在采用p型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。

下面通过一具体实施例来说明本发明所述的移位寄存器单元。

如图2所示，本发明所述的移位寄存器单元的一具体实施例包括栅极驱动信号输出端OUTPUT、上拉节点控制模块11、上拉模块12、下拉模块13、复位模块14、第一下拉节点控制模块15和第二下拉节点控制模块16，其中，

所述第一下拉节点控制模块15包括：第一下拉节点控制晶体管M1，栅极和漏极都与时钟信号输出端CLK连接，源极与下拉节点PD连接；

所述复位模块14包括：复位晶体管M2，栅极和漏极都与复位端RESET连接，第二极与所述下拉节点PD连接；

所述上拉节点控制模块11包括：

输入晶体管M3，栅极与输入端INPUT连接，第一极接入高电平VGH，第二极与上拉节点PU连接；

上拉节点控制晶体管M4，栅极与所述下拉节点PD连接，漏极与所述上拉节点PU连接，源极接入低电平VGL；以及，

存储电容C1，第一端与所述上拉节点PU连接，第二端与所述栅极驱动信号输出端OUTPUT连接；

所述第二下拉节点控制模块16包括：第二下拉节点控制晶体管M5，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极接入低电平VGL；

所述上拉模块12包括：上拉晶体管M6，栅极与所述上拉节点PU连接，漏与所述时钟信号输出端CLK连接，源极与所述栅极驱动信号输出端OUTPUT连接；

所述下拉模块13可以包括：下拉晶体管M7，栅极与所述下拉节点PD连接，漏极与所述栅极驱动信号输出端OUTPUT连接，第二极接入低电平VGL。

在图2所示的具体实施例中，所有的晶体管都为n型晶体管。

如图3所示，本发明所述的移位寄存器单元的该具体实施例在工作时，

在每一显示周期的第一阶段T1，即输入阶段，INPUT输入高电平信号，输入信号为相邻上一级移位寄存器单元输出的栅极驱动信号，使得M3导通；此时CLK输出的时钟信号为低电平，INPUT输入的高电平信号给C1充电，使得PU的电位被拉高，同时M6和M5打开，PD的电位为低电平，OUTPUT输出低电平；

在每一显示周期的第二阶段T2，即输出阶段，INPUT输入低电平信号，M3关断，PU的电位继续保持高电位，M6保持开启状态，此时CLK输出高电平，此时PU的电位由于自举效应进一步被拉升，最终向OUTPUT输出栅极驱动信号，OUTPUT输出高电平，通过设计M1的宽长比和M5的宽长比的比例使得PD的电位为低电平，从而M7和M4继续关闭，保证栅极驱动信号的稳定输出；在实际操作时，M1的宽长比和M5的宽长比之间的比例可以被设置为1:5左右；

在每一显示周期的第三阶段T3，即复位阶段，RESET输入高电平信号，由RESET输入的复位信号为相邻下一级移位寄存器单元输出的栅极驱动信号，RESET输入的高电平信号导通M2，以控制PD的电位被拉升为高电平，打开M4和M7，以分别拉低PU的电位和OUTPUT输出的栅极驱动信号，同时关断M6，此时OUTPUT输出低电平VGL；

在每一显示周期的第四阶段T4，即输出截止保持阶段，在下一帧信号来之前，PD的电位与CLK输出的时钟信号的电位保持一致，当CLK输出高电平时，M4和M7导通，对PU及OUTPUT进行放噪，使得CLK产生的耦合噪声电压得以消除，从而保证低压输出，保证栅极驱动信号输出的稳定性。

本发明还提供了一种移位寄存器单元的驱动方法，用于驱动上述的移位寄存器单元，如图4所示，所述驱动方法包括：

S1：在每一显示周期的输入阶段，由输入端接入的输入信号为第一电平，上拉节点控制模块控制上拉节点的电位为第一电平，时钟信号输出端输出第二电平，上拉模块控制栅极驱动信号输出端与时钟信号输出端连接，以控制所述栅极驱动信号输出端输出第二电平；

S2：在每一显示周期的输出阶段，上拉节点控制模块控制自举拉升所述上拉节点的电位，第一下拉节点控制模块和第二下拉节点控制模块控制所述下拉节点的电位为第二电平，时钟信号输出端输出第一电平，上拉模块继续控制所述栅极驱动信号输出端与所述时钟信号输出端连接，以控制所述栅极驱动信号输出端输出第一电平；

S3：在每一显示周期的复位阶段，由复位端接入的复位信号为第一电平，复位模块控制所述下拉节点的电位为第一电平，上拉节点控制模块控制所述上拉节点的电位为第二电平，下拉模块控制所述栅极驱动信号输出端输出第二电平；

S4：在每一显示周期的输出截止保持阶段，在下一显示周期的输入阶段之前，第一下拉节点控制模块控制所述下拉节点的电位与所述时钟信号输出端输出的时钟信号的电位保持一致，当所述时钟信号为第一电平时，上拉节点控制模块控制所述上拉节点的电位为第二电平，下拉模块控制栅极驱动信号输出端输出第二电平，以对上拉节点和栅极驱动信号输出端进行放噪，使得时钟信号输出端产生的耦合噪声电压得以消除，从而保证低压输出，保证栅极驱动信号输出的稳定性。

本发明实施例所述的移位寄存器单元的驱动方法应用于上述的移位寄存器单元，可以在输入阶段控制上拉节点的电位为第一电平，在输出阶段控制自举拉升所述上拉节点的电位，并在输出阶段控制栅极驱动信号输出端输出第一电平，并在复位阶段和输出截止保持阶段控制所述栅极驱动信号输出端输出第二电平，不断对上拉节点和栅极驱动信号输出端进行放噪，使得时钟信号输出端产生的耦合噪声电压得以消除，从而保证低压输出，保证栅极驱动信号输出的稳定性。

如图5所示，本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元；

除了第一级移位寄存器单元SR1之外，每一级移位寄存器单元的输入端RESET都与相邻上一级移位寄存器单元的栅极驱动信号输出端OUTPUT连接；

除了最后一级移位寄存器单元(图5中未示)之外，每一级移位寄存器单元的复位端RESET都与相邻下一级移位寄存器单元的栅极驱动信号输出端OUTPUT连接。

在图5中，标示为SR2的为第二级移位寄存器单元，标示为S3的为第三级移位寄存器单元，标示为SR4的为第四级移位寄存器单元，标示为S5的为第五级移位寄存器单元；CLK为时钟信号输出端，VGL为低电平，第一级移位寄存器单元SR1的Input接入起始信号STV。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括输入端、复位端和栅极驱动信号输出端；所述移位寄存器单元还包括：

上拉节点控制模块，分别与所述输入端、上拉节点和下拉节点连接，还分别接入第一电平和第二电平；

上拉模块，分别与时钟信号输出端、所述上拉节点和所述栅极驱动信号输出端连接；

下拉模块，分别与所述下拉节点和所述栅极驱动信号输出端连接，并接入第二电平；

复位模块，分别与所述复位端和所述下拉节点连接，用于在复位阶段，当由所述复位端接入的复位信号为第一电平时，控制所述下拉节点的电位为第一电平；

第一下拉节点控制模块，分别与所述时钟信号输出端和所述下拉节点连接，用于当所述时钟信号输出端输出第一电平时控制所述下拉节点的电位为第一电平；以及，

第二下拉节点控制模块，分别与所述上拉节点和所述下拉节点连接，并接入所述第二电平。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉节点控制模块包括：第一下拉节点控制晶体管，栅极和第一极都与所述时钟信号输出端连接，第二极与所述下拉节点连接。

3.如权利要求1或2所述的移位寄存器单元，其特征在于，所述复位模块包括：复位晶体管，栅极和第一极都与所述复位端连接，第二极与所述下拉节点连接。

4.如权利要求1或2所述的移位寄存器单元，其特征在于，所述上拉节点控制模块，用于当由所述输入端接入的输入信号为第一电平时控制所述上拉节点的电位为第一电平，当所述下拉节点的电位为第一电平时控制所述上拉节点接入所述第二电平，并控制在输出阶段自举拉升所述上拉节点的电位。

5.如权利要求4所述的移位寄存器单元，其特征在于，所述上拉节点控制模块包括：

输入晶体管，栅极与所述输入端连接，第一极接入第一电平，第二极与所述上拉节点连接；

上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入第二电平；以及，

存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。

6.如权利要求1或2所述的移位寄存器单元，其特征在于，所述第二下拉节点控制模块用于当所述上拉节点的电位为第一电平时控制所述下拉节点的电位为第二电平；

所述上拉模块用于当所述上拉节点的电位为第一电平时控制所述栅极驱动信号输出端与所述时钟信号输出端连接；

所述下拉模块用于当所述下拉节点的电位为第一电平时控制所述栅极驱动信号输出端接入所述第二电平。

7.如权利要求6所述的移位寄存器单元，其特征在于，所述第二下拉节点控制模块包括：第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入所述第二电平；

所述上拉模块包括：上拉晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输出端连接，第二极与所述栅极驱动信号输出端连接；

所述下拉模块包括：下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第二电平。

8.一种移位寄存器单元的驱动方法，用于驱动如权利要求1至7中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：

在每一显示周期的输入阶段，由输入端接入的输入信号为第一电平，上拉节点控制模块控制上拉节点的电位为第一电平，时钟信号输出端输出第二电平，上拉模块控制栅极驱动信号输出端与时钟信号输出端连接，以控制所述栅极驱动信号输出端输出第二电平；

在每一显示周期的输出阶段，上拉节点控制模块控制自举拉升所述上拉节点的电位，第一下拉节点控制模块和第二下拉节点控制模块控制所述下拉节点的电位为第二电平，时钟信号输出端输出第一电平，上拉模块继续控制所述栅极驱动信号输出端与所述时钟信号输出端连接，以控制所述栅极驱动信号输出端输出第一电平；

在每一显示周期的复位阶段，由复位端接入的复位信号为第一电平，复位模块控制所述下拉节点的电位为第一电平，上拉节点控制模块控制所述上拉节点的电位为第二电平，下拉模块控制所述栅极驱动信号输出端输出第二电平；

在每一显示周期的输出截止保持阶段，在下一显示周期的输入阶段开始之前，第一下拉节点控制模块控制所述下拉节点的电位与所述时钟信号输出端输出的时钟信号的电位保持一致，当所述时钟信号为第一电平时，上拉节点控制模块控制所述上拉节点的电位为第二电平，下拉模块控制栅极驱动信号输出端输出第二电平。

9.一种栅极驱动电路，其特征在于，包括多级如权利要求1至7中任一权利要求所述的移位寄存器单元；

除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；

除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端都与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。

10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。