CN104299583A - 一种移位寄存器及其驱动方法、驱动电路和显示装置 - Google Patents

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Abstract

本发明提供一种移位寄存器及其驱动方法、驱动电路和显示装置，所述双向扫描预充电单元分别与第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉节点连接，所述下拉控制单元分别与第一电压端、第二电压端、第一时钟信号端、第四时钟信号端以及下拉节点连接，所述下拉单元分别与下拉节点、上拉节点、第一信号输出端以及第二信号输出端连接，所述第一上拉单元分别与上拉节点、第二时钟信号端以及第一信号输出端连接，所述第二上拉单元分别与上拉节点、第三时钟信号端以及第二信号输出端连接，从而使得两级栅输出端共用一个双向扫描预充电单元、一个下拉控制单元和一个下拉单元，减少工艺程序，降低生产成本，提高集成度。

Description

一种移位寄存器及其驱动方法、驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、驱动电路和显示装置。
背景技术
目前，栅驱动电路(Gate Driver on Array，GOA)的移位寄存器通常采用一对一的结构，也就是说，一个移位寄存器只驱动一条栅线，这样使得栅驱动电路的集成度低、占用空间大、生产成本高。
发明内容
为解决上述问题，本发明提供一种移位寄存器及其驱动方法、驱动电路和显示装置，用于解决现有技术中栅驱动电路的集成度低、占用空间大、生产成本高的问题。
为此，本发明提供一种移位寄存器，包括：双向扫描预充电单元，分别与第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉节点连接，用于根据所述第一信号输入端和所述第二信号输入端输入的信号控制所述上拉节点的电位；下拉控制单元，分别与第一电压端、第二电压端、第一时钟信号端、第四时钟信号端以及下拉节点连接，用于根据所述第一时钟信号端和所述第四时钟信号端输入的信号控制所述下拉节点的电位；下拉单元，分别与下拉节点、上拉节点、第一信号输出端以及第二信号输出端连接，用于在所述下拉节点的电位控制下将所述上拉节点的电位、第一信号输出端输出的信号以及第二信号输出端输出的信号下拉至低电平；第一上拉单元，分别与上拉节点、第二时钟信号端以及第一信号输出端连接，用于在所述上拉节点的电位控制下通过所述第一信号输出端输出所述第二时钟信号端输入的信号；第二上拉单元，分别与上拉节点、第三时钟信号端以及第二信号输出端连接，用于在所述上拉节点的电位控制下通过所述第二信号输出端输出所述第三时钟信号端输入的信号。
可选的，所述下拉单元包括第一下拉单元、第二下拉单元以及第三下拉单元；所述第三下拉单元分别与所述上拉节点和所述下拉节点连接，所述第一下拉单元分别与所述下拉节点和所述第一信号输出端连接，所述第二下拉单元分别与所述下拉节点和所述第二信号输出端连接；所述第三下拉单元用于在所述下拉节点的电位控制下将所述上拉节点的电位下拉至低电平；所述第一下拉单元用于在所述下拉节点的电位控制下将所述第一信号输出端输出的信号下拉至低电平；所述第二下拉单元用于在所述下拉节点的电位控制下将所述第二信号输出端输出的信号下拉至低电平。
可选的，所述双向扫描预充电单元包括第五晶体管和第六晶体管；所述第五晶体管的第一极与所述第一电压端连接，所述第五晶体管的栅极与所述第一信号输入端连接，所述第五晶体管的第二极与所述上拉节点连接；所述第六晶体管的第一极与所述上拉节点连接，所述第六晶体管的栅极与所述第二信号输入端连接，所述第六晶体管的第二极与所述第二电压端连接。
可选的，所述下拉控制单元包括第七晶体管、第八晶体管、第十晶体管和第十一晶体管；所述第七晶体管的第一极与所述第一时钟信号端连接，所述第七晶体管的栅极与所述第二电压端连接；所述第八晶体管的第一极与所述第四时钟信号端连接，所述第八晶体管的栅极与所述第一电压端连接；所述第十晶体管的第一极与高电平连接，所述第十晶体管的栅极与所述第七晶体管和所述第八晶体管的第二极连接，所述第十晶体管的第二极与所述下拉节点连接；所述第十一晶体管的第一极与所述下拉节点连接，所述第十一晶体管的栅极与所述上拉节点连接，所述第十一晶体管的第二极与低电平连接。
可选的，所述第三下拉单元包括第九晶体管，所述第九晶体管的第一极与所述上拉节点连接，所述第九晶体管的栅极与所述下拉节点连接，所述第九晶体管的第二极与低电平连接。
可选的，所述第一上拉单元包括第一晶体管和第一电容；所述第一晶体管的第一极与所述第二时钟信号端连接，所述第一晶体管的栅极与所述上拉节点连接，所述第一晶体管的第二极与所述第一信号输出端连接；所述第一电容并联于所述第一晶体管的栅极与第二极之间。
可选的，所述第一下拉单元包括第二晶体管，所述第二晶体管的第一极与所述第一信号输出端连接，所述第二晶体管的栅极与所述下拉节点连接，所述第二晶体管的第二极与低电平连接。
可选的，所述第二上拉单元包括第三晶体管和第二电容；所述第三晶体管的第一极与所述第三时钟信号端连接，所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第二极与所述第二信号输出端连接；所述第二电容并联于所述第三晶体管的栅极与第二极之间。
可选的，所述第二下拉单元包括第四晶体管，所述第四晶体管的第一极与所述第二信号输出端连接，所述第四晶体管的栅极与所述下拉节点连接，所述第四晶体管的第二极与低电平连接。
可选的，所述移位寄存器中的晶体管全部为N型晶体管或者P型晶体管。
本发明还提供一种移位寄存器的驱动方法，所述移位寄存器包括上述的移位寄存器，第一电压端为高电平，第二电压端为低电平，所述驱动方法包括：第一信号输入端输入高电平，第二信号输入端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平；第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平；第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入高电平，第四时钟信号端输入低电平；第一信号输入端输入低电平，第二信号输入端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入高电平；第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平。
本发明还提供一种移位寄存器的驱动方法，所述移位寄存器包括上述的移位寄存器，第一电压端为低电平，第二电压端为高电平，所述驱动方法包括：当第一电压端为低电平，第二电压端为高电平时，第一信号输入端输入低电平，第二信号输入端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入高电平；第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入高电平，第四时钟信号端输入低电平；第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平；第一信号输入端输入高电平，第二信号输入端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平；第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入高电平。
本发明还提供一种驱动电路，包一级移位寄存器之外，其余括多级上述任一所述的移位寄存器；除第所述移位寄存器的第一信号输入端与上一级移位寄存器的第一信号输出端连接，所述移位寄存器的第二信号输入端与上一级移位寄存器的第二信号输出端连接；除最后一级移位寄存器之外，其余所述移位寄存器的第一信号输出端与下一级移位寄存器的第一信号输入端连接，所述移位寄存器的第二信号输出端与下一级移位寄存器的第二信号输入端连接。
本发明还提供一种显示装置，包括上述驱动电路。
本发明具有下述有益效果：
本发明提供的移位寄存器及其驱动方法、驱动电路和显示装置中，所述双向扫描预充电单元分别与第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉节点连接，所述下拉控制单元分别与第一电压端、第二电压端、第一时钟信号端、第四时钟信号端以及下拉节点连接，所述下拉单元分别与下拉节点、上拉节点、第一信号输出端以及第二信号输出端连接，所述第一上拉单元分别与上拉节点、第二时钟信号端以及第一信号输出端连接，所述第二上拉单元分别与上拉节点、第三时钟信号端以及第二信号输出端连接，从而使得两级栅输出端共用一个双向扫描预充电单元、一个下拉控制单元和一个下拉单元，减少工艺程序，降低生产成本，提高集成度。
附图说明
图1为本发明实施例一提供的一种移位寄存器的结构示意图；
图2为图1所示移位寄存器的一种具体结构示意图；
图3为图1所示移位寄存器的另一种具体结构示意图；
图4为本发明实施例二提供的一种移位寄存器的驱动方法的流程图；
图5为本发明实施例二提供的一种移位寄存器的工作时序图；
图6为本发明实施例三提供的一种移位寄存器的驱动方法的流程图；
图7为本发明实施例三提供的一种移位寄存器的工作时序图；
图8为本发明实施例四提供的一种驱动电路的结构示意图；
图9为图8所示驱动电路的正向扫描的工作时序图；
图10为图8所示驱动电路的反向扫描的工作时序图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的移位寄存器及其驱动方法、驱动电路和显示装置进行详细描述。
实施例一
图1为本发明实施例一提供的一种移位寄存器的结构示意图。如图1所示，所述移位寄存器包括双向扫描预充电单元101、下拉控制单元102、下拉单元、第一上拉单元103以及第二上拉单元104。所述双向扫描预充电单元101分别与第一信号输入端STV_n-1、第二信号输入端STV_n-2、第一电压端VDS、第二电压端VSD以及上拉节点PU连接。所述下拉控制单元102分别与第一电压端VDS、第二电压端VSD、第一时钟信号端CLK1、第四时钟信号端CLK4以及下拉节点PD连接。所述下拉单元分别与下拉节点PD、上拉节点PU、第一信号输出端OUTPUT_n以及第二信号输出端OUTPUT_n+1连接。所述第一上拉单元103分别与上拉节点PU、第二时钟信号端CLK2以及第一信号输出端OUTPUT_n连接。所述第二上拉单元104分别与上拉节点PU、第三时钟信号端CLK3以及第二信号输出端OUTPUT_n+1连接。本实施例提供的移位寄存器结构简单，性能可靠，功耗低、效率高，其中，所述第一信号输出端OUTPUT_n和第二信号输出端OUTPUT_n+1共用一个双向扫描预充电单元101、一个下拉控制单元102和一个下拉单元，集成度高、占用空间小、生产成本低。
本实施例中，所述双向扫描预充电单元101用于根据所述第一信号输入端STV_n-1和所述第二信号输入端STV_n-2输入的信号控制所述上拉节点PU的电位。所述下拉控制单元102用于根据所述第一时钟信号端CLK1和所述第四时钟信号端CLK4输入的信号控制所述下拉节点PD的电位。所述下拉单元用于在所述下拉节点PD的电位控制下将所述上拉节点PU的电位、第一信号输出端OUTPUT_n输出的信号以及第二信号输出端OUTPUT_n+1输出的信号下拉至低电平。所述第一上拉单元103用于在所述上拉节点PU的电位控制下通过所述第一信号输出端OUTPUT_n输出所述第二时钟信号端CLK2输入的信号。所述第二上拉单元104用于在所述上拉节点PU的电位控制下通过所述第二信号输出端OUTPUT_n+1输出所述第三时钟信号端CLK3输入的信号。
所述第一信号输出端OUTPUT_n和第二信号输出端OUTPUT_n+1为移位寄存器的输出端，同时也分别为上下级移位寄存器的起始信号，所述下拉节点PD为所述下拉控制单元102对上拉节点PU和所述第一信号输出端OUTPUT_n和第二信号输出端OUTPUT_n+1进行下拉控制的控制点。另外，在正向扫描时，STV_n-1为本级单元的起始信号，STV_n+2为上拉节点PU的复位信号；在反向扫描时，第一信号输入端STV_n-1为上拉节点PU复位信号，第二信号输入端STV_n+2为本级单元的起始信号。
参见图1，所述下拉单元包括第一下拉单元105、第二下拉单元106以及第三下拉单元107。所述第三下拉单元107分别与所述上拉节点PU和所述下拉节点PD连接，所述第一下拉单元105分别与所述下拉节点PD和所述第一信号输出端OUTPUT_n连接，所述第二下拉单元106分别与所述下拉节点PD和所述第二信号输出端OUTPUT_n+1连接。所述第三下拉单元107用于在所述下拉节点PD的电位控制下将所述上拉节点PU的电位下拉至低电平。所述第一下拉单元105用于在所述下拉节点PD的电位控制下将所述第一信号输出端OUTPUT_n输出的信号下拉至低电平。所述第二下拉单元106用于在所述下拉节点PD的电位控制下将所述第二信号输出端OUTPUT_n+1输出的信号下拉至低电平。所述移位寄存器中的所述下拉单元包括第一下拉单元105、第二下拉单元106以及第三下拉单元107，使得两级栅输出端共用一个双向扫描预充电单元101、一个下拉控制单元102和一个下拉单元，减少工艺程序，降低生产成本，提高集成度。
图2为图1所示移位寄存器的一种具体结构示意图。如图2所示，所述双向扫描预充电单元101包括第五晶体管T5和第六晶体管T6。所述第五晶体管T5的第一极与所述第一电压端VDS连接，所述第五晶体管T5的栅极与所述第一信号输入端STV_n-1连接，所述第五晶体管T5的第二极与所述上拉节点PU连接。所述第六晶体管T6的第一极与所述上拉节点PU连接，所述第六晶体管T6的栅极与所述第二信号输入端STV_n-2连接，所述第六晶体管T6的第二极与所述第二电压端VSD连接。
本实施例中，所述下拉控制单元102包括第七晶体管T7、第八晶体管T8、第十晶体管T10和第十一晶体管T11。所述第七晶体管T7的第一极与所述第一时钟信号端CLK1连接，所述第七晶体管T7的栅极与所述第二电压端VSD连接。所述第八晶体管T8的第一极与所述第四时钟信号端CLK4连接，所述第八晶体管T8的栅极与所述第一电压端VDS连接。所述第十晶体管T10的第一极与高电平连接，所述第十晶体管T10的栅极与所述第七晶体管T7和所述第八晶体管T8的第二极连接，所述第十晶体管T10的第二极与所述下拉节点PD连接。所述第十一晶体管T11的第一极与所述下拉节点PD连接，所述第十一晶体管T11的栅极与所述上拉节点PU连接，所述第十一晶体管T11的第二极与低电平连接。可选的，所述第三下拉单元107包括第九晶体管T9，所述第九晶体管T9的第一极与所述上拉节点PU连接，所述第九晶体管T9的栅极与所述下拉节点PD连接，所述第九晶体管T9的第二极与低电平连接。
本实施例中，所述移位寄存器所述第一信号输出端OUTPUT_n和第二信号输出端OUTPUT_n+1共用一个双向扫描预充电单元101、一个下拉控制单元102和一个下拉单元，减少了晶体管的使用数量，从而节省空间，有利于液晶显示器产品的窄边框化。
可选的，所述第一上拉单元103包括第一晶体管T1和第一电容。所述第一晶体管T1的第一极与所述第二时钟信号端CLK2连接，所述第一晶体管T1的栅极与所述上拉节点PU连接，所述第一晶体管T1的第二极与所述第一信号输出端OUTPUT_n连接。所述第一电容并联于所述第一晶体管T1的栅极与第二极之间。本实施例中，所述第一下拉单元105包括第二晶体管T2，所述第二晶体管T2的第一极与所述第一信号输出端OUTPUT_n连接，所述第二晶体管T2的栅极与所述下拉节点PD连接，所述第二晶体管T2的第二极与低电平连接。
本实施例中，所述移位寄存器具有双向扫描，直流下拉，4相时钟信号的结构与功能，其中，双向扫描为小尺寸液晶显示器的重要功能，4相时钟信号的移位寄存器更适用于高分辨液晶显示器中。
可选的，所述第二上拉单元104包括第三晶体管T3和第二电容。所述第三晶体管T3的第一极与所述第三时钟信号端CLK3连接，所述第三晶体管T3的栅极与所述上拉节点PU连接，所述第三晶体管T3的第二极与所述第二信号输出端OUTPUT_n+1连接。所述第二电容并联于所述第三晶体管T3的栅极与第二极之间。本实施例中，所述第二下拉单元106包括第四晶体管T4，所述第四晶体管T4的第一极与所述第二信号输出端OUTPUT_n+1连接，所述第四晶体管T4的栅极与所述下拉节点PD连接，所述第四晶体管T4的第二极与低电平连接。
所述第二晶体管T2、第四晶体管T4为输出下拉晶体管，所述第九晶体管T9为上拉节点PU的下拉晶体管，所述第五晶体管T5和第六晶体管T6组成所述双向扫描预充电单元101，所述第七晶体管T7至第十一晶体管T11组成所述下拉控制单元102，所述下拉控制单元102在预充电和上拉阶段关闭所述第九晶体管T9，在低电平保持阶段，由时钟信号CLK1和时钟信号CLK4交替作用保持下拉节点PD为高电平，打开所述第九晶体管T9。
图3为图1所示移位寄存器的另一种具体结构示意图。如图3所示，所述晶体管全部为N型晶体管或者P型晶体管。当所述晶体管为P型晶体管时，所述移位寄存器的结构与图2所示移位寄存器的结构相同，所述移位寄存器包括双向扫描预充电单元201、下拉控制单元202、下拉单元、第一上拉单元203以及第二上拉单元204。所述下拉单元包括第一下拉单元205、第二下拉单元206以及第三下拉单元207，具体内容可参照上述描述，此处不再赘述。
本实施例提供的移位寄存器中，所述双向扫描预充电单元分别与第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉节点连接，所述下拉控制单元分别与第一电压端、第二电压端、第一时钟信号端、第四时钟信号端以及下拉节点连接，所述下拉单元分别与下拉节点、上拉节点、第一信号输出端以及第二信号输出端连接，所述第一上拉单元分别与上拉节点、第二时钟信号端以及第一信号输出端连接，所述第二上拉单元分别与上拉节点、第三时钟信号端以及第二信号输出端连接，从而使得两级栅输出端共用一个双向扫描预充电单元、一个下拉控制单元和一个下拉单元，减少工艺程序，降低生产成本，提高集成度。
实施例二
图4为本发明实施例二提供的一种移位寄存器的驱动方法的流程图。如图4所示，所述移位寄存器包括实施例一提供的移位寄存器，第一电压端为高电平，第二电压端为低电平，所述驱动方法包括：
步骤401、第一信号输入端输入高电平，第二信号输入端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平。
图5为本发明实施例二提供的一种移位寄存器的工作时序图。如图5所示，当第一电压端VDS为高电平VGH，第二电压端VSD为低电平VGL时，所述移位寄存器为正向扫描状态。
阶段a为预充电阶段：所述第一信号输入端STV_n-1的起始信号为高电平，所述第五晶体管T5导通，所述第一电压端VDS的高电平将上拉节点PU点充电为高点平。所述第七晶体管T7断开，所述第八晶体管T8导通。所述CLK4为低电平，所述第十晶体管T10断开，所述第十一晶体管T11的栅极连接上拉节点PU为高电平而导通，所述下拉节点PD被放电下拉至低电平，因而所述第九晶体管T9断开，所述第二晶体管T2和第四晶体管T4断开，不影响第一电容C1和第二电容C2的电压预充电至VGH-VGL。
步骤402、第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平。
阶段b为第一上拉阶段：所述第一信号输入端STV_n-1的起始信号为低电平，所述第五晶体管T5断开。由于CLK4仍为低电平，所述第十晶体管T10仍断开，所述上拉节点PU为高电平，所述第十一晶体管T11仍导通，所述下拉节点PD仍保持为低电平，所述第九晶体管T9、第二晶体管T2和第四晶体管T4仍然断开，所述第一电容C1和第二电容C2的电压仍保持VGH-VGL。CLK2由低电平变为高电平，所述第一晶体管T1的栅极被所述第一电容C1耦合至更高的电平2VGH-VGL，则所述第一晶体管T1输出高电平到第一信号输出端OUTPUT_n，由于CLK3为低电平，因此所述第二信号输出端OUTPUT_n+1的输出信号仍为低电平。
步骤403、第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入高电平，第四时钟信号端输入低电平。
阶段c为第二上拉阶段：所述第一信号输入端STV_n-1的起始信号为低电平，所述第五晶体管T5断开。由于CLK4仍为低电平，所述第十晶体管T10仍断开，所述上拉节点PU为高电平，因此所述第十一晶体管T11仍导通，所述下拉节点PD仍保持为低电平，所述第九晶体管T9、第二晶体管T2和第四晶体管T4仍然断开，所述第一电容C1和第二电容C2的电压保持VGH-VGL。CLK3由低电平变为高电平VGH，所述第三晶体管T3的栅极被所述第二电容C2耦合至更高的电平2VGH-VGL，因此所述第三晶体管T3输出高电平到所述第二信号输出端OUTPUT_n+1。由于CLK2由高电平变为低电平，因此所述第一信号输出端OUTPUT_n的输出信号为低电平。
步骤404、第一信号输入端输入低电平，第二信号输入端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入高电平。
阶段d为复位阶段：所述第二信号输入端STV_n+2为高电平，所述第六晶体管T6导通，则所述上拉节点PU被下拉至低电平。所述第八晶体管T8导通，CLK4变为高电平，所述第十晶体管T10也导通，所述下拉节点PD变为高电平，所述第二晶体管T2和第四晶体管T4导通，所述第一信号输出端OUTPUT_n和第二信号输出端OUTPUT_n+1通过所述第二晶体管T2和第四晶体管T4下拉至低电平。所述第九晶体管T9导通，所述上拉节点PU通过所述第九晶体管T9下拉至低电平。因此，所述上拉节点PU、第一信号输出端OUTPUT_n和第二信号输出端OUTPUT_n+1都被下拉至低电平，从而实现所述移位寄存器的复位。
步骤405、第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平。
阶段e为直流下拉阶段：所述第一信号输入端STV_n-1和第二信号输入端STV_n+2均为低电平，所述第五晶体管T5和第六晶体管T6断开。所述第八晶体管T8导通，CLK4为低电平，所述第十晶体管T10断开，因此所述下拉节点PD保持为高电平。在此阶段，由所述第八晶体管T8，第十晶体管T10、第七晶体管T7和第十一晶体管T11维持所述下拉节点PD为高电平，因此所述第二晶体管T2、第四晶体管T4和第九晶体管T9持续导通，直流下拉所述第一信号输出端OUTPUT_n、第二信号输出端OUTPUT_n+1和上拉节点PU。
本发明提供的移位寄存器的驱动方法中，所述双向扫描预充电单元分别与第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉节点连接，所述下拉控制单元分别与第一电压端、第二电压端、第一时钟信号端、第四时钟信号端以及下拉节点连接，所述下拉单元分别与下拉节点、上拉节点、第一信号输出端以及第二信号输出端连接，所述第一上拉单元分别与上拉节点、第二时钟信号端以及第一信号输出端连接，所述第二上拉单元分别与上拉节点、第三时钟信号端以及第二信号输出端连接，从而使得两级栅输出端共用一个双向扫描预充电单元、一个下拉控制单元和一个下拉单元，减少工艺程序，降低生产成本，提高集成度。
实施例三
图6为本发明实施例三提供的一种移位寄存器的驱动方法的流程图。如图6所示，所述移位寄存器包括实施例一提供的移位寄存器，第一电压端为低电平，第二电压端为高电平，所述驱动方法包括：
步骤601、第一信号输入端输入低电平，第二信号输入端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入高电平。
图7为本发明实施例三提供的一种移位寄存器的工作时序图。如图7所示，当第一电压端为低电平，第二电压端为高电平时，所述移位寄存器为反向扫描状态
阶段a，为预充电阶段：所述第二信号输入端STV_n+2的起始信号为高电平，所述第六晶体管T6导通，所述第二电压端VSD的高电平将所述上拉节点PU充电为高电平，所述第八晶体管T8断开，所述第七晶体管T7导通，CLK1为低电平，则所述第十晶体管T10断开。所述第十一晶体管T11的栅极连接的上拉节点PU为高电平，因此所述第十一晶体管T11导通，所述下拉节点PD被放电下拉至低电平，所述第九晶体管T9断开。因此，所述第二晶体管T2和第四晶体管T4断开，从而不影响所述第一电容C1和第二电容C2的电压预充电至VGH-VGL。
步骤602、第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入高电平，第四时钟信号端输入低电平。
阶段b，为第一上拉阶段：所述第二信号输入端STV_n+2的起始信号为低电平，所述第六晶体管T6断开。由于CLK1为低电平，所以第十晶体管T10断开，所述上拉节点PU为高电平，所述第十一晶体管T11仍导通，所述下拉节点PD仍保持为低电平，因此所述第九晶体管T9、第二晶体管T2和第四晶体管T4仍然断开，所述第一电容C1和第二电容C2的电压保持VGH-VGL。CLK3由低电平变为高电平，所述第三晶体管T3的栅极被所述第二电容C2耦合至更高的电平2VGH-VGL，因此所述第三晶体管T3输出高电平到第二信号输出端OUTPUT_n+1。由于CLK2为低电平，因此所述第一信号输出端OUTPUT_n的输出信号仍为低电平。
步骤603、第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平。
阶段c，为第二上拉阶段：所述第二信号输入端STV_n+2的起始信号为低电平，所述第六晶体管T6断开。由于CLK1为低电平，因此所述第十晶体管T10断开，所述上拉节点PU为高电平，所述第十一晶体管T11仍导通，所述下拉节点PD仍保持为低电平，因此所述第九晶体管T9、第二晶体管T2和第四晶体管T4仍然断开，所述第一电容C1和第二电容C2的电压保持VGH-VGL。CLK2由低电平变为高电平，则所述第一晶体管T1的栅极被所述第一电容C1耦合至更高的电平2VGH-VGL，因此所述第一晶体管T1输出高电平到第一信号输出端OUTPUT_n。由于CLK3由高电平变为低电平，因此所述第二信号输出端OUTPUT_n+1的输出信号仍为低电平。
步骤604、第一信号输入端输入高电平，第二信号输入端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平。
阶段d，为复位阶段：所述第一信号输入端STV_n-1为高电平，所述第五晶体管T5导通，则所述上拉节点PU被下拉至低电平，所述第十一晶体管T11断开。CLK1变为高电平，所述第七晶体管T7导通，所述第十晶体管T10也导通，因此所述下拉节点PD变为高电平，则所述第九晶体管T9导通，所述上拉节点PU被所述第九晶体管T9下拉至低电平，所述第二晶体管T2和第三晶体管T3也导通，所述第一信号输出端OUTPUT_n和第二信号输出端OUTPUT_n+1通过所述第二晶体管T2和第四晶体管T4下拉至低电平。最终所述第一信号输出端OUTPUT_n、第二信号输出端OUTPUT_n+1和上拉节点PU都被下拉至低电平，从而实现所述移位寄存器的复位。
步骤605、第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入高电平。
阶段e，为直流下拉阶段：所述第一信号输入端STV_n-1和第二信号输入端STV_n+2均为低电平VGL，所述第五晶体管T5和第六晶体管T6断开。所述第七晶体管T7导通，CLK1为低电平，所述第十晶体管T10断开，因此所述下拉节点PD保持为高电平。在此阶段，所述第八晶体管T8，第十晶体管T10、第七晶体管T7和第十一晶体管T11维持所述下拉节点PD为高电平，则所述第二晶体管T2、第四晶体管T4和第九晶体管T9持续导通，直流下拉所述第一信号输出端OUTPUT_n、第二信号输出端OUTPUT_n+1和上拉节点PU。
本发明提供的移位寄存器的驱动方法中，所述双向扫描预充电单元分别与第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉节点连接，所述下拉控制单元分别与第一电压端、第二电压端、第一时钟信号端、第四时钟信号端以及下拉节点连接，所述下拉单元分别与下拉节点、上拉节点、第一信号输出端以及第二信号输出端连接，所述第一上拉单元分别与上拉节点、第二时钟信号端以及第一信号输出端连接，所述第二上拉单元分别与上拉节点、第三时钟信号端以及第二信号输出端连接，从而使得两级栅输出端共用一个双向扫描预充电单元、一个下拉控制单元和一个下拉单元，减少工艺程序，降低生产成本，提高集成度。
实施例四
本发明还提供一种驱动电路，包括多级实施例一提供的移位寄存器。除第一级移位寄存器之外，其余所述移位寄存器的第一信号输入端与上一级移位寄存器的第一信号输出端连接，所述移位寄存器的第二信号输入端与上一级移位寄存器的第二信号输出端连接。除最后一级移位寄存器之外，其余所述移位寄存器的第一信号输出端与下一级移位寄存器的第一信号输入端连接，所述移位寄存器的第二信号输出端与下一级移位寄存器的第二信号输入端连接。
图8为本发明实施例四提供的一种驱动电路的结构示意图。如图8所示，STV为驱动电路的起始信号。正向扫描时，上一级移位寄存器的第二信号输出端的输出信号为下一级移位寄存器的起始信号，下一级移位寄存器的第一信号输出端的输出信号为上一级移位寄存器的复位信号。反向扫描时，下一级移位寄存器的第二信号输出端的输出信号为上一级移位寄存器的起始信号，上一级移位寄存器的第一信号输出端的输出信号为下一级移位寄存器的复位信号。
图9为图8所示驱动电路的正向扫描的工作时序图。如图9所示，VDS为高电平，VSD为低电平，输入STV信号后，所述驱动电路从上往下逐级扫描。图10为图8所示驱动电路的反向扫描的工作时序图。如图10所示，VSD为高电平，VDS为低电平，输入STV信号后，所述驱动电路从下往上逐级扫描。
本实施例提供的驱动电路包括实施例一提供的移位寄存器，所述移位寄存器采用实施例二或实施例三提供的驱动方法，具体内容可参照上述实施例一、实施例二或实施例三中的描述，此处不再赘述。
本发明提供的驱动电路中，所述双向扫描预充电单元分别与第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉节点连接，所述下拉控制单元分别与第一电压端、第二电压端、第一时钟信号端、第四时钟信号端以及下拉节点连接，所述下拉单元分别与下拉节点、上拉节点、第一信号输出端以及第二信号输出端连接，所述第一上拉单元分别与上拉节点、第二时钟信号端以及第一信号输出端连接，所述第二上拉单元分别与上拉节点、第三时钟信号端以及第二信号输出端连接，从而使得两级栅输出端共用一个双向扫描预充电单元、一个下拉控制单元和一个下拉单元，减少工艺程序，降低生产成本，提高集成度。
实施例五
本发明还提供一种显示装置，包括实施例四提供的驱动电路，具体内容可参照上述实施例四中的描述，此处不再赘述。
本发明提供的显示装置中，所述双向扫描预充电单元分别与第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉节点连接，所述下拉控制单元分别与第一电压端、第二电压端、第一时钟信号端、第四时钟信号端以及下拉节点连接，所述下拉单元分别与下拉节点、上拉节点、第一信号输出端以及第二信号输出端连接，所述第一上拉单元分别与上拉节点、第二时钟信号端以及第一信号输出端连接，所述第二上拉单元分别与上拉节点、第三时钟信号端以及第二信号输出端连接，从而使得两级栅输出端共用一个双向扫描预充电单元、一个下拉控制单元和一个下拉单元，减少工艺程序，降低生产成本，提高集成度。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (13)

1.一种移位寄存器，其特征在于，包括：
双向扫描预充电单元，分别与第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉节点连接，用于根据所述第一信号输入端和所述第二信号输入端输入的信号控制所述上拉节点的电位；
下拉控制单元，分别与第一电压端、第二电压端、第一时钟信号端、第四时钟信号端以及下拉节点连接，用于根据所述第一时钟信号端和所述第四时钟信号端输入的信号控制所述下拉节点的电位；
下拉单元，分别与下拉节点、上拉节点、第一信号输出端以及第二信号输出端连接，用于在所述下拉节点的电位控制下将所述上拉节点的电位、第一信号输出端输出的信号以及第二信号输出端输出的信号下拉至低电平；
第一上拉单元，分别与上拉节点、第二时钟信号端以及第一信号输出端连接，用于在所述上拉节点的电位控制下通过所述第一信号输出端输出所述第二时钟信号端输入的信号；
第二上拉单元，分别与上拉节点、第三时钟信号端以及第二信号输出端连接，用于在所述上拉节点的电位控制下通过所述第二信号输出端输出所述第三时钟信号端输入的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述下拉单元包括第一下拉单元、第二下拉单元以及第三下拉单元；
所述第三下拉单元分别与所述上拉节点和所述下拉节点连接，所述第一下拉单元分别与所述下拉节点和所述第一信号输出端连接，所述第二下拉单元分别与所述下拉节点和所述第二信号输出端连接；
所述第三下拉单元用于在所述下拉节点的电位控制下将所述上拉节点的电位下拉至低电平；所述第一下拉单元用于在所述下拉节点的电位控制下将所述第一信号输出端输出的信号下拉至低电平；所述第二下拉单元用于在所述下拉节点的电位控制下将所述第二信号输出端输出的信号下拉至低电平。
3.根据权利要求2所述的移位寄存器，其特征在于，所述双向扫描预充电单元包括第五晶体管和第六晶体管；
所述第五晶体管的第一极与所述第一电压端连接，所述第五晶体管的栅极与所述第一信号输入端连接，所述第五晶体管的第二极与所述上拉节点连接；
所述第六晶体管的第一极与所述上拉节点连接，所述第六晶体管的栅极与所述第二信号输入端连接，所述第六晶体管的第二极与所述第二电压端连接。
4.根据权利要求3所述的移位寄存器，其特征在于，所述下拉控制单元包括第七晶体管、第八晶体管、第十晶体管和第十一晶体管；
所述第七晶体管的第一极与所述第一时钟信号端连接，所述第七晶体管的栅极与所述第二电压端连接；
所述第八晶体管的第一极与所述第四时钟信号端连接，所述第八晶体管的栅极与所述第一电压端连接；
所述第十晶体管的第一极与高电平连接，所述第十晶体管的栅极与所述第七晶体管和所述第八晶体管的第二极连接，所述第十晶体管的第二极与所述下拉节点连接；
所述第十一晶体管的第一极与所述下拉节点连接，所述第十一晶体管的栅极与所述上拉节点连接，所述第十一晶体管的第二极与低电平连接。
5.根据权利要求4所述的移位寄存器，其特征在于，所述第三下拉单元包括第九晶体管，所述第九晶体管的第一极与所述上拉节点连接，所述第九晶体管的栅极与所述下拉节点连接，所述第九晶体管的第二极与低电平连接。
6.根据权利要求5所述的移位寄存器，其特征在于，所述第一上拉单元包括第一晶体管和第一电容；
所述第一晶体管的第一极与所述第二时钟信号端连接，所述第一晶体管的栅极与所述上拉节点连接，所述第一晶体管的第二极与所述第一信号输出端连接；
所述第一电容并联于所述第一晶体管的栅极与第二极之间。
7.根据权利要求6所述的移位寄存器，其特征在于，所述第一下拉单元包括第二晶体管，所述第二晶体管的第一极与所述第一信号输出端连接，所述第二晶体管的栅极与所述下拉节点连接，所述第二晶体管的第二极与低电平连接。
8.根据权利要求7所述的移位寄存器，其特征在于，所述第二上拉单元包括第三晶体管和第二电容；
所述第三晶体管的第一极与所述第三时钟信号端连接，所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第二极与所述第二信号输出端连接；
所述第二电容并联于所述第三晶体管的栅极与第二极之间。
9.根据权利要求8所述的移位寄存器，其特征在于，所述第二下拉单元包括第四晶体管，所述第四晶体管的第一极与所述第二信号输出端连接，所述第四晶体管的栅极与所述下拉节点连接，所述第四晶体管的第二极与低电平连接。
10.根据权利要求9所述的移位寄存器，其特征在于，所述移位寄存器中的晶体管全部为N型晶体管或者P型晶体管。
11.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器包括权利要求1-10任一所述的移位寄存器，
其中，第一电压端为高电平，第二电压端为低电平，所述驱动方法包括：
第一信号输入端输入高电平，第二信号输入端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平；
第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平；
第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入高电平，第四时钟信号端输入低电平；
第一信号输入端输入低电平，第二信号输入端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入高电平；
第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平；
或者，第一电压端为低电平，第二电压端为高电平，所述驱动方法包括：
第一信号输入端输入低电平，第二信号输入端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入高电平；
第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入高电平，第四时钟信号端输入低电平；
第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平；
第一信号输入端输入高电平，第二信号输入端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入低电平；
第一信号输入端输入低电平，第二信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入低电平，第三时钟信号端输入低电平，第四时钟信号端输入高电平。
12.一种驱动电路，其特征在于，包括多级权利要求1-10任一所述的移位寄存器；
除第一级移位寄存器之外，其余所述移位寄存器的第一信号输入端与上一级移位寄存器的第一信号输出端连接，所述移位寄存器的第二信号输入端与上一级移位寄存器的第二信号输出端连接；
除最后一级移位寄存器之外，其余所述移位寄存器的第一信号输出端与下一级移位寄存器的第一信号输入端连接，所述移位寄存器的第二信号输出端与下一级移位寄存器的第二信号输入端连接。
13.一种显示装置，其特征在于，包括权利要求12所述的驱动电路。
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