CN111816127B - Goa单元及其驱动方法、goa电路和显示面板 - Google Patents

Goa单元及其驱动方法、goa电路和显示面板 Download PDF

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Abstract

本申请实施例提供了一种GOA单元及其驱动方法、GOA电路和显示面板，涉及显示技术领域，可使显示面板实现窄边框设计、减小阻抗，还可避免在显示过程中出现信号失真、延迟、错乱等问题。该GOA单元包括：第一输入模块、第二输入模块、输出模块、第一控制模块以及第二控制模块。第一输入模块与第一信号输入端、第一电压控制端以及第一节点连接。第二输入模块与第二信号输入端、第二电压控制端以及第一节点连接。输出模块与第一节点、第一时钟信号端以及信号输出端连接。第一控制模块与第二时钟信号端和第二节点连接。第二控制模块与所述第二节点、电压输入端、所述第一节点、所述信号输出端连接。

Description

GOA单元及其驱动方法、GOA电路和显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种GOA单元及其驱动方法、GOA电路和显示面板。
背景技术
随着显示技术的发展，目前市面上的手机、电脑等显示面板的尺寸越做越大，屏占比的要求越来越高，可利用栅极驱动(Gate Driver on Array，简称GOA)电路来代替专门的栅极芯片(Gate IC)，从而实现窄边框设计。其中，GOA电路的信号输出端需与每行子像素的栅线连接。
同时，对显示面板分辨率也越来越高，从而导致显示面板内部的走线越来越多，从而导致显示面板内部的阻抗也越来越大。
发明内容
本申请的目的包括，例如，提供了一种GOA单元及其驱动方法、GOA电路和显示面板，以解决上述问题。
第一方面，提供一种GOA单元，该GOA单元包括：第一输入模块、第二输入模块、输出模块、第一控制模块以及第二控制模块。第一输入模块与第一信号输入端、第一电压控制端以及第一节点连接；所述第一输入模块用于在第一信号输入端的控制下，将第一电压控制端的电压输出至第一节点。第二输入模块与第二信号输入端、第二电压控制端以及第一节点连接；第二输入模块用于在第二信号输入端的控制下，将第二电压控制端的电压输出至第一节点。输出模块与第一节点、第一时钟信号端以及信号输出端连接；输出模块用于在第一节点的控制下，将第一时钟信号端的信号输出至信号输出端。第一控制模块与第二时钟信号端和第二节点连接；第一控制模块用于在第二时钟信号端的控制下，将第二时钟信号控制端的信号输出至第二节点。第二控制模块与第二节点、电压输入端、第一节点、信号输出端连接；第二控制模块用于在第二节点的控制下，将电压输入端的电压输出至第一节点和信号输出端。
第二方面，提供一种GOA电路，该GOA电路包括多个级联的如第一方面所述的GOA单元。第一级GOA单元的第一信号输入端与第一信号输入端连接；其他每一级GOA单元的第一信号输入端与该级GOA单元的上一级GOA单元的信号输出端连接；最后一级GOA单元的第二信号输入端与第二信号输入端连接。
第三方面，提供一种显示面板，该显示面板包括多行子像素及第二方面所述的GOA电路，每一行子像素与GOA电路中的一个GOA单元连接。
第四方面，提供一种如第一方面所述的GOA单元的驱动方法，所述方法包括：第一阶段，控制第一信号输入端和第一电压控制端为第一电平，控制第二信号输入端、第一时钟信号端以及第二时钟信号端为第二电平，或者，控制第二信号输入端和第二电压控制端为第一电平，控制第一信号输入端、第一时钟信号端以及第二时钟信号端为第二电平，以使信号输出端输出第二电平。第二阶段，控制第一时钟信号端为第一电平，控制第一信号输入端、第二信号输入端以及第二时钟信号端为第二电平，以使信号输出端输出第一电平。第三阶段，控制第二时钟信号端和第二信号输入端为第一电平，控制第一信号输入端、第二电压控制端、以及电压输入端为第二电平，或者，控制第二时钟信号端和第一信号输入端为第一电平，控制第二信号输入端、第一电压控制端、以及电压输入端为第二电平，以使信号输出端输出第二电平。第四阶段，控制第一信号输入端、第二信号输入端以及第二时钟信号端为第二电平，以使信号输出端无输出。
本申请实施例提供的GOA单元及其驱动方法、GOA电路和显示面板中，GOA单元包括第一输入模块、第二输入模块、输出模块、第一控制模块以及第二控制模块。一方面，GOA单元可以仅包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和存储电容C2，相较于相关技术的GOA单元包括8个晶体管和2个存储电容，本申请实施例可减少晶体管和存储电容的个数，从而进一步减小GOA电路所占的版图面积，有效地实现窄边框设计；同时，由于GOA单元的晶体管和存储电容的个数减少，当GOA单元应用于前述显示面板100时，显示面板中的内部走线的条数也减少，有效改善显示面板的阻抗大的问题。另一方面，当显示面板的一行子像素在显示一帧画面时，可确保与开关晶体管连接的信号输出端Scan(N)仅稳定地输出一次低电平或高电平，以使得开关晶体管仅导通一次，避免在显示过程中出现信号失真、延迟、错乱等问题，提高显示效果。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种显示面板的俯视示意图；
图2为本申请实施例提供的一种显示面板的侧视示意图；
图3为本申请实施例提供的显示区的俯视示意图；
图4为本申请实施例提供的一种像素驱动电路的电路图；
图5为相关技术提供的一种GOA单元的电路图；
图6为本申请实施例提供的一种GOA单元的电路图；
图7为图6中的GOA单元的工作时序图；
图8为图6中的GOA单元的工作时序图；
图9为图6中的GOA单元的工作时序图；
图10为图6中的GOA单元的工作时序图；
图11为为本申请实施例提供的GOA电路中多个GOA单元的级联关系图；
图12为为本申请实施例提供的GOA单元的驱动流程图。
附图标记：
100-显示面板；101-显示区；102-周边区；10-阵列基板；20-对盒基板；11-衬底；12-栅线；13-数据线；14-发光器件；141-第一电极；142-第二电极；21-GOA单元；211-第一输入模块；212-第二输入模块；213-输出模块；214-第一控制模块；215-第二控制模块。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图1为本申请实施例提供的一种显示面板的俯视示意图，图2为侧视示意图，请参见图1和图2，显示面板100划分为显示区101和位于显示区101外围的周边区102，显示面板100包括阵列基板和对盒基板20。在显示区101，阵列基板10包括多个子像素、栅线11、数据线12等，请参加图3。在周边区102，阵列基板10包括布线区，布线区设置有GOA 21。GOA电路21包括多个级联的移位寄存器，每个移位寄存器通常包括多个薄膜晶体管和电容，每个移位寄存器的输出端与显示区101的一根或多根栅线11连接，用于向一根或多根栅线11输出扫描信号。周边区102可以位于显示区101的至少一侧，图1仅示出周边区102环绕整个显示区101的情况。
GOA电路21的输入信号包括时钟信号CLK、开启信号STV(即移位触发信号SR_IN)、高电平信号VGH和低电平信号VGL等。时钟信号CLK根据需要可以包括第一时钟信号CLK1和第二时钟信号CLK2，GOA电路利用接收的时钟信号CLK产生扫描信号。
上述显示面板100可以是有机发光二极管(Organic Light-Emitting Diode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板、微发光二极管(Micro-LED)显示面板、液晶显示面板等。
如图2所示，以显示面板100为OLED显示面板为例，在显示区101，阵列基板10的包括设置在衬底10上的像素驱动电路15和发光器件14。发光器件14至少包括层叠设置在衬底10上的第一电极141、发光功能层142、第二电极143。像素驱动电路至少包括开关晶体管、驱动晶体管15、以及存储电容。其中，第一电极141为阳极，第二电极142为阴极；或者，第一电极141为阴极，第二电极142为阳极。
如图4所示，以2T1C的像素驱动电路为例，像素驱动电路包括开关晶体管16、驱动晶体管15、以及存储电容C1。开关晶体管16的栅极与GOA电路21的信号输出端连接、第一极与数据线12连接、第二极与节点a连接，开关晶体管16用于在GOA电路21的信号输出端的控制下，将数据信号Data输出至节点a，并存储在存储电容C1中。驱动晶体管15的栅极与节点a连接、第一极与第一电压端VDD连接、第二极与发光器件14的阳极连接，驱动晶体管15用于在数据信号Data的控制下，将第一电压端VDD输出至发光器件14的阳极。
在此基础上，发光器件14的阴极与第二电压端VSS连接，阳极与阴极之间形成电场，在电场驱动下，空穴和电子分别从阳极和阴极注入到发光功能层142中，电子和空穴在发光功能层142中产生激子，激子在电场的作用下降能量传递给发光功能层142中的有机发光分子，并激发有机发光分子发光，从而使OELD显示面板实现显示。
相关技术通常将GOA电路21设置在显示区101的左侧和/或右侧，以缩短周边区中位于显示区101左侧和/或右侧的尺寸，实现窄边框设计。如图5所示，GOA电路21通常为8T2C，8T2C的GOA电路21包括8个薄膜晶体管和2个存储电容。薄膜晶体管和存储电容的数量越多，越不利于显示面板11实现窄边框设计。并且在开发阶段，经常会出现GOA电路输出的信号失真、延迟、甚至错乱等问题。
发明人经过研究后提出如图6所示的GOA单元，该GOA单元可应用于上述显示面板100。
如图6所示，本申请实施例提供一种GOA单元，所述GOA单元包括：第一输入模块211、第二输入模块212、输出模块213、第一控制模块214以及第二控制模块215。
第一输入模块211与第一信号输入端Scan(N-1)、第一电压控制端CN1以及第一节点b连接。第一输入模块211用于在第一信号输入端Scan(N-1)的控制下，将第一电压控制端CN1的电压输出至第一节点b。
此处，第一输入模块211包括第一晶体管T1，第一晶体管T1的栅极与第一信号输入端Scan(N-1)连接、第一极与第一电压控制端CN1连接、第二极与第一节点b连接。
第二输入模块212与第二信号输入端Scan(N+1)、第二电压控制端CN2以及第一节点b连接。第二输入模块212用于在第二信号输入端Scan(N+1)的控制下，将第二电压控制端CN2的电压输出至第一节点b。
此处，第二输入模块212包括第二晶体管T2，第二晶体管T2的栅极与第二信号输入端Scan(N+1)连接、第一极与第二电压控制端CN2连接、第二极与第一节点b连接。
输出模块213与第一节点b、第一时钟信号端CLK1以及信号输出端Scan(N)连接。输出模块213用于在第一节点b的控制下，将第一时钟信号端CLK1的信号输出至信号输出端Scan(N)。
此处，输出模块213包括第三晶体管T3和存储电容C，第三晶体管T3的栅极与第一节点b连接、第一极与第一时钟信号端CLK1连接、第二极与信号输出端Scan(N)连接，存储电容C的第一极与第一节点b连接、第二极与信号输出端Scan(N)连接。
第一控制模块214与第二时钟信号端CLK2和第二节点c连接。第一控制模块214用于在第二时钟信号端CLK2的控制下，将第二时钟信号控制端CLK2的信号输出至第二节点c。
此处，第一控制模块214包括第四晶体管T4，第四晶体管T4的栅极和第一极与第二时钟信号端CLK2连接、第二极与第二节点c连接。
第二控制模块215与第二节点c、电压输入端V、第一节点b、信号输出端Scan(N)连接。第二控制模块215用于在第二节点2的控制下，将电压输入端V的电压输出至第一节点b和信号输出端Scan(N)。
此处，第二控制模块215包括第五晶体管T5和第六晶体管T6，第五晶体管T5的栅极与第二节点c连接、第一极与电压输入端V连接、第二极与第一节点b连接，第六晶体管T6的栅极与第二节点c连接、第一极与电压输入端V连接、第二极与信号输出端Scan(N)连接。
在一些实施例中，GOA单元中的晶体管可以是P型晶体管或N型晶体管。GOA单元中的晶体管为P型晶体管或N型晶体管与GOA单元的具体电路和与信号输出端连接的像素驱动电路的开关晶体管16有关。当开关晶体管16为P型晶体管时，开关晶体管16可以在低电平的控制下导通，由于GOA单元的信号输出端与开关晶体管16的栅极连接，因此，信号输出端输出的低电平可以控制开关晶体管16导通，信号输出端输出的高电平可以控制开关晶体管16截止。同理，当开关晶体管16为N型晶体管时，开关晶体管16可以在高电平的控制下导通，此时，GOA单元的信号输出端输出的高电平可以控制开关晶体管16导通，信号输出端输出的低电平可以控制开关晶体管16截止。
在一些实施例中，显示面板100可以包括N(N为大于1的正整数)行子像素，在显示面板100显示画面时，栅线12逐行扫描，以使得多行子像素逐行显示。其中，栅线12在逐行扫描时，可以采用正扫模式，也可以采用反扫模式。正扫模式即为从第一行逐行扫描至第N行，反扫模式即为从第N行逐行扫描至第一行。
在一些实施例中，开关晶体管16的类型不同，以及扫描模式的不同，GOA单元的工作过程也不相同，可分为以下四种情况：
第一种情况，以开关晶体管16为P型晶体管、扫描模式为正扫模式为例，上述第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6可以均为P型晶体管，结合图7所示的时序图，GOA单元的工作过程为：
第一阶段，如图7所示，第一信号输入端Scan(N-1)和第一电压控制端CN1为低电平，第二信号输入端Scan(N+1)、第一时钟信号端CLK1以及第二时钟信号端CLK2为高电平。如图6所示，第二晶体管T2在第二信号输入端Scan(N+1)的控制下截止；第四晶体管T4在第二时钟信号端CLK2的控制下截止；第五晶体管T5和第六晶体管T6截止。第一晶体管T1在第一信号输入端Scan(N-1)的控制下导通，并将第一电压控制端CN1的低电平输出至第一节点b，同时将低电平存储在存储电容C2中；第三晶体管T3在第一节点b的控制下导通，并将第一时钟信号端CLK1的高电平输出至信号输出端Scan(N)，以使得信号输出端Scan(N)输出高电平，并向与信号输出端Scan(N)连接的开关晶体管16的栅极输入高电平，由于开关晶体管16为P型晶体管，因此，此时开关晶体管16截止。
第二阶段，如图7所示，第一时钟信号端CLK1为低电平，第一信号输入端Scan(N-1)、第二信号输入端Scan(N+1)以及所述第二时钟信号端CLK2为高电平。如图6所示，第一晶体管T1在第一信号输入端Scan(N-1)的控制下截止；第二晶体管T2在第二信号输入端Scan(N+1)的控制下截止；第四晶体管T4在第二时钟信号端CLK2的控制下截止；第五晶体管T5和第六晶体管T6截止。第一阶段中存储电容C2存储有低电平，由于电容的自举作用，第一节点b的电位下拉至比原有的低电平更低的电位，从而让第三晶体管T3充分导通，第三晶体管T3导通后可将第一时钟信号端CLK1的低电平输出至信号输出端Scan(N)，以使得信号输出端Scan(N)输出低电平，并向与信号输出端Scan(N)连接的开关晶体管16的栅极输入低电平，由于开关晶体管16为P型晶体管，因此，此时开关晶体管16导通。
第三阶段，如图7所示，第二时钟信号端CLK2为低电平，第一信号输入端Scan(N-1)、第二电压控制端CN2、电压输入端V为高电平。如图6所示，第一晶体管T1在第一信号输入端Scan(N-1)的控制下截止；第四晶体管T4在第二时钟信号端CLK2的控制下导通，并将第二时钟信号端CLK2的低电平输出至第二节点c；第五晶体管T5和第六晶体管T6在第二节点c的控制下导通，并将电压输入端V的高电平输出至第一节点b，第一节点b被拉高，第三晶体管T3在第一节点b的控制下截止。同时，由于GOA电路中第X行的第三阶段的第二信号输入端Scan(N+1)，相当于第X+1行的第二阶段的信号输出端Scan(N)，因此第三阶段的第二信号输入端Scan(N+1)为低电平，第二晶体管T2在第二信号输入端Scan(N+1)的控制下导通，并将第二电压控制端CN2的高电平输出至第一节点b，以进一步确保第一节点b为高电平，进而确保第三晶体管T3在第一节点b的控制下截止。第一节点b的电位被拉高，位于存储电容C2另一端的信号输出端Scan(N)的电位也被拉高，信号输出端Scan(N)输出高电平，并向与信号输出端Scan(N)连接的开关晶体管16的栅极输入高电平，由于开关晶体管16为P型晶体管，因此，此时开关晶体管16截止。
第四阶段，如图7所示，第一信号输入端Scan(N-1)、第二信号输入端Scan(N+1)以及第二时钟信号端CLK2为高电平，第一晶体管T1在第一信号输入端Scan(N-1)的控制下截止；第二晶体管T2在第二信号输入端Scan(N+1)截止；第四晶体管T4在第二时钟信号端CLK2的控制下截止；第五晶体管T5和第六晶体管T6截止。第一节点b的电位仍为高电位，第三晶体管T3截止，信号输出端Scan(N)无输出。
对于上述过程，一行子像素显示一帧画面可包括以上四个阶段，以上四个阶段仅在第二阶段时使信号输出端Scan(N)输出低电平，以使与信号输出端Scan(N)连接的开关晶体管16的导通，从而满足一行子像素显示一帧画面时，开关晶体管16仅导通一次，进而所述GOA单元可确保该行子像素正常显示。
第二种情况，以关晶体管16为P型晶体管、扫描模式为反扫模式为例，上述第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6可以均为P型晶体管，结合图8所示的时序图，GOA单元的工作过程为：
第一阶段，如图8所示，第二信号输入端Scan(N+1)和第二电压控制端CN2为低电平，第一信号输入端Scan(N-1)、第一时钟信号端CLK1以及第二时钟信号端CLK2为高电平。如图6所示，第一晶体管T1在第一信号输入端Scan(N-1)的控制下截止；第四晶体管T4在第二时钟信号端CLK2的控制下截止；第五晶体管T5和第六晶体管T6截止。第二晶体管T2在第二信号输入端Scan(N+1)的控制下导通，并将第二电压控制端CN2的低电平输出至第一节点b，同时将低电平存储在存储电容C2中；第三晶体管T3在第一节点b的控制下导通，并将第一时钟信号端CLK1的高电平输出至信号输出端Scan(N)，以使得信号输出端Scan(N)输出高电平，并向与信号输出端Scan(N)连接的开关晶体管16的栅极输入高电平，由于开关晶体管16为P型晶体管，因此，此时开关晶体管16截止。
第二阶段，如图8所示，第一时钟信号端CLK1为低电平，第一信号输入端Scan(N-1)、第二信号输入端Scan(N+1)以及所述第二时钟信号端CLK2为高电平。如图6所示，第一晶体管T1在第一信号输入端Scan(N-1)的控制下截止；第二晶体管T2在第二信号输入端Scan(N+1)的控制下截止；第四晶体管T4在第二时钟信号端CLK2的控制下截止；第五晶体管T5和第六晶体管T6截止。第一阶段中存储电容C2存储有低电平，由于电容的自举作用，第一节点b的电位下拉至比原有的低电平更低的电位，从而让第三晶体管T3充分导通，第三晶体管T3导通后可将第一时钟信号端CLK1的低电平输出至信号输出端Scan(N)，以使得信号输出端Scan(N)输出低电平，并向与信号输出端Scan(N)连接的开关晶体管16的栅极输入低电平，由于开关晶体管16为P型晶体管，因此，此时开关晶体管16导通。
第三阶段，如图8所示，第二时钟信号端CLK2为低电平，第二信号输入端Scan(N+1)、第一电压控制端CN1、电压输入端V为高电平。如图6所示，第二晶体管T2在第一信号输入端Scan(N+1)的控制下截止；第四晶体管T4在第二时钟信号端CLK2的控制下导通，并将第二时钟信号端CLK2的低电平输出至第二节点c；第五晶体管T5和第六晶体管T6在第二节点c的控制下导通，并将电压输入端V的高电平输出至第一节点b，第一节点b被拉高，第三晶体管T3在第一节点b的控制下截止。同时，由于GOA电路中第X行的第三阶段的第一信号输入端Scan(N-1)，相当于第X-1行的第二阶段的信号输出端Scan(N)，因此第三阶段的第一信号输入端Scan(N-1)为低电平，第一晶体管T1在第一信号输入端Scan(N-1)的控制下导通，并将第一电压控制端CN1的高电平输出至第一节点b，以进一步确保第一节点b为高电平，进而确保第三晶体管T3在第一节点b的控制下截止。第一节点b的电位被拉高，位于存储电容C2另一端的信号输出端Scan(N)的电位也被拉高，信号输出端Scan(N)输出高电平，并向与信号输出端Scan(N)连接的开关晶体管16的栅极输入高电平，由于开关晶体管16为P型晶体管，因此，此时开关晶体管16截止。
第四阶段，如图8所示，第一信号输入端Scan(N-1)、第二信号输入端Scan(N+1)以及第二时钟信号端CLK2为高电平，第一晶体管T1在第一信号输入端Scan(N-1)的控制下截止；第二晶体管T2在第二信号输入端Scan(N+1)截止；第四晶体管T4在第二时钟信号端CLK2的控制下截止；第五晶体管T5和第六晶体管T6截止。第一节点b的电位仍为高电位，第三晶体管T3截止，信号输出端Scan(N)无输出。
对于上述过程，一行子像素显示一帧画面可包括以上四个阶段，以上四个阶段仅在第二阶段时使信号输出端Scan(N)输出低电平，以使与信号输出端Scan(N)连接的开关晶体管16的导通，从而满足一行子像素显示一帧画面时，开关晶体管16仅导通一次，进而所述GOA单元可确保该行子像素正常显示。
第三种情况，以开关晶体管16为N型晶体管、扫描模式为正扫模式为例，上述第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6可以均为N型晶体管(图6示出了P型晶体管，换为N型晶体管后电路连接关系不变)，结合图9所示的时序图，GOA单元的工作过程为：
第一阶段，如图9所示，第一信号输入端Scan(N-1)和第一电压控制端CN1为高电平，第二信号输入端Scan(N+1)、第一时钟信号端CLK1以及第二时钟信号端CLK2为低电平。如图6所示，第二晶体管T2在第二信号输入端Scan(N+1)的控制下截止；第四晶体管T4在第二时钟信号端CLK2的控制下截止；第五晶体管T5和第六晶体管T6截止。第一晶体管T1在第一信号输入端Scan(N-1)的控制下导通，并将第一电压控制端CN1的高电平输出至第一节点b，同时将高电平存储在存储电容C2中；第三晶体管T3在第一节点b的控制下导通，并将第一时钟信号端CLK1的低电平输出至信号输出端Scan(N)，以使得信号输出端Scan(N)输出低电平，并向与信号输出端Scan(N)连接的开关晶体管16的栅极输入低电平，由于开关晶体管16为N型晶体管，因此，此时开关晶体管16截止。
第二阶段，如图9所示，第一时钟信号端CLK1为高电平，第一信号输入端Scan(N-1)、第二信号输入端Scan(N+1)以及第二时钟信号端CLK2为低电平。如图6所示，第一晶体管T1在第一信号输入端Scan(N-1)的控制下截止；第二晶体管T2在第二信号输入端Scan(N+1)的控制下截止；第四晶体管T4在第二时钟信号端CLK2的控制下截止；第五晶体管T5和第六晶体管T6截止。第一阶段中存储电容C2存储有高电平，由于电容的自举作用，第一节点b的电位上拉至比原有的低电平更高的电位，从而让第三晶体管T3充分导通，第三晶体管T3导通后可将第一时钟信号端CLK1的高电平输出至信号输出端Scan(N)，以使得信号输出端Scan(N)输出高电平，并向与信号输出端Scan(N)连接的开关晶体管16的栅极输入高电平，由于开关晶体管16为N型晶体管，因此，此时开关晶体管16导通。
第三阶段，如图9所示，第二时钟信号端CLK2为高电平，第一信号输入端Scan(N-1)、第二电压控制端CN2、电压输入端V为低电平。如图6所示，第一晶体管T1在第一信号输入端Scan(N-1)的控制下截止；第四晶体管T4在第二时钟信号端CLK2的控制下导通，并将第二时钟信号端CLK2的高电平输出至第二节点c；第五晶体管T5和第六晶体管T6在第二节点c的控制下导通，并将电压输入端V的低电平输出至第一节点b，第一节点b被拉低，第三晶体管T3在第一节点b的控制下截止。同时，由于GOA电路中第X行的第三阶段的第二信号输入端Scan(N+1)，相当于第X+1行的第二阶段的信号输出端Scan(N)，因此第三阶段的第二信号输入端Scan(N+1)为高电平，第二晶体管T2在第二信号输入端Scan(N+1)的控制下导通，并将第二电压控制端CN2的低电平输出至第一节点b，以进一步确保第一节点b为低电平，进而确保第三晶体管T3在第一节点b的控制下截止。第一节点b的电位被拉低，位于存储电容C2另一端的信号输出端Scan(N)的电位也被拉低，信号输出端Scan(N)输出低电平，并向与信号输出端Scan(N)连接的开关晶体管16的栅极输入低电平，由于开关晶体管16为N型晶体管，因此，此时开关晶体管16截止。
第四阶段，第一信号输入端Scan(N-1)、第二信号输入端Scan(N+1)以及第二时钟信号端CLK2为低电平，第一晶体管T1在第一信号输入端Scan(N-1)的控制下截止；第二晶体管T2在第二信号输入端Scan(N+1)截止；第四晶体管T4在第二时钟信号端CLK2的控制下截止；第五晶体管T5和第六晶体管T6截止。第一节点b的电位仍为高电位，第三晶体管T3截止，信号输出端Scan(N)无输出。
对于上述过程，一行子像素显示一帧画面可包括以上四个阶段，以上四个阶段仅在第二阶段时使信号输出端Scan(N)输出高电平，以使与信号输出端Scan(N)连接的开关晶体管16的导通，从而满足一行子像素显示一帧画面时，开关晶体管16仅导通一次，进而所述GOA单元可确保该行子像素正常显示。
第四种情况，以开关晶体管16为N型晶体管、扫描模式为反扫模式为例，上述第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6可以均为N型晶体管(图6示出了P型晶体管，换为N型晶体管后电路连接关系不变)，结合图10所示的时序图，GOA单元的工作过程为：
第一阶段，如图10所示，第二信号输入端Scan(N+1)和第二电压控制端CN2为高电平，第一信号输入端Scan(N-1)、第一时钟信号端CLK1以及第二时钟信号端CLK2为低电平。如图6所示，第一晶体管T1在第一信号输入端Scan(N-1)的控制下截止；第四晶体管T4在第二时钟信号端CLK2的控制下截止；第五晶体管T5和第六晶体管T6截止。第二晶体管T2在第二信号输入端Scan(N+1)的控制下导通，并将第二电压控制端CN2的高电平输出至第一节点b，同时将高电平存储在存储电容C2中；第三晶体管T3在第一节点b的控制下导通，并将第一时钟信号端CLK1的低电平输出至信号输出端Scan(N)，以使得信号输出端Scan(N)输出低电平，并向与信号输出端Scan(N)连接的开关晶体管16的栅极输入低电平，由于开关晶体管16为N型晶体管，因此，此时开关晶体管16截止。
第二阶段，如图10所示，第一时钟信号端CLK1为高电平，第一信号输入端Scan(N-1)、第二信号输入端Scan(N+1)以及所述第二时钟信号端CLK2为低电平。如图6所示，第一晶体管T1在第一信号输入端Scan(N-1)的控制下截止；第二晶体管T2在第二信号输入端Scan(N+1)的控制下截止；第四晶体管T4在第二时钟信号端CLK2的控制下截止；第五晶体管T5和第六晶体管T6截止。第一阶段中存储电容C2存储有高电平，由于电容的自举作用，第一节点b的电位上拉至比原有的高电平更高的电位，从而让第三晶体管T3充分导通，第三晶体管T3导通后可将第一时钟信号端CLK1的高电平输出至信号输出端Scan(N)，以使得信号输出端Scan(N)输出高电平，并向与信号输出端Scan(N)连接的开关晶体管16的栅极输入高电平，由于开关晶体管16为P型晶体管，因此，此时开关晶体管16导通。
第三阶段，如图10所示，第二时钟信号端CLK2为高电平，第二信号输入端Scan(N+1)、第一电压控制端CN1、电压输入端V为低电平。如图6所示，第二晶体管T2在第一信号输入端Scan(N+1)的控制下截止；第四晶体管T4在第二时钟信号端CLK2的控制下导通，并将第二时钟信号端CLK2的高平输出至第二节点c；第五晶体管T5和第六晶体管T6在第二节点c的控制下导通，并将电压输入端V的低电平输出至第一节点b，第一节点b被拉低，第三晶体管T3在第一节点b的控制下截止。同时，由于GOA电路中第X行的第三阶段的第一信号输入端Scan(N-1)，相当于第X-1行的第二阶段的信号输出端Scan(N)，因此第三阶段的第一信号输入端Scan(N-1)为高电平，第一晶体管T1在第一信号输入端Scan(N-1)的控制下导通，并将第一电压控制端CN1的低电平输出至第一节点b，以进一步确保第一节点b为低电平，进而确保第三晶体管T3在第一节点b的控制下截止。第一节点b的电位被拉低，位于存储电容C2另一端的信号输出端Scan(N)的电位也被拉低，信号输出端Scan(N)输出低电平，并向与信号输出端Scan(N)连接的开关晶体管16的栅极输入低电平，由于开关晶体管16为N型晶体管，因此，此时开关晶体管16截止。
第四阶段，如图8所示，第一信号输入端Scan(N-1)、第二信号输入端Scan(N+1)以及第二时钟信号端CLK2为低电平，第一晶体管T1在第一信号输入端Scan(N-1)的控制下截止；第二晶体管T2在第二信号输入端Scan(N+1)截止；第四晶体管T4在第二时钟信号端CLK2的控制下截止；第五晶体管T5和第六晶体管T6截止。第一节点b的电位仍为低电位，第三晶体管T3截止，信号输出端Scan(N)无输出。
对于上述过程，一行子像素显示一帧画面可包括以上四个阶段，以上四个阶段仅在第二阶段时使信号输出端Scan(N)输出高电平，以使与信号输出端Scan(N)连接的开关晶体管16的导通，从而满足一行子像素显示一帧画面时，开关晶体管16仅导通一次，进而所述GOA单元可确保该行子像素正常显示。
在一些实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6可以均为薄膜晶体管，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6的第一极为源极、第二极为漏极；或者，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6的第一极为漏极、第二极为源极。
在一些实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6可以为顶栅型薄膜晶体管，也可以为底栅型薄膜晶体管，也可以为双栅型薄膜晶体管。
在一些实施例中，当所述GOA单元应用于显示面板100时，以显示面板100为1080*1920的分辨率为例，本申请的显示面板100可以减少1920*2＝3840个晶体管，以及1920*1＝1920个存储电容C2。
本申请实施例提供一种GOA单元，GOA单元包括第一输入模块211、第二输入模块212、输出模块213、第一控制模块214以及第二控制模块515。一方面，GOA单元可以仅包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和存储电容C2，相较于相关技术的GOA单元包括8个晶体管和2个存储电容，本申请实施例可减少晶体管和存储电容的个数，从而进一步减小GOA电路所占的版图面积，有效地实现窄边框设计；同时，由于GOA单元的晶体管和存储电容的个数减少，当GOA单元应用于前述显示面板100时，显示面板100中的内部走线的条数也减少，有效改善显示面板100的阻抗大的问题。另一方面，当显示面板100的一行子像素在显示一帧画面时，可确保与开关晶体管16连接的信号输出端Scan(N)仅稳定地输出一次低电平或高电平，以使得开关晶体管16仅导通一次，避免在显示过程中出现信号失真、延迟、错乱等问题，提高显示效果。
本申请实施例还提供一种GOA电路21，如图11所示，包括多个级联的如前述任一实施例所述的GOA单元。第一级GOA单元的第一信号输入端与第一信号输入端连接；其他每一级GOA单元的第一信号输入端与该级GOA单元的上一级GOA单元的信号输出端连接；最后一级GOA单元的第二信号输入端与第二信号输入端连接。
在一些实施例中，如图1所示，GOA电路21可以仅设置在显示区101的一侧；或者，GOA电路21可以仅设置在显示区101的相对两侧。
本申请的其他解释说明与前述任一实施例所述的GOA单元的解释说明相同，在此不再赘述。
本申请实施例提供一种GOA电路21，包括前述任一实施例所述的GOA单元，GOA单元包括第一输入模块211、第二输入模块212、输出模块213、第一控制模块214以及第二控制模块515。一方面，GOA单元可以仅包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和存储电容C2，相较于相关技术的GOA单元包括8个晶体管和2个存储电容，本申请实施例可减少晶体管和存储电容的个数，从而进一步减小GOA电路所占的版图面积，有效地实现窄边框设计；同时，由于GOA单元的晶体管和存储电容的个数减少，当GOA电路21应用于前述显示面板100时，显示面板100中的内部走线的条数也减少，有效改善显示面板100的阻抗大的问题。另一方面，当显示面板100的一行子像素在显示一帧画面时，可确保与开关晶体管16连接的信号输出端Scan(N)仅稳定地输出一次低电平或高电平，以使得开关晶体管16仅导通一次，避免在显示过程中出现信号失真、延迟、错乱等问题，提高显示效果。
本申请实施例还提供一种显示面板100，如图1所述，显示面板100包括多行子像素及前述实施例所述的GOA电路21。参考图3，每一行子像素与GOA电路21中的一个GOA单元连接。
本申请实施例的解释说明和有益效果与前述任一实施例所述的GOA单元的解释说明和有益效果相同，在此不再赘述。
本申请实施例还提供一种如前述任一实施例所述的GOA单元的驱动方法，如图12所示，所述方法包括：
S11、控制第一信号输入端Scan(N-1)和第一电压控制端CN1为第一电平，控制第二信号输入端Scan(N+1)、第一时钟信号端CLK1以及第二时钟信号端CLK2为第二电平，或者，控制第二信号输入端Scan(N+1)和第二电压控制端CN2为第一电平，控制第一信号输入端Scan(N-1)、第一时钟信号端CLK1以及第二时钟信号端CLK2为第二电平，以使信号输出端ScanN输出第二电平。
S12、控制第一时钟信号端CLK1为第一电平，控制第一信号输入端Scan(N-1)、第二信号输入端Scan(N-1)以及第二时钟信号端CLK2为第二电平，以使信号输出端ScanN输出所述第一电平。
S13、控制第二时钟信号端CLK2为第一电平，控制第一信号输入端Scan(N-1)、第二信号输入端Scan(N+1)以及第二电压控制端CN2、电压输入端V为第二电平，以使信号输出端ScanN输出第二电平。
S14、控制第一信号输入端Scan(N-1)、第二信号输入端Scan(N+1)以及第二时钟信号端CLK2为第二电平，以使信号输出端ScanN无输出。
在一些实施例中，当开关晶体管16为P型晶体管时，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6可以均为P型晶体管，第一电平为低电平，第二电平为高电平。GOA电路21的具体工作过程可参考前述实施例的第一种情况和第二种情况。
当开关晶体管16为N型晶体管时，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6可以均为N型晶体管，第一电平为高电平，第二电平为低电平。GOA电路21的具体工作过程可参考前述实施例的第三种情况和第四种情况。
本申请的其他解释说明与前述任一实施例所述的GOA单元的解释说明相同，在此不再赘述。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (8)

1.一种GOA单元，其特征在于，包括：第一输入模块、第二输入模块、输出模块、第一控制模块以及第二控制模块；
所述第一输入模块与第一信号输入端、第一电压控制端以及第一节点连接；所述第一输入模块用于在所述第一信号输入端的控制下，将所述第一电压控制端的电压输出至所述第一节点；
所述第二输入模块与第二信号输入端、第二电压控制端以及所述第一节点连接；所述第二输入模块用于在所述第二信号输入端的控制下，将所述第二电压控制端的电压输出至所述第一节点；
所述输出模块与所述第一节点、第一时钟信号端以及信号输出端连接；所述输出模块用于在所述第一节点的控制下，将所述第一时钟信号端的信号输出至所述信号输出端；所述输出模块包括第三晶体管和存储电容，所述第三晶体管的栅极与所述第一节点连接、第一极与所述第一时钟信号端连接、第二极与所述信号输出端连接，所述存储电容的第一极与所述第一节点连接、第二极与所述信号输出端连接；
所述第一控制模块与第二时钟信号端和第二节点连接；所述第一控制模块用于在所述第二时钟信号端的控制下，将所述第二时钟信号端的信号输出至所述第二节点；所述第一控制模块包括第四晶体管，所述第四晶体管的栅极和第一极与所述第二时钟信号端连接、第二极与所述第二节点连接；
所述第二控制模块与所述第二节点、电压输入端、所述第一节点、所述信号输出端连接；所述第二控制模块用于在所述第二节点的控制下，将所述电压输入端的电压输出至所述第一节点和所述信号输出端；
其中，当所述第三晶体管导通且所述第四晶体管断开时，所述第二节点无信号输入，当所述第三晶体管断开且所述第四晶体管导通时，所述第二节点的信号为所述第二时钟信号端的信号。
2.根据权利要求1所述的GOA单元，其特征在于，所述第一输入模块包括第一晶体管，所述第一晶体管的栅极与所述第一信号输入端连接、第一极与所述第一电压控制端连接、第二极与所述第一节点连接。
3.根据权利要求2所述的GOA单元，其特征在于，所述第二输入模块包括第二晶体管，所述第二晶体管的栅极与所述第二信号输入端连接、第一极与所述第二电压控制端连接、第二极与所述第一节点连接。
4.根据权利要求3所述的GOA单元，其特征在于，所述第二控制模块包括第五晶体管和第六晶体管，所述第五晶体管的栅极与所述第二节点连接、第一极与所述电压输入端连接、第二极与所述第一节点连接，所述第六晶体管的栅极与所述第二节点连接、第一极与所述电压输入端连接、第二极与所述信号输出端连接。
5.根据权利要求4任一项所述的GOA单元，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管均为P型晶体管或均为N型晶体管。
6.一种GOA电路，其特征在于，所述GOA电路包括多个级联的如权利要求1-4任一项所述的GOA单元；
第一级GOA单元的第一信号输入端与第一信号输入端连接；
其他每一级GOA单元的所述第一信号输入端与该级GOA单元的上一级GOA单元的信号输出端连接；
最后一级GOA单元的第二信号输入端与第二信号输入端连接。
7.一种显示面板，其特征在于，所述显示面板包括多行子像素及权利要求6所述的GOA电路，每一行所述子像素与所述GOA电路中的一个GOA单元连接。
8.一种如权利要求1-5任一项所述的GOA单元的驱动方法，其特征在于，所述方法包括：
第一阶段，控制第一信号输入端和第一电压控制端为第一电平，控制第二信号输入端、第一时钟信号端以及第二时钟信号端为第二电平，或者，控制第二信号输入端和第二电压控制端为第一电平，控制第一信号输入端、第一时钟信号端以及第二时钟信号端为第二电平，以使所述信号输出端输出所述第二电平；
第二阶段，控制所述第一时钟信号端为所述第一电平，控制所述第一信号输入端、所述第二信号输入端以及所述第二时钟信号端为所述第二电平，以使所述信号输出端输出所述第一电平；
第三阶段，控制所述第二时钟信号端和所述第二信号输入端为所述第一电平，控制所述第一信号输入端、第二电压控制端、以及电压输入端为所述第二电平，或者，控制所述第二时钟信号端和所述第一信号输入端为第一电平，控制所述第二信号输入端、第一电压控制端、以及电压输入端为所述第二电平，以使所述信号输出端输出所述第二电平；
第四阶段，控制所述第一信号输入端、所述第二信号输入端以及所述第二时钟信号端为所述第二电平，以使所述信号输出端无输出。
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