CN112992246A - 发光控制移位寄存器及方法、栅极驱动电路、显示装置 - Google Patents

发光控制移位寄存器及方法、栅极驱动电路、显示装置 Download PDF

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CN112992246A CN202110237137.9A CN202110237137A CN112992246A CN 112992246 A CN112992246 A CN 112992246A CN 202110237137 A CN202110237137 A CN 202110237137A CN 112992246 A CN112992246 A CN 112992246A
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Abstract

本申请实施例提供发光控制移位寄存器及方法、栅极驱动电路、显示装置，涉及显示技术领域。可以减少信号走线的数量，实现显示装置窄边框设计。输入电路将信号输入端的信号输出至第一节点。第一控制电路将第一电压端的电压输出至第二节点，第一控制电路还可以将第二电压端的电压传输至第二节点。第二控制电路将第一电压端的电压传输至第三节点，第二控制电路还可以将第二电压端的电压传输至第三节点。第三控制电路将第一电压端的电压传输至第四节点，第三控制电路还可以将第二电压端的电压传输至第四节点。第四控制电路将第一电压端的电压传输至信号输出端，第四控制电路还可以将第二电压端的电压传输至信号输出端。

Description

发光控制移位寄存器及方法、栅极驱动电路、显示装置
技术领域
本申请涉及显示技术领域，尤其涉及发光控制移位寄存器及方法、栅极驱动电路、显示装置。
背景技术
GOA(Gate Driver On Array，阵列基板行驱动)电路是一种用于对选通信号线(Gate线)进行逐行扫描驱动的一项技术。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，可以降低显示面板的生产成本和制作工艺的难度。利用GOA技术集成在阵列基板上的栅极驱动电路也称为移位寄存器。
发明内容
本申请的实施例提供一种发光控制移位寄存器及方法、栅极驱动电路、显示装置，可以减少信号走线的数量，实现显示装置窄边框设计。
为达到上述目的，本申请的实施例采用如下技术方案：
本申请实施例的一方面，提供了一种发光控制移位寄存器。该发光控制移位寄存器包括输入电路、第一控制电路、第二控制电路、第三控制电路以及第四控制电路。其中，输入电路，与信号输入端、第一时钟信号端以及第一节点电连接；所述输入电路被配置为在来自所述第一时钟信号端的信号的控制下，将所述信号输入端的信号输出至所述第一节点；第一控制电路，与所述第一节点、第二时钟信号端、第三时钟信号端、第一电压端、第二电压端以及第二节点电连接；所述第一控制电路被配置为在来自所述第一节点的信号的控制下，将所述第一电压端的电压输出至所述第二节点；所述第一控制电路还被配置为在来自所述第二时钟信号端和所述第三时钟信号端的控制下，将所述第二电压端的电压传输至所述第二节点；第二控制电路，与所述第一节点、所述第二节点、第三节点、所述第一电压端以及所述第二电压端电连接；所述第二控制电路被配置为在来自所述第二节点的信号以及所述第一电压端的控制下，将所述第一电压端的电压传输至所述第三节点；所述第二控制电路还被配置为在来自所述第一节点的信号的控制下，将所述第二电压端的电压传输至所述第三节点；第三控制电路，与所述第三节点、第四节点、所述第一电压端、所述第二电压端、所述第一时钟信号端以及所述第三时钟信号端电连接；所述第三控制电路被配置为在来自所述第三节点的信号的控制下，将所述第一电压端的电压传输至所述第四节点；所述第三控制电路还配置为在来自所述第一时钟信号端以及所述第三时钟信号端的信号的控制下，将所述第二电压端的电压传输至所述第四节点；第四控制电路，与所述第四节点、所述第一节点、所述第一电压端、所述第二电压端以及信号输出端电连接；所述第四控制电路被配置为在来自所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述信号输出端；所述第四控制电路还被配置为在来自所述第四节点的信号的控制下，将所述第二电压端的电压传输至所述信号输出端。这样一来，发光控制移位寄存器在输入电路、第一控制电路、第二控制电路、第三控制电路以及第四控制电路的共同作用下，从信号输出端输出发光信号，该发光信号可以为第一电压端的电压，也可以为第二电压端的电压。
可选的，所述第一控制电路包括：第一上拉电路，与所述第一节点、所述第二节点以及所述第一电压端电连接；所述第一上拉电路被配置为在来自所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述第二节点；第一下拉电路，与所述第二时钟信号端、所述第三时钟信号端、所述第二电压端以及所述第二节点电连接；所述第一下拉电路被配置为在来自所述第二时钟信号端和所述第三时钟信号端的控制下，将所述第二电压端的电压传输至所述第二节点。
可选的，所述第一上拉电路包括：第一晶体管，第一极与所述第一电压端电连接，所述第一晶体管的第二极与所述第二节点电连接，所述第一晶体管的栅极与所述第一节点电连接。
可选的，所述第一下拉电路包括：第二晶体管，第一极与所述第二电压端电连接，所述第二晶体管的栅极与所述第二时钟信号端电连接；第三晶体管，第一极与所述第二晶体管的第二极电连接，所述第三晶体管的第二极与所述第二节点电连接，所述第三晶体管的栅极与所述第三时钟信号端电连接。
可选的，所述第二控制电路包括：第二上拉电路，与所述第二节点、所述第三节点以及所述第一电压端电连接；所述第二上拉电路被配置为在来自所述第二节点的信号以及所述第一电压端的控制下，将所述第一电压端的电压传输至所述第三节点；第二下拉电路，与所述第一节点、所述第三节点以及所述第二电压端电连接；所述第二下拉电路被配置为在来自所述第一节点的控制下，将所述第二电压端的电压传输至所述第三节点。
可选的，所述第二上拉电路包括：第四晶体管，第一极与所述第一电压端电连接，所述第四晶体管的第二极与所述第三节点电连接，所述第四晶体管的栅极与所述第二节点电连接；第一电容，第一极与所述第一电压端电连接，所述第一电容的第二极与所述第二节点电连接。
可选的，所述第二下拉电路包括：第五晶体管，第一极与所述第二电压端电连接，所述第五晶体管的第二极与所述第三节点电连接，所述第五晶体管的栅极与所述第一节点电连接；第二电容，第一极与所述第一节点电连接，所述第二电容的第二极与所述第三节点电连接。
可选的，所述第三控制电路包括：第三上拉电路，与所述第三节点、所述第四节点以及所述第一电压端电连接；所述第三上拉电路被配置为在来自所述第三节点的信号的控制下，将所述第一电压端的电压传输至所述第四节点；第三下拉电路，与所述第四节点、所述第二电压端、所述第一时钟信号端以及所述第三时钟信号端电连接；所述第三下拉电路被配置为在来自所述第一时钟信号端以及所述第三时钟信号端的信号的控制下，将所述第二电压端的电压传输至所述第四节点。
可选的，所述第三上拉电路包括：第六晶体管，第一极与所述第一电压端电连接，所述第六晶体管的栅极与所述第三节点电连接；第七晶体管，第一极与所述第一电压端电连接，所述第七晶体管的第二极与所述第四节点电连接，所述第七晶体管的栅极与所述第三节点电连接。
可选的，所述第三下拉电路包括：第八晶体管，第一极与所述第二电压端电连接，所述第八晶体管的第二极与所述第六晶体管的第二极电连接，所述第八晶体管的栅极与所述第三时钟信号端电连接；第九晶体管，第一极与所述第八晶体管的第二极电连接，所述第九晶体管的第二极与所述第四节点电连接；第三电容，第一极与所述第九晶体管的栅极电连接，所述第三电容的第二极与所述第一时钟信号端电连接。
可选的，所述第四控制电路包括：第四上拉电路，与所述第一节点、所述第四节点、所述第一电压端以及所述信号输出端电连接；所述第四上拉电路被配置为在来自所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述信号输出端；第四下拉电路，与所述第四节点、所述第二电压端以及所述信号输出端电连接；所述第三下拉电路被配置为在来自所述第四节点的信号的控制下，将所述第二电压端的电压传输至所述信号输出端。
可选的，所述第四上拉电路包括：第十晶体管，第一极与所述第一电压端电连接，所述第十晶体管的第二极与所述信号输出端电连接，所述第十晶体管的栅极与所述第一节点电连接。
可选的，所述第四下拉电路包括：第十一晶体管，第一极与所述第二电压端电连接，所述第十一晶体管的第二极与所述信号输出端电连接，所述第十一晶体管的栅极与所述第四节点电连接；第四电容，第一极与所述第四节点电连接，所述第四电容的第二极与所述第二电压端电连接。
可选的，所述输入电路包括：第十二晶体管，第一极与所述信号输入端电连接，所述第十二晶体管的第二极与所述第一节点电连接，所述第十二晶体管的栅极与所述第一时钟信号端电连接。
本申请实施例的另一方面，提供一种栅极驱动电路。该栅极驱动电路包括多个上述任一项的发光控制移位寄存器。
本申请实施例的另一方面，提供一种显示装置。该显示装置包括多个阵列排布的像素电路；所述像素电路具有发光控制端以及选通信号端；第一栅极驱动电路，为上述的栅极驱动电路；所述第一栅极驱动电路中每个所述发光控制移位寄存器的信号输出端与位于同一行的所述像素电路的发光控制端电连接；第二栅极驱动电路，包括多个级联的选通控制移位寄存器，每个所述选通移位寄存器的输出端与位于同一行的所述像素电路的选通信号端电连接。
可选的，所述显示装置还包括第一系统时钟信号线和第二系统时钟信号线；所述选通控制移位寄存器还包括第一选通时钟信号端和第二选通时钟信号端；所述第一选通时钟信号端与所述发光控制移位寄存器的第一时钟信号端均与所述第一系统时钟信号线电连接；所述第二选通时钟信号端与所述发光控制移位寄存器的第二时钟信号端均与所述第二系统时钟信号线电连接；第一级选通控制移位寄存器的信号输入端与第一级发光控制移位寄存器的信号输入端均与起始信号端电连接。这样一来，由于选通控制移位寄存器和发光控制移位寄存器共用第一系统时钟信号线和第二系统时钟信号线，以及共用起始信号端，可以显著减少栅极驱动电路中信号走线的数量，进而减小显示面板的走线布局空间，实现显示装置的窄边框设计。
本申请实施例的另一方面，提供一种用于驱动上述任一项发光控制移位寄存器的方法，一图像帧包括非发光阶段和发光阶段；在所述一图像帧内，所述驱动方法包括：在所述非发光阶段，所述第一控制电路控制所述第二节点的信号为非有效信号，所述第二控制电路控制所述第三节点的信号为有效信号，所述第三控制电路控制所述第四节点为非有效信号；所述第四控制电路控制所述信号输出端输出非有效信号；在所述发光阶段，所述第一控制电路控制所述第二节点的信号为有效信号，所述第二控制电路控制所述第三节点的信号为非有效信号，所述第三控制电路控制所述第四节点为有效信号；所述第四控制电路控制所述信号输出端输出有效信号。
可选的，所述非发光阶段包括第一阶段、第二阶段以及第三阶段；所述在所述非发光阶段，所述第一控制电路控制所述第二节点的信号为非有效信号，所述第二控制电路控制所述第三节点的信号为有效信号，所述第三控制电路控制所述第四节点为非有效信号；所述第四控制电路控制所述信号输出端输出非有效信号包括：在所述第一阶段，所述输入电路在来自所述第一时钟信号端的有效信号的控制下，将所述信号输入端的有效信号输出至所述第一节点；所述第一控制电路在来自所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述第二节点；所述第二控制电路在来自所述第一节点和所述第二节点的信号的控制下，将所述第二电压端的电压传输至所述第三节点；所述第三控制电路在来自所述第三节点的控制下，将来自所述第一电压端的电压传输至所述第四节点；所述第四控制电路在来自所述第四节点和所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述信号输出端，所述信号输出端输出非有效信号；在所述第二阶段，所述第一节点保持所述第一阶段的信号；所述第一控制电路在来自所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述第二节点；所述第二控制电路在来自所述第一节点和所述第二节点的信号的控制下，将所述第二电压端的电压传输至所述第三节点；所述第三控制电路在来自所述第三节点的控制下，将来自所述第一电压端的电压传输至所述第四节点；所述第四控制电路在来自所述第四节点和所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述信号输出端，所述信号输出端输出非有效信号；在所述第三阶段，所述输入电路在来自所述第一时钟信号端的有效信号的控制下，将所述信号输入端的非有效信号输出至所述第一节点；所述第二节点保持所述第二阶段的信号；所述第三节点保持所述第三阶段的信号所述第三控制电路在来自所述第三节点的控制下，将来自所述第一电压端的电压传输至所述第四节点；所述信号输出端保持所述第二阶段的信号。
可选的，所述发光阶段至少包括第四阶段、第五阶段以及第六阶段；所述在所述发光阶段，所述第一控制电路控制所述第二节点的信号为有效信号，所述第二控制电路控制所述第三节点的信号为非有效信号，所述第三控制电路控制所述第四节点为有效信号；所述第四控制电路控制所述信号输出端输出有效信号包括：在所述第四阶段中，所述第一节点的信号来自所述信号输入端提供的非有效信号；所述第一控制电路在来自所述第二时钟信号端和所述第三时钟信号端的有效电压信号的控制下，将所述第二电压端的有效电压传输至所述第二节点；所述第二控制电路在来自所述第二节点的信号或所述第一电压端的控制下，将所述第一电压端的电压传输至所述第三节点；所述第三控制电路在来自所述第一时钟信号端的非有效信号以及所述第三时钟信号端的有效信号的控制下，将所述第二电压端的电压传输至所述第四节点；所述第四控制电路在来自所述第四节点的信号的控制下，将所述第二电压端的电压传输至所述信号输出端；所述信号输出端输出有效电压信号；在所述第五阶段中，所述输入电路在来自所述第一时钟信号端的有效电压信号的控制下，将所述信号输入端的非有效信号输出至所述第一节点；所述第二节点维持第四阶段的信号；所述第二控制电路在来自所述第二节点的信号的控制下，将所述第一电压端的电压传输至所述第三节点；所述第三控制电路在来自所述第一时钟信号端的有效电压信号以及所述第三时钟信号端的非有效电压信号的控制下，将所述第二电压端的电压传输至所述第四节点；所述第四控制电路在来自所述第四节点的信号的控制下，将所述第二电压端的电压传输至所述信号输出端；所述信号输出端输出有效电压信号。在所述第六阶段中，所述第一节点维持所述第五阶段的信号；所述第二节点维持所述第五阶段的信号；所述第二控制电路在来自所述第二节点的信号的控制下，将所述第一电压端的电压传输至所述第三节点；所述第四节点维持所述第五阶段的信号；所述第四控制电路在来自所述第四节点的信号的控制下，将所述第二电压端的有效电压传输至所述信号输出端；所述信号输出端输出有效电压信号。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种显示装置的结构示意图；
图2为图1所示显示装置的具体结构示意图；
图3A为图2所示显示装置的部分结构示意图；
图3B为图3A所示像素电路的时序图；
图4为本申请实施例提供的一种发光控制移位寄存器的电路结构示意图；
图5为图4所示发光控制移位寄存器的具体电路结构示意图；
图6A为图5所示发光控制移位寄存器对应的时序图；
图6B为图5所示的发光控制移位寄存器在图6A所示的时序图下的仿真效果图；
图6C为图5所示的发光控制移位寄存器在图6A所示的时序图下的仿真效果图；
图7为图5所示发光控制移位寄存器在第一阶段的等效电路图；
图8为图5所示发光控制移位寄存器在第二阶段的等效电路图；
图9为图5所示发光控制移位寄存器在第三阶段的等效电路图；
图10为图5所示发光控制移位寄存器在第四阶段的等效电路图；
图11为图5所示发光控制移位寄存器在第五阶段的等效电路图；
图12为图5所示发光控制移位寄存器在第六阶段的等效电路图。
附图标记：
100-显示装置；10-栅极驱动电路；11-第一栅极驱动电路；12-第二栅极驱动电路；20-数据驱动电路；30-像素电路；40-输入电路；50-第一控制电路；51-第一上拉电路；52-第一下拉电路；60-第二控制电路；61-第二上拉电路；62-第二下拉电路；70-第三控制电路；71-第三上拉电路；72-第三下拉电路；80-第四控制电路；81-第四上拉电路；82-第四下拉电路；L-发光器件；AA-有效发光区；BB-周边区。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。
此外，本申请中，“左”、“右”、“上”以及“下”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。
在本申请中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是直接接触相连接，也可以通过中间媒介间接非接触相连接。
本申请实施例提供了一种显示装置，该显示装置可以为电视、手机、电脑、笔记本电脑、平板电脑、个人数字助理(Personal Digital Assistant，PDA)、车载电脑等。该显示装置可以包括框架、设置于框架内的显示面板、电路板、显示驱动集成电路(IntegratedCircuit，简称IC)以及其他电子配件等。
上述显示装置可以为：有机发光二极管(Organic Light Emitting Diode，OLED)显示装置、量子点发光二极管(Quantum Dot Light Emitting Diodes，QLED)显示装置等自发光显示装置，本申请对此不做具体限定。
OLED作为一种电流型发光器件，因其所具有的自发光、快速响应、宽视角和可制作在柔性衬底上等特点而越来越多地被应用于高性能显示领域中。本申请以下实施例均是以OLED显示装置为例进行解释说明。
如图1所示，上述显示装置100包括：有效显示区(Active Area，AA)和位于显示区AA至少一侧的周边区BB。图1中以周边区BB围绕显示区AA一圈进行示意。
上述显示装置100在AA区中包括多个亚像素(Sub Pixel)P。如图1所示，每个亚像素P内设置有像素电路30以及与该像素电路30电连接的发光器件L，像素电路30可以驱动发光器件L发光。在该显示装置100为OLED显示装置的情况下，上述亚像素P中的发光器件L可以为OLED。在此情况下，上述多个亚像素中的OLED可以至少发出三基色，例如红色(Red，R)、绿色(Green，G)和蓝色(Blue，B)的光线。
为了方便说明，本申请以上述多个亚像素P是以矩阵形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素，沿竖直方向Y排列成一排的亚像素P为同一列亚像素。如图1所示，位于同一行的亚像素P的像素电路30可以与同一条发光控制信号线(Emission，简称EM)电连接，同时位于同一行的亚像素P的像素电路30还可以与同一条选通信号线(Gate Line，简称GL)电连接。位于同一列的亚像素P的像素电路30可以与同一条数据信号线(Data Line，简称DL)电连接。
继续参见图1可知，上述显示装置100的周边区BB可以设置有栅极驱动电路10和数据驱动电路20。其中，栅极驱动电路10可以通过多条选通信号线GL向AA区阵列排布的亚像素P中的像素电路30提供例如逐行扫描的选通信号。该选通信号用于对像素电路30进行选通，以使得数据驱动电路20提供的数据信号能够通过上述数据信号线DL输入至选通的像素电路30中。
此外，上述栅极驱动电路10还可以通过多条发光控制信号线EM向AA区阵列排布的亚像素P中的像素电路30提供例如逐行扫描的发光信号EM。该发光信号EM用于控制像素电路30向与该像素电路30电连接的发光器件L输出驱动电流，以驱动该发光器件L发光。
需要说明的是，在本申请的一些实施例中，可以在周边区BB的单侧设置栅极驱动电路10，从单侧逐行依次驱动各选通信号线GL，即单侧驱动。在本申请的另一些实施例中，周边区BB中沿选通信号线GL的延伸方向上的两个侧边，分别设置栅极驱动电路，通过两个栅极驱动电路交替从两侧，逐行依次驱动各选通信号线GL，即交叉驱动。在本申请的另一些实施例中，以周边区BB沿选通信号线GL的延伸方向上的两个侧边分别设置栅极驱动电路10，通过两个栅极驱动电路10同时从两侧逐行依次驱动各选通信号线GL，即双侧驱动。本申请以下实施例均以双侧驱动为例进行解释说明。
在本申请的一些实施例中，为了向AA区阵列排布的亚像素P的像素电路30分别提供上述发光信号EM和选通信号。如图2所示，栅极驱动电路10可以包括第一栅极驱动电路11和第二栅极驱动电路12。其中，第一栅极驱动电路11可以向像素电路30提供发光信号EM，第二栅极驱动电路12可以向像素电路30提供选通信号。
需要说明的是，图2中为了简化附图，仅示意出一侧的栅极驱动电路10的结构组成，另一侧的栅极驱动电路10的结构组成和此类似。
在本申请的一些实施例中，如图2所示，上述第一栅极驱动电路11可以包括多个发光控制移位寄存器(Emission GOA，以下简称EOA)。示例的，如图2所示，第一栅极驱动电路11可以包括，例如Dummy EOA(例如E0)以及E1、E2、E3、E4……E(n-1)、En。其中，Dummy EOA指的是不与亚像素P中的像素电路30电连接的EOA移位寄存器。而E1、E2、E3、E4……E(n-1)、En中的任意一个均可以为亚像素P中的像素电路30提供发光信号EM。
另外，每个EOA寄存器可以包括信号输入端Input和信号输出端Output。其中，第一级EOA寄存器E0的信号输入端Input与起始信号端GSTV电连接，并接收来自起始信号端GSTV的起始信号GSTV，除了第一级EOA寄存器E0以外，其余EOA寄存器的信号输入端Input均与上一级选通控制移位寄存器(Gate GOA，以下简称GOA)的信号输出端Output电连接。
此外，除了Dummy EOA以外的其他EOA寄存器的信号输出端Output与一条发光控制信号线EM电连接。在上述起始信号GSTV为有效信号的情况下，第一栅极驱动电路11进入工作状态，以对该信号进行移位寄存处理。
需要说明的是，本申请实施例不对多个EOA寄存器的连接方式进行具体的限定，上述多个EOA寄存器采用的连接方式仅是一个示例说明，本申请实施例中多个EOA寄存器的连接方式也可以为除了上述方式以外的其他连接方式。
另外，如图2所示，第二栅极驱动电路12包括多个级联的GOA寄存器，例如DummyGOA(例如G0)以及G1、G2、G3、G4…G(n-1)、Gn，其中，Dummy GOA指的是不与亚像素P中的像素电路30电连接的GOA移位寄存器。而G1、G2、G3、G4…G(n-1)、Gn的任意一个均可以为亚像素P中的像素电路30提供选通信号。
另外，每个GOA寄存器可以包括信号输入端Input和信号输出端Output。示例的，第一级GOA寄存器G0的信号输入端Input与起始信号端GSTV电连接，并接收来自起始信号端GSTV的起始信号GSTV。除了第一级GOA寄存器G0以外，其余GOA寄存器的信号输出端Output均与下一级GOA寄存器的信号输入端Input电连接。另外，第二栅极驱动电路12中除了DummyGOA以外的其他GOA寄存器的信号输出端Output还与一条选通信号线GL电连接。
在本申请的一些实施例中，E0寄存器的信号输入端Input所电连接的起始信号端GSTV，可以与G0寄存器的信号输入端Input所电连接的起始信号端GSTV共用。这样一来，通过将E0寄存器和G0寄存器的信号输入端Input共用起始信号端GSTV的起始信号，减少了EOA电路的布线设置，进而可以减小显示面板的布线空间，实现显示装置100的窄边框设计。
另外，在本申请的一些实施例中，如图2所示，显示装置100还包括第一系统时钟信号线CK1和第二系统时钟信号线CK2。其中，第一系统时钟信号线CK1用于传输第一时钟信号CK1，第二系统时钟信号线CK2用于传输第二时钟信号CK2。
在本申请的一些实施例中，每个EOA寄存器(例如E1)还可以包括第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3、第一电压端VGH以及第二电压端VGL。其中，第一时钟信号端CK1可以与第一系统时钟信号线CK1电连接，第二时钟信号端CK2可以与第二系统时钟信号线CK2电连接。在EOA寄存器电路中，第一时钟信号端CK1可以接收第一时钟信号CK1、第二时钟信号端CK2可以接收第二时钟信号CK2、第三时钟信号端CK3可以接收第三时钟信号CK3，第一电压端VGH可以接收第一电压VGH，第二电压端VGL可以接收第二电压VGL。
这样一来，EOA寄存器在第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第一电压VGH以及第二电压VGL的共同控制下，输出发光信号EM，并将该发光信号EM从EOA寄存器的信号输出端Output输出。
另外，每个GOA寄存器(例如G1)为了能够输出上述选通信号，还可以包括第一时钟信号端CK1以及第二时钟信号端CK2。其中，第一时钟信号端CK1可以与上述第一系统时钟信号线CK1电连接，第二时钟信号端CK2与上述第二系统时钟信号线CK2电连接，接收相应的第一时钟信号CK1和第二时钟信号CK2。这样一来，GOA寄存器可以在第一时钟信号CK1和第二时钟信号CK2的控制下，将选通信号从GOA寄存器的信号输出端Output输出。
综上可知，EOA寄存器的第一时钟信号端CK1以及第二时钟信号端CK2与GOA寄存器第一时钟信号端CK1以及第二时钟信号端CK2共用第一系统时钟信号线CK1和第二系统时钟信号线CK2，因此，可以减小栅极驱动电路10的信号走线数量，进而减小显示面板的布线空间，从而实现显示装置100的窄边框设置。
由上述可知，如图2所示，每个亚像素p可以包括像素电路30和发光器件L。其中，像素电路30的电路结构例如可以为本领域内常用的7T1C、7T2C、8T2C或4T1C等。该发光器件L例如可以为OLED。像素电路30可以在数据信号线DL传输的数据信号、选通信号线GL传输的选通信号以及发光控制信号线EM传输的发光信号EM的共同作用下，驱动发光器件L发光，从而实现显示等操作。
为了方便说明，本申请以下实施例均以像素电路30包括如图3A(图3A为图2的部分组成结构图)所示的7T1C的电路结构为例进行解释说明。为了接收数据信号、选通信号以及发光信号EM，如图3A所示，该像素电路30设置有数据信号端Vdata、选通信号端Gate、复位端Reset以及发光控制端EM。其中，数据信号端Vdata传输数据信号，选通信号端Gate以及复位端Reset传输选通信号，发光控制端EM传输发光信号EM。需要说明的是，为了简化附图，图3中并未示出图2中的Dummy EOA和Dummy GOA。
以下结合图3B所示的时序信号对图3A所示的像素电路30如何驱动发光器件L发光进行解释说明。其中，在图3A所示的各个晶体管为P型晶体管的情况下，图3B所示的各个信号为低电平时处于有效信号的状态。
像素电路30驱动发光器件L发光的过程可以包括如图3B所示的：复位阶段L1、数据写入阶段L2以及发光阶段L3。其中，在复位阶段L1，复位端Reset输入低电平信号，此时复位晶体管M6和M7导通，初始信号Vinit传输至驱动晶体管M1的栅极以及OLED器件的阳极，以对驱动晶体管M1的栅极以及OLED器件的阳极进行初始复位。在数据写入阶段L2，选通信号端Gate输入低电平选通信号，此时数据写入晶体管M2导通，数据信号Vdata通过数据信号端Vdata写入驱动晶体管M1的一级，并且此时，补偿晶体管M3导通，驱动晶体管M1处于二极管导通状态，以对该驱动晶体管M1的阈值电压Vth进行补偿。在发光阶段L3，发光控制端EM输入低电平发光信号EM，此时发光控制晶体管M4和M5导通，此时VDD和VSS之间形成电流通路，使得驱动晶体管M1产生的电流能够流入发光器件L，以驱动发光器件发光。
此外，在发光器件L为OLED的情况下，由于OLED是电流型发光器件，因此可以通过控制数据信号Vdata，进而控制流过OLED的电流的大小，从而达到控制OLED发光亮度的目的。综上所述，像素电路30可以在上述发光信号EM、选通信号以及数据信号Vdata的共同作用下，驱动发光元件L发光。
为了向像素电路30提供上述发光信号EM，在本申请的一些实施例中，如图4所示，提供了一种EOA寄存器的电路结构图。该EOA寄存器可以包括输入电路40、第一控制电路50、第二控制电路60、第三控制电路70以及第四控制电路80。
具体的，输入电路40与信号输入端Input、第一时钟信号端CK1以及第一节点N1电连接。该输入电路40被配置为在来自第一时钟信号端CK1的信号的控制下，将信号输入端Input的信号输出至第一节点N1。
第一控制电路50与第一节点N1、第一时钟信号端CK2、第三时钟信号CK3端、第一电压端VGH、第二电压端VGL以及第二节点N2电连接。该第一控制电路50被配置为在来自第一节点N1的信号的控制下，将第一电压端VGH的电压输出至第二节点N2。另外，上述第一控制电路50还被配置为在来自第一时钟信号端CK2和第三时钟信号CK3端的控制下，将第二电压端VGL的电压传输至第二节点N2。
第二控制电路60与第一节点N1、第二节点N2、第三节点N3、第一电压端VGH以及第二电压端VGL电连接。该第二控制电路60被配置为在来自第二节点N2的信号以及第一电压端VGH的控制下，将第一电压端VGH的电压传输至第三节点N3。另外，上述第二控制电路60还被配置为在来自第一节点N1的信号的控制下，将第二电压端VGL的电压传输至第三节点N3。
第三控制电路70与第三节点N3、第四节点N4、第一电压端VGH、第二电压端VGL、第一时钟信号端CK1以及第三时钟信号CK3端电连接。该第三控制电路70被配置为在来自第三节点N3的信号的控制下，将第一电压端VGH的电压传输至第四节点N4。另外，上述第三控制电路70还配置为在来自第一时钟信号端CK1以及第三时钟信号CK3端的信号的控制下，将第二电压端VGL的电压传输至第四节点N4。
第四控制电路80与第四节点N4、第一节点N1、第一电压端VGH、第二电压端VGL以及信号输出端Output电连接。该第四控制电路80被配置为在来自第一节点N1的信号的控制下，将第一电压端VGH的电压传输至信号输出端Output。另外，上述第四控制电路80还被配置为在来自第四节点N4的信号的控制下，将第二电压端VGL的电压传输至信号输出端Output。
需要说明的是，信号输入端Input的信号可以是来自EOA寄存器的信号输出端Output输出的信号。或者当EOA寄存器为E1时，上述信号输入端Input的信号也可以是起始信号GSTV。其中，高电压信号与低电压信号时相对于接地端而言的，高电压信号的电位高于接地端，低电压信号的电位低于接地端。
综上可知，一方面，通过上述提供的EOA寄存器的电路结构，可以向像素电路30提供发光信号EM。具体的，每个EOA寄存器在输入电路40、第一控制电路50、第二控制电路60、第三控制电路70以及第四控制电路80的共同作用下，从信号输出端Output输出发光信号EM，该发光信号EM可以为第一电压VGH或者第二电压VGL。例如，当发光信号EM为第二电压VGL(第二电压VGL为有效电压)时，像素电路30可以向与像素电路30电连接的发光器件L输出驱动电流，以驱动发光器件L发光。另一方面，由于GOA寄存器和EOA寄存器共用第一系统时钟信号线CK1和第二系统时钟信号线CK2，以及共用起始信号端GSTV，可以显著减少栅极驱动电路10中信号走线的数量，进而减小显示面板的走线布局空间，实现显示装置100的窄边框设计。
接下来，对上述输入电路40、第一控制电路50、第二控制电路60、第三控制电路70以及第四控制电路80的具体组成进行详细介绍。
在本申请的一些实施例中，如图5所示，第一控制电路50包括相连接的第一上拉电路51和第一下拉电路52。具体的：
第一上拉电路51与第一节点N1、第二节点N2以及第一电压端VGH电连接。其中，该第一上拉电路51被配置为在来自第一节点N1的信号的控制下，将第一电压端VGH的电压传输至第二节点N2。示例性地，参考图5可知，上述第一上拉电路51可以包括第一晶体管T1。该第一晶体管T1的第一极与第一电压端VGH电连接，第二极与第二节点N2电连接，栅极与第一节点N1电连接。
第一下拉电路52与第一时钟信号端CK2、第三时钟信号CK3端、第二电压端VGL以及第二节点N2电连接。该第一下拉电路52被配置为在来自第一时钟信号端CK2和第三时钟信号CK3端的控制下，将第二电压端VGL的电压传输至第二节点N2。示例的，如图5所示，第一下拉电路52可以包括第二晶体管T2和第三晶体管T3。其中，第二晶体管T2的第一极与第二电压端VGL电连接，栅极与第一时钟信号端CK2电连接。上述第三晶体管T3的第一极与第二晶体管T2的第二极电连接，第二极与第二节点N2电连接，栅极与第三时钟信号CK3端电连接。
在本申请的一些实施例中，如图5所示，上述第二控制电路60可以包括相连接的第二上拉电路61和第二下拉电路62。具体的：
第二上拉电路61与第二节点N2、第三节点N3以及第一电压端VGH电连接。该第二上拉电路61被配置为在来自第二节点N2的信号以及第一电压端VGH的控制下，将第一电压端VGH的电压传输至第三节点N3。示例的，如图5所示，第二上拉电路61可以包括第四晶体管T4和第一电容C1。其中，第四晶体管T4的第一极与第一电压端VGH电连接，第二极与第三节点N3电连接，栅极与第二节点N2电连接。上述第一电容C1的第一极与第一电压端VGH电连接，第二极与第二节点N2电连接。
第二下拉电路62与第一节点N1、第三节点N3以及第二电压端VGL电连接。该第二下拉电路62被配置为在来自第一节点N1的控制下，将第二电压端VGL的电压传输至第三节点N3。示例的，如图5所示，第二下拉电路62可以包括第五晶体管T5和第二电容C2。其中，第五晶体管T5的第一极与第二电压端VGL电连接，第二极与第三节点N3电连接，栅极与第一节点N1电连接。上述第二电容C2的第一极与第一节点N1电连接，第二极与第三节点N3电连接。
在本申请的一些实施例中，如图5所示，上述第三控制电路70可以包括第三上拉电路71和第三下拉电路72。具体的：
第三上拉电路71与第三节点N3、第四节点N4以及第一电压端VGH电连接。该第三上拉电路71被配置为在来自第三节点N3的信号的控制下，将第一电压端VGH的电压传输至第四节点N4。示例的，如图5所示，第三上拉电路71可以包括第六晶体管T6和第七晶体管T7。其中，第六晶体管T6的第一极与第一电压端VGH电连接，栅极与第三节点N3电连接。上述第七晶体管T7的第一极与第一电压端VGH电连接，第二极与第四节点N4电连接，栅极与第三节点N3电连接。
第三下拉电路72，与第四节点N4、第二电压端VGL、第一时钟信号端CK1以及第三时钟信号CK3端电连接；第三下拉电路72被配置为在来自第一时钟信号端CK1以及第三时钟信号CK3端的信号的控制下，将第二电压端VGL的电压传输至第四节点N4。示例的，如图5所示，第三下拉电路72可以包括第八晶体管T8、第九晶体管T9以及第三电容C3。其中，第八晶体管T8的第一极与第二电压端VGL电连接，第二极与第六晶体管T6的第二极电连接，栅极与第三时钟信号CK3端电连接。上述第九晶体管T9的第一极与第八晶体管T8的第二极电连接，第二极与第四节点N4电连接。上述第三电容C3的第一极与第九晶体管T9的栅极电连接，第二极与第一时钟信号端CK1电连接。
在本申请的一些实施例中，上述第四控制电路80可以包括第四上拉电路81和第四下拉电路82。具体的：第四上拉电路81与第一节点N1、第四节点N4、第一电压端VGH以及信号输出端Output电连接。该第四上拉电路81被配置为在来自第一节点N1的信号的控制下，将第一电压端VGH的电压传输至信号输出端Output。示例的，如图5所示，第四上拉电路81可以包括第十晶体管T10。其中，该第十晶体管T10的第一极与第一电压端VGH电连接，第二极与信号输出端Output电连接，栅极与第一节点N1电连接。
第四下拉电路82与第四节点N4、第二电压端VGL以及信号输出端Output电连接。该第三下拉电路72被配置为在来自第四节点N4的信号的控制下，将第二电压端VGL的电压传输至信号输出端Output。示例的，如图5所示，第四下拉电路82包括第十一晶体管T11和第四电容C4。其中，第十一晶体管T11的第一极与第二电压端VGL电连接，第二极与信号输出端Output电连接，栅极与第四节点N4电连接。上述第四电容C4的第一极与第四节点N4电连接，第二极与第二电压端VGL电连接。
另外，在本申请的一些实施例中，如图5所示，输入电路40可以包括第十二晶体管T12。其中，该第十二晶体管T12的第一极与信号输入端Input电连接，第二极与第一节点N1电连接，栅极与第一时钟信号端CK1电连接。
需要说明的是，本申请实施例提供的EOA寄存器中所采用的晶体管可以为薄膜晶体管(Thin Film Transistor，简称TFT)、场效应晶体管(Metal Oxide Semiconductor，简称MOS)或其它特性相同的开关晶体管，本申请实施例中均以MOS管为例进行说明。
另外，本申请实施例对上述晶体管的类型不做限定。晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管。
在本申请的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此时，晶体管的第一极可以为晶体管的源极(source，S)和漏极(drain，D)中的一者，第二极可以为晶体管的源极S和漏极D中的另一者。由于晶体管的源极S、漏极D在结构上可以是对称的，所以其源极S、漏极D在结构上可以是没有区别的。
另外，在本发明实施例中的电容(例如图5中的第一电容C1、第二电容C2、第三电容C3以及第四电容C4)可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容也可以是晶体管之间的寄生电容，或者通过晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。
此外，需要说明的是，上述各个晶体管还可以包括至少一个与各个晶体管分别并联的开关管。上述仅仅是对像素电路的举例说明，其它与上述像素电路功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。
在本申请的一些实施例中，基于上述EOA寄存器的电路结构，提供了一种如图6A所示的驱动方法。为了验证本申请实施例提供的EOA寄存器电路在图6A所示的驱动方法下的技术效果，本发明人进行了仿真实验，实验验证结果如图6B和图6C所示，得到了图5所示的EOA寄存器电路的各个节点(N1～N4)的信号波形和Output端的输出结果，表明本申请实施例提供的EOA寄存器电路输出的信号波形有效且正确。
以下结合图5和图6A对该EOA电路各个晶体管在一图像帧的不同阶段(P1～P6)的通断情况进行详细的举例说明。
其中，本申请实施例中是以第一电压端VGH恒定输出高电压、第二电压端VGL恒定输出低电压为例进行的说明。另外，以EOA电路中的各个晶体管为P型晶体管(不考虑晶体管的阈值电压的影响)为例进行说明。当各个晶体管为P型晶体管时，P型晶体管低电压导通，高电压截止。因此低电压信号为有效信号，高电压信号为非有效信号。
显示装置100的一图像帧可以包括非发光阶段和发光阶段。本申请以下实施例均以如图6A所示的第N图像帧为例进行解释说明。其中，在第N图像帧的非发光阶段中，可以包括第一阶段P1、第二阶段P2以及第三阶段P3。在非发光阶段，如图6A所示，第一控制电路60可以控制第二节点N2的信号为高电压信号。第二控制电路70可以控制第三节点N3的信号为低电压信号。第三控制电路70可以控制第四节点N4为高电压信号。第四控制电路80可以控制信号输出端Output输出高电压信号。以下对非发光阶段(P1、P2以及P3)EOA电路中各个晶体管的通断情况进行详细的说明。
在第一阶段P1，Input＝0，Output＝1，CLK1＝0，CLK2＝1，CLK3＝0。其中，“0”表示低电压，“1”表示高电压。
在此情况下，如图7所示，第一时钟信号端CK1输入低电压信号，使得第十二晶体管T12导通，此时，可以将信号输入端Input的低电压信号输入第一节点N1，并对第二电容C2充电。在第一节点N1的控制下，第一晶体管T1导通，在此情况下，可以将第一电压端VGH的电压传输至第二节点N2。此时，第二节点N2为高电压信号。在第二节点N2的控制下，第四晶体管T4截止。在第二时钟信号端CK2高电压信号的控制下，第二晶体管T2截止。在第三时钟信号CK3端低电压信号的控制下，第三晶体管T3导通。
另外，在第一节点N1的控制下，第五晶体管T5导通，在此情况下，可以将第二电压端VGL的电压传输至第三节点N3。此时，第三节点N3为低电压信号。在第三节点N3的控制下，第六晶体管T6以及第七晶体管T7导通，在此情况下，可以将第一电压端VGH的电压传输至第四节点N4。此时，第四节点N4为高电压信号。在第四节点N4高电压信号的控制下，第十一晶体管T11截止。另外，在第一节点N1的控制下，第十晶体管T10导通，在此情况下，可以将第一电压端VGH的电压传输至信号输出端Output，此时的信号输出端Output输出高电压信号。
由上述可知，在第一阶段P1，EOA电路信号输出端Output输出的高电压信号传输至像素电路30的发光控制端EM后，OLED发光器件不发光。此时，像素电路30可以为处于如图3B所示的复位阶段L1或者数据写入阶段L2。
需要说明的是，为了简化附图，图7中使用“PK”标号，其中两个“PK”端代表输入的是相同的信号。以下附图的解释与此相同，后续不在赘述。
在第二阶段P2，Input＝1，Output＝1，CLK1＝1，CLK2＝0，CLK3＝1。
在此基础上，如图8所示，第一时钟信号端CK1输入高电压信号，使得第十二晶体管T12截止，此时，第一节点N1保持第一阶段P1的低电压信号。在第一节点N1的控制下，第一晶体管T1导通，在此情况下，可以将第一电压端VGH的电压传输至第二节点N2。此时，第二节点N2为高电压信号。在第二节点N2的控制下，第四晶体管T4截止。另外，在第一节点N1的控制下，第五晶体管T5导通，在此情况下，可以将第二电压端VGL的电压传输至第三节点N3。此时，第三节点N3为低电压信号。
此外，在第三节点N3的控制下，第七晶体管T7导通，在此情况下，可以将第一电压端VGH的电压传输至第四节点N4。此时，第四节点N4为高电压信号。在第四节点N4的控制下，第十一晶体管T11截止。另外，在第一节点N1的控制下，第十晶体管T10导通，在此情况下，可以将第一电压端VGH的电压传输至信号输出端Output，此时的信号输出端Output输出高电压信号。
由上述可知，在第二阶段P2，EOA电路信号输出端Output输出的高电压信号传输至像素电路30的发光控制端EM后，OLED发光器件不发光。此时，像素电路30可以为处于如图3B所示的复位阶段L1或者数据写入阶段L2。
在第三阶段，Input＝1，Output＝1，CLK1＝0，CLK2＝1，CLK3＝1。
在此情况下，如图9所示，第一时钟信号端CK1输入低电压信号，使得第十二晶体管T12导通，在此情况下，可以将信号输入端Input的高电压信号输入至第一节点N1，并对第二电容C2充电。此时，第一节点N1为高电压信号。在第一节点N1的控制下，第一晶体管T1和第五晶体管T5截止。第二节点N2保持第二阶段的高电压信号，在第二节点N2的控制下，第四晶体管T4截止。第三节点N3保持第三阶段的低电压信号。在第三节点N3的控制下，第六晶体管T6和第七晶体管T7导通，在此情况下，可以将第一电压端VGH的电压传输至第四节点N4。
此时，第四节点N4为高电压信号。在第四节点N4的控制下，第十一晶体管T11截止。又由于第一节点N1为高电压信号，因此第十晶体管T10截止。此时因为第十晶体管T10和第十一晶体管T11均截止，使得信号输出端Output保持输出第二阶段P2的高电压信号。
由上述可知，在第三阶段P3，EOA电路信号输出端Output输出的高电压信号传输至像素电路30的发光控制端EM后，OLED发光器件不发光。此时，像素电路30处于如图3B所示的复位阶段L1或者数据写入阶段L2。
另外，上述发光阶段可以至少包括第四阶段P4、第五阶段P5以及第六阶段P6。其中，如图6A所示，在发光阶段，第一控制电路60控制第二节点N2的信号为低电压信号，第二控制电路70控制第三节点N3的信号为高电压信号，第三控制电路70控制第四节点N4为低电压信号。第四控制电路80控制信号输出端Output输出低电压信号。
以下对发光阶段的上述三个阶段(P4、P5以及P6)中EOA电路中各个晶体管的通断情况进行详细的说明。
在第四阶段P4，Input＝0，CLK1＝1，CLK2＝0，CLK3＝0，Output＝0。
在此情况下，如图10所示，第一时钟信号端CK1输入高电压信号，使得第十二晶体管T12截止，第二电容C2两端保持第三阶段P3的高电压信号，第一节点N1依然为高电压信号。在第一节点N1的控制下，第一晶体管T1、第十晶体管T10以及第五晶体管T5均截止。在第二时钟信号端CK2和第三时钟信号端CK3输入的低电压信号的控制下，第二晶体管T2和第三晶体管T3导通，在此情况下，可以将第二电压端VGL的电压传输至第二节点N2，并对第一电容C1充电。此时，第二节点N2为低电压信号。在第二节点N2的控制下，第四晶体管导通，在此情况下，可以将第一电压端VGH的电压传输至第三节点N3。此时，第三节点N3为高电压信号。在第三节点N3的控制下，第六晶体管T6和第七晶体管T7截止。在第三时钟信号端CK3低电压信号的控制下，第八晶体管T8导通，此时第二电压端VGL对第三电容C3充电，第九晶体管T9打开，且第四节点N4为低电压信号。在第四节点N4的控制下，第十一晶体管T11打开，在此情况下，可以将第二电压端VGL的电压传输至信号输出端Output。此时，信号输出端Output输出低电压信号。
由上述可知，在第四阶段P4，EOA电路信号输出端Output输出的低电压信号传输至像素电路30的发光控制端EM后，OLED发光器件发光。此时，像素电路30处于如图3B所示的发光阶段L3。
需要说明的是，当N等于1时，即该N图像帧为第一帧时，在第一电压端VGH和第四晶体管T4的栅极的共同控制下，也可以将第四晶体管导通。
在第五阶段中，Input＝1，Output＝0，CLK1＝0，CLK2＝1，CLK3＝1。
在此基础上，如图11所示，在第一时钟信号端CK1低电压信号的控制下，第十二晶体管T12导通，在此情况下，可以将信号输入端Input的高电压信号输出至第一节点N1，并向第二电容C2充电。此时，第一节点N1为高电压信号。在第一节点N1的控制下，第一晶体管T1第五晶体管T5以及第十晶体管T10均截止。第二节点N2维持第四阶段P4的低电压信号。在第二节点N2的控制下，第四晶体管T4导通，在此情况下，可以将第一电压端VGH的电压传输至第三节点N3。此时，第三节点N3为高电压信号。在第三节点N3的控制下，第六晶体管T6和第七晶体管T7截止。在第三时钟信号端CK3高电压信号的控制下，第八晶体管T8截止。此时，第一时钟信号端CK1输入低电压信号，由于第三电容C3的自举作用，相当于为第九晶体管T9提供低电压信号，使第九晶体管T9打开。此时第四节点N4为低电压信号。在第四节点N4的控制下，第十一晶体管T11打开，在此情况下，可以将第二电压端VGL的电压传输至信号输出端Output。此时，信号输出端Output输出低电压信号。
由上述可知，在第五阶段P5，EOA电路信号输出端Output输出的低电压信号传输至像素电路30的发光控制端EM后，OLED发光器件发光。此时，像素电路30的发光控制端EM输入的信号波形和第四阶段类似。
在第六阶段中，Input＝1，Output＝0，CLK1＝1，CLK2＝0，CLK3＝1。
在此基础上，如图12所示，在第一时钟信号端CK1高电压信号的控制下，第十二晶体管T12截止，第一节点N1维持第五阶段P5的高电压信号。在第一节点N1的控制下，第一晶体管T1、第五晶体管T5以及第十晶体管T10均截止。在第三时钟信号端CK3高电压信号的控制下，第三晶体管T3截止，第二节点N2保持第五阶段P5的低电压信号。在第二节点N2的控制下，第四晶体管T4导通，在此情况下，可以将第一电压端VGH的电压传输至第三节点N3。
此时，第三节点N3为高电压信号。在第三节点N3的控制下，第六晶体管T6和第七晶体管T7均截止。在第一时钟信号端CK1和第三时钟信号端CK3高电压信号的控制下，第八晶体管T8和第九晶体管T9截止。此时第四节点N4维持第五阶段P5的低电压信号。在第四节点N4的控制下，第十一晶体管T11导通，在此情况下，可以将第二电压端VGL的电压传输至信号输出端Output。此时，信号输出端Output输出低电压信号。
由上述可知，在第六阶段P6，EOA电路信号输出端Output输出的低电压信号传输至像素电路30的发光控制端EM后，OLED发光器件发光。此时，像素电路30的发光控制端EM输入的信号波形和第四阶段类似。
本申请实施例不对发光阶段的具体组成阶段数量进行具体的限定，本申请的实施例中发光阶段至少包括上述三个阶段(P4～P6)。需要说明的是，上述三个阶段(P4～P6)仅是一个示例说明，其他发光阶段的时序波形图可以与上述P4～P6阶段的时序波形图重复。
另外，如图6A所示，第N-1帧可以包括第七阶段P7、第八阶段P8以及第九阶段P9。其中，图6A中第七阶段P7、第八阶段P8以及第九阶段P9对应的时序波形图分别与上述P4～P6阶段的时序波形图相同。
需要说明的是，在本申请的一些实施例中，当N为1时，即显示画面为第一帧图像时，第一级EOA移位寄存器E0的起始信号端GSTV可以直接输入如图6A所示的第一阶段P1的Input低电压信号。另外，第一帧图像中的其他阶段和上述过程类似。
或者，在本申请的一些实施例中，当N为1时，即显示画面为第一帧图像时，第一栅极驱动电路11的起始信号端GSTV可以输入如图6A所示的第0帧中第七阶段P7的Input高电压信号。此时，当起始信号端GSTV输入第七阶段P7的Input高电压信号时，可以利用栅极驱动电路10中的Dummy EOA(例如图2中的E0)和Dummy GOA(例如图2中的G0)将图6B所示的效果仿真图中，25u～50u处的Output端输出电压拉低至有效电压。这样一来，保证后续的信号输出端Output输出的低电压能够稳定且达到发光效果。
需要说明的是，上述Dummy EOA和Dummy GOA的信号输出端Output输出的发光信号EM和选通信号均不与像素电路30电连接，即Dummy EOA和Dummy GOA的信号输出端Output输出的发光信号EM和选通信号不用于驱动发光器件L发光，因此，当N为1时，EOA的起始信号端GSTV输入第七阶段P7的Input高电压信号时，即使信号输出端Output输出低电压信号时，显示装置100仍然不发光。另外，本申请不对Dummy EOA和Dummy GOA的个数进行限定。
需要说明的是，下一图像帧内该EOA寄存器的工作过程与上述实施例的一帧图像内的EOA寄存器的工作过程相同。
综上可知，在一帧图像的非发光阶段(P1～P3)，EOA电路的信号输出端Output均输出高电压信号，当将该高电压信号传输给像素电路30时，OLED发光器件不发光。对应的，像素电路30可以处于如图3B所示的复位阶段L1或者数据写入阶段L2。在一帧图像的发光阶段(P4～P5)，EOA电路的信号输出端Output均输出低电压信号，当将该低电压信号传输给像素电路30时，能够使发光器件L发光。此时，像素电路30处于如图3B所示的发光阶段L3以及与发光阶段L3波形相同的其他阶段。这样一来，通过上述EOA电路以及对应的驱动方法，可以在发光阶段P4～P6向像素电路30提供有效发光信号EM，使得像素电路30向与该像素电路30电连接的发光器件L输出驱动电流，以驱动发光器件L发光。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种发光控制移位寄存器，其特征在于，包括：
输入电路，与信号输入端、第一时钟信号端以及第一节点电连接；所述输入电路被配置为在来自所述第一时钟信号端的信号的控制下，将所述信号输入端的信号输出至所述第一节点；
第一控制电路，与所述第一节点、第二时钟信号端、第三时钟信号端、第一电压端、第二电压端以及第二节点电连接；所述第一控制电路被配置为在来自所述第一节点的信号的控制下，将所述第一电压端的电压输出至所述第二节点；所述第一控制电路还被配置为在来自所述第二时钟信号端和所述第三时钟信号端的控制下，将所述第二电压端的电压传输至所述第二节点；
第二控制电路，与所述第一节点、所述第二节点、第三节点、所述第一电压端以及所述第二电压端电连接；所述第二控制电路被配置为在来自所述第二节点的信号以及所述第一电压端的控制下，将所述第一电压端的电压传输至所述第三节点；所述第二控制电路还被配置为在来自所述第一节点的信号的控制下，将所述第二电压端的电压传输至所述第三节点；
第三控制电路，与所述第三节点、第四节点、所述第一电压端、所述第二电压端、所述第一时钟信号端以及所述第三时钟信号端电连接；所述第三控制电路被配置为在来自所述第三节点的信号的控制下，将所述第一电压端的电压传输至所述第四节点；所述第三控制电路还配置为在来自所述第一时钟信号端以及所述第三时钟信号端的信号的控制下，将所述第二电压端的电压传输至所述第四节点；
第四控制电路，与所述第四节点、所述第一节点、所述第一电压端、所述第二电压端以及信号输出端电连接；所述第四控制电路被配置为在来自所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述信号输出端；所述第四控制电路还被配置为在来自所述第四节点的信号的控制下，将所述第二电压端的电压传输至所述信号输出端。
2.根据权利要求1所述的发光控制移位寄存器，其特征在于，所述第一控制电路包括：
第一上拉电路，与所述第一节点、所述第二节点以及所述第一电压端电连接；所述第一上拉电路被配置为在来自所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述第二节点；
第一下拉电路，与所述第二时钟信号端、所述第三时钟信号端、所述第二电压端以及所述第二节点电连接；所述第一下拉电路被配置为在来自所述第二时钟信号端和所述第三时钟信号端的控制下，将所述第二电压端的电压传输至所述第二节点。
3.根据权利要求2所述的发光控制移位寄存器，其特征在于，所述第一上拉电路包括：
第一晶体管，第一极与所述第一电压端电连接，所述第一晶体管的第二极与所述第二节点电连接，所述第一晶体管的栅极与所述第一节点电连接。
4.根据权利要求2或3所述的发光控制移位寄存器，其特征在于，
所述第一下拉电路包括：
第二晶体管，第一极与所述第二电压端电连接，所述第二晶体管的栅极与所述第二时钟信号端电连接；
第三晶体管，第一极与所述第二晶体管的第二极电连接，所述第三晶体管的第二极与所述第二节点电连接，所述第三晶体管的栅极与所述第三时钟信号端电连接。
5.根据权利要求1所述的发光控制移位寄存器，其特征在于，所述第二控制电路包括：
第二上拉电路，与所述第二节点、所述第三节点以及所述第一电压端电连接；所述第二上拉电路被配置为在来自所述第二节点的信号以及所述第一电压端的控制下，将所述第一电压端的电压传输至所述第三节点；
第二下拉电路，与所述第一节点、所述第三节点以及所述第二电压端电连接；所述第二下拉电路被配置为在来自所述第一节点的控制下，将所述第二电压端的电压传输至所述第三节点。
6.根据权利要求5所述的发光控制移位寄存器，其特征在于，所述第二上拉电路包括：
第四晶体管，第一极与所述第一电压端电连接，所述第四晶体管的第二极与所述第三节点电连接，所述第四晶体管的栅极与所述第二节点电连接；
第一电容，第一极与所述第一电压端电连接，所述第一电容的第二极与所述第二节点电连接。
7.根据权利要求5或6所述的发光控制移位寄存器，其特征在于，
所述第二下拉电路包括：
第五晶体管，第一极与所述第二电压端电连接，所述第五晶体管的第二极与所述第三节点电连接，所述第五晶体管的栅极与所述第一节点电连接；
第二电容，第一极与所述第一节点电连接，所述第二电容的第二极与所述第三节点电连接。
8.根据权利要求1所述的发光控制移位寄存器，其特征在于，所述第三控制电路包括：
第三上拉电路，与所述第三节点、所述第四节点以及所述第一电压端电连接；所述第三上拉电路被配置为在来自所述第三节点的信号的控制下，将所述第一电压端的电压传输至所述第四节点；
第三下拉电路，与所述第四节点、所述第二电压端、所述第一时钟信号端以及所述第三时钟信号端电连接；所述第三下拉电路被配置为在来自所述第一时钟信号端以及所述第三时钟信号端的信号的控制下，将所述第二电压端的电压传输至所述第四节点。
9.根据权利要求8所述的发光控制移位寄存器，其特征在于，所述第三上拉电路包括：
第六晶体管，第一极与所述第一电压端电连接，所述第六晶体管的栅极与所述第三节点电连接；
第七晶体管，第一极与所述第一电压端电连接，所述第七晶体管的第二极与所述第四节点电连接，所述第七晶体管的栅极与所述第三节点电连接。
10.根据权利要求9所述的发光控制移位寄存器，其特征在于，
所述第三下拉电路包括：
第八晶体管，第一极与所述第二电压端电连接，所述第八晶体管的第二极与所述第六晶体管的第二极电连接，所述第八晶体管的栅极与所述第三时钟信号端电连接；
第九晶体管，第一极与所述第八晶体管的第二极电连接，所述第九晶体管的第二极与所述第四节点电连接；
第三电容，第一极与所述第九晶体管的栅极电连接，所述第三电容的第二极与所述第一时钟信号端电连接。
11.根据权利要求1所述的发光控制移位寄存器，其特征在于，所述第四控制电路包括：
第四上拉电路，与所述第一节点、所述第四节点、所述第一电压端以及所述信号输出端电连接；所述第四上拉电路被配置为在来自所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述信号输出端；
第四下拉电路，与所述第四节点、所述第二电压端以及所述信号输出端电连接；所述第三下拉电路被配置为在来自所述第四节点的信号的控制下，将所述第二电压端的电压传输至所述信号输出端。
12.根据权利要求11所述的发光控制移位寄存器，其特征在于，所述第四上拉电路包括：
第十晶体管，第一极与所述第一电压端电连接，所述第十晶体管的第二极与所述信号输出端电连接，所述第十晶体管的栅极与所述第一节点电连接。
13.根据权利要求11或12所述的发光控制移位寄存器，其特征在于，
所述第四下拉电路包括：
第十一晶体管，第一极与所述第二电压端电连接，所述第十一晶体管的第二极与所述信号输出端电连接，所述第十一晶体管的栅极与所述第四节点电连接；
第四电容，第一极与所述第四节点电连接，所述第四电容的第二极与所述第二电压端电连接。
14.根据权利要求1所述的发光控制移位寄存器，其特征在于，所述输入电路包括：
第十二晶体管，第一极与所述信号输入端电连接，所述第十二晶体管的第二极与所述第一节点电连接，所述第十二晶体管的栅极与所述第一时钟信号端电连接。
15.一种栅极驱动电路，其特征在于，包括多个如权利要求1-14任一项所述的发光控制移位寄存器。
16.一种显示装置，其特征在于，所述显示装置包括：
多个阵列排布的像素电路；所述像素电路具有发光控制端以及选通信号端；
第一栅极驱动电路，为如权利要求15所述的栅极驱动电路；所述第一栅极驱动电路中每个所述发光控制移位寄存器的信号输出端与位于同一行的所述像素电路的发光控制端电连接；
第二栅极驱动电路，包括多个级联的选通控制移位寄存器，每个所述选通控制移位寄存器的输出端与位于同一行的所述像素电路的选通信号端电连接。
17.根据权利要求16所述的显示装置，其特征在于，所述显示装置还包括第一系统时钟信号线和第二系统时钟信号线；
所述选通控制移位寄存器还包括第一选通时钟信号端和第二选通时钟信号端；
所述第一选通时钟信号端与所述发光控制移位寄存器的第一时钟信号端均与所述第一系统时钟信号线电连接；
所述第二选通时钟信号端与所述发光控制移位寄存器的第二时钟信号端均与所述第二系统时钟信号线电连接；
第一级选通控制移位寄存器的信号输入端与第一级发光控制移位寄存器的信号输入端均与起始信号端电连接。
18.一种用于驱动如权利要求1-14任一项所述的发光控制移位寄存器的方法，其特征在于，一图像帧包括非发光阶段和发光阶段；在所述一图像帧内，所述驱动方法包括：
在所述非发光阶段，所述第一控制电路控制所述第二节点的信号为非有效信号，所述第二控制电路控制所述第三节点的信号为有效信号，所述第三控制电路控制所述第四节点为非有效信号；所述第四控制电路控制所述信号输出端输出非有效信号；
在所述发光阶段，所述第一控制电路控制所述第二节点的信号为有效信号，所述第二控制电路控制所述第三节点的信号为非有效信号，所述第三控制电路控制所述第四节点为有效信号；所述第四控制电路控制所述信号输出端输出有效信号。
19.根据权利要求18所述的驱动方法，其特征在于，所述非发光阶段包括第一阶段、第二阶段以及第三阶段；
所述在所述非发光阶段，所述第一控制电路控制所述第二节点的信号为非有效信号，所述第二控制电路控制所述第三节点的信号为有效信号，所述第三控制电路控制所述第四节点为非有效信号；所述第四控制电路控制所述信号输出端输出非有效信号包括：
在所述第一阶段，所述输入电路在来自所述第一时钟信号端的有效信号的控制下，将所述信号输入端的有效信号输出至所述第一节点；所述第一控制电路在来自所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述第二节点；所述第二控制电路在来自所述第一节点和所述第二节点的信号的控制下，将所述第二电压端的电压传输至所述第三节点；所述第三控制电路在来自所述第三节点的控制下，将来自所述第一电压端的电压传输至所述第四节点；所述第四控制电路在来自所述第四节点和所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述信号输出端，所述信号输出端输出非有效信号；
在所述第二阶段，所述第一节点保持所述第一阶段的信号；所述第一控制电路在来自所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述第二节点；所述第二控制电路在来自所述第一节点和所述第二节点的信号的控制下，将所述第二电压端的电压传输至所述第三节点；所述第三控制电路在来自所述第三节点的控制下，将来自所述第一电压端的电压传输至所述第四节点；所述第四控制电路在来自所述第四节点和所述第一节点的信号的控制下，将所述第一电压端的电压传输至所述信号输出端，所述信号输出端输出非有效信号；
在所述第三阶段，所述输入电路在来自所述第一时钟信号端的有效信号的控制下，将所述信号输入端的非有效信号输出至所述第一节点；所述第二节点保持所述第二阶段的信号；所述第三节点保持所述第三阶段的信号所述第三控制电路在来自所述第三节点的控制下，将来自所述第一电压端的电压传输至所述第四节点；所述信号输出端保持所述第二阶段的信号。
20.根据权利要求18所述的驱动方法，其特征在于，所述发光阶段至少包括第四阶段、第五阶段以及第六阶段；
所述在所述发光阶段，所述第一控制电路控制所述第二节点的信号为有效信号，所述第二控制电路控制所述第三节点的信号为非有效信号，所述第三控制电路控制所述第四节点为有效信号；所述第四控制电路控制所述信号输出端输出有效信号包括：
在所述第四阶段中，所述第一节点的信号来自所述信号输入端提供的非有效信号；所述第一控制电路在来自所述第二时钟信号端和所述第三时钟信号端的有效电压信号的控制下，将所述第二电压端的有效电压传输至所述第二节点；所述第二控制电路在来自所述第二节点的信号或所述第一电压端的控制下，将所述第一电压端的电压传输至所述第三节点；所述第三控制电路在来自所述第一时钟信号端的非有效信号以及所述第三时钟信号端的有效信号的控制下，将所述第二电压端的电压传输至所述第四节点；所述第四控制电路在来自所述第四节点的信号的控制下，将所述第二电压端的电压传输至所述信号输出端；所述信号输出端输出有效电压信号；
在所述第五阶段中，所述输入电路在来自所述第一时钟信号端的有效电压信号的控制下，将所述信号输入端的非有效信号输出至所述第一节点；所述第二节点维持第四阶段的信号；所述第二控制电路在来自所述第二节点的信号的控制下，将所述第一电压端的电压传输至所述第三节点；所述第三控制电路在来自所述第一时钟信号端的有效电压信号以及所述第三时钟信号端的非有效电压信号的控制下，将所述第二电压端的电压传输至所述第四节点；所述第四控制电路在来自所述第四节点的信号的控制下，将所述第二电压端的电压传输至所述信号输出端；所述信号输出端输出有效电压信号；
在所述第六阶段中，所述第一节点维持所述第五阶段的信号；所述第二节点维持所述第五阶段的信号；所述第二控制电路在来自所述第二节点的信号的控制下，将所述第一电压端的电压传输至所述第三节点；所述第四节点维持所述第五阶段的信号；所述第四控制电路在来自所述第四节点的信号的控制下，将所述第二电压端的有效电压传输至所述信号输出端；所述信号输出端输出有效电压信号。
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