CN112771601B - 显示基板、显示装置及显示基板的制作方法 - Google Patents

Abstract

一种显示基板、显示装置及显示基板的制作方法，该显示基板包括衬底基板、栅极驱动电路、多条电源线、第一信号线组以及第二信号线组。栅极驱动电路包括多个级联的移位寄存器单元；多条电源线配置为向栅极驱动电路包括的多个级联的移位寄存器单元提供多个电源信号；第一信号线组包括至少一条时钟信号线，配置为向栅极驱动电路包括的多个级联的移位寄存器单元提供至少一个时钟信号；第二信号线组包括触发信号线，配置为向第一级移位寄存器单元提供触发信号；栅极驱动电路包括至少一个晶体管，至少一个晶体管的沟道的延伸方向与时钟信号线的延伸方向平行。

Description

显示基板、显示装置及显示基板的制作方法

技术领域

本公开的实施例涉及一种显示基板、显示装置及显示基板的制作方法。

背景技术

随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，可以将栅极驱动电路直接集成在阵列基板上构成GOA(Gate-driver On Array)来对像素阵列进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA通过栅线为像素阵列的多行像素单元提供开关态电压信号，从而控制多行像素单元依序开启。同时，通过数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。

发明内容

本公开至少一个实施例提供一种显示基板，包括：衬底基板，包括像素阵列区和周边区域，栅极驱动电路、多条电源线、第一信号线组以及第二信号线组，设置在所述周边区域内且位于所述衬底基板的至少一侧；其中，所述栅极驱动电路包括多个级联的移位寄存器单元；所述多条电源线配置为向所述栅极驱动电路包括的多个级联的移位寄存器单元提供多个电源信号；所述第一信号线组包括至少一条时钟信号线，配置为向所述栅极驱动电路包括的多个级联的移位寄存器单元提供至少一个时钟信号；所述第二信号线组包括触发信号线，配置为与所述栅极驱动电路包括的多个级联的移位寄存器单元中的第一级移位寄存器单元连接，以向所述第一级移位寄存器单元提供触发信号；所述栅极驱动电路包括至少一个晶体管，所述至少一个晶体管的沟道的延伸方向与所述时钟信号线的延伸方向平行，所述时钟信号线的延伸方向为第二方向。

例如，在本公开至少一个实施例提供的显示基板中，所述至少一个时钟信号包括第一时钟信号，所述多个电源信号包括第一电源信号，每个所述移位寄存器单元包括输入控制电路、输出电路和输入电路，所述输入控制电路被配置为响应于所述第一时钟信号将所述第一电源信号输入到所述输出电路，所述输入电路被配置为响应于所述第一时钟信号将输入信号输入到所述输出电路。

例如，在本公开至少一个实施例提供的显示基板中，每个所述移位寄存器单元还包括输出端，所述至少一个时钟信号还包括第二时钟信号，所述多个电源信号还包括第二电源信号，所述输出端与所述输出电路电连接，所述输出电路在所述输入信号和所述第一电源信号的控制下，将所述第二时钟信号或所述第二电源信号输出至所述输出端。

例如，在本公开至少一个实施例提供的显示基板中，所述至少一条时钟信号线包括提供所述第一时钟信号的第一时钟信号线和提供所述第二时钟信号的第二时钟信号线，所述多条电源线包括提供所述第一电源信号的第一电源线和提供所述第二电源信号的第二电源线，所述输出电路包括输出子电路、第一输出控制子电路和第二输出控制子电路，所述输出子电路分别与所述第二时钟信号线、所述输出端和第一节点电连接，所述输出子电路被配置为在所述第一节点的电平的控制下将所述第二时钟信号线上的所述第二时钟信号输出至所述输出端，所述第一输出控制子电路分别与所述第二电源线、所述输出端和第二节点电连接，所述第一输出控制子电路被配置为在所述第二节点的电平的控制下将所述第二电源线上的所述第二电源信号输出至所述输出端，所述第二输出控制子电路分别与所述第一节点、所述第二节点、第三节点、所述第一时钟信号线、所述第二时钟信号线、所述第一电源线和所述第二电源线电连接，所述第二输出控制子电路被配置为控制所述第一节点的电平和所述第二节点的电平，所述输入控制电路与所述第二节点电连接，且被配置为在所述第一时钟信号线上的所述第一时钟信号的控制下，将所述第一电源线上的所述第一电源信号写入所述第二节点，所述输入电路与所述第三节点电连接，且被配置为在所述第一时钟信号线上的所述第一时钟信号的控制下，将所述输入信号写入所述第三节点。

例如，在本公开至少一个实施例提供的显示基板中，所述第一输出控制子电路包括第三晶体管，所述第三晶体管的栅极与所述第二节点电连接，所述第三晶体管的第一极与所述第二电源线电连接，所述第三晶体管的第二极与所述输出端电连接，所述第二输出控制子电路包括第四晶体管、第五晶体管、第六晶体管和第七晶体管，所述第四晶体管的栅极和所述第二节点电连接，所述第四晶体管的第一极和所述第二电源线电连接，所述第四晶体管的第二极和所述第五晶体管的第一极电连接，所述第五晶体管的栅极和所述第二时钟信号线电连接，所述第五晶体管的第二极和所述第三节点电连接，所述第六晶体管的栅极和所述第一电源线电连接，所述第六晶体管的第一极和所述第三节点电连接，所述第六晶体管的第二极和所述第一节点电连接，所述第七晶体管的栅极和所述第三节点电连接，所述第七晶体管的第一极和所述第一时钟信号线电连接，所述第七晶体管的第二极和所述第二节点电连接，所述输出子电路包括第八晶体管，所述第八晶体管的栅极和所述第一节点电连接，所述第八晶体管的第一极和所述第二时钟信号线电连接，所述第八晶体管的第二极和所述输出端电连接。

例如，在本公开至少一个实施例提供的显示基板中，所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管被配置为所述至少一个晶体管，所述第四晶体管的沟道的延伸方向为从所述第四晶体管的第一极到所述第四晶体管的第二极的方向，所述第五晶体管的沟道的延伸方向为从所述第五晶体管的第一极到所述第五晶体管的第二极的方向，所述第六晶体管的沟道的延伸方向为从所述第六晶体管的第一极到所述第六晶体管的第二极的方向，所述第七晶体管的沟道的延伸方向为从所述第七晶体管的第一极到所述第七晶体管的第二极的方向。

例如，在本公开至少一个实施例提供的显示基板中，所所述输入控制电路的控制端被配置为接收所述第一时钟信号，所述输入控制电路的控制端包括主体部分，且所述主体部分的延伸方向呈直线。

例如，在本公开至少一个实施例提供的显示基板中，所述输入控制电路包括第一晶体管，所述第一晶体管的栅极为所述输入控制电路的控制端，所述第一晶体管的栅极包括第一栅极部分，所述第一栅极部分为所述主体部分，所述主体部分的延伸方向为第一方向，所述第一方向垂直于所述第二方向，所述第一晶体管被配置为所述至少一个晶体管，所述第一晶体管的沟道的延伸方向为从所述第一晶体管的第一极到所述第一晶体管的第二极的方向，在所述第二方向上，所述第一栅极部分在所述衬底基板上的正投影与所述第一晶体管的第一极在所述衬底基板上的正投影之间的距离为一定值，所述第一栅极部分在所述衬底基板上的正投影与所述第一晶体管的第二极在所述衬底基板上的正投影之间的距离为一定值。

例如，在本公开至少一个实施例提供的显示基板中，所述输入控制电路的控制端还包括凸出部分，所述凸出部分与所述主体部分电连接，所述第一晶体管的栅极还包括第二栅极部分，所述第二栅极部分为所述凸出部分，在所述第二方向上，所述第二栅极部分在所述衬底基板上的正投影的至少部分位于所述第一晶体管的第一极在所述衬底基板上的正投影和所述第一晶体管的第二极在所述衬底基板上的正投影之间。

例如，在本公开至少一个实施例提供的显示基板中，所述第一栅极部分和所述第二栅极部分一体设置。

例如，在本公开至少一个实施例提供的显示基板中，所述输入电路的控制端被配置为接收所述第一时钟信号，且所述输入电路的控制端的延伸方向呈直线。

例如，在本公开至少一个实施例提供的显示基板中，所述输入控制电路的控制端的延伸方向为所述第一方向。

例如，在本公开至少一个实施例提供的显示基板中，所述输入电路包括第二晶体管，所述输入电路的控制端包括所述第二晶体管的栅极，所述第一晶体管的栅极和所述第二晶体管的栅极沿所述第一方向排布。

例如，在本公开至少一个实施例提供的显示基板中，所述移位寄存器单元还包括第一走线部分，所述第一晶体管的栅极的第一栅极部分与所述第一走线部分的第一端直接连接，所述第二晶体管的栅极与所述第一走线部分的第二端直接连接，所述第一走线部分沿所述第一方向呈直线延伸。

例如，在本公开至少一个实施例提供的显示基板中，所述第一晶体管的栅极、所述第二晶体管的栅极和所述第一走线部分一体设置。

例如，在本公开至少一个实施例提供的显示基板中，所述移位寄存器单元还包括第二走线部分，所述第二走线部分与所述第一走线部分电连接，所述第二走线部分沿所述第二方向延伸。

例如，在本公开至少一个实施例提供的显示基板中，所述第二走线部分和所述第一走线部分一体设置。

例如，在本公开至少一个实施例提供的显示基板中，所述移位寄存器单元还包括第三走线部分，所述第三走线部分沿所述第一方向延伸，所述第三走线部分的第一端与所述第一时钟信号线电连接，所述第三走线部分的第二端与所述第一晶体管的栅极电连接，所述第三走线部分被配置为将所述第一时钟信号线提供的所述第一时钟信号传输至所述第一晶体管的栅极。

例如，在本公开至少一个实施例提供的显示基板中，所述第三走线部分和所述第一晶体管的栅极一体设置。

例如，本公开至少一个实施例提供的显示基板还包括：半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层和第三导电层，所述半导体层位于所述衬底基板上，所述第一绝缘层位于所述半导体层远离所述衬底基板的一侧，所述第一导电层位于所述第一绝缘层远离所述半导体层的一侧，所述第二绝缘层位于所述第一导电层远离所述第一绝缘层的一侧，所述第二导电层位于所述第二绝缘层远离所述第一导电层的一侧，所述第三绝缘层位于所述第二导电层远离所述第二绝缘层的一侧，所述第三导电层位于所述第三绝缘层远离所述第二导电层的一侧。

例如，在本公开至少一个实施例提供的显示基板中，所述第八晶体管的第一极通过第一连接件与所述第五晶体管的栅极电连接，所述第五晶体管的栅极位于所述第一导电层，所述第一连接件位于所述第三导电层，所述第一连接件通过至少一个第一过孔与所述第五晶体管的栅极电连接，所述至少一个第一过孔位于所述第二绝缘层和所述第三绝缘层内且贯穿所述第二绝缘层和所述第三绝缘层，在垂直于所述第二方向的第一方向上，所述至少一个第一过孔在所述衬底基板上的正投影位于所述第五晶体管的栅极在所述衬底基板上的正投影远离所述第八晶体管的栅极在所述衬底基板上的正投影的一侧。

例如，在本公开至少一个实施例提供的显示基板中，在所述至少一个第一过孔为多个第一过孔的情形，所述多个第一过孔沿所述第一方向排布。

例如，在本公开至少一个实施例提供的显示基板中，所述第二时钟信号线位于所述第三导电层，所述第五晶体管的栅极通过第四走线部分与所述第二时钟信号线电连接，所述第四走线部分位于所述第一导电层，所述第四走线部分通过第三过孔与所述第二时钟信号线电连接，所述第三过孔位于所述第二绝缘层和所述第三绝缘层内且贯穿所述第二绝缘层和所述第三绝缘层。

例如，在本公开至少一个实施例提供的显示基板中，所述第八晶体管的第一极位于所述半导体层，所述第八晶体管的第一极通过多个第四过孔与所述第一连接件电连接，所述多个第四过孔位于所述第一绝缘层、所述第二绝缘层和所述第三绝缘层内且贯穿所述第一绝缘层、所述第二绝缘层和所述第三绝缘层。

例如，在本公开至少一个实施例提供的显示基板中，在所述输入控制电路包括第一晶体管的情形，所述第四晶体管的栅极通过第二连接件、第三连接件和第四连接件与所述第一晶体管的第二极和所述第七晶体管的第二极电连接，所述第二连接件和所述第四连接件位于所述第三导电层，所述第三连接件位于所述第二导电层，所述第四晶体管的栅极位于所述第一导电层，所述第四晶体管的栅极通过第五过孔与所述第二连接件电连接，所述第五过孔位于所述第二绝缘层和所述第三绝缘层内且贯穿所述第二绝缘层和所述第三绝缘层，所述第二连接件通过第六过孔和所述第三连接件电连接，所述第六过孔位于所述第三绝缘层内且贯穿所述第三绝缘层，所述第三连接件通过第七过孔和所述第四连接件电连接，所述第七过孔位于所述第三绝缘层内且贯穿所述第三绝缘层，所述第一晶体管的第二极和所述第七晶体管的第二极位于所述半导体层，所述第一晶体管的第二极通过第八过孔和所述第四连接件电连接，所述第七晶体管的第二极通过第九过孔与所述第四连接件电连接，所述第八过孔和所述第九过孔位于所述第一绝缘层、所述第二绝缘层和所述第三绝缘层内且贯穿所述第一绝缘层、所述第二绝缘层和所述第三绝缘层。

例如，在本公开至少一个实施例提供的显示基板中，所述第五过孔和所述第六过孔沿所述第二方向排布。

例如，在本公开至少一个实施例提供的显示基板中，所述第一时钟信号线位于所述第三导电层，在所述输入控制电路包括第一晶体管的情形，所述第一晶体管的栅极位于所述第一导电层，在所述输入电路包括第二晶体管的情形，所述第二晶体管的栅极位于所述第一导电层，在所述移位寄存器单元包括第三走线部分的情形，所述第三走线部分位于所述第一导电层，所述第三走线部分的第一端通过第十过孔和所述第一时钟信号线电连接，所述第十过孔位于所述第二绝缘层和所述第三绝缘层内且贯穿所述第二绝缘层和所述第三绝缘层。

本公开至少一个实施例还提供一种显示基板，包括：衬底基板和设置在所述衬底基板上的移位寄存器单元，其中，所述移位寄存器单元包括输入电路、输入控制电路、输出电路和输出端，所述输出电路分别与所述输入电路、所述输入控制电路和所述输出端电连接，所述输出电路被配置为在所述输入电路提供的输入信号和所述输入控制电路提供的第一电源信号的控制下，将第二时钟信号或第二电源信号输出至所述输出端，所述输出电路包括第四晶体管、第五晶体管和第八晶体管，所述第四晶体管的栅极与所述输入控制电路电连接，所述第四晶体管的第一极与第二电源线电连接，所述第四晶体管的第二极与所述第五晶体管的第一极电连接，所述第五晶体管的栅极与第二时钟信号线电连接，所述第五晶体管的第二极与所述第八晶体管的栅极电连接，所述第八晶体管的第一极与所述第二时钟信号线电连接，所述第八晶体管的第二极与所述输出端电连接，所述第八晶体管的第一极通过第一连接件与所述第五晶体管的栅极电连接，所述第一连接件通过至少一个第一过孔与所述第五晶体管的栅极电连接，所述至少一个第一过孔在所述衬底基板上的正投影不位于所述第五晶体管的栅极在所述衬底基板上的正投影与所述第八晶体管的栅极在所述衬底基板上的正投影之间。

例如，本公开至少一个实施例提供的显示基板还包括：在所述衬底基板上依次设置的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层和第三导电层，所述第五晶体管的栅极位于所述第一导电层，所述第一连接件位于所述第三导电层，所述第一过孔位于所述第二绝缘层和所述第三绝缘层内且贯穿所述第二绝缘层和所述第三绝缘层。

例如，在本公开至少一个实施例提供的显示基板中，所述第四晶体管的栅极位于所述第一导电层，所述第四晶体管的栅极通过第五过孔与第二连接件电连接，所述第二连接件位于所述第三导电层，所述第五过孔位于所述第二绝缘层和所述第三绝缘层内且贯穿所述第二绝缘层和所述第三绝缘层，所述第二连接件通过第六过孔和第三连接件电连接，所述第三连接件位于所述第二导电层，所述第六过孔位于所述第三绝缘层内且贯穿所述第三绝缘层，在所述第一导电层上，所述第四晶体管的栅极和所述第五晶体管的栅极沿第二方向排布，所述第五过孔在所述衬底基板上的正投影和所述第六过孔在所述衬底基板上的正投影沿所述第二方向排布。

例如，在本公开至少一个实施例提供的显示基板中，在所述至少一个第一过孔为多个第一过孔的情形，所述多个第一过孔沿第一方向排布，所述第一方向垂直于所述第二方向。

本公开至少一个实施例还提供一种显示装置，包括本公开任一实施例所述的显示基板。

本公开至少一个实施例还提供一种本公开任一实施例所述的显示基板的制作方法，包括：提供所述衬底基板；在垂直于所述衬底基板的方向上依次形成半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层以及第三导电层；其中，所述电源线、所述第一信号线组以及所述第二信号线组位于所述第三导电层；所述栅极驱动电路形成在所述半导体层、所述第一导电层以及所述第二导电层；所述栅极驱动电路通过位于所述第一绝缘层、所述第二绝缘层以及所述第三绝缘层中的多个过孔分别与所述电源线、所述第一信号线组以及所述第二信号线组连接。

本公开至少一个实施例还提供一种本公开任一实施例所述的显示基板的制作方法，包括：在所述衬底基板上形成第一导电层，所述第一导电层包括所述输入控制电路的控制端的主体部分。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为本公开一些实施例提供的一种显示基板的移位寄存器单元的电路结构示意图；

图2为本公开一些实施例提供的一种显示基板的移位寄存器单元的驱动时序图；

图3为本公开一些实施例提供的一种显示基板的布局图；

图4A-4D为图3中所示的显示基板的各层的平面示意图；

图5为图3中所示的显示基板沿A-A’线的剖面结构示意图；

图6为本公开一些实施例提供的一种显示基板的栅极驱动电路的示意框图；以及

图7为本公开一些实施例提供的一种显示装置的示意图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

在制备显示基板的过程中，由于显示基板中移位寄存器单元的复杂布局结构，显示基板中例如晶体管的栅极部分的制备往往容易受到工艺波动的影响，进而影响制备的显示基板的稳定性，使显示基板难以实现大批量地生产及应用。此外，移位寄存器单元的复杂布局结构还会增加移位寄存器单元在显示基板中所占的宽度，使显示基板难以实现窄边框的设计，同时还增加了显示基板的制备成本。

本公开至少一个实施例提供一种显示基板，该显示基板包括：衬底基板、栅极驱动电路、多条电源线、第一信号线组以及第二信号线组。衬底基板包括像素阵列区和周边区域，栅极驱动电路、多条电源线、第一信号线组以及第二信号线组设置在周边区域内且位于衬底基板的至少一侧。栅极驱动电路包括多个级联的移位寄存器单元；多条电源线配置为向栅极驱动电路包括的多个级联的移位寄存器单元提供多个电源信号；第一信号线组包括至少一条时钟信号线，配置为向栅极驱动电路包括的多个级联的移位寄存器单元提供至少一个时钟信号；第二信号线组包括触发信号线，配置为与栅极驱动电路包括的多个级联的移位寄存器单元中的第一级移位寄存器单元连接，以向第一级移位寄存器单元提供触发信号；栅极驱动电路包括至少一个晶体管，至少一个晶体管的沟道的延伸方向与时钟信号线的延伸方向平行。

该显示基板的布局设计通过使至少一个晶体管的沟道的延伸方向平行于时钟信号线的延伸方向，可以减小栅极驱动电路在显示基板中所占的宽度，使显示基板的布局结构得到优化，进而降低包括该显示基板的显示装置的边框尺寸，以实现窄边框的设计，同时还可以降低显示基板以及包括该显示基板的显示装置的制备成本。

例如，在本公开至少一个实施例提供的显示基板中，至少一个时钟信号包括第一时钟信号，多个电源信号包括第一电源信号，栅极驱动电路中的每个移位寄存器单元包括输入控制电路和输出电路。输入控制电路被配置为响应于第一时钟信号将第一电源信号输入到输出电路，输入控制电路的控制端被配置为接收第一时钟信号；输入控制电路的控制端包括主体部分，且主体部分的延伸方向呈直线。该显示基板的布局设计可以使显示基板的结构得到优化，进而减弱在制备过程中工艺波动对显示基板的影响，提升制备的显示基板的稳定性。

本公开至少一个实施例还提供一种包括上述显示基板的显示装置以及一种上述显示基板的制作方法。

下面，将参考附图详细地说明本公开的一些实施例。应当注意的是，不同的附图中相同的附图标记将用于指代已描述的相同的元件。

本公开至少一个实施例提供一种显示基板，该显示基板包括：衬底基板、栅极驱动电路、多条电源线、第一信号线组以及第二信号线组。衬底基板包括像素阵列区和周边区域，栅极驱动电路、多条电源线、第一信号线组以及第二信号线组设置在周边区域内且位于衬底基板的至少一侧。栅极驱动电路包括多个级联的移位寄存器单元；多条电源线配置为向栅极驱动电路包括的多个级联的移位寄存器单元提供多个电源信号；第一信号线组包括至少一条时钟信号线，配置为向栅极驱动电路包括的多个级联的移位寄存器单元提供至少一个时钟信号；第二信号线组包括触发信号线，配置为与栅极驱动电路包括的多个级联的移位寄存器单元中的第一级移位寄存器单元连接，以向第一级移位寄存器单元提供触发信号；栅极驱动电路包括至少一个晶体管，至少一个晶体管的沟道的延伸方向与时钟信号线的延伸方向平行。

在本公开至少一个实施例提供的显示基板中，至少一个时钟信号包括第一时钟信号，多个电源信号包括第一电源信号，该显示基板的栅极驱动电路中的每个移位寄存器单元包括输入控制电路和输出电路。输入控制电路被配置为响应于第一时钟信号将第一电源信号输入到输出电路，输入控制电路的控制端被配置为接收第一时钟信号；输入控制电路的控制端包括主体部分，且主体部分的延伸方向呈直线。

例如，在本公开的一些实施例中，显示基板可以为有机发光二极管(OLED)显示基板，也可以为量子点发光二极管(QLED)显示基板、电子纸显示基板等，本公开的实施例对此不作限制。

图1为本公开一些实施例提供的一种显示基板的移位寄存器单元的电路结构示意图。

例如，如图1所示，移位寄存器单元100包括输入控制电路110、输入电路120、输出电路130和输出端GOUT。

例如，显示基板的第一信号线组包括第一时钟信号线CK和第二时钟信号线CB，第一时钟信号线CK被配置为提供第一时钟信号，第二时钟信号线CB被配置为提供第二时钟信号。多条电源线包括第一电源线VGL和第二电源线VGH，第一电源线VGL被配置为提供第一电源信号，第二电源线VGH被配置为提供第二电源信号。

例如，输入控制电路110被配置为响应于第一时钟信号将第一电源信号输入到输出电路130。

例如，如图1所示，输入控制电路110分别与第一电源线VGL、第一时钟信号线CK和第二节点N2电连接。第一电源线VGL被配置为提供第一电源信号，第一时钟信号线CK被配置为提供第一时钟信号，第二节点N2与输出电路130电连接。输入控制电路110被配置为在第一时钟信号线CK上的第一时钟信号的控制下，将第一电源线VGL上的第一电源信号写入第二节点N2。也就是说，在第一时钟信号的控制下，当输入控制电路110导通时，第一电源线VGL上的第一电源信号可以被传输至输出电路130。

例如，输入控制电路110包括第一晶体管T1，输入控制电路110的控制端包括第一晶体管T1的栅极。第一晶体管T1的栅极与第一时钟信号线CK电连接以接收第一时钟信号，第一晶体管T1的第一极与第一电源线VGL电连接以接收第一电源信号，第一晶体管T1的第二极与第二节点N2电连接。

例如，输入电路120被配置为响应于第一时钟信号将输入信号输入到输出电路130。

例如，如图1所示，输入电路120分别与输入信号线STV、第一时钟信号线CK和第三节点N3电连接。输入信号线STV被配置为提供输入信号，第一时钟信号线CK被配置为提供第一时钟信号，第三节点N3与输出电路130电连接。输入电路120被配置为在第一时钟信号线CK上的第一时钟信号的控制下，将输入信号线STV上的输入信号写入第三节点N3。也就是说，在第一时钟信号的控制下，当输入电路120导通时，输入信号线STV上的输入信号可以被传输至输出电路130。

例如，输入电路120包括第二晶体管T2，输入电路120的控制端包括第二晶体管T2的栅极。第二晶体管T2的栅极与第一时钟信号线CK电连接以接收第一时钟信号，第二晶体管T2的第一极与输入信号线STV电连接以接收输入信号，第二晶体管T2的第二极与第三节点N3电连接。

需要说明的是，在图1所示的示例中，第一晶体管T1的栅极和第二晶体管T2的栅极均与第一时钟信号线CK电连接，但本公开的实施例不限于此，在一些示例中，第一晶体管T1的栅极和第二晶体管T2的栅极也可以分别与两条不同的信号线电连接。

例如，输出电路130被配置为在输入信号和第一电源信号的控制下，将第二时钟信号或第二电源信号输出至输出端GOUT。

例如，如图1所示，输出电路130分别与第二节点N2、第三节点N3、输出端GOUT、第一电源线VGL、第二电源线VGH、第一时钟信号线CK和第二时钟信号线CB电连接。第一电源线VGL被配置为提供第一电源信号，第二电源线VGH被配置为提供第二电源信号，第二时钟信号线CB被配置为提供第二时钟信号。输出电路130在被写入第三节点N3的输入信号和被写入第二节点N2的第一电源信号的控制下，将第二时钟信号线CB上的第二时钟信号或第二电源线VGH上的第二电源信号输出至输出端GOUT。也就是说，在输入信号和第一电源信号的控制下，当输出电路130将第二时钟信号线CB和输出端GOUT导通时，第二时钟信号可以作为输出信号被输出至输出端GOUT；或者，当输出电路130将第二电源线VGH和输出端GOUT导通时，第二电源信号可以作为输出信号被输出至输出端GOUT。

例如，在多个图1所示的移位寄存器单元100级联以用于栅极驱动电路的情形，输出端GOUT例如可以与对应的栅线电连接，进而控制显示基板10上的多行像素阵列依序打开，即输出端GOUT的输出信号可以作为控制显示基板10的各像素单元的开关态电压信号。

例如，输出电路130包括输出子电路、第一输出控制子电路和第二输出控制子电路。

例如，如图1所示，输出子电路分别与第二时钟信号线CB、输出端GOUT和第一节点N1电连接。输出子电路被配置为在第一节点N1的电平的控制下将第二时钟信号线CB上的第二时钟信号输出至输出端GOUT以作为输出信号。

例如，输出子电路包括第八晶体管T8，第八晶体管T8的栅极和第一节点N1电连接，第八晶体管T8的第一极和第二时钟信号线CB电连接以接收第二时钟信号，第八晶体管T8的第二极和输出端GOUT电连接。

例如，第一输出控制子电路分别与第二电源线VGH、输出端GOUT和第二节点N2电连接。第一输出控制子电路被配置为在第二节点N2的电平的控制下将第二电源线VGH上的第二电源信号输出至输出端GOUT以作为输出信号。

例如，第一输出控制子电路包括第三晶体管T3，第三晶体管T3的栅极与第二节点N2电连接，第三晶体管T3的第一极与第二电源线VGH电连接以接收第二电源信号，第三晶体管T3的第二极与输出端GOUT电连接。

例如，第二输出控制子电路分别与第一节点N1、第二节点N2、第三节点N3、第一时钟信号线CK、第二时钟信号线CB、第一电源线VGL和第二电源线VGH电连接。第二输出控制子电路被配置为控制第一节点N1的电平和第二节点N2的电平。例如，当第一节点N1的电平可以控制输出子电路导通时，输出子电路可以将第二时钟信号写入输出端GOUT以作为输出信号；当第二节点N2的电平可以控制第一输出控制子电路导通时，第一输出控制子电路可以将第二电源信号写入输出端GOUT以作为输出信号。

例如，第二输出控制子电路包括第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7。

例如，第四晶体管T4的栅极和第二节点N2电连接，第四晶体管T4的第一极和第二电源线VGH电连接以接收第二电源信号，第四晶体管T4的第二极和第五晶体管T5的第一极电连接。

例如，第五晶体管T5的栅极和第二时钟信号线CB电连接以接收第二时钟信号，第五晶体管T5的第二极和第三节点N3电连接。

例如，第六晶体管T6的栅极和第一电源线VGL电连接以接收第一电源信号，第六晶体管T6的第一极和第三节点N3电连接，第六晶体管T6的第二极和第一节点N1电连接。

例如，第七晶体管T7的栅极和第三节点N3电连接，第七晶体管T7的第一极和第一时钟信号线CK电连接以接收第一时钟信号，第七晶体管T7的第二极和第二节点N2电连接。

例如，如图1所示，输出电路130还包括第一存储子电路，第一存储子电路用于维持第二节点N2处的电平。例如，第一存储子电路包括第一电容C1，第一电容C1的第一极与第二节点N2电连接，第一电容C1的第二极与第二电源线VGH及第三晶体管T3的第一极电连接。

例如，如图1所示，输出电路130还包括第二存储子电路，第二存储子电路用于维持第一节点N1处的电平。例如，第二存储子电路包括第二电容C2，第二电容C2的第一极与第一节点N1电连接，第二电容C2的第二极与输出端GOUT及第八晶体管T8的第二极电连接。

例如，第一电源信号和第二电源信号可以均为直流电压信号。例如，第一电源信号为低电平信号(例如0V、-5V或其他电压)，第二电源信号为高电平信号(例如5V、10V或其他电压)。需要说明的是，低电平信号和高电平信号是相对而言的，低电平信号小于高电平信号。在不同的实施例中，高电平信号的数值可能不同，低电平信号的数值也可能不同。

需要说明的是，图1所示的输入控制电路110、输入电路120和输出电路130仅为本公开实施例的一个示例，本公开实施例提供的显示基板的移位寄存器单元包括但不局限于图1所示的情形。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开实施例所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V或其他数值)，关闭电压为高电平电压(例如，5V、10V或其他数值)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他数值)，关闭电压为低电平电压(例如，0V、-5V或其他数值)。

例如，在图1所示的本公开的实施例中，所有晶体管均为P型晶体管。

例如，在图1所示的本公开的实施例中，晶体管的沟道例如可以对应晶体管的有源层的源极区域与漏极区域之间的沟道区域，源极区域与漏极区域之间的距离为晶体管的沟道长度，晶体管的沟道的延伸方向为从晶体管的第一极到第二极的方向。第一晶体管T1-第八晶体管8中的至少一个晶体管的沟道的延伸方向与时钟信号线(例如第一时钟信号线CK、第二时钟信号线CB)的延伸方向平行，从而减小包括多个级联的移位寄存器单元的栅极驱动电路在显示基板中所占的宽度，使显示基板的布局结构得到优化，进而降低包括该显示基板的显示装置的边框尺寸，以实现窄边框的设计。

下面，结合图2所示的驱动时序图，对图1中所示的移位寄存器单元100的工作原理进行说明。

例如，如图2所示，本公开一些实施例提供的移位寄存器单元100的工作过程包括输入阶段t1、输出阶段t2、缓冲阶段t3和稳定阶段t4。

例如，结合图1和图2所示，在输入阶段t1，第一时钟信号线CK上提供的第一时钟信号为低电平信号，第二时钟信号线CB上提供的第二时钟信号为高电平信号，输入电压线STV上提供的输入信号Vin为低电平信号，例如输入信号Vin与第一电源信号VL相等。由于第一时钟信号为低电平信号，第二晶体管T2导通，输入信号经由第二晶体管T2传输至第三节点N3。由于第二晶体管T2传递低电平信号具有阈值损失，从而第三节点N3的电压为Vin-Vth2，即VL-Vth2，其中，Vth2表示第二晶体管T2的阈值电压。由于第六晶体管T6的栅极接收第一电源信号VL，从而第六晶体管T6处于开启状态，由此，电压VL-Vth2经由第六晶体管T6传输至第一节点N1。例如，第六晶体管T6的阈值电压表示为Vth6，同理，由于第六晶体管T6传递低电平信号具有阈值损失，第一节点N1的电压为VL-VthN1，其中，VthN1为Vth2和Vth6中较小的一个。第一节点N1的电压可以控制第八晶体管T8导通，第二时钟信号经由第八晶体管T8被写入输出端GOUT以作为输出信号，即在输入阶段t1，输出信号为高电平的第二时钟信号，即第二电源信号VH。

例如，在输入阶段t1，由于第一时钟信号为低电平信号，第一晶体管T1导通，第一电源信号VL经由第一晶体管T1传输至第二节点N2，由于第三节点N3的电压为VL-Vth2，第七晶体管T7导通，低电平的第一时钟信号经由第七晶体管T7传输至第二节点N2。例如，第七晶体管T7的阈值电压表示为Vth7，第一晶体管T1的阈值电压表示为Vth1，当Vth1<Vth7+Vth2时，则第二节点N2的电压为VL-Vth7-Vth2；而当Vth1>Vth7+Vth2时，则第二节点N2的电压为VL-Vth1。此时，第三晶体管T3和第四晶体管T4均导通。由于第二时钟信号为高电平信号，第五晶体管T5截止。

例如，结合图1和图2所示，在输出阶段t2，第一时钟信号线CK上提供的第一时钟信号为高电平信号，第二时钟信号线CB上提供的第二时钟信号为低电平信号，输入电压线STV上提供的输入信号Vin为高电平信号。第八晶体管T8导通，第二时钟信号经由第八晶体管T8被写入输出端GOUT以作为输出信号。在输入阶段t1，第二电容C2的连接输出端GOUT的一端的电压为第二电源信号VH，第二电容C2的连接第一节点N1的一端的电压为VL-VthN1，而在输出阶段t2，第二电容C2的连接输出端GOUT的一端的电压变为VL，由于第二电容C2的自举作用，第二电容C2的连接第一节点N1的一端的电压变为2VL-VthN1-VH，即第一节点N1的电压变为2VL-VthN1-VH，此时，第六晶体管T6截止，第八晶体管T8可以更好地打开，输出信号为第一电源信号VL。

例如，在输出阶段t2，第一时钟信号为高电平信号，从而第二晶体管T2和第一晶体管T1均截止。第三节点N3的电压仍为VL-VthN1，第七晶体管T7导通，高电平的第一时钟信号经由第七晶体管T7传输至第二节点N2，即第二节点N2的电压为第二电源信号VH，由此，第三晶体管T3和第四晶体管T4均截止。由于第二时钟信号为低电平信号，第五晶体管T5导通。

例如，结合图1和图2所示，在缓冲阶段t3，第一时钟信号线CK上提供的第一时钟信号和第二时钟信号线CB上提供的第二时钟信号均为高电平信号，输入电压线STV上提供的输入信号Vin为高电平信号。第八晶体管T8导通，第二时钟信号经由第八晶体管T8被写入输出端GOUT以作为输出信号，此时，输出信号为高电平的第二时钟信号，即第二电源信号VH。由于第二电容C2的自举作用，第一节点N1的电压变为VL-VthN1。

例如，在缓冲阶段t3，第一时钟信号为高电平信号，从而第二晶体管T2和第一晶体管T1均截止。第一节点N1的电压变为VL-VthN1，此时，第六晶体管T6导通，第三节点N3的电压也为VL-VthN1，第七晶体管T7导通，高电平的第一时钟信号经由第七晶体管T7传输至第二节点N2，即第二节点N2的电压为第二电源信号VH，由此，第三晶体管T3和第四晶体管T4均截止。由于第二时钟信号为高电平信号，第五晶体管T5截止。

例如，结合图1和图2所示，在稳定阶段t4的第一子阶段t41中，第一时钟信号线CK上提供的第一时钟信号为低电平信号，第二时钟信号线CB上提供的第二时钟信号为高电平信号，输入电压线STV上提供的输入信号Vin为高电平信号，例如输入信号Vin与第二电源信号VH相等。由于第一时钟信号为低电平信号，第二晶体管T2导通，输入信号Vin经由第二晶体管T2传输至第三节点N3，由于第二晶体管T2传递高电平信号无阈值损失，第三节点N3的电压为Vin(即，第二电源信号VH)，第七晶体管T7截止。由于第六晶体管T6处于开启状态，第一节点N1的电压与第三节点N3相同，也就是说，第一节点N1的电压为VH，第八晶体管T8截止。由于第一时钟信号为低电平信号，第一晶体管T1导通，第二节点N2的电压为VL-Vth1，第三晶体管T3和第四晶体管T4均导通，第二电源信号VH经由第三晶体管T3传输至输出端GOUT，即输出信号为第二电源信号VH。

例如，结合图1和图2所示，在稳定阶段t4的第二子阶段t42中，第一时钟信号线CK上提供的第一时钟信号为高电平信号，第二时钟信号线CB上提供的第二时钟信号为低电平信号，输入电压线STV上提供的输入信号Vin为高电平信号。第一节点N1和第三节点N3的电压为Vin(即，第二电源信号VH)，第八晶体管T8和第七晶体管T7均截止。第一时钟信号为高电平信号，从而第二晶体管T2和第一晶体管T1均截止，由于第一电容C1的保持作用，第二节点N2的电压仍为VL-Vth1，第三晶体管T3和第四晶体管T4均导通，第二电源信号VH经由第三晶体管T3传输至输出端GOUT，输出信号为第二电源信号VH。

例如，结合图1和图2所示，在第二子阶段t42中，由于第二时钟信号为低电平信号，第五晶体管T5导通，从而第二电源信号VH经由第四晶体管T4和第五晶体管T5被传输至第三节点N3和第一节点N1，以使第一节点N1的电压和第三节点N3的电压保持为高电平。

例如，结合图1和图2所示，在稳定阶段t4的第三子阶段t43中，第一时钟信号线CK上提供的第一时钟信号和第二时钟信号线CB上提供的第二时钟信号均为高电平信号，输入电压线STV上提供的输入信号Vin为高电平信号。第一节点N1和第三节点N3的电压为VH，第八晶体管T8和第七晶体管T7截止。第一时钟信号为高电平信号，从而第二晶体管T2和第一晶体管T1均截止，第二节点N2的电压仍为VL-Vth1，第三晶体管T3和第四晶体管T4均导通。第二电源信号VH经由第三晶体管T3传输至输出端GOUT，输出信号为第二电源信号VH。

下面，以图1中所示的移位寄存器单元100的电路结构为例，对本公开一些实施例提供的显示基板的具体布局结构进行说明。

例如，在本公开的一些实施例中，显示基板包括：半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层和第三导电层。

例如，半导体层位于衬底基板上，第一绝缘层位于半导体层远离衬底基板的一侧，也就是说，半导体层位于第一绝缘层和衬底基板之间；第一导电层位于第一绝缘层远离半导体层的一侧，也就是说，第一绝缘层位于半导体层和第一导电层之间；第二绝缘层位于第一导电层远离第一绝缘层的一侧，也就是说，第一导电层位于第一绝缘层和第二绝缘层之间；第二导电层位于第二绝缘层远离第一导电层的一侧，也就是说，第二绝缘层位于第一导电层和第二导电层之间；第三绝缘层位于第二导电层远离第二绝缘层的一侧，也就是说，第二导电层位于第二绝缘层和第三绝缘层之间；第三导电层位于第三绝缘层远离第二导电层的一侧，也就是说，第三绝缘层位于第二导电层和第三导电层之间。

图3为本公开一些实施例提供的一种显示基板的布局图，图4A-4D为图3中所示的显示基板的各层的平面示意图。

例如，该显示基板10包括衬底基板200和图1中所示的移位寄存器单元100，移位寄存器单元100设置在衬底基板200上。

例如，如图3所示，显示基板10包括：设置在衬底基板200上的上述图1中所示的晶体管T1、T2、T3、T4、T5、T6、T7和T8；设置在衬底基板200上的连接到多个晶体管T1、T2、T3、T4、T5、T6、T7和T8的第一电源线VGL、第二电源线VGH、第一时钟信号线CK、第二时钟信号线CB和输入电压线STV；以及设置在衬底基板200上的第一电容C1和第二电容C2。

下面，将结合图3和图4A-4D对显示基板10的具体布局结构进行说明。

例如，图4A示出了显示基板10的半导体层210。例如，半导体层210可采用半导体材料图案化形成。半导体层210可以用于制作上述的晶体管T1、T2、T3、T4、T5、T6、T7和T8的有源层，各有源层可以包括源极区域、漏极区域、以及源极区域和漏极区域之间的沟道区域。例如，半导体层210可以采用非晶硅、多晶硅、氧化物半导体材料等制作。需要说明的是，上述的源极区域和漏极区域可以为掺杂有n型杂质或p型杂质的区域。

例如，在本公开实施例中，掺杂源极区域对应晶体管的源极(例如晶体管的第一极)，掺杂漏极区域对应晶体管的漏极(例如晶体管的第二极)。例如，如图4A所示，以第一晶体管T1为例，第一晶体管T1的第一极S1可以与半导体层210中第一晶体管T1的源极区域对应，第一晶体管T1的第二极D1可以与半导体层210中第一晶体管T1的漏极区域对应。

需要说明的是，在本公开的实施例中，以晶体管的第一极包括对应的半导体层210中的源极区域且晶体管的第二极包括对应的半导体层210中的漏极区域进行说明，但这并不构成对本公开实施例的限制。

例如，在本公开实施例提供的显示基板10中，晶体管的沟道例如可以对应晶体管的有源层的源极区域与漏极区域之间的沟道区域，源极区域与漏极区域之间的距离为晶体管的沟道长度，晶体管的沟道的延伸方向为从晶体管的第一极到第二极的方向。例如，结合图3和图4A所示，第一晶体管T1的沟道的延伸方向为从第一极S1到第二极D1的方向，第四晶体管T4的沟道的延伸方向为从第一极S4到第二极D4的方向，第五晶体管T5的沟道的延伸方向为从第一极S5到第二极D5的方向，第六晶体管T6的沟道的延伸方向为从第一极S6到第二极D6的方向，第七晶体管T7的沟道的延伸方向为从第一极S7到第二极D7的方向。第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7的沟道的延伸方向均平行于第一时钟信号线CK和第二时钟信号线CB的延伸方向。由此，可以减小移位寄存器单元100在显示基板10中所占的宽度，进而减小包括多个级联的移位寄存器单元100的栅极驱动电路在显示基板10中所占的宽度，使显示基板10的布局结构得到优化，从而降低包括该显示基板10的显示装置的边框尺寸，以实现窄边框的设计。此外，还可以降低显示基板10以及包括该显示基板10的显示装置的制备成本。

例如，结合图3和图4A所示，在半导体层210中，设置有第一晶体管T1的第一极S1及第二极D1、第二晶体管T2的第一极S2及第二极D2、第三晶体管T3的第一极S3及第二极D3、第四晶体管T4的第一极S4及第二极D4、第五晶体管T5的第一极S5及第二极D5、第六晶体管T6的第一极S6及第二极D6、第七晶体管T7的第一极S7及第二极D7和第八晶体管T8的第一极S8及第二极D8。

例如，第四晶体管T4的第二极D4与第五晶体管T5的第一极S5电连接，例如，第四晶体管T4的第二极D4与第五晶体管T5的第一极S5可以采用同一个构图工艺一体形成；第三晶体管T3的第二极D3与第八晶体管T8的第二极D8电连接，例如，第三晶体管T3的第二极D3与第八晶体管T8的第二极D8可以采用同一个构图工艺一体形成，本公开的实施例对此不作限制。

例如，在本公开实施例提供的显示基板10中，在上述图4A所示的半导体层210上形成有第一绝缘层(未示出)，该第一绝缘层用于保护上述的半导体层210。例如，第一绝缘层的材料可以采用有机绝缘材料(例如，丙烯酸类树脂)或者无机绝缘材料(例如，氮化硅SiNx或者氧化硅SiOx)等形成，本公开的实施例对此不作限制。

例如，图4B示出了显示基板10的第一导电层220，第一导电层220设置在第一绝缘层上，从而与半导体层210绝缘。第一导电层220可以包括第一电容C1的第一电极CE1、第二电容C2的第一电极CE3以及第一晶体管T1的栅极G1、第二晶体管T2的栅极G2、第三晶体管T3的栅极G3、第四晶体管T4的栅极G4、第五晶体管T5的栅极G5、第六晶体管T6的栅极G6、第七晶体管T7的栅极G7和第八晶体管T8的栅极G8。

例如，在第一导电层220中，与同一条信号线电连接的不同晶体管的栅极可以彼此电连接。例如，由于第一晶体管T1的栅极G1和第二晶体管T2的栅极G2均与第一时钟信号线CK电连接以接收第一时钟信号，因此在第一导电层220中，可以将第一晶体管T1的栅极G1和第二晶体管T2的栅极G2电连接。

例如，在本公开的一些实施例中，输入控制电路110的控制端包括主体部分，且主体部分的延伸方向呈直线，该主体部分的延伸方向为图3所示的第一方向R1。

例如，结合图3和图4B所示，第一晶体管T1的栅极G1(即输入控制电路110的控制端)包括第一栅极部分111(即输入控制电路110的控制端的主体部分)，且第一栅极部分111的延伸方向呈直线。由此，第一栅极部分111的直线型设计可以使显示基板10的布局结构得到优化，在曝光时形成的第一晶体管T1的栅极G1的图案(pattern)与设计的图案更加接近。因此，可以减弱在制备过程中工艺波动对显示基板10的影响，例如，避免工艺波动导致不同显示基板中的第一晶体管T1的栅极G1的长度不同，进而提升制备的显示基板10的稳定性，使显示基板10可以实现大批量地生产及应用。

例如，在一些示例中，如图3所示，第一栅极部分111在衬底基板200上的正投影的形状近似为矩形，第一栅极部分111在衬底基板200上的正投影具有相邻的第一边和第二边(即第一边和第二边相互垂直)，第一边与第一方向R1平行，第二边与第二方向R2平行。

例如，第一栅极部分111的延伸方向为第一方向R1，在垂直于第一方向R1的第二方向R2上，第一栅极部分111在衬底基板200上的正投影与第一晶体管T1的第一极S1在衬底基板200上的正投影之间的距离为一定值，第一栅极部分111在衬底基板200上的正投影与第一晶体管T1的第二极D1在衬底基板200上的正投影之间的距离为一定值。

例如，在第二方向R2上，第一栅极部分111在衬底基板200上的正投影位于第一晶体管T1的第一极S1在衬底基板200上的正投影与第一晶体管T1的第二极D1在衬底基板200上的正投影之间。

例如，第一晶体管T1的第一极S1在衬底基板200上的正投影的形状也近似为矩形，第一晶体管T1的第二极D1在衬底基板200上的正投影的形状也近似为矩形。在本公开的实施例中，“第一栅极部分111在衬底基板200上的正投影与第一晶体管T1的第一极S1在衬底基板200上的正投影之间的距离”可以表示为第一栅极部分111在衬底基板200上的正投影的第一边与第一晶体管T1的第一极S1在衬底基板200上的正投影的与第一方向R1平行的边之间的距离；类似地，“第一栅极部分111在衬底基板200上的正投影与第一晶体管T1的第二极D1在衬底基板200上的正投影之间的距离”可以表示为第一栅极部分111在衬底基板200上的正投影的第一边与第一晶体管T1的第二极D1在衬底基板200上的正投影的与第一方向R1平行的边之间的距离。

需要说明的是，在本公开的实施例中，元件的延伸方向为元件的图案轮廓的几何中心线的延伸方向。例如，第一栅极部分111的延伸方向为第一栅极部分111的图案轮廓的几何中心线的延伸方向，即该延伸方向例如为从第一栅极部分111的第一端指向第一栅极部分111的第二端的方向，也即从第一晶体管T1的栅极G1指向第二晶体管T2的栅极G2的方向。

例如，显示基板10的移位寄存器单元100还包括第一走线部分310，第一晶体管T1的栅极G1的第一栅极部分111与第一走线部分310的第一端直接连接。

例如，结合图3和图4B所示的本公开的一些实施例中，第一走线部分310沿第一方向R1呈直线延伸，也就是说，第一走线部分310的延伸方向与第一栅极部分111的延伸方向相同，第一走线部分310的直线型设计与第一晶体管T1的栅极G1的第一栅极部分111的直线型设计可以进一步使显示基板10的布局结构得到优化，减弱在制备过程中工艺波动对显示基板10的影响，从而提升制备的显示基板10的稳定性，使显示基板10可以实现大批量地生产及应用。

例如，在显示基板10的制备过程中，第一晶体管T1的栅极G1的第一栅极部分111和第一走线部分310可以一体设置，例如可以采用同一个构图工艺形成，进而优化显示基板10的制备工艺，提升显示基板10的制备过程的稳定性。

例如，第二晶体管T2的栅极G2(即输入电路120的控制端)与第一走线部分310的第二端直接连接，且第二晶体管T2的栅极G2的延伸方向呈直线。例如，在一些示例中，第二晶体管T2的栅极G2在衬底基板200上的正投影也可以近似为矩形。

例如，在第一方向R1上，第一走线部分310在衬底基板200上的正投影位于第一晶体管T1的栅极G1在衬底基板200上的正投影和第二晶体管T2的栅极G2在衬底基板200上的正投影之间，也就是说，在第一导电层220中，在第一方向R1上，第一走线部分310位于第一晶体管T1的栅极G1和第二晶体管T2的栅极G2之间。

例如，结合图3和图4B所示的本公开的一些实施例中，第二晶体管T2的栅极G2的延伸方向可以为第一方向R1，即与第一晶体管T1的栅极G1的第一栅极部分111的延伸方向相同，并且第二晶体管T2的栅极G2和第一晶体管T1的栅极G1沿第一方向R1排布，进而使第一晶体管T1的栅极G1的第一栅极部分111、第一走线部分310和第二晶体管T2的栅极G2可以整体呈直线沿第一方向R1延伸。由此，第一晶体管T1的栅极G1的第一栅极部分111、第一走线部分310和第二晶体管T2的栅极G2的直线型设计可以使显示基板10的布局结构进一步得到优化，在曝光时形成的第一晶体管T1的栅极G1的第一栅极部分111、第一走线部分310和第二晶体管T2的栅极G2的整体图案(pattern)与设计的图案更加接近。因此，可以减弱在制备过程中工艺波动对显示基板10的影响，例如，避免工艺波动导致不同显示基板中的第一晶体管T1的栅极G1的第一栅极部分111和第二晶体管T2的栅极G2的长度不同，进而提升制备的显示基板10的稳定性，使显示基板10可以实现大批量地生产及应用。

例如，在显示基板10的制备过程中，第一晶体管T1的栅极G1的第一栅极部分111、第二晶体管T2的栅极G2和第一走线部分310可以一体设置，例如可以采用同一个构图工艺形成，进而优化显示基板10的制备工艺，提升显示基板10的制备过程的稳定性。

例如，在本公开的一些实施例中，一体设置的第一晶体管T1的栅极G1的第一栅极部分111、第二晶体管T2的栅极G2和第一走线部分310在衬底基板200上的正投影的形状可以近似为矩形。

例如，在本公开的一些实施例中，第一晶体管T1的栅极G1的第一栅极部分111还可以与第二晶体管T2的栅极G2直接连接(例如，直接接触)，即在显示基板10的布局结构中可以不需要设置第一走线部分310，本公开的实施例对此不作限制。

例如，输入控制电路110的控制端还包括凸出部分，该凸出部分与主体部分电连接。第一晶体管T1的栅极G1还包括第二栅极部分，第二栅极部分为输入控制电路110的控制端的凸出部分，并且在第二方向R2上，第二栅极部分在衬底基板200上的正投影的至少部分位于第一晶体管T1的第一极S1在衬底基板200上的正投影和第一晶体管T1的第二极D1在衬底基板200上的正投影之间。

例如，第一晶体管T1的栅极G1的第二栅极部分与第一晶体管T1的栅极G1的第一栅极部分111可以相互垂直，以减弱在制备过程中工艺波动对显示基板10的布局结构的影响，进而提升制备的显示基板10的稳定性。例如，第一晶体管T1的栅极G1在衬底基板200上的正投影的形状(即第一晶体管T1的栅极G1的第二栅极部分与第一晶体管T1的栅极G1的第一栅极部分111整体在衬底基板200上的正投影的形状)例如可以为T字形、倒T字形、L形、十字形等，本公开的实施例对此不作限制。

例如，在本公开的一些实施例中，第一晶体管T1的栅极G1的第一栅极部分111和第一晶体管T1的栅极G1的第二栅极部分可以一体设置，例如可以采用同一个构图工艺形成，进而优化显示基板10的制备工艺，提升显示基板10的制备过程的稳定性。

例如，第一晶体管T1的栅极G1的第二栅极部分可以为从第一栅极部分111的与第一栅极部分111在衬底基板200上的正投影的第一边对应的边延第二方向R2凸出的部分。

例如，在一些示例中，第一晶体管T1的栅极G1的第二栅极部分在衬底基板200上的正投影的形状也可以近似为矩形。例如，结合图3和图4B所示，显示基板10的移位寄存器单元100还包括第二走线部分320和第三走线部分330，第一走线部分310、第二走线部分320和第三走线部分330彼此之间电连接。例如，如图4B所示，第三走线部分330与第一走线部分310和第二走线部分320不直接连接。

例如，第二走线部分320沿第二方向R2延伸，第三走线部分330沿第一方向R1延伸。

例如，第二走线部分320和第一走线部分310整体在衬底基板200上的正投影的形状可以为T字形、倒T字形、L形、十字形等。第三走线部分330在衬底基板200上的正投影的形状可以为矩形、L形、十字形等。

在本公开的一些实施例中，第七晶体管T7的第一极S7可以通过多个过孔与第二走线部分320电连接，进而与第一走线部分310电连接，由此可以使显示基板10中的连接关系得到优化，降低接触电阻。

例如，第二走线部分320可以用于实现将第一晶体管T1的栅极G1及第二晶体管T2的栅极G2与例如第七晶体管T7的第一极电连接。例如，可以在显示基板10的其他层中设置连接件，并在连接件对应第二走线部分320和对应第七晶体管T7的第一极的位置分别设计过孔，以使第七晶体管T7的第一极与第二走线部分320电连接且进一步电连接至第一时钟信号线CK，进而接收第一时钟信号(该连接件的具体设置方式将在后文中描述)。

例如，在显示基板10的制备过程中，第二走线部分320可以和第一走线部分310一体设置，例如可以采用同一个构图工艺形成。也就是说，第一晶体管T1的栅极G1(包括第一栅极部分111和第二栅极部分)、第二晶体管T2的栅极G2、第一走线部分310和第二走线部分320均可以一体形成，进而进一步优化显示基板10的制备工艺，提升显示基板10的制备过程的稳定性。

例如，第三走线部分330被配置为将第一时钟信号线CK提供的第一时钟信号传输至第一晶体管T1的栅极G1。第三走线部分330沿第一方向R1延伸，第三走线部分330的第一端与第一时钟信号线CK电连接，第三走线部分330的第二端与第一晶体管T1的栅极G1电连接，进而使第一时钟信号可以被传输至第一晶体管T1的栅极G1，并且被进一步传输至第二晶体管T2的栅极G2。

例如，第三走线部分330可以和第一晶体管T1的栅极G1一体设置，例如可以采用同一个构图工艺形成。也就是说，第一晶体管T1的栅极G1(包括第一栅极部分111和第二栅极部分)、第二晶体管T2的栅极G2、第一走线部分310、第二走线部分320和第三走线部分330可以一体形成，进而进一步优化显示基板10的制备工艺，提升显示基板10的制备过程的稳定性。

例如，第一时钟信号线CK位于图4D所示的第三导电层240，第三走线部分330的第一端可以通过下文中描述的图4D中所示的第十过孔H10与第一时钟信号线CK电连接。

例如，在第一导电层220中，第一电容C1的第一极CE1、第三晶体管T3的栅极G3和第四晶体管T4的栅极G4可以彼此电连接，例如可以采用同一个构图工艺形成；第二电容C2的第一极CE3和第八晶体管T8的栅极G8可以彼此电连接，例如可以采用同一个构图工艺形成，本公开的实施例对此不作限制。

例如，在本公开实施例提供的显示基板10中，在上述图4B所示的第一导电层220上形成有第二绝缘层(未示出)，该第二绝缘层用于保护上述的第一导电层220。例如，第二绝缘层的材料可以采用有机绝缘材料(例如，丙烯酸类树脂)或者无机绝缘材料(例如，氮化硅SiNx或者氧化硅SiOx)等形成，本公开的实施例对此不作限制。

例如，图4C示出了显示基板10的第二导电层230，第二导电层230设置在第二绝缘层上，从而与第一导电层220绝缘。第二导电层230可以包括第一电容C1的第二电极CE2、第二电容C2的第二电极CE4以及第三连接件430。

例如，第一电容C1的第二电极CE2与位于第一导电层220的第一电容C1的第一电极CE1至少部分重叠以形成第一电容C1，也就是说，第一电容C1的第二电极CE2在衬底基板200上的正投影与第一电容C1的第一电极CE1在衬底基板200上的正投影至少部分重叠；第二电容C2的第二电极CE4与位于第一导电层220的第二电容C2的第一电极CE3至少部分重叠以形成第二电容C2，也就是说，第二电容C2的第二电极CE4在衬底基板200上的正投影与第二电容C2的第一电极CE3在衬底基板200上的正投影至少部分重叠。

例如，第三连接件430可以用于将第四晶体管T4的栅极G4、第七晶体管T7的第二极D7和第一晶体管T1的第二极D1电连接。第三连接件430的连接方式将在后文中进行具体描述，在此不再赘述。

例如，在本公开实施例提供的显示基板10中，在上述图4C所示的第二导电层230上形成有第三绝缘层(未示出)，该第三绝缘层用于保护上述的第二导电层230。例如，第三绝缘层的材料可以采用有机绝缘材料(例如，丙烯酸类树脂)或者无机绝缘材料(例如，氮化硅SiNx或者氧化硅SiOx)等形成，本公开的实施例对此不作限制。

例如，图4D示出了显示基板10的第三导电层240，第三导电层240设置在第三绝缘层上，从而与第二导电层230绝缘。第三导电层240可以包括第一时钟信号线CK、第二时钟信号线CB、第一电源线VGL、第二电源线VGH、输入信号线STV和多个连接件。例如，多个连接件可以用于例如将显示基板10中位于不同层的晶体管的栅极和晶体管的第一极或第二极(例如源极区域或漏极区域)等通过过孔对应电连接。

需要说明的是，在本公开的实施例中，晶体管的第一极还包括第三导电层240中与半导体层210中的源极区域对应的部分；晶体管的第二极还包括第三导电层240中与半导体层210中的漏极区域对应的部分，但这并不构成对本公开实施例的限制。

例如，第一时钟信号线CK、第二时钟信号线CB、第一电源线VGL、第二电源线VGH、输入信号线STV均沿第二方向R2延伸。

例如，第三导电层240上设置有第一连接件410，第八晶体管T8的第一极S8通过第一连接件410与第五晶体管T5的栅极G5电连接，进而电连接至第二时钟信号线CB。

例如，结合图4A和图4D所示，第八晶体管T8的第一极S8位于半导体层210，第八晶体管T8的第一极S8通过多个第四过孔H4与第一连接件410电连接。多个第四过孔H4位于第一绝缘层、第二绝缘层和第三绝缘层内，且贯穿第一绝缘层、第二绝缘层和第三绝缘层。

例如，第五晶体管T5的栅极G5位于第一导电层220，第一连接件410通过两个第一过孔H1和H2与第五晶体管T5的栅极G5电连接。第一过孔H1和H2位于第二绝缘层和第三绝缘层内，且贯穿第二绝缘层和第三绝缘层。

图5为图3中所示的显示基板10沿A-A’线的剖面结构示意图。例如，如图5所示，第一过孔H1和H2位于第二绝缘层260和第三绝缘层270内，且贯穿第二绝缘层260和第三绝缘层270，进而使位于第三导电层240的第一连接件410与位于第一导电层220的第五晶体管T5的栅极G5电连接。

例如，第五晶体管T5的栅极G5可以位于第一绝缘层250上。

例如，在第一方向R1上，第一过孔H1和H2在衬底基板200上的正投影位于第五晶体管T5的栅极G5在衬底基板200上的正投影远离第八晶体管T8的栅极G8在衬底基板200上的正投影的一侧。也就是说，在垂直于衬底基板200的方向上，第一过孔H1和H2可以设置在第五晶体管T5的栅极G5远离第八晶体管T8的栅极G8的一侧。由此，以该种方式设置第一过孔H1和H2的位置可以减小移位寄存器单元100在第一方向R1上在显示基板10中所占的宽度，优化显示基板10的布局结构，进而降低包括该显示基板10的显示装置的边框尺寸，以实现窄边框的设计，同时还可以降低显示基板10以及包括该显示基板10的显示装置的制备成本。

例如，如图4D所示，根据显示基板10的布局结构，两个第一过孔H1和H2可以沿第一方向R1排布。或者，在本公开的其他一些实施例中，根据不同的实际需求，两个第一过孔H1和H2还可以沿第二方向R2或其他方向排布，本公开的实施例对此不作限制。

例如，在本公开的其他一些实施例中，还可以仅设置一个第一过孔H1或一个第一过孔H2，即第一连接件410还可以仅通过一个第一过孔H1或一个第一过孔H2与第五晶体管T5的栅极G5电连接；或者，还可以设置三个或更多个第一过孔H1(或第一过孔H2)，即第一连接件410还可以通过两个以上的第一过孔H1(或第一过孔H2)与第五晶体管T5的栅极G5电连接，本公开的实施例对此不作限制。

例如，结合图3、图4B和图4D所示，第二时钟信号线CB位于第三导电层240，第五晶体管T5的栅极G5通过位于第一导电层220的第四走线部分500与第二时钟信号线CB电连接。例如，第五晶体管T5的栅极G5在第一导电层220中与第四走线部分500电连接，第四走线部分500通过第三过孔H3与第二时钟信号线CB电连接，第三过孔H3位于第二绝缘层和第三绝缘层内且贯穿第二绝缘层和第三绝缘层。

例如，在本公开的一些实施例中，第四走线部分500可以与第五晶体管T5的栅极G5一体设置，例如可以采用同一个构图工艺形成，本公开的实施例对此不作限制。

例如，第三导电层240上设置有第二连接件420和第四连接件440，第四晶体管T4的栅极G4通过第二连接件420、第四连接件440以及位于第二导电层230的第三连接件430与第一晶体管T1的第二极D1和第七晶体管T7的第二极D7电连接。

例如，如图4D所示，在一些示例中，第二连接件420的形状可以为矩形，第四连接件440的形状可以为L形。

例如，第四晶体管T4的栅极G4位于第一导电层220，第四晶体管T4的栅极G4通过第五过孔H5与第二连接件420电连接。第五过孔H5位于第二绝缘层和第三绝缘层内，且贯穿第二绝缘层和第三绝缘层。

例如，在如图3和图4D所示的本公开实施例中，第四晶体管T4的栅极G4通过沿第二方向R2排布的两个第五过孔H5与第二连接件420电连接。而在本公开的其他一些实施例中，还可以仅设置一个第五过孔H5；或者，还可以再设置多个(例如，三个、四个等)第五过孔H5，且多个第五过孔H5可以根据不同的实际布局需求沿第一方向R1、第二方向R2或其他方向排布，本公开的实施例对此不作限制。

例如，第二连接件420通过第六过孔H6与第三连接件430电连接，第六过孔H6位于第三绝缘层内且贯穿第三绝缘层。

例如，在如图3和图4D所示的本公开实施例中，第二连接件420通过沿第二方向R2排布的两个第六过孔H6与第三连接件430电连接。而在本公开的其他一些实施例中，还可以仅设置一个第六过孔H6；或者，还可以再设置多个(例如，三个、四个等)第六过孔H6，且多个第六过孔H6可以根据不同的实际布局需求沿第一方向R1、第二方向R2或其他方向排布，本公开的实施例对此不作限制。

例如，在图3和图4D所示的实施例中，第五过孔H5和第六过孔H6沿第二方向R2排布可以减小移位寄存器单元100在第一方向R1上在显示基板10中所占的宽度，优化显示基板10的布局结构，进而降低包括该显示基板10的显示装置的边框尺寸，以实现窄边框的设计。

例如，结合图4C和图4D所示，第三连接件430通过第七过孔H7和第四连接件440电连接，第七过孔H7位于第三绝缘层内且贯穿第三绝缘层。

例如，在本公开实施例中，第三连接件430通过沿第二方向R2排布的两个第七过孔H7与第四连接件440电连接。而在本公开的其他一些实施例中，还可以仅设置一个第七过孔H7；或者，还可以再设置多个(例如，三个、四个等)第七过孔H7，且多个第七过孔H7可以根据不同的实际布局需求沿第一方向R1、第二方向R2或其他方向排布，本公开的实施例对此不作限制。

需要说明的是，在一些实施例中，第五过孔H5的数量、第六过孔H6的数量和第七过孔H7的数量可以相同，且均为1个；或者，第五过孔H5的数量、第六过孔H6的数量和第七过孔H7的数量可以均为多个(例如，两个、三个等)。在另一些实施例中，第五过孔H5的数量、第六过孔H6的数量和第七过孔H7的数量可以至少部分相同，例如，第七过孔H7的数量可以为2个，而第五过孔H5的数量和第六过孔H6的数量均为1个。本公开的实施例对此不作限制。

例如，如图3或图4C所示，第三连接件430可以为折线型，例如第三连接件430的至少一个弯折处可以设置为直角，进而减弱在制备过程中工艺波动对显示基板10的影响，优化显示基板10的制备过程，提升制备的显示基板10的稳定性。或者，在本公开的其他一些实施例中，根据不同的实际布局需求，第三连接件430的弯折处还可以设置为其他角度，或者第三连接件430还可以设置为其他适合的形状，本公开的实施例对此不作限制。

例如，结合图4A和图4D所示，第一晶体管T1的第二极D1和第七晶体管T7的第二极D7位于半导体层210，第一晶体管T1的第二极D1通过第八过孔H8和第四连接件440电连接，第七晶体管T7的第二极D7通过第九过孔H9与第四连接件440电连接。第八过孔H8和第九过孔H9位于第一绝缘层、第二绝缘层和第三绝缘层内且贯穿第一绝缘层、第二绝缘层和第三绝缘层。

例如，在本公开的其他一些实施例中，可以设置多个(例如，两个、三个等)第八过孔H8使第一晶体管T1的第二极D1与第四连接件440电连接，也可以设置多个(例如，两个、三个等)第九过孔H9使第七晶体管T7的第二极D7与第四连接件440电连接，本公开的实施例对此不作限制。

例如，第七过孔H7和第八过孔H8沿第二方向R2排布。

例如，结合图4A和图4D所示，第一时钟信号线CK位于第三导电层240，第一晶体管T1的栅极G1、第二晶体管T2的栅极G2和第三走线部分330位于第一导电层220，第三走线部分330的第一端通过第十过孔H10和第一时钟信号线CK电连接。第十过孔H10位于第二绝缘层和第三绝缘层内且贯穿第二绝缘层和第三绝缘层。

例如，在本公开实施例中，第三走线部分330的第一端通过沿第二方向R2排布的两个第十过孔H10与第一时钟信号线CK电连接。而在本公开的其他一些实施例中，还可以仅设置一个第十过孔H10；或者，还可以再设置多个(例如，三个、四个等)第十过孔H10，且多个第十过孔H10可以根据不同的实际布局需求沿第一方向R1、第二方向R2或其他方向排布，本公开的实施例对此不作限制。

例如，在本公开实施例提供的显示基板10中，在上述图4D所示的第三导电层240上还形成有例如第四绝缘层(未示出)，该第四绝缘层用于保护上述的第三导电层240。例如，在显示基板10为OLED基板的情形，各个像素单元的例如阳极可以设置在第四绝缘层上。例如，根据不同的实际需求，在第三导电层240上还可以形成显示基板10的其他结构或功能层，本公开的实施例对此不作限制。

例如，在本公开实施例提供的显示基板10中，在上述图4A-4D所示的显示基板10的各层之间还可以包括其他结构或功能层，本公开的实施例对此不作限制。

本公开至少一个实施例还提供一种本公开任一实施例所述的显示基板的制作方法，包括：在衬底基板上形成第一导电层，第一导电层包括输入控制电路的控制端的主体部分。

例如，以图3中所示的显示基板10为例，如图3、4A-4D所示，本公开一些实施例提供的显示基板10的制作方法包括：在衬底基板200上形成半导体层210；在半导体层210上形成第一绝缘层；在形成有第一绝缘层的衬底基板200上形成第一导电层220，第一导电层220包括输入控制电路110的控制端的主体部分，该主体部分的延伸方向呈直线；在第一导电层220上形成第二绝缘层；在第二绝缘层上形成第二导电层230；在第二导电层230上形成第三绝缘层；以及在第三绝缘层上形成第三导电层240。

例如，第一绝缘层、第二绝缘层和第三绝缘层均覆盖衬底基板200的整个表面。

例如，本公开的一些实施例提供的显示基板10的制作方法可以包括更多或更少的步骤，且各个步骤之间的顺序可以根据实际需求而定。关于该制作方法的技术效果可以参考上文中关于显示基板10的描述，此处不再赘述。

例如，在本公开的一些实施例中，显示基板包括栅极驱动电路，该栅极驱动电路包括多个级联的上述移位寄存器单元。

图6为本公开一些实施例提供的一种显示基板的栅极驱动电路的示意框图。例如，如图6所示，该栅极驱动电路30包括多个级联的移位寄存器单元(SR1、SRn、SRn+1、SRn+2、SRn+3等，n为大于1的整数)，该多个移位寄存器单元例如为图1中所示的移位寄存器单元100。多个移位寄存器单元100的数量不受限制，可以根据实际需求而定。

例如，如图6所示，每一级的移位寄存器单元100分别与第一时钟信号线CK、第二时钟信号线CB、第一电源线VGL和第二电源线VGH电连接，以分别接收对应的第一时钟信号、第二时钟信号、第一电源信号和第二电源信号。

例如，在本公开的一些实施例中，与第一级的移位寄存器单元100(例如SR1)电连接的输入信号线STV为触发信号线，即，栅极驱动电路30中的第一级移位寄存器单元100(例如SR1)与触发信号线连接，以接收触发信号线提供的触发信号作为对应的输入信号STV，而除第一级外的每一级移位寄存器单元100(例如SRn、SRn+1、SRn+2、SRn+3)可以与上一级的移位寄存器单元100的输出端GOUT电连接，以将上一级的移位寄存器单元100的输出端GOUT的输出信号作为本级移位寄存器单元100的输入信号STV，进而使栅极驱动电路30的结构得到优化，减小包括该栅极驱动电路30的显示基板的边框尺寸，以实现窄边框的设计。

例如，在本公开的一些实施例中，相邻两级的移位寄存器单元100与第一时钟信号线CK及第二时钟信号线CB之间的电连接方式可以相应地调整。例如，以图1所示的移位寄存器单元100的电路结构为例，在移位寄存器单元SRn中，第一晶体管T1的栅极、第二晶体管T2的栅极、第七晶体管T7的第一极例如可以与第一时钟信号线CK电连接，第五晶体管T5的栅极和第八晶体管T8的第一极可以与第二时钟信号线CB电连接；而相应地，在移位寄存器单元SRn+1中，第一晶体管T1的栅极、第二晶体管T2的栅极、第七晶体管T7的第一极则可以与第二时钟信号线CB电连接，第五晶体管T5的栅极和第八晶体管T8的第一极则可以与第一时钟信号线CK电连接，本公开的实施例对此不作限制。

例如，栅极驱动电路30还可以包括与第一级的移位寄存器单元100、最后一级的移位寄存器单元100或每一级移位寄存器单元100电连接的其他对应的信号线，本公开的实施例对此不作限制。

需要说明的是，在本公开的实施例中，栅极驱动电路30中各级移位寄存器单元100的级联方式不受限制，既可以为上述图6中所示的连接方式，也可以为其他适用的连接方式，本公开的实施例对此不作限制。

例如，栅极驱动电路30可以设置于显示基板10的一侧，也可以分别设置在显示基板10的两侧以实现双边驱动，本公开的实施例对此不作限制。

本公开至少一个实施例还提供一种显示装置，包括本公开任一实施例所述的显示基板。

图7为本公开一些实施例提供的一种显示装置的示意图。例如，如图7所示，显示装置50包括显示基板60。显示基板60可以为本公开任一实施例所述的显示基板，例如可以为图3中所示的显示基板10。

例如，在图7所示的一个示例中，显示基板60包括栅极驱动器610，例如栅极驱动器610可以包括图6中所示的栅极驱动电路30，栅极驱动器610设置在显示基板60的周边区域。

例如，如图7所示，显示装置50还包括定时控制器620和数据驱动器630。

例如，显示装置50包括根据多条栅线GL和多条数据线DL交叉限定的多个像素单元P，多个像素单元P设置在显示基板60的像素阵列区；栅极驱动器610用于驱动多条栅线GL；数据驱动器630用于驱动多条数据线DL；定时控制器620用于处理从显示装置50外部输入的图像数据RGB，向数据驱动器630提供处理的图像数据RGB以及向栅极驱动器610和数据驱动器630输出扫描控制信号GCS和数据控制信号DCS，以对栅极驱动器610和数据驱动器630进行控制。

例如，以栅极驱动器610包括图6中所示的栅极驱动电路30为例，栅极驱动电路30中的多个移位寄存器单元100的输出端GOUT与多条栅线GL对应连接。多条栅线GL与排列为多行的像素单元P对应连接。栅极驱动电路30中的各级移位寄存器单元100的输出端GOUT依序输出信号到多条栅线GL，以使显示装置50中的多行像素单元P实现逐行扫描。例如，栅极驱动器610可以实现为半导体芯片，也可以集成在显示装置50中以构成GOA电路。

例如，数据驱动器630使用参考伽玛电压根据源自定时控制器620的多个数据控制信号DCS将从定时控制器620输入的数字图像数据RGB转换成数据信号。数据驱动器630向多条数据线DL提供转换的数据信号。例如，数据驱动器630可以实现为半导体芯片。

例如，定时控制器620对外部输入的图像数据RGB进行处理以匹配显示装置50的大小和分辨率，然后向数据驱动器630提供处理后的图像数据。定时控制器620使用从显示装置50外部输入的同步信号SYNC(例如点时钟DCLK、数据使能信号DE、水平同步信号Hsync以及垂直同步信号Vsync)产生多条扫描控制信号GCS和多条数据控制信号DCS。定时控制器620分别向栅极驱动器610和数据驱动器630提供产生的扫描控制信号GCS和数据控制信号DCS，以用于栅极驱动器610和数据驱动器630的控制。

例如，定时控制器620提供的扫描控制信号GCS可以通过图6中所示的输入信号线STV传输至栅极驱动电路30中的各级移位寄存器单元100，以作为输入信号。

显示装置50的技术效果以及实现原理与本公开实施例所述的显示基板10基本相同，在此不再赘述。

例如，显示装置50还可以包括其他器件，例如信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，本公开的实施例对此不作限制。

例如，显示装置50可以为液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开的实施例对此不作限制。

本公开至少一个实施例还提供一种显示基板，该显示基板包括：衬底基板和设置在衬底基板上的移位寄存器单元。移位寄存器单元包括输入电路、输入控制电路、输出电路和输出端。输出电路分别与输入电路、输入控制电路和输出端电连接，输出电路被配置为在输入电路提供的输入信号和输入控制电路提供的第一电源信号的控制下，将第二时钟信号或第二电源信号输出至输出端。输出电路包括第四晶体管、第五晶体管和第八晶体管；第四晶体管的栅极与输入控制电路电连接，第四晶体管的第一极与第二电源线电连接，第四晶体管的第二极与第五晶体管的第一极电连接；第五晶体管的栅极与第二时钟信号线电连接，第五晶体管的第二极与第八晶体管的栅极电连接；第八晶体管的第一极与第二时钟信号线电连接，第八晶体管的第二极与输出端电连接。第八晶体管的第一极通过第一连接件与第五晶体管的栅极电连接，第一连接件通过至少一个第一过孔与第五晶体管的栅极电连接，至少一个第一过孔在衬底基板上的正投影位于第五晶体管的栅极在衬底基板上的正投影远离第八晶体管的栅极在衬底基板上的正投影的一侧。例如，第一连接件通过至少一个第一过孔与第五晶体管的栅极电连接，至少一个第一过孔在衬底基板上的正投影不位于第五晶体管的栅极在衬底基板上的正投影与第八晶体管的栅极在衬底基板上的正投影之间。

由此，以该种方式设置第一过孔的位置可以减小移位寄存器单元在显示基板中所占的宽度，优化显示基板的布局结构，进而降低包括该显示基板的显示装置的边框尺寸，以实现窄边框的设计，同时还可以降低显示基板以及包括该显示基板的显示装置的制备成本。

例如，本公开至少一个实施例提供的显示基板还包括：在衬底基板上依次设置的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层和第三导电层。第五晶体管的栅极位于第一导电层，第一连接件位于第三导电层，第一过孔位于第二绝缘层和第三绝缘层内且贯穿第二绝缘层和第三绝缘层。

例如，在本公开至少一个实施例提供的显示基板中，第四晶体管的栅极位于第一导电层，第四晶体管的栅极通过第五过孔与第二连接件电连接，第二连接件位于第三导电层，第五过孔位于第二绝缘层和第三绝缘层内且贯穿第二绝缘层和第三绝缘层。第二连接件通过第六过孔和第三连接件电连接，第三连接件位于第二导电层，第六过孔位于第三绝缘层内且贯穿第三绝缘层。在第一导电层上，第四晶体管的栅极和第五晶体管的栅极沿第二方向排布，第五过孔在衬底基板上的正投影和第六过孔在衬底基板上的正投影沿第二方向排布。

例如，在本公开至少一个实施例提供的显示基板中，在至少一个第一过孔为多个第一过孔的情形，多个第一过孔沿第一方向排布，第一方向垂直于第二方向。

本公开至少一个实施例还提供一种本公开任一实施例所述的显示基板的制作方法，包括：提供衬底基板；在垂直于衬底基板的方向上依次形成半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层以及第三导电层。电源线、第一信号线组以及第二信号线组位于第三导电层；栅极驱动电路形成在半导体层、第一导电层以及第二导电层；栅极驱动电路通过位于第一绝缘层、第二绝缘层以及第三绝缘层中的多个过孔分别与电源线、第一信号线组以及第二信号线组连接。

例如，栅极驱动电路的第一导电层可以通过贯穿第二绝缘层和第三绝缘层的过孔分别与第一信号线组中的例如第一时钟信号线和第二时钟信号线连接，以及与多条电源线中的例如第一电源线和第二电源线连接。栅极驱动电路的半导体层可以通过贯穿第一绝缘层、第二绝缘层和第三绝缘层的过孔分别与多条电源线中的例如第一电源线和第二电源线连接。栅极驱动电路的第二导电层可以通过贯穿第三绝缘层的过孔与多条电源线中的例如第二电源线连接。

例如，位于第一绝缘层、第二绝缘层以及第三绝缘层中的多个过孔可以包括上述实施例中的第三过孔H3和第十过孔H10等。

有以下几点需要说明：

(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，则该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (30)

1.一种显示基板，包括：

衬底基板，包括像素阵列区和周边区域，

栅极驱动电路、多条电源线、第一信号线组以及第二信号线组，设置在所述周边区域内且位于所述衬底基板的至少一侧；

其中，所述栅极驱动电路包括多个级联的移位寄存器单元；

所述多条电源线配置为向所述栅极驱动电路包括的多个级联的移位寄存器单元提供多个电源信号；

所述第一信号线组包括至少一条时钟信号线，配置为向所述栅极驱动电路包括的多个级联的移位寄存器单元提供至少一个时钟信号；

所述第二信号线组包括触发信号线，配置为与所述栅极驱动电路包括的多个级联的移位寄存器单元中的第一级移位寄存器单元连接，以向所述第一级移位寄存器单元提供触发信号；

所述栅极驱动电路包括至少一个晶体管，所述至少一个晶体管的沟道的延伸方向与所述时钟信号线的延伸方向平行，所述时钟信号线的延伸方向为第二方向；

所述至少一个时钟信号包括第一时钟信号，所述多个电源信号包括第一电源信号，

每个所述移位寄存器单元包括输入控制电路、输出电路，

所述输入控制电路被配置为响应于所述第一时钟信号将所述第一电源信号输入到所述输出电路；

所述输入控制电路的控制端包括主体部分，且所述主体部分的延伸方向呈直线；

所述输入控制电路包括第一晶体管，所述第一晶体管的栅极为所述输入控制电路的控制端，

所述第一晶体管的栅极包括第一栅极部分，所述第一栅极部分为所述主体部分，

所述主体部分的延伸方向为第一方向，所述第一方向垂直于所述第二方向，

所述第一晶体管被配置为所述至少一个晶体管，所述第一晶体管的沟道的延伸方向为从所述第一晶体管的第一极到所述第一晶体管的第二极的方向。

2.根据权利要求1所述的显示基板，其中，每个所述移位寄存器单元还包括输入电路，

所述输入电路被配置为响应于所述第一时钟信号将输入信号输入到所述输出电路。

3.根据权利要求2所述的显示基板，其中，每个所述移位寄存器单元还包括输出端，

所述至少一个时钟信号还包括第二时钟信号，所述多个电源信号还包括第二电源信号，

所述输出端与所述输出电路电连接，

所述输出电路在所述输入信号和所述第一电源信号的控制下，将所述第二时钟信号或所述第二电源信号输出至所述输出端。

4.根据权利要求3所述的显示基板，其中，所述至少一条时钟信号线包括提供所述第一时钟信号的第一时钟信号线和提供所述第二时钟信号的第二时钟信号线，所述多条电源线包括提供所述第一电源信号的第一电源线和提供所述第二电源信号的第二电源线，

所述输出电路包括输出子电路、第一输出控制子电路和第二输出控制子电路，

所述输出子电路分别与所述第二时钟信号线、所述输出端和第一节点电连接，所述输出子电路被配置为在所述第一节点的电平的控制下将所述第二时钟信号线上的所述第二时钟信号输出至所述输出端，

所述第一输出控制子电路分别与所述第二电源线、所述输出端和第二节点电连接，所述第一输出控制子电路被配置为在所述第二节点的电平的控制下将所述第二电源线上的所述第二电源信号输出至所述输出端，

所述第二输出控制子电路分别与所述第一节点、所述第二节点、第三节点、所述第一时钟信号线、所述第二时钟信号线、所述第一电源线和所述第二电源线电连接，所述第二输出控制子电路被配置为控制所述第一节点的电平和所述第二节点的电平，

所述输入控制电路与所述第二节点电连接，且被配置为在所述第一时钟信号线上的所述第一时钟信号的控制下，将所述第一电源线上的所述第一电源信号写入所述第二节点，

所述输入电路与所述第三节点电连接，且被配置为在所述第一时钟信号线上的所述第一时钟信号的控制下，将所述输入信号写入所述第三节点。

5.根据权利要求4所述的显示基板，其中，所述第一输出控制子电路包括第三晶体管，所述第三晶体管的栅极与所述第二节点电连接，所述第三晶体管的第一极与所述第二电源线电连接，所述第三晶体管的第二极与所述输出端电连接，

所述第二输出控制子电路包括第四晶体管、第五晶体管、第六晶体管和第七晶体管，

所述第四晶体管的栅极和所述第二节点电连接，所述第四晶体管的第一极和所述第二电源线电连接，所述第四晶体管的第二极和所述第五晶体管的第一极电连接，

所述第五晶体管的栅极和所述第二时钟信号线电连接，所述第五晶体管的第二极和所述第三节点电连接，

所述第六晶体管的栅极和所述第一电源线电连接，所述第六晶体管的第一极和所述第三节点电连接，所述第六晶体管的第二极和所述第一节点电连接，

所述第七晶体管的栅极和所述第三节点电连接，所述第七晶体管的第一极和所述第一时钟信号线电连接，所述第七晶体管的第二极和所述第二节点电连接，

所述输出子电路包括第八晶体管，所述第八晶体管的栅极和所述第一节点电连接，所述第八晶体管的第一极和所述第二时钟信号线电连接，所述第八晶体管的第二极和所述输出端电连接。

6.根据权利要求5所述的显示基板，其中，所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管被配置为所述至少一个晶体管，

所述第四晶体管的沟道的延伸方向为从所述第四晶体管的第一极到所述第四晶体管的第二极的方向，

所述第五晶体管的沟道的延伸方向为从所述第五晶体管的第一极到所述第五晶体管的第二极的方向，

所述第六晶体管的沟道的延伸方向为从所述第六晶体管的第一极到所述第六晶体管的第二极的方向，

所述第七晶体管的沟道的延伸方向为从所述第七晶体管的第一极到所述第七晶体管的第二极的方向。

7.根据权利要求2-6任一所述的显示基板，其中，所述输入控制电路的控制端被配置为接收所述第一时钟信号。

8.根据权利要求7所述的显示基板，其中，在所述第二方向上，所述第一栅极部分在所述衬底基板上的正投影与所述第一晶体管的第一极在所述衬底基板上的正投影之间的距离为一定值，所述第一栅极部分在所述衬底基板上的正投影与所述第一晶体管的第二极在所述衬底基板上的正投影之间的距离为一定值。

9.根据权利要求8所述的显示基板，其中，所述输入控制电路的控制端还包括凸出部分，所述凸出部分与所述主体部分电连接，

所述第一晶体管的栅极还包括第二栅极部分，所述第二栅极部分为所述凸出部分，

在所述第二方向上，所述第二栅极部分在所述衬底基板上的正投影的至少部分位于所述第一晶体管的第一极在所述衬底基板上的正投影和所述第一晶体管的第二极在所述衬底基板上的正投影之间。

10.根据权利要求9所述的显示基板，其中，所述第一栅极部分和所述第二栅极部分一体设置。

11.根据权利要求8所述的显示基板，其中，所述输入电路的控制端被配置为接收所述第一时钟信号，且所述输入电路的控制端的延伸方向呈直线。

12.根据权利要求11所述的显示基板，其中，所述输入控制电路的控制端的延伸方向为所述第一方向。

13.根据权利要求11所述的显示基板，其中，所述输入电路包括第二晶体管，所述输入电路的控制端包括所述第二晶体管的栅极，

所述第一晶体管的栅极和所述第二晶体管的栅极沿所述第一方向排布。

14.根据权利要求13所述的显示基板，其中，所述移位寄存器单元还包括第一走线部分，

所述第一晶体管的栅极的第一栅极部分与所述第一走线部分的第一端直接连接，所述第二晶体管的栅极与所述第一走线部分的第二端直接连接，

所述第一走线部分沿所述第一方向呈直线延伸。

15.根据权利要求14所述的显示基板，其中，所述第一晶体管的栅极、所述第二晶体管的栅极和所述第一走线部分一体设置。

16.根据权利要求14所述的显示基板，其中，所述移位寄存器单元还包括第二走线部分，

所述第二走线部分与所述第一走线部分电连接，

所述第二走线部分沿所述第二方向延伸。

17.根据权利要求16所述的显示基板，其中，所述第二走线部分和所述第一走线部分一体设置。

18.根据权利要求8所述的显示基板，其中，所述移位寄存器单元还包括第三走线部分，所述第三走线部分沿所述第一方向延伸，

所述第三走线部分的第一端与提供所述第一时钟信号的第一时钟信号线电连接，所述第三走线部分的第二端与所述第一晶体管的栅极电连接，

所述第三走线部分被配置为将所述第一时钟信号线提供的所述第一时钟信号传输至所述第一晶体管的栅极。

19.根据权利要求18所述的显示基板，其中，所述第三走线部分和所述第一晶体管的栅极一体设置。

20.根据权利要求5或6所述的显示基板，还包括：半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层和第三导电层，

所述半导体层位于所述衬底基板上，所述第一绝缘层位于所述半导体层远离所述衬底基板的一侧，所述第一导电层位于所述第一绝缘层远离所述半导体层的一侧，所述第二绝缘层位于所述第一导电层远离所述第一绝缘层的一侧，所述第二导电层位于所述第二绝缘层远离所述第一导电层的一侧，所述第三绝缘层位于所述第二导电层远离所述第二绝缘层的一侧，所述第三导电层位于所述第三绝缘层远离所述第二导电层的一侧。

21.根据权利要求20所述的显示基板，其中，所述第八晶体管的第一极通过第一连接件与所述第五晶体管的栅极电连接，

所述第五晶体管的栅极位于所述第一导电层，所述第一连接件位于所述第三导电层，

所述第一连接件通过至少一个第一过孔与所述第五晶体管的栅极电连接，所述至少一个第一过孔位于所述第二绝缘层和所述第三绝缘层内且贯穿所述第二绝缘层和所述第三绝缘层，

在垂直于所述第二方向的第一方向上，所述至少一个第一过孔在所述衬底基板上的正投影位于所述第五晶体管的栅极在所述衬底基板上的正投影远离所述第八晶体管的栅极在所述衬底基板上的正投影的一侧。

22.根据权利要求21所述的显示基板，其中，在所述至少一个第一过孔为多个第一过孔的情形，所述多个第一过孔沿所述第一方向排布。

23.根据权利要求21所述的显示基板，其中，所述第二时钟信号线位于所述第三导电层，所述第五晶体管的栅极通过第四走线部分与所述第二时钟信号线电连接，

所述第四走线部分位于所述第一导电层，所述第四走线部分通过第三过孔与所述第二时钟信号线电连接，所述第三过孔位于所述第二绝缘层和所述第三绝缘层内且贯穿所述第二绝缘层和所述第三绝缘层。

24.根据权利要求21所述的显示基板，其中，所述第八晶体管的第一极位于所述半导体层，

所述第八晶体管的第一极通过多个第四过孔与所述第一连接件电连接，

所述多个第四过孔位于所述第一绝缘层、所述第二绝缘层和所述第三绝缘层内且贯穿所述第一绝缘层、所述第二绝缘层和所述第三绝缘层。

25.根据权利要求21所述的显示基板，其中，在所述输入控制电路包括第一晶体管的情形，所述第四晶体管的栅极通过第二连接件、第三连接件和第四连接件与所述第一晶体管的第二极和所述第七晶体管的第二极电连接，

所述第二连接件和所述第四连接件位于所述第三导电层，所述第三连接件位于所述第二导电层，

所述第四晶体管的栅极位于所述第一导电层，所述第四晶体管的栅极通过第五过孔与所述第二连接件电连接，所述第五过孔位于所述第二绝缘层和所述第三绝缘层内且贯穿所述第二绝缘层和所述第三绝缘层，

所述第二连接件通过第六过孔和所述第三连接件电连接，所述第六过孔位于所述第三绝缘层内且贯穿所述第三绝缘层，

所述第三连接件通过第七过孔和所述第四连接件电连接，所述第七过孔位于所述第三绝缘层内且贯穿所述第三绝缘层，

所述第一晶体管的第二极和所述第七晶体管的第二极位于所述半导体层，所述第一晶体管的第二极通过第八过孔和所述第四连接件电连接，所述第七晶体管的第二极通过第九过孔与所述第四连接件电连接，所述第八过孔和所述第九过孔位于所述第一绝缘层、所述第二绝缘层和所述第三绝缘层内且贯穿所述第一绝缘层、所述第二绝缘层和所述第三绝缘层。

26.根据权利要求25所述的显示基板，其中，所述第五过孔和所述第六过孔沿所述第二方向排布。

27.根据权利要求20所述的显示基板，其中，所述第一时钟信号线位于所述第三导电层，

在所述输入控制电路包括第一晶体管的情形，所述第一晶体管的栅极位于所述第一导电层，

在所述输入电路包括第二晶体管的情形，所述第二晶体管的栅极位于所述第一导电层，

在所述移位寄存器单元包括第三走线部分的情形，所述第三走线部分位于所述第一导电层，

所述第三走线部分的第一端通过第十过孔和所述第一时钟信号线电连接，

所述第十过孔位于所述第二绝缘层和所述第三绝缘层内且贯穿所述第二绝缘层和所述第三绝缘层。

28.一种显示装置，包括如权利要求1-27任一所述的显示基板。

29.一种如权利要求1所述的显示基板的制作方法，包括：

提供所述衬底基板；

在垂直于所述衬底基板的方向上依次形成半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层以及第三导电层；

其中，所述电源线、所述第一信号线组以及所述第二信号线组位于所述第三导电层；

所述栅极驱动电路形成在所述半导体层、所述第一导电层以及所述第二导电层；

所述栅极驱动电路通过位于所述第一绝缘层、所述第二绝缘层以及所述第三绝缘层中的多个过孔分别与所述电源线、所述第一信号线组以及所述第二信号线组连接。

30.根据权利要求29所述的显示基板的制作方法，还包括：

在所述衬底基板上形成第一导电层，所述第一导电层包括所述输入控制电路的控制端的主体部分。

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