WO2023245563A1 - 显示基板和显示装置 - Google Patents

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WO2023245563A1
WO2023245563A1 PCT/CN2022/100838 CN2022100838W WO2023245563A1 WO 2023245563 A1 WO2023245563 A1 WO 2023245563A1 CN 2022100838 W CN2022100838 W CN 2022100838W WO 2023245563 A1 WO2023245563 A1 WO 2023245563A1
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transistor
node
electrode
signal
circuit
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冯雪欢
李永谦
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京东方科技集团股份有限公司
合肥京东方卓印科技有限公司
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    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/82—Interconnections, e.g. terminals

Definitions

  • the gate drive circuit currently used for OLED usually consists of three sub-circuits, namely the detection circuit, the display circuit and the connection circuit (OR gate circuit) that outputs the composite pulses of the two.
  • Such circuit structure is very complex and cannot meet the needs of display. High-resolution narrow bezel requirements for panels.
  • At least one embodiment of the present disclosure provides a display substrate, including: a base substrate, a gate drive circuit disposed on the base substrate, and a plurality of signal lines; the plurality of signal lines include a first clock sub-signal line and a second clock sub-signal line; the gate drive circuit includes a plurality of cascaded shift register units, each of the plurality of cascaded shift register units including: a first subunit and a blanking input subunit.
  • the first subunit includes a first input circuit, a first output circuit, a first control circuit and a third control circuit
  • the blanking input subunit includes a first transmission circuit, a selection control circuit and a third input circuit
  • the first input circuit is configured to control the level of the first node in response to the first input signal
  • the first output circuit is configured to output a shift under control of the level of the first node signal and a first output signal
  • the first transmission circuit is electrically connected to the first node and a fourth node, and is configured to control the level of the fourth node or the first transmission signal.
  • the level of the fifth node is controlled;
  • the third control circuit is connected to the second clock sub-signal line and the fifth node, and is configured to respond to the second clock sub-signal line
  • the provided second clock word signal controls the level of the fifth node;
  • the orthographic projection of the first clock sub-signal line on the substrate substrate and the second clock sub-signal line on the substrate The orthographic projections on the base substrate are arranged side by side, and the first clock sub-signal provided by the first clock sub-signal line and the second clock sub-signal provided by the second clock sub-signal line are the same.
  • the selection control circuit includes a first transistor and a first capacitor; the gate of the first transistor is configured to receive the selection control signal, and the gate of the first transistor is configured to receive the selection control signal.
  • the first pole of a transistor is configured to receive the second input signal, the second pole of the first transistor is connected to the third node; the first pole of the first capacitor is connected to the third node .
  • the third input circuit includes a second transistor; the gate of the second transistor is connected to the third node, and the first A pole of the second transistor is connected to the first clock sub-signal line to receive a first clock signal, and a second pole of the second transistor is connected to the fourth node.
  • the orthographic projection of the gate electrode of the second transistor on the base substrate and the first electrode of the second transistor are on the base substrate
  • the distance between orthographic projections is greater than 3 microns.
  • the first transmission circuit includes a third transistor
  • the second transmission circuit includes a fourth transistor; the gate of the third transistor and the fourth transistor.
  • the node is connected, the first electrode of the third transistor is configured to receive the first voltage, the second electrode of the third transistor is connected to the first node; and the gate electrode of the fourth transistor is connected to the first node.
  • Four nodes are connected, a first pole of the fourth transistor is configured to receive the first voltage, and a second pole of the fourth transistor is connected to the second node.
  • the first input circuit includes a fifth transistor
  • the first output circuit includes a sixth transistor, a seventh transistor, and a second capacitor
  • the fifth transistor The gate of the fifth transistor is configured to receive the first input signal, the first electrode of the fifth transistor is configured to receive the first voltage, and the second electrode of the fifth transistor is connected to the first node;
  • the gate of the sixth transistor is connected to the first node, the first electrode of the sixth transistor is configured to receive the second clock signal and serves as the shift signal, and the second electrode of the sixth transistor is configured to To output the shift signal;
  • the gate of the seventh transistor is connected to the first node, and the first pole of the seventh transistor is configured to receive the third clock signal and serve as the first output signal,
  • the second pole of the seventh transistor is configured to output the first output signal; and the first pole of the second capacitor is connected to the first node, and the second pole of the second capacitor is connected to the first node.
  • the second pole of the seventh transistor is connected.
  • the second input circuit includes an eighth transistor
  • the second output circuit includes a ninth transistor and a third capacitor
  • the gate of the eighth transistor is configured to receive the first input signal, a first pole of the eighth transistor configured to receive a first voltage, a second pole of the eighth transistor connected to the second node
  • the ninth transistor The gate electrode is connected to the second node, the first electrode of the ninth transistor is configured to receive the fourth clock signal as the second output signal, and the second electrode of the ninth transistor is configured to output the fourth clock signal.
  • the second output signal and the first pole of the third capacitor is connected to the second node, and the second pole of the third capacitor is connected to the second pole of the ninth transistor.
  • the common reset circuit includes a tenth transistor and an eleventh transistor; the gate of the tenth transistor is connected to the fifth node, and the tenth transistor is connected to the fifth node.
  • the first electrode of the transistor is connected to the fourth node, the second electrode of the tenth transistor is configured to receive a fourth voltage; and the gate electrode of the eleventh transistor is connected to the sixth node, the The first electrode of the eleventh transistor is connected to the fourth node, and the second electrode of the eleventh transistor is configured to receive the fourth voltage.
  • the first control circuit includes a twelfth transistor and a thirteenth transistor
  • the first reset circuit includes a fourteenth transistor, a fifteenth transistor, and a third transistor.
  • the second reset circuit includes a seventeenth transistor, an eighteenth transistor and a nineteenth transistor; the gate electrode and the first electrode of the twelfth transistor are configured to receive the second voltage, so The second electrode of the twelfth transistor is connected to the fifth node; the gate electrode of the thirteenth transistor is connected to the first node, and the first electrode of the thirteenth transistor is connected to the fifth node.
  • the second electrode of the thirteenth transistor is configured to receive a fourth voltage
  • the gate electrode of the fourteenth transistor is connected to the fifth node
  • the first electrode of the fourteenth transistor is connected to the fifth node.
  • the first node is connected, and the second electrode of the fourteenth transistor is configured to receive the fourth voltage
  • the gate electrode of the fifteenth transistor is connected to the fifth node, and the gate electrode of the fifteenth transistor is connected.
  • One pole is connected to the shift signal output end, the second pole of the fifteenth transistor is configured to receive the fourth voltage; the gate of the sixteenth transistor is connected to the fifth node, so The first electrode of the sixteenth transistor is connected to the first output signal terminal, and the second electrode of the sixteenth transistor is configured to receive a fifth voltage; the gate electrode of the seventeenth transistor is connected to the first output signal terminal.
  • the first pole of the seventeenth transistor is connected to the first node, the second pole of the seventeenth transistor is configured to receive the fourth voltage;
  • the gate of the eighteenth transistor The first pole of the eighteenth transistor is connected to the shift signal output terminal, and the second pole of the eighteenth transistor is configured to receive the fourth voltage;
  • the gate electrode of the nineteenth transistor is connected to the sixth node, the first electrode of the nineteenth transistor is connected to the first output signal terminal, and the second electrode of the nineteenth transistor is configured as The fifth voltage is received.
  • the second control circuit includes a twentieth transistor and a twenty-first transistor
  • the third reset circuit includes a twenty-second transistor and a twenty-third transistor.
  • the fourth reset circuit includes a twenty-fourth transistor and a twenty-fifth transistor; the gate electrode and the first electrode of the twentieth transistor are configured to receive the third voltage, the twentieth transistor
  • the second electrode of the 21st transistor is connected to the sixth node; the gate electrode of the 21st transistor is connected to the second node; the first electrode of the 21st transistor is connected to the sixth node, so
  • the second electrode of the twenty-first transistor is configured to receive a fourth voltage; the gate electrode of the twenty-second transistor is connected to the sixth node, and the first electrode of the twenty-second transistor is connected to the sixth node.
  • the second node is connected, and the second electrode of the twenty-second transistor is configured to receive the fourth voltage; the gate electrode of the twenty-third transistor is connected to the sixth node, and the twenty-third transistor is connected to the sixth node.
  • the first electrode of the transistor is connected to the second output signal terminal, the second electrode of the twenty-third transistor is configured to receive the fifth voltage; the gate electrode of the twenty-fourth transistor is connected to the gate of the twenty-third transistor.
  • the first pole of the twenty-fourth transistor is connected to the second node, the second pole of the twenty-fourth transistor is configured to receive the fourth voltage; and the twentieth The gate of the fifth transistor is connected to the fifth node, the first pole of the twenty-fifth transistor is connected to the second output signal terminal, and the second pole of the twenty-fifth transistor is configured to receive all Describe the fifth voltage.
  • the first sub-unit further includes a third output signal terminal configured to output a third output signal; the second sub-unit The unit further includes a fourth output signal terminal configured to output a fourth output signal; the first reset circuit and the second reset circuit are further configured to output a fourth output signal terminal to the third output signal terminal. performing a reset; and the third reset circuit and the fourth reset circuit are further configured to reset the fourth output signal terminal.
  • the first subunit further includes a fifth reset circuit and a sixth reset circuit, and the fifth reset circuit is configured to respond to the display reset signal.
  • the first node is reset
  • the sixth reset circuit is configured to reset the first node in response to a global reset signal
  • the second subunit further includes a seventh reset circuit and an eighth reset circuit, the A seventh reset circuit is configured to reset the second node in response to the display reset signal, and the eighth reset circuit is configured to reset the second node in response to the global reset signal.
  • the display substrate provided by at least one embodiment of the present disclosure further includes a common leakage prevention circuit, a first leakage prevention circuit, a second leakage prevention circuit, a third leakage prevention circuit and a fourth leakage prevention circuit; wherein the common leakage prevention circuit
  • the leakage circuit is electrically connected to the first node and the seventh node, and is configured to control the level of the seventh node under the control of the level of the first node; the first leakage prevention circuit and the The seventh node, the first reset circuit, the second reset circuit, the fifth reset circuit and the sixth reset circuit are electrically connected and configured to control the level of the seventh node Prevent leakage of the first node from occurring; and the second leakage prevention circuit and the seventh node, the third reset circuit, the fourth reset circuit, the seventh reset circuit and the eighth The reset circuit is electrically connected and configured to prevent leakage of the second node under control of the level of the seventh node.
  • the third control circuit includes a thirty-second transistor and a thirty-third transistor; the gate of the thirty-second transistor is connected to the second clock The sub-signal line is connected to receive the second clock sub-signal, the first pole of the thirty-second transistor is connected to the fifth node, the second pole of the thirty-second transistor is connected to the thirtieth The first pole of the three transistors is connected; the gate of the thirty-third transistor is connected to the third node, and the second pole of the thirty-third transistor is configured to receive a fourth voltage.
  • the first pole of the six transistors is connected; the gate of the thirty-sixth transistor is connected to the third node, and the second pole of the thirty-sixth transistor is configured to receive a fourth voltage; the sixth control
  • the circuit includes a thirty-seventh transistor; a gate of the thirty-seventh transistor is configured to receive the first input signal, a first pole of the thirty-seventh transistor is connected to the sixth node, and the The second pole of the thirty-seventh transistor is configured to receive the fourth voltage.
  • multiple shift register units connected to the same signal line are continuously arranged.
  • At least one embodiment of the present disclosure further provides a display device, including the display substrate provided by any embodiment of the present disclosure.
  • Figure 1A is a schematic diagram of a display substrate provided by an embodiment of the present disclosure.
  • FIG. 1B is a schematic diagram of a shift register unit provided by an embodiment of the present disclosure.
  • Figure 1C is a circuit diagram of an existing shift register unit
  • Figure 2 is a schematic diagram of another shift register unit provided by an embodiment of the present disclosure.
  • Figure 3 is a schematic diagram of a blanking input subunit provided by an embodiment of the present disclosure.
  • Figure 4 is a circuit diagram of a blanking input subunit provided by an embodiment of the present disclosure.
  • 5A to 5D are circuit diagrams of four blanking input subunits provided by embodiments of the present disclosure.
  • 6A-6B are circuit diagrams of two blanking input subunits with anti-leakage structures provided by an embodiment of the present disclosure
  • 9A and 9B are circuit diagrams of a shift register unit provided by an embodiment of the present disclosure.
  • 12A to 12C are circuit diagrams of yet another shift register unit provided by an embodiment of the present disclosure.
  • Figure 14 is a schematic diagram of a gate driving circuit provided by an embodiment of the present disclosure.
  • 16A-16B are layout diagrams of another gate drive circuit provided by an embodiment of the present disclosure.
  • Figure 17 is a schematic diagram of another gate driving circuit provided by an embodiment of the present disclosure.
  • Figure 18 is a signal timing diagram corresponding to the operation of the gate drive circuit shown in Figure 17 provided by an embodiment of the present disclosure
  • Figure 19 is a signal simulation diagram of the gate drive circuit shown in Figure 17.
  • TFT Thin Film Transistor
  • the TFT is a depletion-type TFT
  • the clock signal CLKA when the clock signal CLKA is at a high level, except for the 11th and 12th row shift register units (for example, Taking the 11th and 12th row shift register units as an example), the clock signal CLKA in other rows connected to the drain of transistor M4 will leak through the transistors M4, M5, M6, M33, and M34.
  • all rows shift The gates of transistors M5, M6, M33, and M34 in the bit register unit are all at high potential. As long as the voltage Vgs between the gate and drain of transistor M4 is 0 or positive, there will be leakage.
  • the leakage value of each row must be multiplied by 4318. This value will cause the potential of the clock signal CLKA to fail to reach the set value of 24V (assuming the set value is 24V), and may only be 15V.
  • the transistors M5, M6, The threshold voltages of M33 and M34 are positive, so after the clock signal CLKA is input to point N, it will also pass through the threshold voltage loss of transistors M5, M6, M33, and M34, resulting in the potential reaching Q ⁇ 11> and Q ⁇ 12> not being enough to raise From the Q point potential to the inverter flipping, this will make sensing impossible during the blanking period.
  • At least one embodiment of the present disclosure provides a display substrate, including: a base substrate, a gate driving circuit disposed on the base substrate, and a plurality of signal lines; the plurality of signal lines include a first clock sub-signal line and a second clock sub-signal line.
  • the gate drive circuit includes a plurality of cascaded shift register units, each of the plurality of cascaded shift register units includes: a first subunit, a second subunit and a blanking input subunit;
  • the first subunit includes a first input circuit, a first output circuit, a first control circuit and a third control circuit.
  • the second subunit includes a second input circuit, a second output circuit and a second control circuit.
  • the blanking input subunit It includes a first transmission circuit, a second transmission circuit, a selection control circuit and a third input circuit; the first input circuit is configured to control the level of the first node in response to the first input signal; the first output circuit is configured to The shift signal and the first output signal are output under control of the level of the first node; the second input circuit is configured to control the level of the second node in response to the first input signal; the second output circuit is configured to The second output signal is output under the control of the level of the second node; the first transmission circuit is electrically connected to the first node and the fourth node, and is configured to be under the control of the level of the fourth node or the first transmission signal.
  • the first control circuit is configured to control the level of the fifth node under the control of the level of the first node and the second voltage
  • the second control circuit is configured to control the level of the second node and the third voltage. Under the control of the voltage, the level of the sixth node is controlled
  • the third control circuit is connected to the second clock sub-signal line and the fifth node, and is configured to respond to the second clock word provided by the second clock sub-signal line.
  • the signal controls the level of the fifth node; the orthographic projection of the first clock sub-signal line on the substrate substrate and the orthographic projection of the second clock sub-signal line on the substrate substrate are arranged side by side, and the first clock sub-signal line
  • the first clock sub-signal provided and the second clock sub-signal provided by the second clock sub-signal line are the same.
  • Embodiments of the present disclosure also provide a display device corresponding to the above-mentioned display substrate.
  • the second clock sub-signal line connected to the transistor gate can not be connected to the transistor gate due to the The voltage of the signal on the second clock sub-signal line is reduced due to leakage of the clock signal on the first clock sub-signal line connected to the drain of the transistor, thereby avoiding the leakage of the same signal line (i.e. the first clock sub-signal line and the second clock sub-signal line).
  • random compensation refers to an external compensation method that is different from line-by-line sequential compensation. During the blanking period of a certain frame, random compensation corresponding to any line in the display panel can be output.
  • the sensing driving signal of the sub-pixel unit is the same in the following embodiments and will not be described again.
  • the display substrate 1000 includes: a base substrate 50 and a gate driving circuit 20 and a plurality of signal lines disposed on the base substrate 50 .
  • the plurality of signal lines include a first clock sub-signal line CLKA1 and a second clock sub-signal line CLKA2;
  • the gate driving circuit 20 includes a plurality of cascaded shift register units 10.
  • the plurality of signal lines also include the selection control signal line OE, the second voltage line VDD_A and the third voltage line VDD_B, etc., and may also include more or less signal lines, which will not be discussed here. Repeat.
  • the first clock sub-signal provided by the first clock sub-signal line CLKA1 and the second clock sub-signal provided by the second clock sub-signal line CLKA2 are the same, that is, the same signal is provided through the two signal lines respectively.
  • the specific connection method will be as follows. Detailed introduction below.
  • the first subunit 100 includes a first input circuit 110 and a first output circuit 120.
  • the first input circuit 110 is configured to control the level of the first node Q1 in response to the first input signal STU1, e.g. Q1 is charged.
  • the first input circuit 110 may be configured to receive the first input signal STU1 and the first voltage VDD, and the first input circuit 110 is turned on in response to the first input signal STU1, so that the first voltage VDD can be used to control the first node. Q1 is charged.
  • some of the shift register units 10 may be connected to a clock signal line to receive the first input signal STU1 provided by the clock signal line; Alternatively, some shift register units 10 may also receive shift signals CR output by other stage shift register units 10 as the first input signal STU1.
  • FIG. 1B is only an example of the present disclosure.
  • the embodiment of the present disclosure does not limit the number of sub-units included in the shift register unit 10.
  • it may also include three, four or more sub-units. , the number of sub-units can be set according to the actual situation.
  • the shift register unit 10 further includes a blanking input subunit 300 .
  • the blanking input subunit 300 is connected to the first node Q1 and the second node Q2, and is configured to receive the selection control signal OE and control the levels of the first node Q1 and the second node Q2, for example, the first node Q1 and second node Q2 for charging.
  • the blanking input subunit 300 may charge the first node Q1 and the second node Q2, so that the first output circuit 120 outputs under the control of the level of the first node Q1
  • the first output signal OUT1 may cause the second output circuit 220 to output the second output signal OUT2 under the control of the level of the second node Q2.
  • the first output signal OUT1 or the second output signal OUT2 can be used to drive sensing transistors in a certain row of sub-pixel units in the display panel to complete external compensation of the row of sub-pixel units.
  • the blanking input subunit 300 includes a common input circuit 310 , a first transmission circuit 320 and a second transmission circuit 330 .
  • CLKA1 represents the first clock sub-signal line and also represents the first clock sub-signal
  • CLKA2 represents the second clock sub-signal line and also represents the second clock sub-signal.
  • the first transmission signal TS1 and the second transmission signal TS2 may be the same, for example, both use the second clock sub-signal CLKA2. This can save clock signal lines, thereby providing the same signal through separate settings.
  • the first clock sub-signal line and the second clock sub-signal line of the clock signal can prevent the second clock sub-signal line connected to the transistor gate from being affected by the clock signal on the first clock sub-signal line connected to the transistor drain.
  • the voltage on the second clock sub-signal line is reduced due to leakage; the first transmission signal TS1 and the second transmission signal TS2 can also use different signals to control the first transmission circuit 320 and the second transmission circuit 330 respectively, for example , when there is no need to charge the second node Q2, the second transmission circuit 330 can be turned off, thereby reducing power consumption.
  • the first pole of the first capacitor C1 is connected to the third node H, and the second pole of the first capacitor C1 is configured to receive the fourth voltage VGL1 or the first voltage VDD.
  • the potential of the third node H can be maintained by setting the first capacitor C1. For example, during the display period of one frame, the selection control circuit 311 charges the third node H to pull the third node H to a high potential.
  • the first capacitor C1 can maintain the high potential of the third node H until the blanking period of the frame.
  • the second pole of the first capacitor C1 may also be connected to the fourth node N.
  • the fourth voltage VGL1 is, for example, low level, which is the same in the following embodiments and will not be described again.
  • the third input circuit 312 may be implemented as a second transistor M2.
  • the gate electrode of the second transistor M2 is connected to the third node H
  • the first electrode of the second transistor M2 is configured to receive the first clock sub-signal CLKA1
  • the second electrode of the second transistor M2 is connected to the fourth node N.
  • the third node H is at a high level
  • the second transistor M2 is turned on, so that the first clock sub-signal CLKA1 can be transmitted to the fourth node N to pull up the level of the fourth node N.
  • the distance between the gate and the drain of the second transistor M2 in the existing shift register is 3.5 microns, which is relatively close. Therefore, when the first clock sub-signal CLKA1 transitions, the H point of the non-sensing row will be The capacitance Cgd between the gate and drain of the two transistors M2 is coupled to cause leakage.
  • the distance between the orthographic projection of the gate of the second transistor M2 on the substrate and the orthographic projection of the first electrode of the second transistor M2 on the substrate is greater than 3 microns, For example, 6 microns.
  • the embodiment of the present disclosure sets the gate and drain spacing of the second transistor M2 to 6 microns, which greatly reduces the capacitance Cgd between the gate and drain of the second transistor M2 and reduces the coupling of the non-sensing row H point. , reduce leakage.
  • the first transmission circuit 320 includes a third transistor M3, and the second transmission circuit 330 includes a fourth transistor M4.
  • the gate electrode of the third transistor M3 is connected to the fourth node N, the first electrode of the third transistor M3 is configured to receive the first voltage VDD, and the second electrode of the third transistor M3 is connected to the first node Q1.
  • the third transistor M3 is turned on, so that the first node Q1 can be charged with the high-level first voltage VDD.
  • the gate electrode of the fourth transistor M4 is connected to the fourth node N, the first electrode of the fourth transistor M4 is configured to receive the first voltage VDD, and the second electrode of the fourth transistor M4 is connected to the second node Q2. For example, when the fourth node N is at a high level, the fourth transistor M4 is turned on, so that the second node Q2 can be charged with the high-level first voltage VDD.
  • the first electrode of the second transistor M2 is configured to receive the first clock sub-signal CLKA1; the gate electrode of the third transistor M3 is configured to receive the first transmission signal. TS1, the first electrode of the third transistor M3 is connected to the fourth node N; the gate electrode of the fourth transistor M4 is configured to receive the second transmission signal TS2, and the first electrode of the fourth transistor M4 is connected to the fourth node N.
  • the first transmission signal TS1 can be made high level, so that the third transistor M3 is turned on, and the first clock sub-signal CLKA1 can be The first node Q1 is charged through the second transistor M2 and the third transistor M3.
  • the second transmission signal TS2 can be made high level, so that the fourth transistor M4 is turned on, and the first clock sub-signal CLKA1
  • the second node Q2 may be charged through the second transistor M2 and the fourth transistor M4.
  • the gates of the third transistor M3 and the fourth transistor M4 are both configured to receive the second clock sub-signal CLKA2.
  • the third transistor M3 and the fourth transistor M4 are turned on at the same time, and the first clock sub-signal CLKA1 can simultaneously control the first node Q1 and the first node Q1.
  • the second node Q2 is charged.
  • the first pole of the third transistor M3 and the fourth transistor M4 in Figure 5A and Figure 5B is connected to the fourth node N, that is, indirectly receiving the first clock sub-signal CLKA1 instead of always receiving a high level.
  • the first voltage VDD can therefore reduce the time during which the first pole is applied to a high level, thereby extending the service life of the third transistor M3 and the fourth transistor M4 and ensuring the stability of the shift register unit 10 .
  • the blanking input subunit 300 further includes a first coupling capacitor CST1.
  • the first pole of the first coupling capacitor CST1 is configured to receive the first clock signal CLKA, and the second pole of the first coupling capacitor CST1 is connected to the third node H.
  • the first clock signal CLKA when the first clock signal CLKA changes from low level to high level, the first clock signal CLKA can couple and pull up the third node H through the coupling effect of the first coupling capacitor CST1, so that the voltage of the third node H level is further pulled high, thereby ensuring that the second transistor M2 is more fully turned on.
  • the high level first clock signal CLKA can be transmitted to the fourth node N through the second transistor M2 , so that the potential of the second pole of the second coupling capacitor CST2 is pulled up, and through the bootstrapping effect, the level of the third node H can be further pulled up, thereby ensuring that the second transistor M2 is fully turned on.
  • FIG. 6 also provides a blanking input subunit 300.
  • the blanking input subunit 300 also includes a forty-third transistor M43 and a ninth anti-leakage transistor M1_b, a tenth anti-leakage transistor M3_b and M4_b.
  • the gate of the forty-third transistor M43 is connected to the third node H, the first pole of M43 is configured to receive the sixth voltage VB, and the second pole of M43 is connected to the second pole of the first transistor M1.
  • the gate of the ninth anti-leakage transistor M1_b is configured to receive the selection control signal OE, the first pole of M1_b is connected to the second pole of the first transistor M1, and the second pole of M1_b is connected to the third node H;
  • the gates of the leakage transistors M3_b and M4_b are configured to receive the second clock sub-signal CLKA2, the first electrodes of the tenth anti-leakage transistors M3_b and M4_b are connected to the seventh node OF, and the second electrode of the tenth anti-leakage transistor M3_b It is connected to the first node Q1, and the second electrode of the eleventh anti-leakage transistor M4_b is connected to the second node Q
  • the forty-third transistor M43 and the ninth anti-leakage transistor M1_b cooperate to prevent leakage of the third node H.
  • the tenth anti-leakage transistor M3_b can avoid the occurrence of leakage of the first node Q1.
  • the eleventh anti-leakage transistor M4_b can avoid the occurrence of leakage of the second node H. Leakage occurs at node Q2.
  • the working principle of anti-leakage in Figure 6 and the seventh node OF will be described in detail below, and will not be described again here.
  • the gate electrode of the third transistor M3 the gate electrode of the fourth transistor M4 and/or
  • the gates of the tenth anti-leakage transistor M3_b and the eleventh anti-leakage transistor M4_b are connected to the second clock sub-signal line CLKA2. That is, although the gates and drains of the transistors receive the same signal, they pass through the two signal lines.
  • CLKA1 and CLKA2 are provided separately, so that when the voltage of the first clock sub-signal CLKA1 provided by the first clock sub-signal line CLKA1 decreases due to the leakage of the second transistor M4, the impact on the second clock sub-signal CLKA2 can be avoided, thus ensuring that The third transistor M3, the fourth transistor M4 and/or the tenth anti-leakage transistor M3_b and the eleventh anti-leakage transistor M4_b operate normally under the control of the second clock sub-signal CLKA2, thereby avoiding the need to pass through the same signal line (ie, the When the first clock sub-signal line and the second clock sub-signal are the same signal line), when they are supplied to the drain and gate of the transistor, due to the leakage of the transistor drain signal, the same signal connected to the transistor gate also suffers from insufficient voltage due to leakage.
  • the driver circuit cannot output random compensation signals to avoid the problem of Q1 and Q2 nodes not being able to rise when the threshold voltage is corrected, ensuring effective
  • the sixth voltage VB is, for example, a high level, which is the same in the following embodiments and will not be described again.
  • the first subunit 100 also includes a first control circuit 130, a first reset circuit 140, a second reset circuit 150, a shift signal The output terminal CRT and the first output signal terminal OP1.
  • the shift signal output terminal CRT is configured to output the shift signal CR
  • the first output signal terminal OP1 is configured to output the first output signal OUT1.
  • the first control circuit 130 is configured to control the level of the fifth node QB_A under the control of the level of the first node Q1 and the second voltage VDD_A.
  • the first control circuit 130 is connected to the first node Q1 and the fifth node QB_A, and is configured to receive the second voltage VDD_A and the fourth voltage VGL1.
  • the first control circuit 130 may use the low-level fourth voltage VGL1 to pull down the fifth node QB_A to a low level.
  • the first control circuit 130 can charge the fifth node QB_A using the second voltage VDD_A (for example, a high level) to pull up the fifth node QB_A to a high level. level.
  • the first reset circuit 140 is configured to reset the first node Q1, the shift signal output terminal CRT and the first output signal terminal OP1 under the control of the level of the fifth node QB_A.
  • the first reset circuit 140 is connected to the first node Q1, the fifth node QB_A, the shift signal output terminal CRT and the first output signal terminal OP1, and is configured to receive the fourth voltage VGL1 and the fifth voltage VGL2.
  • the fourth voltage VGL1 can be used to perform a pull-down reset on the first node Q1 and the shift signal output terminal CRT, and at the same time, the fourth voltage VGL1 can be used.
  • the second reset circuit 150 is configured to reset the first node Q1, the shift signal output terminal CRT and the first output signal terminal OP1 under the control of the level of the sixth node QB_B.
  • the second reset circuit 150 is connected to the first node Q1, the sixth node QB_B, the shift signal output terminal CRT and the first output signal terminal OP1, and is configured to receive the fourth voltage VGL1 and the fifth voltage VGL2.
  • the fourth voltage VGL1 can be used to pull down the first node Q1 and the shift signal output terminal CRT, and at the same time, the fourth voltage VGL1 can be used.
  • the fifth voltage VGL2 performs a pull-down reset on the first output signal terminal OP1.
  • the second subunit 200 further includes a second control circuit 230 , a third reset circuit 240 , a fourth reset circuit 250 and a second output signal terminal OP2 .
  • the second output signal terminal OP2 is configured to output the second output signal OUT2.
  • the second control circuit 230 is configured to control the level of the sixth node QB_B under the control of the level of the second node Q2 and the third voltage VDD_B.
  • the second control circuit 230 is connected to the second node Q2 and the sixth node QB_B, and is configured to receive the third voltage VDD_B and the fourth voltage VGL1.
  • the second control circuit 230 may use the low-level fourth voltage VGL1 to pull down the sixth node QB_B to a low level.
  • the third reset circuit 240 is configured to reset the second node Q2 and the second output signal terminal OP2 under the control of the level of the sixth node QB_B.
  • the third reset circuit 240 is connected to the second node Q2, the sixth node QB_B and the second output signal terminal OP2, and is configured to receive the fourth voltage VGL1 and the fifth voltage VGL2.
  • the fourth voltage VGL1 can be used to perform a pull-down reset on the second node Q2
  • the fifth voltage VGL2 can also be used to perform a pull-down reset on the second output.
  • the signal terminal OP2 performs pull-down reset. It should be noted that in the embodiment of the present disclosure, the fourth voltage VGL1 can also be used to perform a pull-down reset on the second output signal terminal OP2, which is not limited by the present disclosure.
  • the fourth reset circuit 250 is configured to reset the second node Q2 and the second output signal terminal OP2 under the control of the level of the fifth node QB_A.
  • the fourth reset circuit 250 is connected to the second node Q2, the fifth node QB_A and the second output signal terminal OP2, and is configured to receive the fourth voltage VGL1 and the fifth voltage VGL2.
  • the fourth voltage VGL1 can be used to perform a pull-down reset on the second node Q2
  • the fifth voltage VGL2 can also be used to perform a pull-down reset on the second output.
  • the signal terminal OP2 performs pull-down reset.
  • the blanking input subunit 300 further includes a common reset circuit 340 .
  • the common reset circuit 340 is electrically connected to the fourth node N, the fifth node QB_A, and the sixth node QB_B, and is configured to connect to the fifth node QB_A. Or the fourth node N is reset under the control of the level of the sixth node QB_B.
  • the common reset circuit 340 may be configured to receive the fourth voltage VGL1.
  • the common reset circuit 340 is turned on under the control of the level of the fifth node QB_A or the sixth node QB_B, the fourth voltage VGL1 may be used to Node N performs pull-down reset.
  • each node (first node Q1, second node Q2, third node H, fourth node N, fifth node QB_A, sixth node QB_B, etc.) and each output The terminals (shift signal output terminal CRT, first output signal terminal OP1 and second output signal terminal OP2, etc.) are all set up to better describe the circuit structure and do not represent actual existing components.
  • a node represents a meeting point of related circuit connections in a circuit structure, that is, related circuits connected with the same node identifier are electrically connected to each other.
  • the first control circuit 130 , the first reset circuit 140 , the fourth reset circuit 250 and the common reset circuit 340 are all connected to the fifth node QB_A, which means that these circuits are electrically connected to each other. .
  • the first subunit 100 further includes a third control circuit 160 and a fourth control circuit 170
  • the third control circuit 160 is connected to the second clock sub-signal line CLKA2 and the fifth node QB_A, and is configured to control the level of the fifth node QB_A in response to the second clock sub-signal CLKA2 provided by the second clock sub-signal line CLKA2
  • the fourth control circuit 170 is configured to control the level of the fifth node QB_A in response to the first input signal STU1.
  • the third control circuit 160 is connected to the second clock sub-signal line CLKA2 and the fifth node QB_A, and is configured to receive the second clock sub-signal CLKA2 and the fourth clock sub-signal CLKA2 provided by the second clock sub-signal line CLKA2 Voltage VGL1.
  • the third control circuit 160 may be turned on in response to the second clock sub-signal CLKA2 to pull down the fifth node QB_A using the low-level fourth voltage VGL1.
  • the third control circuit 160 is also connected to the third node H.
  • the third control circuit 160 is turned on, so that the low-level fourth voltage can be utilized.
  • VGL1 pulls down the fifth node QB_A.
  • the fourth control circuit 170 is connected to the fifth node QB_A, and is configured to receive the first input signal STU1 and the fourth voltage VGL1. For example, during the display period of one frame, the fourth control circuit 170 is turned on in response to the first input signal STU1, thereby pulling down the fifth node QB_A using the low-level fourth voltage VGL1. Pulling the fifth node QB_A down to a low potential can avoid the influence of the fifth node QB_A on the first node Q1, thereby making the first node Q1 more fully charged during the display period.
  • the second subunit 200 also includes a fifth control circuit 260 and a sixth control circuit 270 .
  • the fifth control circuit 260 is connected to the second clock sub-signal line CLKA2 and the sixth node QB_B, and is configured to respond
  • the second clock sub-signal CLKA2 provided on the second clock sub-signal line CLKA2 controls the level of the sixth node QB_B
  • the sixth control circuit 270 is configured to respond to the first input signal STU1 to control the level of the sixth node QB_B. Take control.
  • the fifth control circuit 260 is connected to the second clock sub-signal line CLKA2 and the sixth node QB_B, and is configured to receive the second clock sub-signal CLKA2 and the fourth voltage VGL1.
  • the fifth control circuit 260 may be turned on in response to the second clock sub-signal CLKA2 to pull down the sixth node QB_B using the low-level fourth voltage VGL1.
  • the fifth control circuit 260 is also connected to the third node H.
  • the fifth control circuit 260 is turned on, so that the low-level fourth voltage can be utilized.
  • VGL1 pulls down the sixth node QB_B.
  • the sixth control circuit 270 is connected to the sixth node QB_B, and is configured to receive the first input signal STU1 and the fourth voltage VGL1. For example, during the display period of one frame, the sixth control circuit 270 is turned on in response to the first input signal STU1, thereby pulling down the sixth node QB_B using the low-level fourth voltage VGL1. Pulling the sixth node QB_B down to a low potential can avoid the influence of the sixth node QB_B on the second node Q2, thereby making the second node Q2 more fully charged during the display period.
  • the first subunit 100 further includes a fifth reset circuit 180 and a sixth reset circuit 190 .
  • the fifth reset circuit 180 is configured to reset the first node Q1 in response to the display reset signal STD.
  • the sixth reset circuit 180 is configured to reset the first node Q1 in response to the display reset signal STD.
  • Circuit 190 is configured to reset first node Q1 in response to global reset signal TRST.
  • the fifth reset circuit 180 is connected to the first node Q1 and is configured to receive the display reset signal STD and the fourth voltage VGL1. For example, during the display period of one frame, the fifth reset circuit 180 is turned on in response to the display reset signal STD, so that the first node Q1 can be pulled down to reset using the fourth voltage VGL1.
  • the shift register unit 10 of a certain stage may receive the shift signal CR output by the shift register units 10 of other stages as the display reset signal STD.
  • the sixth reset circuit 190 is connected to the first node Q1 and is configured to receive the global reset signal TRST and the fourth voltage VGL1.
  • the sixth reset circuit 190 in the shift register unit 10 at each stage is initiated in response to the global reset signal TRST. Therefore, the low-level fourth voltage VGL1 can be used to perform a pull-down reset on the first node Q1, thereby achieving a global reset of the gate drive circuit.
  • the second subunit 200 further includes a seventh reset circuit 280 and an eighth reset circuit 290 .
  • the seventh reset circuit 280 is configured to reset the second node Q2 in response to the display reset signal STD.
  • the eighth reset circuit 280 is configured to reset the second node Q2 in response to the display reset signal STD.
  • Circuit 290 is configured to reset second node Q2 in response to global reset signal TRST.
  • the eighth reset circuit 290 is connected to the second node Q2 and is configured to receive the global reset signal TRST and the fourth voltage VGL1.
  • the eighth reset circuit 290 in the shift register units 10 at each stage is triggered in response to the global reset signal TRST. is turned on, so that the fourth voltage VGL1 can perform a pull-down reset on the second node Q2, thereby achieving a global reset of the gate drive circuit.
  • the shift register unit 10 shown in FIG. 8 may be implemented as the circuit structure shown in FIGS. 9A and 9B.
  • FIG. 9A shows the first sub-unit 100 in the shift register unit 10 and the part of the blanking input sub-unit 300 except the second transmission circuit 330
  • FIG. 9B shows the shift The second subunit 200 and the second transmission circuit 330 in the register unit 10, the circuits in FIG. 9A and FIG. 9B are electrically connected through corresponding nodes.
  • the schematic representation of the circuit structure of the shift register unit 10 in the following embodiments is the same and will not be described again.
  • the shift register unit 10 includes: first to forty-first transistors M1 to M41, a first capacitor C1, a second capacitor C2, and a third capacitor C3. It should be noted that the transistors shown in FIGS. 9A and 9B are all described using N-type transistors as examples, and the parts of the blanking input subunit 300 described above will not be described again here.
  • the gate electrode of the fifth transistor M5 is connected to the first electrode and is configured to receive the first input signal STU1, so that when the first input signal STU1 is high level, using The high-level first input signal STU1 charges the first node Q1.
  • the first input circuit 110 further includes a transistor M5_b.
  • the gate electrode and the first electrode of the transistor M5_b are connected to the second electrode of the fifth transistor M5, and the second electrode of the transistor M5_b is connected to the first node Q1. Since the transistor M5_b adopts a diode connection mode, the current can only flow from the first pole of the transistor M5_b to the second pole, but cannot flow from the second pole of the transistor M5_b (i.e., the first node Q1) to the first pole, thereby avoiding the first The node Q1 leaks electricity through the fifth transistor M5.
  • the gate electrode of the transistor M5_b and the gate electrode of the fifth transistor M5 are connected, and both are configured to receive the first input signal STU1, and the first electrode and the seventh electrode of the transistor M5_b are connected. Node OF connection.
  • the first input circuit 110 shown in FIG. 10C adopts an anti-leakage structure to avoid leakage of the first node Q1. It should be noted that the working principle of anti-leakage and the seventh node OF will be described below, and will not be described again here.
  • the first output circuit 120 may be implemented to include a sixth transistor M6, a seventh transistor M7, and a second capacitor C2.
  • the gate of the sixth transistor M6 is connected to the first node Q1
  • the first electrode of the sixth transistor M6 is configured to receive the second clock signal CLKB and serves as the shift signal CR
  • the output terminal CRT is connected and configured to output the shift signal CR.
  • the gate of the seventh transistor M7 is connected to the first node Q1, the first electrode of the seventh transistor M7 is configured to receive the third clock signal CLKC and serves as the first output signal OUT1, and the second electrode of the seventh transistor M7 is connected to the first node Q1.
  • the output signal terminal OP1 is connected and configured to output the first output signal OUT1.
  • the first electrode of the second capacitor C2 is connected to the first node Q1, and the second electrode of the second capacitor C2 is connected to the second electrode of the seventh transistor M7 (ie, the first output signal terminal OP1).
  • the second input circuit 210 may be implemented as an eighth transistor M8.
  • the gate of the eighth transistor M8 is configured to receive the first input signal STU1
  • the first electrode of the eighth transistor M8 is configured to receive the first voltage VDD
  • the second electrode of the eighth transistor M8 is connected to the second node Q2.
  • the second input circuit 210 may also adopt a circuit structure similar to that shown in FIGS. 10A-10C, which will not be described again.
  • the second output circuit 220 may be implemented to include a ninth transistor M9 and a third capacitor C3.
  • the gate of the ninth transistor M9 is connected to the second node Q2, the first electrode of the ninth transistor M9 is configured to receive the fourth clock signal CLKD and serves as the second output signal OUT2, and the second electrode of the ninth transistor M9 and the second
  • the output signal terminal OP2 is connected and configured to output the second output signal OUT2.
  • the first electrode of the third capacitor C3 is connected to the second node Q2, and the second electrode of the third capacitor C3 is connected to the second electrode of the ninth transistor M9 (ie, the second output signal terminal OP2).
  • the common reset circuit 340 may be implemented to include a tenth transistor M10 and an eleventh transistor M11.
  • the gate of the tenth transistor M10 is connected to the fifth node QB_A, the first electrode of the tenth transistor M10 is connected to the fourth node N, and the second electrode of the tenth transistor M10 is configured to receive the fourth voltage VGL1.
  • the gate of the eleventh transistor M11 is connected to the sixth node QB_B, the first electrode of the eleventh transistor M11 is connected to the fourth node N, and the second electrode of the eleventh transistor M11 is configured to receive the fourth voltage VGL1.
  • the first control circuit 130 may be implemented to include a twelfth transistor M12 and a thirteenth transistor M13.
  • the gate electrode and the first electrode of the twelfth transistor M12 are configured to receive the second voltage VDD_A, and the second electrode of the twelfth transistor M12 is connected to the fifth node QB_A.
  • the gate electrode of the thirteenth transistor M13 is connected to the first node Q1, the first electrode of the thirteenth transistor M13 is connected to the fifth node QB_A, and the second electrode of the thirteenth transistor M13 is configured to receive the fourth voltage VGL1.
  • the first reset circuit 140 may be implemented to include a fourteenth transistor M14 , a fifteenth transistor M15 , and a sixteenth transistor M16
  • the second reset circuit 150 may be implemented to include a seventeenth transistor M17 , a tenth transistor M17 , and a sixteenth transistor M16 .
  • the gate of the seventeenth transistor M17 is connected to the sixth node QB_B, the first electrode of the seventeenth transistor M17 is connected to the first node Q1, and the second electrode of the seventeenth transistor M17 is configured to receive the fourth voltage VGL1.
  • the gate electrode of the eighteenth transistor M18 is connected to the sixth node QB_B, the first electrode of the eighteenth transistor M18 is connected to the shift signal output terminal CRT, and the second electrode of the eighteenth transistor M18 is configured to receive the fourth voltage VGL1 .
  • the gate of the nineteenth transistor M19 is connected to the sixth node QB_B, the first electrode of the nineteenth transistor M19 is connected to the first output signal terminal OP1, and the second electrode of the nineteenth transistor M19 is configured to receive the fifth voltage VGL2 .
  • the second control circuit 230 may be implemented to include a twentieth transistor M20 and a twenty-first transistor M21.
  • the gate electrode and the first electrode of the twentieth transistor M20 are configured to receive the third voltage VDD_B, and the second electrode of the twentieth transistor M20 is connected to the sixth node QB_B.
  • the gate of the twenty-first transistor M21 is connected to the second node Q2, the first electrode of the twenty-first transistor M21 is connected to the sixth node QB_B, and the second electrode of the twenty-first transistor M21 is configured to receive the fourth voltage. VGL1.
  • the third reset circuit 240 may be implemented to include a twenty-second transistor M22 and a twenty-third transistor M23
  • the fourth reset circuit 250 may be implemented to include a twenty-fourth transistor M24 and a twenty-fifth transistor. M25.
  • the gate of the twenty-second transistor M22 is connected to the sixth node QB_B, the first electrode of the twenty-second transistor M22 is connected to the second node Q2, and the second electrode of the twenty-second transistor M22 is configured to receive the fourth voltage. VGL1.
  • the gate of the twenty-third transistor M23 is connected to the sixth node QB_B, the first electrode of the twenty-third transistor M23 is connected to the second output signal terminal OP2, and the second electrode of the twenty-third transistor M23 is configured to receive the second output signal terminal OP2. Five voltages VGL2.
  • the gate of the twenty-fourth transistor M24 is connected to the fifth node QB_A, the first electrode of the twenty-fourth transistor M24 is connected to the second node Q2, and the second electrode of the twenty-fourth transistor M24 is configured to receive the fourth voltage. VGL1.
  • the gate of the twenty-fifth transistor M25 is connected to the fifth node QB_A, the first electrode of the twenty-fifth transistor M25 is connected to the second output signal terminal OP2, and the second electrode of the twenty-fifth transistor M25 is configured to receive the second output signal terminal OP2. Five voltages VGL2.
  • the second voltage VDD_A and the third voltage VDD_B may be configured to be inverse signals of each other, that is, when the second voltage VDD_A is a high level, the third voltage VDD_B is When the second voltage VDD_A is low level, the third voltage VDD_B is high level.
  • the twelfth transistor M12 and the twentieth transistor M20 is in a conductive state at the same time, which can avoid performance drift caused by long-term conduction of the transistor, thereby improving the stability of the circuit.
  • the first control circuit 130 is provided in the first subunit 100 to control the level of the fifth node QB_A
  • the second control circuit 230 is provided in the first subunit 100 .
  • the second sub-unit 200 is used to control the level of the sixth node QB_B. In this way, the number of transistors can be saved, thereby further reducing the frame size of the display device using the shift register unit 10 and improving the PPI of the display device. .
  • the third control circuit 160 may be implemented to include a thirty-second transistor M32 and a thirty-third transistor M33.
  • the gate of the thirty-second transistor M32 is configured to receive the first clock signal CLKA
  • the first electrode of the thirty-second transistor M32 is connected to the fifth node QB_A
  • the second electrode of the thirty-second transistor M32 is connected to the third node QB_A.
  • the first pole of the three transistor M33 is connected.
  • the gate of the thirty-third transistor M33 is connected to the third node H, and the second electrode of the thirty-third transistor M33 is configured to receive the fourth voltage VGL1.
  • the fifth control circuit 260 may be implemented to include a thirty-fifth transistor M35 and a thirty-sixth transistor M36.
  • the gate of the thirty-fifth transistor M35 is configured to be connected to the second clock sub-signal line CLKA2 to receive the second clock sub-signal CLKA2.
  • the first pole of the thirty-fifth transistor M35 is connected to the sixth node QB_B.
  • the thirty-fifth transistor M35 is connected to the sixth node QB_B.
  • the second pole of the fifth transistor M35 is connected to the first pole of the thirty-sixth transistor M36.
  • the gate electrode of the thirty-sixth transistor M36 is connected to the third node H, and the second electrode of the thirty-sixth transistor M36 is configured to receive the fourth voltage VGL1.
  • the gate of the fortieth transistor M40 is configured to receive the global reset signal TRST, the first electrode of the fortieth transistor M40 is connected to the first node Q1, and the second electrode of the fortieth transistor M40 is configured to receive the fourth voltage VGL1 .
  • the first subunit 100 further includes a third output signal terminal OP3 configured to output a third output signal OUT3.
  • the second subunit 200 further includes a fourth output signal terminal OP4 configured to output a fourth output signal OUT4.
  • the first reset circuit 140 and the second reset circuit 150 are also configured to reset the third output signal terminal OP3.
  • the third reset circuit 240 and the fourth reset circuit 250 are further configured to reset the fourth output signal terminal OP4.
  • the first reset circuit 140 also includes a twenty-seventh transistor M27.
  • the gate of the twenty-seventh transistor M27 is connected to the fifth node QB_A, the first electrode of the twenty-seventh transistor M27 is connected to the third output signal terminal OP3, and the second electrode of the twenty-seventh transistor M27 is configured to receive the third output signal terminal OP3. Five voltages VGL2.
  • the second output circuit 220 also includes a twenty-ninth transistor M29 and a fifth capacitor C5.
  • the gate of the twenty-ninth transistor M29 is connected to the second node Q2
  • the first pole of the twenty-ninth transistor M29 is configured to receive the sixth clock signal CLKF
  • the second pole and the fourth output of the twenty-ninth transistor M29 The signal terminal OP4 is connected.
  • the first pole of the fifth capacitor C5 is connected to the second node Q2, and the second pole of the fifth capacitor C5 is connected to the fourth output signal terminal OP4.
  • the sixth clock signal CLKF may be configured to be the same as the fourth clock signal CLKD; and for example, in another example, the sixth clock signal CLKF may be configured to be different from the fourth clock signal CLKD, Therefore, the second output signal terminal OP2 and the fourth output signal terminal OP4 can output different signals respectively, so as to improve the driving capability of the shift register unit 10 and increase the diversity of the output signals.
  • the third reset circuit 240 also includes a thirtieth transistor M30.
  • the gate of the thirtieth transistor M30 is connected to the sixth node QB_B, the first electrode of the thirtieth transistor M30 is connected to the fourth output signal terminal OP4, and the second electrode of the thirtieth transistor M30 is configured to receive the fifth voltage VGL2 .
  • the first pole of the first transistor M1 is configured to receive the second input signal STU2 , and the second pole is connected to the third node H.
  • the third node H may leak electricity through the first transistor M1.
  • one embodiment of the present disclosure provides a shift register unit 10 with an anti-leakage structure.
  • the shift register unit 10 also includes a common leakage prevention circuit, a first leakage prevention circuit and a second leakage prevention circuit.
  • the common anti-leakage circuit is electrically connected to the first node Q1 and the seventh node OF, and is configured to control the level of the seventh node OF under the control of the level of the first node Q1.
  • the first anti-leakage circuit is electrically connected to the seventh node OF, the first reset circuit 140, the second reset circuit 150, the fifth reset circuit 180 and the sixth reset circuit 190, and is configured to be at the level of the seventh node OF. Under control, the first node Q1 is prevented from leaking electricity.
  • the second anti-leakage circuit is electrically connected to the seventh node OF, the third reset circuit 240, the fourth reset circuit 250, the seventh reset circuit 280, and the eighth reset circuit 290, and is configured to be at the level of the seventh node OF. Under control, the second node Q2 is prevented from leaking electricity.
  • the common anti-leakage circuit can be implemented as a forty-fourth transistor M44, the gate of the forty-fourth transistor M44 is connected to the first node Q1, and the first electrode of the forty-fourth transistor M44 Configured to receive the sixth voltage VB, the second pole of the forty-fourth transistor M44 is connected to the seventh node OF.
  • the first anti-leakage circuit may be implemented to include a first anti-leakage transistor M14_b, a second anti-leakage transistor M17_b, a third anti-leakage transistor M38_b, and a fourth anti-leakage transistor M40_b.
  • a forty-third transistor M43 and a ninth anti-leakage transistor M1_b are also added.
  • the following uses the ninth anti-leakage transistor M1_b as an example to explain the working principle of anti-leakage.
  • the gate of the ninth anti-leakage transistor M1_b is connected to the gate of the first transistor M1, the first electrode of the ninth anti-leakage transistor M1_b is connected to the second electrode of the forty-third transistor M43, and the third electrode of the ninth anti-leakage transistor M1_b is connected.
  • the second pole is connected to the third node H.
  • the gate of the forty-third transistor M43 is connected to the third node H, and the first electrode of the forty-third transistor M43 is configured to receive the sixth voltage VB (for example, a high level).
  • the forty-third transistor M43 When the third node H is at a high level, the forty-third transistor M43 is turned on under the control of the level of the third node H, so that the high-level sixth voltage VB can be input to the ninth anti-leakage transistor M1_b
  • the first pole causes both the first pole and the second pole of the ninth anti-leakage transistor M1_b to be at a high level, thereby preventing the charge at the third node H from leaking through the ninth anti-leakage transistor M1_b.
  • the gate of the ninth anti-leakage transistor M1_b is connected to the gate of the first transistor M1, the combination of the first transistor M1 and the ninth anti-leakage transistor M1_b can achieve the same function as the aforementioned first transistor M1, and at the same time It also has the effect of preventing electric leakage.
  • the first anti-leakage transistor M14_b, the second anti-leakage transistor M17_b, the third anti-leakage transistor M38_b and the fourth anti-leakage transistor M40_b may be connected through the seventh node OF and the forty-fourth transistor M44 , to respectively realize the anti-leakage structure, thereby preventing leakage of the first node Q1.
  • the seventh node OF and the forty-fourth transistor M44 may be connected through the seventh node OF and the forty-fourth transistor M44 , to respectively realize the anti-leakage structure, thereby preventing leakage of the first node Q1.
  • the first anti-leakage circuit and the second anti-leakage circuit can share one transistor M44 , thereby saving the number of transistors and reducing the number of use of the shift register unit 10 .
  • the frame size of the display device increases the PPI of the display device.
  • this disclosure does not limit the specific structure of the shift register unit, as long as the signal lines that provide the first clock sub-signal and the second clock sub-signal are set to different clock signal lines (the first clock sub-signal). line CLKA1 and the second clock sub-signal CLKA2) to solve the existing technical problems.
  • a shift register unit as shown in Figure 13 can also be used.
  • the specific connection relationship can be referred to Figures 9A-12C, which will not be discussed here. Repeat.
  • the first clock sub-signal When the line and the second clock sub-signal are the same signal line), when they are supplied to the drain and gate of the transistor, the same signal connected to the gate of the transistor also leaks due to leakage, resulting in insufficient voltage, causing the gate drive circuit to be unable to output.
  • the issue of random compensation signals ensures effective compensation of the display panel.
  • the transistors used in the embodiments of the disclosure may be thin film transistors, field effect transistors, or other switching devices with the same characteristics.
  • thin film transistors are used as examples for explanation.
  • the source and drain of the transistor used here can be symmetrical in structure, so there can be no structural difference between the source and drain.
  • one of the poles is directly described as the first pole and the other pole is the second pole.
  • transistors can be divided into N-type and P-type transistors according to their characteristics.
  • the gate driving circuit 20 includes a first sub-clock signal line CLK_1, a second sub-clock signal line CLK_2 and a third sub-clock signal line CLK_3.
  • the first sub-unit in the 3n-2nd stage shift register unit is connected to the first sub-clock signal line CLK_1 to receive the second clock signal CLKB of the 3n-2nd stage shift register unit; the 3n-1th stage shift register
  • the first sub-unit and the second sub-clock signal line CLK_2 in the unit are connected to receive the second clock signal CLKB of the 3n-1th stage shift register unit; the first sub-unit and the third sub-clock signal line CLK_2 in the 3n-th stage shift register unit
  • the sub-clock signal line CLK_3 is connected to receive the second clock signal CLKB of the 3n-th stage shift register unit; n is an integer greater than zero.
  • the gate driving circuit 20 also includes a fourth sub-clock signal line CLK_4, a fifth sub-clock signal line CLK_5, a sixth sub-clock signal line CLK_6, a seventh sub-clock signal line CLK_7, and an eighth sub-clock signal line. line CLK_8 and the ninth sub-clock signal line CLK_9.
  • the first sub-unit and the fourth sub-clock signal line CLK_4 in the 3n-2th stage shift register unit are connected to receive the third clock signal CLKC of the 3n-2th stage shift register unit, the 3n-2th stage shift register
  • the second sub-unit in the unit is connected to the fifth sub-clock signal line CLK_5 to receive the fourth clock signal CLKD of the 3n-2th stage shift register unit.
  • the first sub-unit and the sixth sub-clock signal line CLK_6 in the 3n-1th stage shift register unit are connected to receive the third clock signal CLKC of the 3n-1th stage shift register unit, the 3n-1th stage shift register
  • the second sub-unit in the unit is connected to the seventh sub-clock signal line CLK_7 to receive the fourth clock signal CLKD of the 3n-1th stage shift register unit.
  • the first sub-unit and the eighth sub-clock signal line CLK_8 in the 3n-th level shift register unit are connected to receive the third clock signal CLKC of the 3n-th level shift register unit, and the second sub-unit in the 3n-th level shift register unit The unit is connected to the ninth sub-clock signal line CLK_9 to receive the fourth clock signal CLKD of the 3n-th stage shift register unit.
  • the gate driving circuit 20 provided by the embodiment of the present disclosure can use a clock signal of 6CLK, which can cause the waveforms of the driving signals output by the gate driving circuit 20 to overlap, for example, can increase the precharge time of each row of sub-pixel units. , thus making the gate drive circuit suitable for high-frequency scanning display.
  • the embodiments of the present disclosure do not limit the type of clock signal used. For example, clock signals such as 8CLK and 10CLK can also be used.
  • the gate driving circuit 20 also includes a tenth sub-clock signal line CLK_10, an eleventh sub-clock signal line CLK_11, and first and second clock sub-signal lines CLKA1 and CLKA2.
  • the gate driving circuit 20 also includes a thirteenth sub-clock signal line CLK_13 and a fourteenth sub-clock signal line CLK_14.
  • the first sub-unit in each stage of the shift register unit 10 is connected to the thirteenth sub-clock signal line CLK_13 to receive the second voltage VDD_A; the second sub-unit in each stage of the shift register unit 10 is connected to the thirteenth sub-clock signal line CLK_13.
  • the fourteenth sub-clock signal line CLK_14 is connected to receive the third voltage VDD_B.
  • the gate driving circuit 20 also includes a fifteenth sub-clock signal line CLK_15, the first sub-unit and the second sub-unit in the first-stage shift register unit 10 and the fifteenth sub-clock signal line CLK_15 Connected to receive the first input signal STU1.
  • the first sub-unit and the second sub-unit in the other-stage shift register units 10 and the first sub-unit in the previous stage shift register unit 10 Connected to receive the shift signal CR as the first input signal STU1. Except for the last two stages of shift register units 10 , the first and second subunits in the other stages of shift register units 10 are connected to the first subunits in the last two stages of shift register units 10 to receive shift signals. CR and serves as the display reset signal STD.
  • the shift register unit 10 in the gate driving circuit 20 shown in FIG. 14 may adopt the circuit structure shown in FIGS. 9A and 9B.
  • FIG. 15 shows the gate driving circuit shown in FIG. 14. Signal timing diagram when circuit 20 is operating.
  • H ⁇ 5> represents the third node H in the third-stage shift register unit 10.
  • the third-stage shift register unit 10 corresponds to the fifth and sixth rows of sub-pixel units in the display panel.
  • N ⁇ 5> represents the fourth node N in the third-stage shift register unit 10.
  • Q1 ⁇ 1> and Q2 ⁇ 2> respectively represent the first node Q1 and the second node Q2 in the first-stage shift register unit 10; Q1 ⁇ 5> and Q2 ⁇ 6> respectively represent the third-stage shift register unit 10
  • the number in parentheses indicates the number of rows of sub-pixel units in the display panel corresponding to the node. The following embodiments are the same and will not be described again.
  • 1F represents the first frame
  • DS represents the display period in the first frame
  • BL represents the blanking period in the first frame.
  • the second voltage VDD_A is a low level
  • the third voltage VDD_B is a high level, as an example, but the embodiment of the present disclosure is not limited thereto.
  • the signal levels in the signal timing diagram shown in Figure 15 are only schematic and do not represent actual level values.
  • the seventh transistor M7 is turned on under the control of the first node Q1 ⁇ 5>, but because the third clock signal CLKC provided by the eighth sub-clock signal line CLK_8 is low level at this time, the third-stage shift register unit 10
  • the output first output signal OUT1 ⁇ 5> is low level
  • the ninth transistor M9 is turned on under the control of the second node Q2 ⁇ 6>, but due to the fourth clock signal provided by the ninth sub-clock signal line CLK_9 at this time CLKD is low level, so the second output signal OUT2 ⁇ 6> output by the third-stage shift register unit 10 is low level; at this stage, the first node and the first node in the third-stage shift register unit 10 are simultaneously The second node completes pre-charging.
  • the second node Q2 ⁇ 6> still maintains a high level, so the ninth transistor M9 is turned on.
  • the fourth clock signal CLKD provided by the ninth sub-clock signal line CLK_9 becomes high level, the second output signal OUT2 ⁇ 6> output by the third-stage shift register unit 10 becomes low level.
  • the potential of the second node Q2 ⁇ 6> will also decrease.
  • the signal output by each three-stage shift register unit 10 (each stage outputs the first output signal OUT1 and the second output signal OUT2 in turn) is one cycle,
  • the third-stage shift register unit 10 receives the shift signal CR output by the fifth-stage shift register unit 10 as the display reset signal STD, at this stage, when the third clock signal provided by the sixth sub-clock signal line CLK_6 When CLKC becomes high level, the display reset signal STD received by the third-stage shift register unit 10 is also high level, so that the thirty-eighth transistor M38 and the thirty-ninth transistor M39 are turned on, so that the low voltage can be utilized.
  • the flat fourth voltage VGL1 completes the pull-down reset of the first node Q1 ⁇ 5> and the second node Q2 ⁇ 6>.
  • An embodiment of the present disclosure also provides a gate driving circuit 20, as shown in Figure 17.
  • Figure 18 is a signal timing diagram corresponding to the operation of the gate driving circuit 20 shown in Figure 17. The difference between the gate drive circuit 20 shown in FIG. 17 and the gate drive circuit 20 shown in FIG. 14 will be described below.
  • the tenth sub-clock signal line CLK_10 is connected to the first sub-unit and the second sub-unit (ie A1, A2, A3 and A4) in the first two stages of shift register unit 10 to provide the first input signal STU1, and at the same time, the tenth sub-clock signal line CLK_10 is also connected to other stage shift register units 10 to provide the global reset signal TRST.
  • the number of clock signal lines can be saved, thereby reducing the frame size of the display device using the gate driving circuit and improving the PPI of the display device.
  • the fortieth transistor M40 and the forty-first transistor M41 may not be provided.
  • gate drive circuits have many clock signals, and the clock signals are all high-frequency signals. Therefore, more crosses between clock signals will lead to a higher defect rate. At the same time, multiple crosses will cause the capacitance of the clock signals to increase. As a result, the output falling edge of the gate drive circuit is too large to meet the requirements of high PPI and high refresh frequency.
  • the shift register units GOA1 and GOA5 connected to the clock signal line CLK1 are arranged continuously, and the shift register units GOA2 and GOA6 connected to the clock signal line CLK2 are arranged continuously, and the shift register units GOA2 and GOA6 connected to the clock signal line CLK2 are arranged continuously.
  • the connected shift register units GOA3 and GOA7 are continuously arranged, and the shift register units GOA4 and GOA8 connected to the clock signal line CLK4 are continuously arranged.

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Abstract

一种显示基板及显示装置。该显示基板包括：衬底基板以及设置在衬底基板上的栅极驱动电路和多条信号线；多条信号线包括第一时钟子信号线和第二时钟子信号线；第一时钟子信号线在衬底基板上的正投影和第二时钟子信号线在衬底基板上的正投影并排设置，且第一时钟子信号线提供的第一时钟子信号和第二时钟子信号线提供的第二时钟子信号相同。该显示基板，通过分别设置提供相同时钟信号的第一时钟子信号线和第二时钟子信号线，可以使得与晶体管栅极相连的第二时钟子信号线不会因为与晶体管漏极相连的第一时钟子信号线上的时钟信号漏电而引起的第二时钟子信号线上的信号的电压降低。

Description

显示基板和显示装置 技术领域
本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。
背景技术
在显示领域特别是OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板中，栅极驱动电路目前一般集成在GATE IC中。IC设计中芯片的面积是影响芯片成本的主要因素，如何有效地降低芯片面积是技术开发人员需要着重考虑的。
目前用于OLED的栅极驱动电路通常要用三个子电路组合而成，即检测电路、显示电路和输出两者复合脉冲的连接电路(或门电路)，这样的电路结构非常复杂，无法满足显示面板的高分辨率窄边框的要求。
发明内容
本公开至少一实施例提供一种显示基板，包括：衬底基板以及设置在所述衬底基板上的栅极驱动电路和多条信号线；所述多条信号线包括第一时钟子信号线和第二时钟子信号线；所述栅极驱动电路包括多个级联的移位寄存器单元，所述多个级联的移位寄存器单元的每个包括：第一子单元和消隐输入子单元；所述第一子单元包括第一输入电路、第一输出电路、第一控制电路和第三控制电路，所述消隐输入子单元包括第一传输电路、选择控制电路和第三输入电路；所述第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制；所述第一输出电路被配置为在所述第一节点的电平的控制下输出移位信号和第一输出信号；所述第一传输电路和所述第一节点以及第四节点电连接，且被配置为在所述第四节点的电平或第一传输信号的控制下对所述第一节点的电平进行控制；所述选择控制电路被配置为响应于选择控制信号利用第二输入信号对第三节点的电平进行控制，并保持所述第三节点的电平；以及所述第三输入电路和所述第三节点、所述第四节点以及所述第一时钟子信号线连接，且被配置为在所述第三节点的电平的控制下将所述第一时钟子信号线提供的第一时钟子信号传输至所述第四节点以控制所述第四节点的电平；所述第一控制电路被配置为在所述第一节点的电平和第二电压的控制下，对第五节点的电平进行控制；所述第三控制电路与所述第二时钟子信号线和所述第五节点连接，且被配置为响应于所述第二时钟子信号线提供的第二时钟字信号对所述第五节点的电平进行控制；所述第一时钟子信号线在所述衬底基板上的正投影和所述第二时钟子信号线在所述衬底基板上的正投影并排设置，且所述第一时钟子信号线提供的第一时钟子信号和所述第二时钟子信号线提供的第二时钟子信号相同。
例如，在本公开至少一实施例提供的显示基板中，所述移位寄存器单元还包括第二子单元，所述第二子单元包括第二输入电路、第二输出电路、第二控制电路、第五控制电路 和第六控制电路，所述第二输入电路被配置为响应于所述第一输入信号对第二节点的电平进行控制；所述第二输出电路被配置为在所述第二节点的电平的控制下输出第二输出信号；所述第二控制电路被配置为在所述第二节点的电平和第三电压的控制下，对所述第六节点的电平进行控制；所述第五控制电路与所述第二时钟子信号线和所述第六节点连接，且被配置为响应于所述第二时钟子信号线提供的第二时钟字信号对所述第六节点的电平进行控制；所述第六控制电路被配置为响应于所述第一输入信号对所述第六节点的电平进行控制。
例如，在本公开至少一实施例提供的显示基板中，所述第一子单元还包括第四控制电路、第一复位电路、第二复位电路、移位信号输出端以及第一输出信号端，所述移位信号输出端被配置为输出所述移位信号，所述第一输出信号端被配置为输出所述第一输出信号；所述第一复位电路被配置为在所述第五节点的电平的控制下，对所述第一节点、所述移位信号输出端和所述第一输出信号端进行复位；所述第二复位电路被配置为在第六节点的电平的控制下，对所述第一节点、所述移位信号输出端和所述第一输出信号端进行复位；以及所述第四控制电路被配置为响应于所述第一输入信号对所述第五节点的电平进行控制。
例如，在本公开至少一实施例提供的显示基板中，所述第二子单元还包括第三复位电路、第四复位电路以及第二输出信号端；所述第二输出信号端被配置为输出所述第二输出信号；所述第三复位电路被配置为在所述第六节点的电平的控制下，对所述第二节点、所述第二输出信号端进行复位；以及所述第四复位电路被配置为在所述第五节点的电平的控制下，对所述第二节点和所述第二输出信号端进行复位。
例如，在本公开至少一实施例提供的显示基板中，所述消隐输入子单元还包括第二传输电路和公共复位电路，所述第二传输电路和第二节点以及所述第四节点电连接，且被配置为在所述第四节点的电平或第二传输信号的控制下对所述第二节点的电平进行控制；所述公共复位电路和所述第四节点、所述第五节点以及所述第六节点电连接，且被配置为在所述第五节点或所述第六节点的电平的控制下对所述第四节点进行复位。
例如，在本公开至少一实施例提供的显示基板中，所述选择控制电路包括第一晶体管和第一电容；所述第一晶体管的栅极被配置为接收所述选择控制信号，所述第一晶体管的第一极被配置为接收所述第二输入信号，所述第一晶体管的第二极和所述第三节点连接；所述第一电容的第一极和所述第三节点连接。
例如，在本公开至少一实施例提供的显示基板中，所述第三输入电路包括第二晶体管；所述第二晶体管的栅极和所述第三节点连接，所述第二晶体管的第一极与所述第一时钟子信号线连接以接收第一时钟信号，所述第二晶体管的第二极和所述第四节点连接。
例如，在本公开至少一实施例提供的显示基板中，所述第二晶体管的栅极在所述衬底基板上的正投影和所述第二晶体管的第一极在所述衬底基板上的正投影之间的距离大于3微米。
例如，在本公开至少一实施例提供的显示基板中，所述第一传输电路包括第三晶体管，所述第二传输电路包括第四晶体管；所述第三晶体管的栅极和所述第四节点连接，所述第三晶体管的第一极被配置为接收第一电压，所述第三晶体管的第二极和所述第一节点连接；以及所述第四晶体管的栅极和所述第四节点连接，所述第四晶体管的第一极被配置为接收所述第一电压，所述第四晶体管的第二极和所述第二节点连接。
例如，在本公开至少一实施例提供的显示基板中，所述第一输入电路包括第五晶体管，所述第一输出电路包括第六晶体管、第七晶体管和第二电容；所述第五晶体管的栅极被配置为接收所述第一输入信号，所述第五晶体管的第一极被配置为接收第一电压，所述第五晶体管的第二极和所述第一节点连接；所述第六晶体管的栅极和所述第一节点连接，所述第六晶体管的第一极被配置为接收第二时钟信号并作为所述移位信号，所述第六晶体管的第二极被配置为输出所述移位信号；所述第七晶体管的栅极和所述第一节点连接，所述第七晶体管的第一极被配置为接收第三时钟信号并作为所述第一输出信号，所述第七晶体管的第二极被配置为输出所述第一输出信号；以及所述第二电容的第一极和所述第一节点连接，所述第二电容的第二极和所述第七晶体管的第二极连接。
例如，在本公开至少一实施例提供的显示基板中，所述第二输入电路包括第八晶体管，所述第二输出电路包括第九晶体管和第三电容；所述第八晶体管的栅极被配置为接收所述第一输入信号，所述第八晶体管的第一极被配置为接收第一电压，所述第八晶体管的第二极和所述第二节点连接；所述第九晶体管的栅极和所述第二节点连接，所述第九晶体管的第一极被配置为接收第四时钟信号并作为所述第二输出信号，所述第九晶体管的第二极被配置为输出所述第二输出信号；以及所述第三电容的第一极和所述第二节点连接，所述第三电容的第二极和所述第九晶体管的第二极连接。
例如，在本公开至少一实施例提供的显示基板中，所述公共复位电路包括第十晶体管和第十一晶体管；所述第十晶体管的栅极和所述第五节点连接，所述第十晶体管的第一极和所述第四节点连接，所述第十晶体管的第二极被配置为接收第四电压；以及所述第十一晶体管的栅极和所述第六节点连接，所述第十一晶体管的第一极和所述第四节点连接，所述第十一晶体管的第二极被配置为接收所述第四电压。
例如，在本公开至少一实施例提供的显示基板中，所述第一控制电路包括第十二晶体管和第十三晶体管，所述第一复位电路包括第十四晶体管、第十五晶体管和第十六晶体管，所述第二复位电路包括第十七晶体管、第十八晶体管和第十九晶体管；所述第十二晶体管的栅极和第一极被配置为接收所述第二电压，所述第十二晶体管的第二极和所述第五节点连接；所述第十三晶体管的栅极和所述第一节点连接，所述第十三晶体管的第一极和所述第五节点连接，所述第十三晶体管的第二极被配置为接收第四电压；所述第十四晶体管的栅极和所述第五节点连接，所述第十四晶体管的第一极和所述第一节点连接，所述第十四晶体管的第二极被配置为接收所述第四电压；所述第十五晶体管的栅极和所述第五节点连接，所述第十五晶体管的第一极和所述移位信号输出端连接，所述第十五晶体管的第二极 被配置为接收所述第四电压；所述第十六晶体管的栅极和所述第五节点连接，所述第十六晶体管的第一极和所述第一输出信号端连接，所述第十六晶体管的第二极被配置为接收第五电压；所述第十七晶体管的栅极和所述第六节点连接，所述第十七晶体管的第一极和所述第一节点连接，所述第十七晶体管的第二极被配置为接收所述第四电压；所述第十八晶体管的栅极和所述第六节点连接，所述第十八晶体管的第一极和所述移位信号输出端连接，所述第十八晶体管的第二极被配置为接收所述第四电压；以及所述第十九晶体管的栅极和所述第六节点连接，所述第十九晶体管的第一极和所述第一输出信号端连接，所述第十九晶体管的第二极被配置为接收所述第五电压。
例如，在本公开至少一实施例提供的显示基板中，所述第二控制电路包括第二十晶体管和第二十一晶体管，所述第三复位电路包括第二十二晶体管和第二十三晶体管，所述第四复位电路包括第二十四晶体管和第二十五晶体管；所述第二十晶体管的栅极和第一极被配置为接收所述第三电压，所述第二十晶体管的第二极和所述第六节点连接；所述第二十一晶体管的栅极和所述第二节点连接，所述第二十一晶体管的第一极和所述第六节点连接，所述第二十一晶体管的第二极被配置为接收第四电压；所述第二十二晶体管的栅极和所述第六节点连接，所述第二十二晶体管的第一极和所述第二节点连接，所述第二十二晶体管的第二极被配置为接收所述第四电压；所述第二十三晶体管的栅极和所述第六节点连接，所述第二十三晶体管的第一极和所述第二输出信号端连接，所述第二十三晶体管的第二极被配置为接收所述第五电压；所述第二十四晶体管的栅极和所述第五节点连接，所述第二十四晶体管的第一极和所述第二节点连接，所述第二十四晶体管的第二极被配置为接收所述第四电压；以及所述第二十五晶体管的栅极和所述第五节点连接，所述第二十五晶体管的第一极和所述第二输出信号端连接，所述第二十五晶体管的第二极被配置为接收所述第五电压。
例如，在本公开至少一实施例提供的显示基板中，所述第一子单元还包括第三输出信号端，所述第三输出信号端被配置为输出第三输出信号；所述第二子单元还包括第四输出信号端，所述第四输出信号端被配置为输出第四输出信号；所述第一复位电路和所述第二复位电路还被配置为对所述第三输出信号端进行复位；以及所述第三复位电路和所述第四复位电路还被配置为对所述第四输出信号端进行复位。
例如，在本公开至少一实施例提供的显示基板中，所述第一子单元还包括第五复位电路和第六复位电路，所述第五复位电路被配置为响应于显示复位信号对所述第一节点进行复位，所述第六复位电路被配置为响应于全局复位信号对所述第一节点进行复位；以及所述第二子单元还包括第七复位电路和第八复位电路，所述第七复位电路被配置为响应于所述显示复位信号对所述第二节点进行复位，所述第八复位电路被配置为响应于所述全局复位信号对所述第二节点进行复位。
例如，本公开至少一实施例提供的显示基板，还包括公共防漏电电路、第一防漏电电路、第二防漏电电路、第三防漏电电路和第四防漏电电路；其中，所述公共防漏电电路和 所述第一节点以及第七节点电连接，且被配置为在所述第一节点的电平的控制下控制所述第七节点的电平；所述第一防漏电电路和所述第七节点、所述第一复位电路、所述第二复位电路、所述第五复位电路以及所述第六复位电路电连接，且被配置为在所述第七节点的电平的控制下防止所述第一节点发生漏电；以及所述第二防漏电电路和所述第七节点、所述第三复位电路、所述第四复位电路、所述第七复位电路以及所述第八复位电路电连接，且被配置为在所述第七节点的电平的控制下防止所述第二节点发生漏电。
例如，在本公开至少一实施例提供的显示基板中，所述第三控制电路包括第三十二晶体管和第三十三晶体管；所述第三十二晶体管的栅极与所述第二时钟子信号线连接以接收所述第二时钟子信号，所述第三十二晶体管的第一极和所述第五节点连接，所述第三十二晶体管的第二极和所述第三十三晶体管的第一极连接；所述第三十三晶体管的栅极和所述第三节点连接，所述第三十三晶体管的第二极被配置为接收第四电压。
例如，在本公开至少一实施例提供的显示基板中，所述第五控制电路包括第三十五晶体管和第三十六晶体管；所述第三十五晶体管的栅极与所述第二时钟子信号线连接以接收所述第二时钟子信号，所述第三十五晶体管的第一极和所述第六节点连接，所述第三十五晶体管的第二极和所述第三十六晶体管的第一极连接；所述第三十六晶体管的栅极和所述第三节点连接，所述第三十六晶体管的第二极被配置为接收第四电压；所述第六控制电路包括第三十七晶体管；所述第三十七晶体管的栅极被配置为接收所述第一输入信号，所述第三十七晶体管的第一极和所述第六节点连接，所述第三十七晶体管的第二极被配置为接收所述第四电压。
例如，在本公开至少一实施例提供的显示基板中，所述栅极驱动电路的多个级联的移位寄存器单元中与同一条信号线连接的多个移位寄存器单元连续排布。
本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的显示基板。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为本公开一实施例提供的一种显示基板的示意图；
图1B为本公开一实施例提供的一种移位寄存器单元的示意图；
图1C为现有移位寄存器单元的电路图；
图2为本公开一实施例提供的另一种移位寄存器单元的示意图；
图3为本公开一实施例提供的一种消隐输入子单元的示意图；
图4为本公开一实施例提供的一种消隐输入子单元的电路图；
图5A至图5D为本公开的实施例提供的四种消隐输入子单元的电路图；
图6A-6B本公开一实施例提供的两种具有防漏电结构的消隐输入子单元的电路图；
图7为本公开一实施例提供的又一种移位寄存器单元的示意图；
图8为本公开一实施例提供的再一种移位寄存器单元的示意图；
图9A和图9B为本公开一实施例提供的一种移位寄存器单元的电路图；
图10A至图10C为本公开的实施例提供的三种第一输入电路的电路图；
图11A和图11B为本公开一实施例提供的另一种移位寄存器单元的电路图；
图12A至图12C为本公开一实施例提供的又一种移位寄存器单元的电路图；
图13为本公开一实施例提供的再一种移位寄存器单元的电路图；
图14为本公开一实施例提供的一种栅极驱动电路的示意图；
图15为本公开一实施例提供的一种对应于图14所示的栅极驱动电路工作时的信号时序图；
图16A-16B为本公开一实施例提供的另一种栅极驱动电路的排布图；
图17为本公开一实施例提供的另一种栅极驱动电路的示意图；
图18为本公开一实施例提供的一种对应于图17所示的栅极驱动电路工作时的信号时序图；
图19为图17所示的栅极驱动电路的信号仿真图；以及
图20为本公开一实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
目前大尺寸OLED设计都是采用氧化物薄膜晶体管(Thin Film Transistor，简写为TFT)技术，该技术存在漏电问题。特别是在检测(sense)过程因为时钟信号(如下面的第一时钟子信号CLKA1)作为TFT的漏极信号会因为漏电使得电压降低进而导致栅极驱动电路无法输出随机补偿信号，进而导致显示面板的补偿失效。
例如，在图1C所示的电路中，在感测输入过程中因为TFT是耗尽型TFT，所以在时 钟信号CLKA为高电位时，除了第11行和第12行移位寄存器单元(例如，以第11行和第12行移位寄存器单元为例进行介绍)，其他行的与晶体管M4漏极连接的时钟信号CLKA会通过晶体管M4、M5、M6、M33、M34漏电，此时所有行移位寄存器单元中的晶体管M5、M6、M33、M34的栅极都是高电位，只要晶体管M4的栅极和漏极之间的电压Vgs为0或者偏正就会有漏电，如果有4320行移位寄存器单元，则每一行的漏电值要乘以4318，这个值会导致时钟信号CLKA电位达不到设定值24V(假设设定值为24V)，可能只有15V，此时晶体管M5、M6、M33、M34的阈值电压为正，则时钟信号CLKA输入到N点后还要通过晶体管M5、M6、M33、M34的阈值电压损失，导致到达Q<11>,Q<12>的电位不足以抬起Q点电位至反相器翻转，这就会使得消隐期间无法进行感测(sense)。
本公开的至少一实施例提供一种显示基板，包括：衬底基板以及设置在衬底基板上的栅极驱动电路和多条信号线；多条信号线包括第一时钟子信号线和第二时钟子信号线；栅极驱动电路包括多个级联的移位寄存器单元，多个级联的移位寄存器单元的每个包括：第一子单元、第二子单元和消隐输入子单元；第一子单元包括第一输入电路、第一输出电路、第一控制电路和第三控制电路，第二子单元包括第二输入电路、第二输出电路和第二控制电路，消隐输入子单元包括第一传输电路、第二传输电路、选择控制电路和第三输入电路；第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制；第一输出电路被配置为在第一节点的电平的控制下输出移位信号和第一输出信号；第二输入电路被配置为响应于第一输入信号对第二节点的电平进行控制；第二输出电路被配置为在第二节点的电平的控制下输出第二输出信号；第一传输电路和第一节点以及第四节点电连接，且被配置为在第四节点的电平或第一传输信号的控制下对第一节点的电平进行控制；第二传输电路和第二节点以及第四节点电连接，且被配置为在第四节点的电平或第二传输信号的控制下对第二节点的电平进行控制；选择控制电路被配置为响应于选择控制信号利用第二输入信号对第三节点的电平进行控制，并保持第三节点的电平；以及第三输入电路和第三节点、第四节点以及第一时钟子信号线连接，且被配置为在第三节点的电平的控制下将第一时钟子信号线提供的第一时钟子信号传输至第四节点以控制第四节点的电平；第一控制电路被配置为在第一节点的电平和第二电压的控制下，对第五节点的电平进行控制；第二控制电路被配置为在第二节点的电平和第三电压的控制下，对第六节点的电平进行控制；第三控制电路与第二时钟子信号线和第五节点连接，且被配置为响应于第二时钟子信号线提供的第二时钟字信号对第五节点的电平进行控制；第一时钟子信号线在衬底基板上的正投影和第二时钟子信号线在衬底基板上的正投影并排设置，且第一时钟子信号线提供的第一时钟子信号和第二时钟子信号线提供的第二时钟子信号相同。
本公开的实施例还提供对应于上述显示基板的显示装置。
本公开的实施例提供的显示基板，通过分别设置提供相同时钟信号的第一时钟子信号线和第二时钟子信号线，可以使得与晶体管栅极相连的第二时钟子信号线不会因为与晶体管漏极相连的第一时钟子信号线上的时钟信号漏电而引起的第二时钟子信号线上的信号 的电压降低，从而可以避免通过同一信号线(即第一时钟子信号线和第二时钟子信号为同一信号线时)提供给晶体管漏极和栅极时由于晶体管漏极信号漏电使得与晶体管栅极相连的同一信号也因漏电而电压不足导致栅极驱动电路无法输出随机补偿信号的问题，保证显示面板的有效补偿。
需要说明的是，在本公开的实施例中，随机补偿指的是区别于逐行顺序补偿的一种外部补偿方法，在某一帧的消隐时段可以随机输出对应于显示面板中任意一行的子像素单元的感测驱动信号，以下各实施例与此相同，不再赘述。
另外，在本公开的实施例中，为了说明的目的，定义“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和消隐时段，例如在显示时段中栅极驱动电路输出驱动信号，该驱动信号可以驱动显示面板从第一行到最后一行完成完整的一幅图像的扫描显示，在消隐时段中栅极驱动电路输出驱动信号，该驱动信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。
下面结合附图对本公开的实施例及其示例进行详细说明。
本公开的至少一个实施例提供一种显示基板，如图1A所示，该显示基板1000包括：衬底基板50以及设置在衬底基板50上的栅极驱动电路20和多条信号线。例如，多条信号线包括第一时钟子信号线CLKA1和第二时钟子信号线CLKA2；栅极驱动电路20包括多个级联的移位寄存器单元10。例如，如图1A所示，该多条信号线还包括选择控制信号线OE、第二电压线VDD_A和第三电压线VDD_B等，还可以包括更多或更少的信号线，在此不再赘述。
例如，第一时钟子信号线CLKA1提供的第一时钟子信号和第二时钟子信号线CLKA2提供的第二时钟子信号相同，即同一信号分别通过两条信号线提供，其具体连接方式将在下面进行详细的介绍。
如图1B所示，该移位寄存器单元10包括第一子单元100和第二子单元200。多个该移位寄存器单元10可以级联构建本公开一实施例提供的栅极驱动电路，该栅极驱动电路可以用于显示装置，在显示装置的一帧画面的显示过程中提供扫描信号。
该第一子单元100包括第一输入电路110和第一输出电路120，第一输入电路110被配置为响应于第一输入信号STU1对第一节点Q1的电平进行控制，例如对第一节点Q1进行充电。例如，第一输入电路110可以被配置为接收第一输入信号STU1和第一电压VDD，第一输入电路110响应于第一输入信号STU1而导通，从而可以利用第一电压VDD对第一节点Q1进行充电。
第一输出电路120被配置为在第一节点Q1的电平的控制下输出移位信号CR和第一输出信号OUT1。例如，第一输出电路120可以被配置为接收第二时钟信号CLKB和第三时钟信号CLKC，第一输出电路120在第一节点Q1的电平的控制下导通时，可以将第二时钟信号CLKB作为移位信号CR输出，并将第三时钟信号CLKC作为第一输出信号OUT1输出。
例如，在一帧的显示时段中，第一输出电路120输出的移位信号CR可以提供至其它移位寄存器单元10以作为第一输入信号STU1，从而完成显示扫描的逐行移位；第一输出电路120输出的第一输出信号OUT1可以驱动显示面板中的某一行子像素单元进行显示扫描。又例如，在一帧的消隐时段中，第一输出电路120输出的第一输出信号OUT1可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。
需要说明的是，在一帧的显示时段中，第一输出电路120输出的移位信号CR和第一输出信号OUT1的信号波形可以相同，也可以不同，本公开的实施例对此不作限定。
该第二子单元200包括第二输入电路210和第二输出电路220，第二输入电路210被配置为响应于第一输入信号STU1对第二节点Q2的电平进行控制，例如对第二节点Q2进行充电。例如，第二输入电路210可以被配置为接收第一输入信号STU1和第一电压VDD，第二输入电路210响应于第一输入信号STU1而导通，从而可以利用第一电压VDD对第二节点Q2进行充电。
第二输出电路220被配置为在第二节点Q2的电平的控制下输出第二输出信号OUT2。例如，第一输出电路120可以被配置为接收第四时钟信号CLKD，第二输出电路220在第二节点Q2的电平的控制下导通时，可以将第四时钟信号CLKD作为第二输出信号OUT2输出。
例如，在一帧的显示时段中，第二输出电路220输出的第二输出信号OUT2可以驱动显示面板中的某一行子像素单元进行显示扫描。又例如，在一帧的消隐时段中，第二输出电路220输出的第二输出信号OUT2可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。
例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，其中有些移位寄存器单元10可以和一个时钟信号线连接，从而接收由该时钟信号线提供的第一输入信号STU1；或者，有些移位寄存器单元10还可以接收其它级移位寄存器单元10输出的移位信号CR作为第一输入信号STU1。
需要说明的是，在本公开的实施例中，第一电压VDD例如为高电平，以下各实施例与此相同，不再赘述。
另外，需要说明的是，在本公开的实施例中，高电平和低电平是相对而言的。高电平表示一个较高的电压范围(例如，高电平可以采用5V、10V或其他合适的电压)，且多个高电平可以相同也可以不同。类似地，低电平表示一个较低的电压范围(例如，低电平可以采用0V、-5V、-10V或其他合适的电压)，且多个低电平可以相同也可以不同。例如，高电平的最小值比低电平的最大值大。
需要说明的是，在本公开的实施例中，对一个节点(例如第一节点Q1、第二节点Q2等)的电平进行控制，包括对该节点进行充电以拉高该节点的电平，或者对该节点进行放电以拉低该节点的电平。例如，可以设置一个与该节点电连接的电容，对该节点进行充电 即表示对与该节点电连接的电容进行充电；类似地，对该节点进行放电即表示对与该节点电连接的电容进行放电；通过该电容可以维持该节点的高电平或低电平。
本公开的实施例提供的移位寄存器10可以对多个子单元(第一子单元100和第二子单元200等)同时进行充电，只有一个子单元(例如第一子单元100)需要输出移位信号，而其它子单元(例如第二子单元200等)不需要输出移位信号，从而可以节省时钟信号线以及晶体管的数量，从而可以减小采用该移位寄存器单元10的显示装置的边框尺寸，提高该显示装置的PPI。
需要说明的是，图1B仅是本公开的一种示例，本公开的实施例对移位寄存器单元10包括的子单元的数量不作限定，例如还可以包括三个、四个或更多个子单元，子单元的数量可以根据实际情况进行设置。
如图2所示，在本公开的一个实施例中，移位寄存器单元10还包括消隐输入子单元300。消隐输入子单元300和第一节点Q1以及第二节点Q2连接，且被配置为接收选择控制信号OE并对第一节点Q1和第二节点Q2的电平进行控制，例如对第一节点Q1和第二节点Q2进行充电。
例如，在一帧的消隐时段中，消隐输入子单元300可以对第一节点Q1和第二节点Q2进行充电，从而使得第一输出电路120在第一节点Q1的电平的控制下输出第一输出信号OUT1，或者使得第二输出电路220在第二节点Q2的电平的控制下输出第二输出信号OUT2。第一输出信号OUT1或者第二输出信号OUT2可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。
如图3所示，在本公开的一个实施例中，消隐输入子单元300包括公共输入电路310、第一传输电路320和第二传输电路330。
该公共输入电路310被配置为响应于选择控制信号OE对第三节点H的电平进行控制，且被配置为控制第四节点N的电平。例如，该公共输入电路310包括选择控制电路311和第三输入电路312。
该选择控制电路311被配置为响应于选择控制信号OE利用第二输入信号STU2对第三节点H的电平进行控制，例如对第三节点H进行充电，并保持第三节点H的电平。例如，在一帧的显示时段中，选择控制电路311可以在选择控制信号OE的控制下而导通，从而利用第二输入信号STU2对第三节点H进行充电。第三节点H的电平(例如高电平)可以从一帧的显示时段一直保持到该帧的消隐时段。
例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，某一级移位寄存器单元10可以接收其它级移位寄存器单元10输出的移位信号CR作为第二输入信号STU2。例如，当需要选择某一级移位寄存器单元10在一帧的消隐时段输出驱动信号时，则可以使得提供至该级移位寄存器单元10的选择控制信号OE和第二输入信号STU2的波形时序相同，从而使得该级移位寄存器单元10中的选择控制电路311导通。
该第三输入电路312被配置为在第三节点H的电平的控制下控制第四节点N的电平。 例如，第三输入电路312可以被配置为接收第一时钟子信号CLKA1。第三输入电路312和第三节点H、第四节点N以及第一时钟子信号线CLKA1连接，在第三节点H的电平的控制下导通时可以将第一时钟子信号CLKA1传输至第四节点N，从而控制第四节点N的电平。例如，在一帧的消隐时段中，当第一时钟子信号CLKA1为高电平时，第三输入电路312可以将该高电平传输至第四节点N，从而使得第四节点N变为高电平。
需要注意的是，在本公开的实施例中，CLKA1即表示第一时钟子信号线也表示第一时钟子信号，CLKA2即表示第二时钟子信号线也表示第二时钟子信号。
该第一传输电路320和第一节点Q1以及第四节点N电连接，且被配置为在第四节点N的电平或第一传输信号TS1的控制下对第一节点Q1的电平进行控制，例如对第一节点Q1进行充电。例如，在一些示例中，第一传输电路320可以接收高电平的第一电压VDD，当第一传输电路320在第四节点N的电平的控制下导通时，可以利用第一电压VDD对第一节点Q1充电。又例如，在另一些示例中，第一传输电路320还可以在第一传输信号TS1的控制下导通，从而实现第四节点N和第一节点Q1的电连接，进而利用第三输入电路312对第一节点Q1进行充电。
该第二传输电路330和第二节点Q2以及第四节点N电连接，且被配置为在第四节点N的电平或第二传输信号TS2的控制下对第二节点Q2的电平进行控制，例如对第二节点Q2进行充电。例如，在一些示例中，第二传输电路330可以接收高电平的第一电压VDD，当第二传输电路330在第四节点N的电平的控制下导通时，可以利用第一电压VDD对第二节点Q2充电。又例如，在另一些示例中，第二传输电路330还可以在第二传输信号TS2的控制下导通，从而实现第四节点N和第二节点Q2的电连接，进而利用第三输入电路312对第二节点Q2进行充电。
需要说明的是，在本公开的实施例中，第一传输信号TS1和第二传输信号TS2可以相同，例如均采用第二时钟子信号CLKA2，这样可以节省时钟信号线，从而通过分别设置提供相同时钟信号的第一时钟子信号线和第二时钟子信号线，可以使得与晶体管栅极相连的第二时钟子信号线不会因为与晶体管漏极相连的第一时钟子信号线上的时钟信号漏电而引起的第二时钟子信号线上的电压降低；第一传输信号TS1和第二传输信号TS2也可以分别采用不同的信号，从而分别控制第一传输电路320和第二传输电路330，例如，当不需要对第二节点Q2充电时，可以使得第二传输电路330关闭，从而可以降低功耗。
另外，当移位寄存器单元10包括三个、四个或更多个子单元时，相应地，需要设置三个、四个或更多个传输电路以实现消隐输入子单元300的功能。
在本公开的实施例中，当移位寄存器单元10包括多个子单元时(第一子单元100和第二子单元200等)，这些子单元可以共用一个消隐输入子单元300，从而可以减小该移位寄存器单元10占用的面积，减小采用该移位寄存器单元的显示装置的边框尺寸，从而提高该显示装置的PPI。
需要说明的是，在本公开的实施例中，在移位寄存器单元中设置消隐输入子单元300 是为了实现在一帧的消隐时段中可以输出驱动信号。消隐输入子单元300中的“消隐”仅表示和一帧中的消隐时段有关，而并不限定消隐输入子单元300仅工作在消隐时段中，以下各实施例与此相同，不再赘述。
如图4和图5A-5D所示，在一些实施例中，选择控制电路311可以实现为包括第一晶体管M1和第一电容C1。第一晶体管M1的栅极被配置为接收选择控制信号OE，第一晶体管M1的第一极被配置为接收第二输入信号STU2，第一晶体管M1的第二极和第三节点H连接。例如，当选择控制信号OE为高电平的导通信号时，第一晶体管M1导通，从而可以利用第二输入信号STU2对第三节点H进行充电。
第一电容C1的第一极和第三节点H连接，第一电容C1的第二极被配置为接收第四电压VGL1或第一电压VDD。通过设置第一电容C1可以保持第三节点H的电位，例如，在一帧的显示时段中，选择控制电路311对第三节点H进行充电从而将第三节点H拉高至高电位，第一电容C1可以将第三节点H的高电位保持至该帧的消隐时段。另外，在其它一些实施例中，第一电容C1的第二极还可以和第四节点N连接。
需要说明的是，在本公开的实施例中，第四电压VGL1例如为低电平，以下各实施例与此相同，不再赘述。
例如，在如图4所示的实施例中，第三输入电路312可以实现为第二晶体管M2。第二晶体管M2的栅极和第三节点H连接，第二晶体管M2的第一极被配置为接收第一时钟子信号CLKA1，第二晶体管M2的第二极和第四节点N连接。例如，当第三节点H为高电平时，第二晶体管M2导通，从而可以将第一时钟子信号CLKA1传输至第四节点N以拉高第四节点N的电平。
现有的移位寄存器中第二晶体管M2的栅极和漏极的间距3.5微米，这个距离较近，因此，在第一时钟子信号CLKA1跳变时会使得非感测行的H点被第二晶体管M2的栅极和漏极之间的电容Cgd耦合起来导致漏电。
在本公开的实施例中，例如，第二晶体管M2的栅极在衬底基板上的正投影和第二晶体管M2的第一极在衬底基板上的正投影之间的距离大于3微米，例如为6微米。本公开的实施例将第二晶体管M2的栅极和漏极间距设置为6微米极大地减小第二晶体管M2的栅极和漏极之间的电容Cgd，减少非感测行H点的耦合，减小漏电。此外还可以将电容C1变大，根据△Vh＝(Cgd/(C1+Cgd))*△Vclka1(其中，△Vh指H点电压的变化，△Vclka指第一时钟子信号CLKA1电压的变化)可知，电容C1变大可以减小H点的耦合。
例如，在如图4所示的实施例中，第一传输电路320包括第三晶体管M3，第二传输电路330包括第四晶体管M4。
第三晶体管M3的栅极和第四节点N连接，第三晶体管M3的第一极被配置为接收第一电压VDD，第三晶体管M3的第二极和第一节点Q1连接。例如，当第四节点N为高电平时，第三晶体管M3导通，从而可以利用高电平的第一电压VDD对第一节点Q1进行充电。
第四晶体管M4的栅极和第四节点N连接，第四晶体管M4的第一极被配置为接收第一电压VDD，第四晶体管M4的第二极和第二节点Q2连接。例如，当第四节点N为高电平时，第四晶体管M4导通，从而可以利用高电平的第一电压VDD对第二节点Q2进行充电。
下面对图5A-5F提供的消隐输入子单元300进行描述，需要说明的是，在下面的描述中，对于图5A-5F和图4相同的部分将不再赘述。
例如，在如图5A提供的消隐输入子单元300中，第二晶体管M2的第一极被配置为接收第一时钟子信号CLKA1；第三晶体管M3的栅极被配置为接收第一传输信号TS1，第三晶体管M3的第一极和第四节点N连接；第四晶体管M4的栅极被配置为接收第二传输信号TS2，第四晶体管M4的第一极和第四节点N连接。例如，在一帧的消隐时段中，当需要对第一节点Q1进行充电时，可以使得第一传输信号TS1为高电平，从而使得第三晶体管M3导通，第一时钟子信号CLKA1可以通过第二晶体管M2和第三晶体管M3对第一节点Q1进行充电。又例如，在一帧的消隐时段中，当需要对第二节点Q2进行充电时，可以使得第二传输信号TS2为高电平，从而使得第四晶体管M4导通，第一时钟子信号CLKA1可以通过第二晶体管M2和第四晶体管M4对第二节点Q2进行充电。
例如，在图5B提供的消隐输入子单元300中，第三晶体管M3和第四晶体管M4的栅极都被配置为接收第二时钟子信号CLKA2。例如，在一帧的消隐时段中，当第二时钟子信号CLKA2为高电平时，第三晶体管M3和第四晶体管M4同时导通，第一时钟子信号CLKA1可以同时对第一节点Q1和第二节点Q2进行充电。
相较于图4，图5A和图5B的第三晶体管M3和第四晶体管M4的第一极与第四节点N连接，即间接接收第一时钟子信号CLKA1，而不是一直接收高电平的第一电压VDD，因此可以减少第一极被施加高电平的时间，从而可以延长第三晶体管M3和第四晶体管M4的使用寿命，保证移位寄存器单元10的稳定性。
例如，如图5C所示，消隐输入子单元300还包括第一耦合电容CST1。第一耦合电容CST1的第一极被配置为接收第一时钟信号CLKA，第一耦合电容CST1的第二极和第三节点H连接。例如，当第一时钟信号CLKA从低电平变为高电平时，第一时钟信号CLKA通过第一耦合电容CST1的耦合作用可以对第三节点H进行耦合上拉，使得第三节点H的电平被进一步拉高，从而可以保证第二晶体管M2的导通更充分。
例如，如图5C所示，消隐输入子单元300还包括第二耦合电容CST2，第二耦合电容CST2的第一极和第三节点H连接，第二耦合电容CST2的第二极和第四节点N连接。例如，当第一时钟信号CLKA从低电平变为高电平时，此时如果第二晶体管M2导通，则高电平的第一时钟信号CLKA可以通过第二晶体管M2传输至第四节点N，使得第二耦合电容CST2的第二极的电位被拉高，通过自举作用，从而可以使得第三节点H的电平被进一步拉高，从而可以保证第二晶体管M2的导通更充分。
例如，如图5D所示，消隐输入子单元300还包括第四十二晶体管M42。第四十二晶 体管M42的栅极和第三节点H连接，第四十二晶体管M42的第一极配置为接收第一时钟子信号CLKA1，第四十二晶体管M42的第二极和第一耦合电容CST1的第一极连接。例如，当第三节点H为高电平时，第四十二晶体管M42导通，第一时钟子信号CLKA1通过第一耦合电容CST1的耦合作用可以对第三节点H进行耦合上拉，使得第三节点H的电平被进一步拉高，从而可以保证第二晶体管M2的导通更充分。
例如，图6还提供了一种消隐输入子单元300，相对于图5D，消隐输入子单元300还包括第四十三晶体管M43以及第九防漏电晶体管M1_b、第十防漏电晶体管M3_b和M4_b。
如图6所示，第四十三晶体管M43的栅极和第三节点H连接，M43的第一极配置为接收第六电压VB，M43的第二极和第一晶体管M1的第二极连接；第九防漏电晶体管M1_b的栅极配置为接收选择控制信号OE，M1_b的第一极和第一晶体管M1的第二极连接，M1_b的第二极和第三节点H连接；晶体管第十防漏电晶体管M3_b和M4_b的栅极被配置为接收第二时钟子信号CLKA2，晶体管第十防漏电晶体管M3_b和M4_b的第一极和第七节点OF连接，晶体管第十防漏电晶体管M3_b的第二极和第一节点Q1连接，第十一防漏电晶体管M4_b的第二极和第二节点Q2连接。
第四十三晶体管M43和第九防漏电晶体管M1_b配合可以避免第三节点H发生漏电，晶体管第十防漏电晶体管M3_b可以避免第一节点Q1发生漏电，第十一防漏电晶体管M4_b可以避免第二节点Q2发生漏电。关于图6的防漏电的工作原理以及第七节点OF将在下文中进行详细说明，此处不再赘述。
在本公开的上述实施例中，例如，通过将第二晶体管M2的第一极与第一时钟子信号线CLKA1连接，将第三晶体管M3的栅极、第四晶体管M4的栅极和/或晶体管第十防漏电晶体管M3_b和第十一防漏电晶体管M4_b的栅极与第二时钟子信号线CLKA2连接，即晶体管的栅极和漏极虽然接收的是相同的信号，但是通过两条信号线CLKA1和CLKA2分别提供，从而可以在第一时钟子信号线CLKA1提供的第一时钟子信号CLKA1由于第二晶体管M4的漏电而电压降低时，避免对第二时钟子信号CLKA2的影响，从而可以保证第三晶体管M3、第四晶体管M4和/或晶体管第十防漏电晶体管M3_b和第十一防漏电晶体管M4_b在第二时钟子信号CLKA2的控制下正常工作，从而可以避免通过同一信号线(即第一时钟子信号线和第二时钟子信号为同一信号线时)提供给晶体管漏极和栅极时由于晶体管漏极信号漏电使得与晶体管栅极相连的同一信号也因漏电而电压不足导致栅极驱动电路无法输出随机补偿信号的问题，以避免在阈值电压较正时不会引起Q1和Q2节点无法抬升的问题，保证显示面板的有效补偿。
需要说明的是，在本公开的实施例中，第六电压VB例如为高电平，以下各实施例与此相同，不再赘述。
另外，需要说明的是，图4、图5A-5D和图6A-6B提供的消隐输入子单元300中的晶体管均以N型晶体管为例进行说明。
本公开的一个实施例还提供一种移位寄存器单元10，如图7所示，第一子单元100还包括第一控制电路130、第一复位电路140、第二复位电路150、移位信号输出端CRT以及第一输出信号端OP1。移位信号输出端CRT被配置为输出移位信号CR，第一输出信号端OP1被配置为输出第一输出信号OUT1。
该第一控制电路130被配置为在第一节点Q1的电平和第二电压VDD_A的控制下，对第五节点QB_A的电平进行控制。例如，第一控制电路130和第一节点Q1和第五节点QB_A连接，且被配置为接收第二电压VDD_A和第四电压VGL1。例如，当第一节点Q1处于高电平时，第一控制电路130可以利用低电平的第四电压VGL1将第五节点QB_A下拉至低电平。又例如，当第一节点Q1的电位处于低电平时，第一控制电路130可以利用第二电压VDD_A(例如为高电平)对第五节点QB_A进行充电，以将第五节点QB_A上拉至高电平。
该第一复位电路140被配置为在第五节点QB_A的电平的控制下，对第一节点Q1、移位信号输出端CRT和第一输出信号端OP1进行复位。例如，第一复位电路140和第一节点Q1、第五节点QB_A、移位信号输出端CRT和第一输出信号端OP1连接，且被配置为接收第四电压VGL1和第五电压VGL2。例如，当第一复位电路140在第五节点QB_A的电平的控制下导通时，可以利用第四电压VGL1对第一节点Q1和移位信号输出端CRT进行下拉复位，同时还可以利用第五电压VGL2对第一输出信号端OP1进行下拉复位。需要说明的是，在本公开的实施例中，也可以利用第四电压VGL1对第一输出信号端OP1进行下拉复位，本公开对此不作限制。另外，在本公开的实施例中，第五电压VGL2例如为低电平，以下各实施例与此相同，不再赘述。在本公开的实施例中，第五电压VGL2可以和第四电压VGL1相同，也可以不同。
该第二复位电路150被配置为在第六节点QB_B的电平的控制下，对第一节点Q1、移位信号输出端CRT和第一输出信号端OP1进行复位。例如，第二复位电路150和第一节点Q1、第六节点QB_B、移位信号输出端CRT和第一输出信号端OP1连接，且被配置为接收第四电压VGL1和第五电压VGL2。例如，当第二复位电路150在第六节点QB_B的电平的控制下导通时，可以利用第四电压VGL1对第一节点Q1和移位信号输出端CRT进行下拉复位，同时还可以利用第五电压VGL2对第一输出信号端OP1进行下拉复位。
如图7所示，第二子单元200还包括第二控制电路230、第三复位电路240、第四复位电路250以及第二输出信号端OP2。第二输出信号端OP2被配置为输出第二输出信号OUT2。
该第二控制电路230被配置为在第二节点Q2的电平和第三电压VDD_B的控制下，对第六节点QB_B的电平进行控制。例如，第二控制电路230和第二节点Q2和第六节点QB_B连接，且被配置为接收第三电压VDD_B和第四电压VGL1。例如，当第二节点Q2处于高电平时，第二控制电路230可以利用低电平的第四电压VGL1将第六节点QB_B下拉至低电平。又例如，当第二节点Q2的电位处于低电平时，第二控制电路230可以利 用第三电压VDD_B(例如为高电平)对第六节点QB_B进行充电，以将第六节点QB_B上拉至高电平。
该第三复位电路240被配置为在第六节点QB_B的电平的控制下，对第二节点Q2、第二输出信号端OP2进行复位。例如，第三复位电路240和第二节点Q2、第六节点QB_B和第二输出信号端OP2连接，且被配置为接收第四电压VGL1和第五电压VGL2。例如，当第三复位电路240在第六节点QB_B的电平的控制下导通时，可以利用第四电压VGL1对第二节点Q2进行下拉复位，同时还可以利用第五电压VGL2对第二输出信号端OP2进行下拉复位。需要说明的是，在本公开的实施例中，也可以利用第四电压VGL1对第二输出信号端OP2进行下拉复位，本公开对此不作限制。
该第四复位电路250被配置为在第五节点QB_A的电平的控制下，对第二节点Q2和第二输出信号端OP2进行复位。例如，第四复位电路250和第二节点Q2、第五节点QB_A和第二输出信号端OP2连接，且被配置为接收第四电压VGL1和第五电压VGL2。例如，当第四复位电路250在第五节点QB_A的电平的控制下导通时，可以利用第四电压VGL1对第二节点Q2进行下拉复位，同时还可以利用第五电压VGL2对第二输出信号端OP2进行下拉复位。
需要说明的是，在本公开的实施例中，例如，第二电压VDD_A和第三电压VDD_B可以被配置为彼此互为反相信号，即第二电压VDD_A为高电平时，第三电压VDD_B为低电平，而第二电压VDD_A为低电平时，第三电压VDD_B为高电平。采用这种方式可以使得第一控制电路130和第二控制电路230在同一时刻只有一个处于工作状态，可以避免电路长时间工作引起的性能漂移，从而提高电路的稳定性。
如图7所示，消隐输入子单元300还包括公共复位电路340，公共复位电路340和第四节点N、第五节点QB_A以及第六节点QB_B电连接，且被配置为在第五节点QB_A或第六节点QB_B的电平的控制下对第四节点N进行复位。例如，公共复位电路340可以被配置为接收第四电压VGL1，当公共复位电路340在第五节点QB_A或第六节点QB_B的电平的控制下导通时，可以利用第四电压VGL1对第四节点N进行下拉复位。
在本公开的实施例中，通过设置公共复位电路340，可以更好的控制第四节点N的电平。例如，在不需要对第一节点Q1或第二节点Q2进行充电时，使得第四节点N处于低电平，关闭第一传输电路320和第二传输电路330，从而避免高电平的第一电压VDD对第一节点Q1或第二节点Q2充电，可以避免发生异常输出，从而提高电路的稳定性。
需要说明的是，在本公开的实施例中，各个节点(第一节点Q1、第二节点Q2、第三节点H、第四节点N、第五节点QB_A和第六节点QB_B等)和各个输出端(移位信号输出端CRT、第一输出信号端OP1和第二输出信号端OP2等)均是为了更好地描述电路结构而设置的，并非表示实际存在的部件。节点表示电路结构中相关电路连接的汇合点，即与具有相同节点标识连接的相关电路彼此之间是电连接的。例如，如图7所示，第一控制电路130、第一复位电路140、第四复位电路250以及公共复位电路340都和第五节点 QB_A连接，也就是表示这些电路彼此之间是电连接的。
本公开的一个实施例还提供一种移位寄存器单元10，如图8所示，在该移位寄存器单元10中，第一子单元100还包括第三控制电路160和第四控制电路170，第三控制电路160与第二时钟子信号线CLKA2和第五节点QB_A连接，被配置为响应于第二时钟子信号线CLKA2提供的第二时钟子信号CLKA2对第五节点QB_A的电平进行控制，第四控制电路170被配置为响应于第一输入信号STU1对第五节点QB_A的电平进行控制。
例如，在一个示例中，第三控制电路160与第二时钟子信号线CLKA2和第五节点QB_A连接，且被配置为接收第二时钟子信号线CLKA2提供的第二时钟子信号CLKA2和第四电压VGL1。例如，在一帧的消隐时段中，第三控制电路160可以响应于第二时钟子信号CLKA2而导通，从而利用低电平的第四电压VGL1对第五节点QB_A进行下拉。又例如，在另一个示例中，第三控制电路160还与第三节点H连接。例如，在一帧的消隐时段中，当第三节点H为高电平且第二时钟子信号CLKA2为高电平时，第三控制电路160导通，从而可以利用低电平的第四电压VGL1对第五节点QB_A进行下拉。
例如，第四控制电路170和第五节点QB_A连接，且被配置为接收第一输入信号STU1和第四电压VGL1。例如，在一帧的显示时段中，第四控制电路170响应于第一输入信号STU1而导通，从而利用低电平的第四电压VGL1对第五节点QB_A进行下拉。将第五节点QB_A下拉至低电位，可以避免第五节点QB_A对第一节点Q1的影响，从而使得在显示时段中对第一节点Q1的充电更充分。
如图8所示，第二子单元200还包括第五控制电路260和第六控制电路270，第五控制电路260与第二时钟子信号线CLKA2和第六节点QB_B连接，且被配置为响应于第二时钟子信号线CLKA2提供的第二时钟子信号CLKA2对第六节点QB_B的电平进行控制，第六控制电路270被配置为响应于第一输入信号STU1对第六节点QB_B的电平进行控制。
例如，在一个示例中，第五控制电路260与第二时钟子信号线CLKA2和第六节点QB_B连接，且被配置为接收第二时钟子信号CLKA2和第四电压VGL1。例如，在一帧的消隐时段中，第五控制电路260可以响应于第二时钟子信号CLKA2而导通，从而利用低电平的第四电压VGL1对第六节点QB_B进行下拉。又例如，在另一个示例中，第五控制电路260还与第三节点H连接。例如，在一帧的消隐时段中，当第三节点H为高电平且第二时钟子信号CLKA2为高电平时，第五控制电路260导通，从而可以利用低电平的第四电压VGL1对第六节点QB_B进行下拉。
例如，第六控制电路270和第六节点QB_B连接，且被配置为接收第一输入信号STU1和第四电压VGL1。例如，在一帧的显示时段中，第六控制电路270响应于第一输入信号STU1而导通，从而利用低电平的第四电压VGL1对第六节点QB_B进行下拉。将第六节点QB_B下拉至低电位，可以避免第六节点QB_B对第二节点Q2的影响，从而使得在显示时段中对第二节点Q2的充电更充分。
如图8所示，第一子单元100还包括第五复位电路180和第六复位电路190，第五复位电路180被配置为响应于显示复位信号STD对第一节点Q1进行复位，第六复位电路190被配置为响应于全局复位信号TRST对第一节点Q1进行复位。
例如，第五复位电路180和第一节点Q1连接，且被配置为接收显示复位信号STD和第四电压VGL1。例如，在一帧的显示时段中，第五复位电路180响应于显示复位信号STD而导通，从而可以利用第四电压VGL1对第一节点Q1进行下拉复位。例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，某一级移位寄存器单元10可以接收其它级移位寄存器单元10输出的移位信号CR作为显示复位信号STD。
例如，第六复位电路190和第一节点Q1连接，且被配置为接收全局复位信号TRST和第四电压VGL1。例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，在一帧的显示时段前，各级移位寄存器单元10中的第六复位电路190响应于全局复位信号TRST而导通，从而可以利用低电平的第四电压VGL1对第一节点Q1进行下拉复位，从而实现对栅极驱动电路的全局复位。
如图8所示，第二子单元200还包括第七复位电路280和第八复位电路290，第七复位电路280被配置为响应于显示复位信号STD对第二节点Q2进行复位，第八复位电路290被配置为响应于全局复位信号TRST对第二节点Q2进行复位。
例如，第七复位电路280和第二节点Q2连接，且被配置为接收显示复位信号STD和第四电压VGL1。例如，在一帧的显示时段中，第七复位电路280响应于显示复位信号STD而导通，从而可以利用第四电压VGL1对第二节点Q2进行下拉复位。
例如，第八复位电路290和第二节点Q2连接，且被配置为接收全局复位信号TRST和第四电压VGL1。例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，在一帧的显示时段前，各级移位寄存器单元10中的第八复位电路290响应于全局复位信号TRST而导通，从而可以第四电压VGL1对第二节点Q2进行下拉复位，从而实现对栅极驱动电路的全局复位。
本领域技术人员可以理解，尽管图8中示出了多个控制电路和多个复位电路，然而上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。
在本公开的一个实施例中，图8中所示的移位寄存器单元10可以实现为图9A和图9B所示的电路结构。需要说明的是，为了示意清楚，图9A示出了移位寄存器单元10中的第一子单元100和消隐输入子单元300中除了第二传输电路330的部分，图9B示出了移位寄存器单元10中的第二子单元200以及第二传输电路330，图9A和图9B中的电路通过相应的节点电连接。以下各实施例中关于移位寄存器单元10的电路结构的示意方式均与此相同，不再赘述。
如图9A和9B所示，该移位寄存器单元10包括：第一晶体管M1至第第四十一晶体 管M41、第一电容C1、第二电容C2以及第三电容C3。需要说明的是，在图9A和9B中所示的晶体管均以N型晶体管为例进行说明，并且关于消隐输入子单元300在上文中描述过的部分，这里将不再赘述。
如图9A所示，第一输入电路110可以实现为第五晶体管M5。第五晶体管M5的栅极被配置为接收第一输入信号STU1，第五晶体管M5的第一极被配置为接收第一电压VDD，第五晶体管M5的第二极和第一节点Q1连接。
例如，在另一个示例中，如图10A所示，第五晶体管M5的栅极和第一极连接且被配置为接收第一输入信号STU1，从而在第一输入信号STU1为高电平时，利用高电平的第一输入信号STU1对第一节点Q1进行充电。
例如，在又一个示例中，如图10B所示，第一输入电路110还包括晶体管M5_b。晶体管M5_b的栅极以及第一极和第五晶体管M5的第二极连接，晶体管M5_b的第二极和第一节点Q1连接。由于晶体管M5_b采用二极管连接方式，所以电流只能从晶体管M5_b的第一极流向第二极，而不能从晶体管M5_b的第二极(即第一节点Q1)流向第一极，从而可以避免第一节点Q1通过第五晶体管M5发生漏电。
例如，在又一个示例中，如图10C所示，晶体管M5_b的栅极和第五晶体管M5的栅极连接，且都被配置为接收第一输入信号STU1，晶体管M5_b的第一极和第七节点OF连接。图10C中所示的第一输入电路110采用防漏电结构可以避免第一节点Q1发生漏电。需要说明的是，关于防漏电的工作原理以及第七节点OF将在下文中进行描述，在此不再赘述。
如图9A所示，第一输出电路120可以实现为包括第六晶体管M6、第七晶体管M7和第二电容C2。第六晶体管M6的栅极和第一节点Q1连接，第六晶体管M6的第一极被配置为接收第二时钟信号CLKB并作为移位信号CR，第六晶体管M6的第二极和移位信号输出端CRT连接且被配置为输出移位信号CR。
第七晶体管M7的栅极和第一节点Q1连接，第七晶体管M7的第一极被配置为接收第三时钟信号CLKC并作为第一输出信号OUT1，第七晶体管M7的第二极和第一输出信号端OP1连接且被配置为输出第一输出信号OUT1。第二电容C2的第一极和第一节点Q1连接，第二电容C2的第二极和第七晶体管M7的第二极(即第一输出信号端OP1)连接。
如图9B所示，第二输入电路210可以实现为第八晶体管M8。第八晶体管M8的栅极被配置为接收第一输入信号STU1，第八晶体管M8的第一极被配置为接收第一电压VDD，第八晶体管M8的第二极和第二节点Q2连接。需要说明的是，第二输入电路210也可以采用图10A-10C类似的电路结构，在此不再赘述。
如图9B所示，第二输出电路220可以实现为包括第九晶体管M9和第三电容C3。第九晶体管M9的栅极和第二节点Q2连接，第九晶体管M9的第一极被配置为接收第四时钟信号CLKD并作为第二输出信号OUT2，第九晶体管M9的第二极和第二输出信号端 OP2连接且被配置为输出第二输出信号OUT2。第三电容C3的第一极和第二节点Q2连接，第三电容C3的第二极和第九晶体管M9的第二极(即第二输出信号端OP2)连接。
如图9A所示，公共复位电路340可以实现为包括第十晶体管M10和第十一晶体管M11。第十晶体管M10的栅极和第五节点QB_A连接，第十晶体管M10的第一极和第四节点N连接，第十晶体管M10的第二极被配置为接收第四电压VGL1。第十一晶体管M11的栅极和第六节点QB_B连接，第十一晶体管M11的第一极和第四节点N连接，第十一晶体管M11的第二极被配置为接收第四电压VGL1。
如图9A所示，第一控制电路130可以实现为包括第十二晶体管M12和第十三晶体管M13。第十二晶体管M12的栅极和第一极被配置为接收第二电压VDD_A，第十二晶体管M12的第二极和第五节点QB_A连接。第十三晶体管M13的栅极和第一节点Q1连接，第十三晶体管M13的第一极和第五节点QB_A连接，第十三晶体管M13的第二极被配置为接收第四电压VGL1。
如图9A所示，第一复位电路140可以实现为包括第十四晶体管M14、第十五晶体管M15和第十六晶体管M16，第二复位电路150可以实现为包括第十七晶体管M17、第十八晶体管M18和第十九晶体管M19。
第十四晶体管M14的栅极和第五节点QB_A连接，第十四晶体管M14的第一极和第一节点Q1连接，第十四晶体管M14的第二极被配置为接收第四电压VGL1。第十五晶体管M15的栅极和第五节点QB_A连接，第十五晶体管M15的第一极和移位信号输出端CRT连接，第十五晶体管M15的第二极被配置为接收第四电压VGL1。第十六晶体管M16的栅极和第五节点QB_A连接，第十六晶体管M16的第一极和第一输出信号端OP1连接，第十六晶体管的第二极被配置为接收第五电压VGL2。
第十七晶体管M17的栅极和第六节点QB_B连接，第十七晶体管M17的第一极和第一节点Q1连接，第十七晶体管M17的第二极被配置为接收第四电压VGL1。第十八晶体管M18的栅极和第六节点QB_B连接，第十八晶体管M18的第一极和移位信号输出端CRT连接，第十八晶体管M18的第二极被配置为接收第四电压VGL1。第十九晶体管M19的栅极和第六节点QB_B连接，第十九晶体管M19的第一极和第一输出信号端OP1连接，第十九晶体管M19的第二极被配置为接收第五电压VGL2。
如图9B所示，第二控制电路230可以实现为包括第二十晶体管M20和第二十一晶体管M21。第二十晶体管M20的栅极和第一极被配置为接收第三电压VDD_B，第二十晶体管M20的第二极和第六节点QB_B连接。第二十一晶体管M21的栅极和第二节点Q2连接，第二十一晶体管M21的第一极和第六节点QB_B连接，第二十一晶体管M21的第二极被配置为接收第四电压VGL1。
如图9B所示，第三复位电路240可以实现为包括第二十二晶体管M22和第二十三晶体管M23，第四复位电路250可以实现为包括第二十四晶体管M24和第二十五晶体管M25。
第二十二晶体管M22的栅极和第六节点QB_B连接，第二十二晶体管M22的第一极和第二节点Q2连接，第二十二晶体管M22的第二极被配置为接收第四电压VGL1。第二十三晶体管M23的栅极和第六节点QB_B连接，第二十三晶体管M23的第一极和第二输出信号端OP2连接，第二十三晶体管M23的第二极被配置为接收第五电压VGL2。
第二十四晶体管M24的栅极和第五节点QB_A连接，第二十四晶体管M24的第一极和第二节点Q2连接，第二十四晶体管M24的第二极被配置为接收第四电压VGL1。第二十五晶体管M25的栅极和第五节点QB_A连接，第二十五晶体管M25的第一极和第二输出信号端OP2连接，第二十五晶体管M25的第二极被配置为接收第五电压VGL2。
需要说明的是，在本公开的实施例中，例如，第二电压VDD_A和第三电压VDD_B可以被配置为彼此互为反相信号，即第二电压VDD_A为高电平时，第三电压VDD_B为低电平，而第二电压VDD_A为低电平时，第三电压VDD_B为高电平。采用这种方式可以使得第十二晶体管M12和第二十晶体管M20在同一时刻只有一个处于导通状态，这样可以避免晶体管长期导通引起的性能漂移，从而可以提高电路的稳定性。
在图9A和9B所示的移位寄存器单元10中，将第一控制电路130设置在第一子单元100中用以控制第五节点QB_A的电平，而将第二控制电路230设置在第二子单元200中用以控制第六节点QB_B的电平，采用这种方式可以节省晶体管数量，从而可以进一步减小采用该移位寄存器单元10的显示装置的边框尺寸，提高该显示装置的PPI。
如图9A所示，第三控制电路160可以实现为包括第三十二晶体管M32和第三十三晶体管M33。第三十二晶体管M32的栅极被配置为接收第一时钟信号CLKA，第三十二晶体管M32的第一极和第五节点QB_A连接，第三十二晶体管M32的第二极和第三十三晶体管M33的第一极连接。第三十三晶体管M33的栅极和第三节点H连接，第三十三晶体管M33的第二极被配置为接收第四电压VGL1。
第四控制电路170可以实现为第三十四晶体管M34。第三十四晶体管M34的栅极被配置为接收第一输入信号STU1，第三十四晶体管M34的第一极和第五节点QB_A连接，第三十四晶体管M34的第二极被配置为接收第四电压VGL1。
如图9B所示，第五控制电路260可以实现为包括第三十五晶体管M35和第三十六晶体管M36。第三十五晶体管M35的栅极被配置为与第二时钟子信号线CLKA2连接以接收第二时钟子信号CLKA2，第三十五晶体管M35的第一极和第六节点QB_B连接，第三十五晶体管M35的第二极和第三十六晶体管M36的第一极连接。第三十六晶体管M36的栅极和第三节点H连接，第三十六晶体管M36的第二极被配置为接收第四电压VGL1。
第六控制电路270可以实现为第三十七晶体管M37。第三十七晶体管M37的栅极被配置为接收第一输入信号STU1，第三十七晶体管M37的第一极和第六节点QB_B连接，第三十七晶体管M37的第二极被配置为接收第四电压VGL1。
如图9A所示，第五复位电路180可以实现为第三十八晶体管M38，第六复位电路190可以实现为第四十晶体管M40。第三十八晶体管M38的栅极被配置为接收显示复位 信号STD，第三十八晶体管M38的第一极和第一节点Q1连接，第三十八晶体管M38的第二极被配置为接收第四电压VGL1。第四十晶体管M40的栅极被配置为接收全局复位信号TRST，第四十晶体管M40的第一极和第一节点Q1连接，第四十晶体管M40的第二极被配置为接收第四电压VGL1。
如图9B所示，第七复位电路280可以实现为第三十九晶体管M39，第八复位电路290可以实现为第四十一晶体管M41。第三十九晶体管M39的栅极被配置为接收显示复位信号STD，第三十九晶体管M39的第一极和第二节点Q2连接，第三十九晶体管M39的第二极被配置为接收第四电压VGL1。第四十一晶体管M41的栅极被配置为接收全局复位信号TRST，第四十一晶体管M41的第一极和第二节点Q2连接，第四十一晶体管M41的第二极被配置为接收第四电压VGL1。
本公开的一个实施例还提供一种移位寄存器单元10，如图11A和11B所示，下面仅描述图11A和11B所示的移位寄存器单元10与图9A和9B所示的移位寄存器单元10之间的区别，相同之处不再赘述。
如图11A和11B所示，第一子单元100还包括第三输出信号端OP3，第三输出信号端OP3被配置为输出第三输出信号OUT3。第二子单元200还包括第四输出信号端OP4，第四输出信号端OP4被配置为输出第四输出信号OUT4。相应地，第一复位电路140和第二复位电路150还被配置为对第三输出信号端OP3进行复位。第三复位电路240和第四复位电路250还被配置为对第四输出信号端OP4进行复位。
如图11A所示，第一输出电路120还包括第二十六晶体管M26和第四电容C4。第二十六晶体管M26的栅极和第一节点Q1连接，第二十六晶体管M26的第一极被配置为接收第五时钟信号CLKE，第二十六晶体管M26的第二极和第三输出信号端OP3连接。第四电容C4的第一极和第一节点Q1连接，第四电容C4的第二极和第三输出信号端OP3连接。
例如，在一个示例中，第五时钟信号CLKE可以被配置为和第三时钟信号CLKC相同；又例如，在另一个示例中，第五时钟信号CLKE可以被配置为和第三时钟信号CLKC不同，从而使得第一输出信号端OP1和第三输出信号端OP3可以分别输出不同的信号，以提高移位寄存器单元10的驱动能力以及增加输出信号的多样性。
第一复位电路140还包括第二十七晶体管M27。第二十七晶体管M27的栅极和第五节点QB_A连接，第二十七晶体管M27的第一极和第三输出信号端OP3连接，第二十七晶体管M27的第二极被配置为接收第五电压VGL2。
第二复位电路150还包括第二十八晶体管M28。第二十八晶体管M28的栅极和第六节点QB_B连接，第二十八晶体管M28的第一极和第三输出信号端OP3连接，第二十八晶体管M28的第二极被配置为接收第五电压VGL2。
如图11B所示，第二输出电路220还包括第二十九晶体管M29和第五电容C5。第二十九晶体管M29的栅极和第二节点Q2连接，第二十九晶体管M29的第一极被配置为接 收第六时钟信号CLKF，第二十九晶体管M29的第二极和第四输出信号端OP4连接。第五电容C5的第一极和第二节点Q2连接，第五电容C5的第二极和第四输出信号端OP4连接。
例如，在一个示例中，第六时钟信号CLKF可以被配置为和第四时钟信号CLKD相同；又例如，在另一个示例中，第六时钟信号CLKF可以被配置为和第四时钟信号CLKD不同，从而使得第二输出信号端OP2和第四输出信号端OP4可以分别输出不同的信号，以提高移位寄存器单元10的驱动能力以及增加输出信号的多样性。
第三复位电路240还包括第三十晶体管M30。第三十晶体管M30的栅极和第六节点QB_B连接，第三十晶体管M30的第一极和第四输出信号端OP4连接，第三十晶体管M30的第二极被配置为接收第五电压VGL2。
第四复位电路250还包括第三十一晶体管M31。第三十一晶体管M31的栅极和第五节点QB_A连接，第三十一晶体管M31的第一极和第四输出信号端OP4连接，第三十一晶体管M31的第二极被配置为接收第五电压VGL2。
如前所述，在本公开的实施例提供的移位寄存器单元10中，可以利用第一电容C1维持第三节点H处的电位，利用第二电容C2和第四电容C4维持第一节点Q1处的电位，利用第三电容C3和第五电容C5维持第二节点Q2处的电位。第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，或者在一些示例中，通过设计电路布线参数使得第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5也可以通过各个器件之间的寄生电容实现。第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5的连接方式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储写入到第三节点H、第一节点Q1和第二节点Q2的电平即可。
当第一节点Q1、第二节点Q2或第三节点H的电位维持在高电平时，存在一些晶体管(例如第一晶体管M1、第十四晶体管M14、第十七晶体管M17、第三十八晶体管M38、第四十晶体管M40、第二十二晶体管M22、第二十四晶体管M24、第三十九晶体管M39以及第四十一晶体管M41等)的第一极连接第一节点Q1、第二节点Q2或第三节点H，而第二极连接低电平信号。即使当这些晶体管的栅极输入的是非导通信号的情况下，由于其第一极和第二极之间存在电压差，也可能出现漏电的情况，从而使得移位寄存器单元10中对于第一节点Q1、第二节点Q2或第三节点H的电位维持的效果变差。
例如，如图11A所示，以第三节点H为例，第一晶体管M1的第一极被配置为接收第二输入信号STU2，第二极和第三节点H连接。当第三节点H处于高电平，而第二输入信号STU2为低电平时，第三节点H可能会通过第一晶体管M1漏电。
针对上述问题，如图12A和12B所示，本公开的一个实施例提供了一种具有防漏电结构的移位寄存器单元10。该移位寄存器单元10还包括公共防漏电电路、第一防漏电电 路和第二防漏电电路。
公共防漏电电路和第一节点Q1以及第七节点OF电连接，且被配置为在第一节点Q1的电平的控制下控制第七节点OF的电平。第一防漏电电路和第七节点OF、第一复位电路140、第二复位电路150、第五复位电路180以及第六复位电路190电连接，且被配置为在第七节点OF的电平的控制下防止第一节点Q1发生漏电。第二防漏电电路和第七节点OF、第三复位电路240、第四复位电路250、第七复位电路280以及第八复位电路290电连接，且被配置为在第七节点OF的电平的控制下防止第二节点Q2发生漏电。
例如，如图12A和12B所示，公共防漏电电路可以实现为第四十四晶体管M44，第四十四晶体管M44的栅极和第一节点Q1连接，第四十四晶体管M44的第一极被配置为接收第六电压VB，第四十四晶体管M44的第二极和第七节点OF连接。第一防漏电电路可以实现为包括第一防漏电晶体管M14_b、第二防漏电晶体管M17_b、第三防漏电晶体管M38_b以及第四防漏电晶体管M40_b。第二防漏电电路可以实现为包括第五防漏电晶体管M22_b、第六防漏电晶体管M24_b、第七防漏电晶体管M39_b以及第八防漏电晶体管M41_b。关于晶体管第一防漏电晶体管M14_b、第二防漏电晶体管M17_b、第三防漏电晶体管M38_b、第四防漏电晶体管M40_b、第五防漏电晶体管M22_b、第六防漏电晶体管M24_b、第七防漏电晶体管M39_b以及第八防漏电晶体管M41_b的连接关系如图12A和12B所示，在此不再赘述。
同时，如图12A所示，为了防止第三节点H发生漏电，还增加了第四十三晶体管M43和第九防漏电晶体管M1_b。下面以第九防漏电晶体管M1_b为例对防漏电的工作原理进行说明。
第九防漏电晶体管M1_b的栅极和第一晶体管M1的栅极连接，第九防漏电晶体管M1_b的第一极和第四十三晶体管M43的第二极连接，第九防漏电晶体管M1_b的第二极和第三节点H连接。第四十三晶体管M43的栅极和第三节点H连接，第四十三晶体管M43的第一极被配置为接收第六电压VB(例如为高电平)。当第三节点H为高电平时，第四十三晶体管M43在第三节点H的电平的控制下导通，从而可以将高电平的第六电压VB输入到第九防漏电晶体管M1_b的第一极，使得第九防漏电晶体管M1_b的第一极和第二极都处于高电平，从而可以防止第三节点H处的电荷通过第九防漏电晶体管M1_b漏电。此时，由于第九防漏电晶体管M1_b的栅极和第一晶体管M1的栅极连接，所以第一晶体管M1和第九防漏电晶体管M1_b的结合可以实现与前述第一晶体管M1相同的功能，同时还具有防漏电的效果。
类似地，如图12A所示，第一防漏电晶体管M14_b、第二防漏电晶体管M17_b、第三防漏电晶体管M38_b以及第四防漏电晶体管M40_b可以通过第七节点OF和第四十四晶体管M44连接，以分别实现防漏电结构，从而可以防止第一节点Q1发生漏电。如图12B所示，第五防漏电晶体管M22_b、第六防漏电晶体管M24_b、第七防漏电晶体管M39_b以及第八防漏电晶体管M41_b可以通过第七节点OF和第四十四晶体管M44连接， 以分别实现防漏电结构，从而可以防止第二节点Q2发生漏电。
在图12A和12B所示的移位寄存器单元10中，第一防漏电电路和第二防漏电电路可以共用一个晶体管M44，从而可以节省晶体管的数量，从而可以减小采用该移位寄存器单元10的显示装置的边框尺寸，提高该显示装置的PPI。
例如，在另一个示例中，如图12C所示，第二防漏电电路(第五防漏电晶体管M22_b、第六防漏电晶体管M24_b、第七防漏电晶体管M39_b以及第八防漏电晶体管M41_b)也可以不和第七节点OF连接，而是单独设置一个第四十五晶体管M45，用以构成防漏电结构，在此不再赘述。
类似地，如图6A所示，对于第三晶体管M3和第四晶体管M4，可以分别设置晶体管第十防漏电晶体管M3_b和第十一防漏电晶体管M4_b以实现防漏电结构。晶体管第十防漏电晶体管M3_b和第十一防漏电晶体管M4_b的栅极都与第二时钟子信号CLKA2连接，且被配置为接收第二时钟子信号CLKA2，晶体管第十防漏电晶体管M3_b和第十一防漏电晶体管M4_b的第一极和第七节点OF连接，从而实现和图12A中的第四十四晶体管M44连接，以分别实现防漏电结构，从而可以防止第一节点Q1和第二节点Q2发生漏电。
如图6B所示，对于第三晶体管M3，可以分别设置晶体管第十防漏电晶体管M3_b和第十一防漏电晶体管M4_b以实现防漏电结构，以分别实现防漏电结构，从而可以防止第一节点Q1和第二节点Q2发生漏电。本公开的实施例对此不作限制。
类似地，如图10C所示，对于第五晶体管M5，可以设置晶体管M5_b以实现防漏电结构。晶体管M5_b的栅极被配置为接收第一输入信号STU1，晶体管M5_b的第一极和第七节点OF连接，从而实现和图12A中的第四十四晶体管M44连接，以实现防漏电结构，从而可以防止第一节点Q1发生漏电。
需要注意的是，本公开不对移位寄存器单元的具体结构进行限制，只要满足将提供第一时钟子信号和第二时钟子信号的信号线分别设置为不同的时钟信号线(第一时钟子信号线CLKA1和第二时钟子信号CLKA2)以解决现有的技术问题即可，例如，还可以采用如图13所示的移位寄存器单元，具体连接关系可参考图9A-12C，在此不再赘述。
在本公开的实施例中，通过将与第二晶体管M2的第一极连接的第一时钟信号线CLKA1和与晶体管M32、晶体管M35、晶体管M3和晶体管M4、晶体管第十防漏电晶体管M3_b和第十一防漏电晶体管M4_b的栅极连接的第二时钟子信号线CLKA2分别单独设置，而不是设置为同一条信号线，可以使得与各个晶体管的栅极相连的第二时钟子信号线CLKA2不会因为与晶体管漏极相连的第一时钟子信号线CLKA1上的时钟信号漏电而引起电压降低导致第二时钟子信号线CLKA2上的电压降低，从而可以避免通过同一信号线(即第一时钟子信号线和第二时钟子信号为同一信号线时)提供给晶体管漏极和栅极时由于晶体管漏极信号漏电使得与晶体管栅极相连的同一信号也因漏电而电压不足导致栅极驱动电路无法输出随机补偿信号的问题，保证显示面板的有效补偿。
本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。
本公开的一个实施例还提供一种栅极驱动电路20，如图14所示，该栅极驱动电路20包括多个级联的移位寄存器单元10，其中任意一个或多个移位寄存器单元10可以采用本公开的实施例提供的移位寄存器单元10的结构或其变型。图14中的A1、A2、A3、A4、A5和A6表示移位寄存器单元10中的子单元，例如A1、A3和A5分别表示三个移位寄存器单元10中的第一子单元，A2、A4和A6分别表示三个移位寄存器单元10中的第二子单元。
例如，如图14所示，每个移位寄存器单元10包括第一子单元和第二子单元，以分别输出第一输出信号OUT1和第二输出信号OUT2。当该栅极驱动电路20用于驱动一显示面板时，第一输出信号OUT1和第二输出信号OUT2可以分别驱动显示面板中的一行子像素单元。例如，A1、A2、A3、A4、A5以及A6可以分别驱动显示面板的第一行、第二行、第三行、第四行、第五行以及第六行子像素单元。
本公开的实施例提供的栅极驱动电路20，可以共用消隐输入子单元，从而可以减小采用该栅极驱动电路的显示装置的边框尺寸，提高该显示装置的PPI。同时，还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。
下面以图14所示的栅极驱动电路20为例，对栅极驱动电路20中的信号线进行说明。
如图14所示，栅极驱动电路20包括第一子时钟信号线CLK_1、第二子时钟信号线CLK_2和第三子时钟信号线CLK_3。第3n-2级移位寄存器单元中的第一子单元和第一子时钟信号线CLK_1连接以接收第3n-2级移位寄存器单元的第二时钟信号CLKB；第3n-1级移位寄存器单元中的第一子单元和第二子时钟信号线CLK_2连接以接收第3n-1级移位寄存器单元的第二时钟信号CLKB；第3n级移位寄存器单元中的第一子单元和第三子时钟信号线CLK_3连接以接收第3n级移位寄存器单元的第二时钟信号CLKB；n为大于零的整数。
如上所述，在移位寄存器单元10进行级联时，只需要向每一级移位寄存器单元10中的第一子单元依次提供第二时钟信号CLKB即可，该第二时钟信号CLKB可以作为移位信号CR输出以完成扫描移位。
如图14所示，栅极驱动电路20还包括第四子时钟信号线CLK_4、第五子时钟信号线CLK_5、第六子时钟信号线CLK_6、第七子时钟信号线CLK_7、第八子时钟信号线CLK_8和第九子时钟信号线CLK_9。
第3n-2级移位寄存器单元中的第一子单元和第四子时钟信号线CLK_4连接以接收第3n-2级移位寄存器单元的第三时钟信号CLKC，第3n-2级移位寄存器单元中的第二子单元和第五子时钟信号线CLK_5连接以接收第3n-2级移位寄存器单元的第四时钟信号CLKD。
第3n-1级移位寄存器单元中的第一子单元和第六子时钟信号线CLK_6连接以接收第3n-1级移位寄存器单元的第三时钟信号CLKC，第3n-1级移位寄存器单元中的第二子单元和第七子时钟信号线CLK_7连接以接收第3n-1级移位寄存器单元的第四时钟信号CLKD。
第3n级移位寄存器单元中的第一子单元和第八子时钟信号线CLK_8连接以接收第3n级移位寄存器单元的第三时钟信号CLKC，第3n级移位寄存器单元中的第二子单元和第九子时钟信号线CLK_9连接以接收第3n级移位寄存器单元的第四时钟信号CLKD。
如上所述，通过第四子时钟信号线CLK_4、第五子时钟信号线CLK_5、第六子时钟信号线CLK_6、第七子时钟信号线CLK_7、第八子时钟信号线CLK_8以及第九子时钟信号线CLK_9共六条时钟信号线向各级移位寄存器单元10提供逐行输出的驱动信号。即本公开的实施例提供的栅极驱动电路20可以采用6CLK的时钟信号，这样可以使得该栅极驱动电路20输出的驱动信号的波形交叠，例如可以增加每一行子像素单元的预充电时间，从而使得该栅极驱动电路可以适用于高频率的扫描显示。本公开的实施例对采用的时钟信号的类型不作限定，例如还可以采用8CLK、10CLK等时钟信号。
如图14所示，栅极驱动电路20还包括第十子时钟信号线CLK_10、第十一子时钟信号线CLK_11和第一时钟子信号线CLKA1和第二时钟子信号线CLKA2。
例如，每一级移位寄存器单元10中的第一子单元和第二子单元都和第十子时钟信号线CLK_10连接以接收全局复位信号TRST。每一级移位寄存器单元10中的公共输入电路310都和第十一子时钟信号线CLK_11以接收选择控制信号OE。每一级移位寄存器单元10中的第一子单元、第二子单元以及公共输入电路310都和第一时钟子信号线CLKA1以接收第一时钟子信号CLKA1。
如图14所示，栅极驱动电路20还包括第十三子时钟信号线CLK_13和第十四子时钟信号线CLK_14。
例如，每一级移位寄存器单元10中的第一子单元都和第十三子时钟信号线CLK_13连接以接收第二电压VDD_A；每一级移位寄存器单元10中的第二子单元都和第十四子时钟信号线CLK_14连接以接收第三电压VDD_B。
如图14所示，栅极驱动电路20还包括第十五子时钟信号线CLK_15，第一级移位寄存器单元10中的第一子单元以及第二子单元和第十五子时钟信号线CLK_15连接以接收 第一输入信号STU1。
如图14所示，除了第一级移位寄存器单元10外，其它级移位寄存器单元10中的第一子单元和第二子单元和前一级移位寄存器单元10中的第一子单元连接以接收移位信号CR并作为第一输入信号STU1。除了最后两级移位寄存器单元10外，其它级移位寄存器单元10中的第一子单元和第二子单元和后两级移位寄存器单元10中的第一子单元连接以接收移位信号CR并作为显示复位信号STD。
需要说明的是，图14中所示的级联关系仅是一种示例，根据本公开的描述，还可以根据实际情况采用其它级联方式。
例如，在一个示例中，图14所示的栅极驱动电路20中的移位寄存器单元10可以采用图9A和9B中所示的电路结构，图15示出了图14所示的栅极驱动电路20工作时的信号时序图。
在图15中，H<5>表示第三级移位寄存器单元10中的第三节点H，第三级移位寄存器单元10对应显示面板中第五行和第六行子像素单元。N<5>表示第三级移位寄存器单元10中的第四节点N。
Q1<1>和Q2<2>分别表示第一级移位寄存器单元10中的第一节点Q1和第二节点Q2；Q1<5>和Q2<6>分别表示第三级移位寄存器单元10中的第一节点Q1和第二节点Q2。括号中的数字表示该节点对应的显示面板中的子像素单元的行数，以下各实施例与此相同，不再赘述。
OUT1<1>和OUT2<2>分别表示第一级移位寄存器单元10输出的第一输出信号OUT1和第二输出信号OUT2。类似地，OUT1<3>和OUT2<4>分别表示第二级移位寄存器单元10输出的第一输出信号OUT1和第二输出信号OUT2；OUT1<5>和OUT2<6>分别表示第三级移位寄存器单元10输出的第一输出信号OUT1和第二输出信号OUT2。CR<1>、CR<3>和CR<5>分别第一级、第二级和第三级移位寄存器单元10输出的移位信号CR。例如，如图15所示，在本实施例中，CR<1>和OUT1<1>相同，CR<3>和OUT1<3>相同，CR<5>和OUT1<5>相同。
1F表示第一帧，DS表示第一帧中的显示时段，BL表示第一帧中的消隐时段。另外，需要说明的是，在图15中是以第二电压VDD_A为低电平而第三电压VDD_B为高电平为例进行示意的，但本公开的实施例不限于此。图15所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。
下面结合图15中的信号时序图以及图9A和9B所示的移位寄存器单元10，对图14中所示的栅极驱动电路20的工作原理进行说明。
在第一帧1F开始前，第十子时钟信号线CLK_10和第十一子时钟信号线CLK_11提供高电平，每一级移位寄存器单元10中的第四十晶体管M40和第四十一晶体管M41导通，从而可以对每一级移位寄存器单元10中的第一节点Q1和第二节点Q2进行复位；每一级移位寄存器单元10中的第一晶体管M1导通，由于此时接收的第二输入信号STU2 为低电平，所以可以对每一级移位寄存器单元10中的第三节点H进行复位，从而在第一帧1F开始前实现全局复位。
在第一帧1F的显示时段DS中，针对第三级移位寄存器单元10(即对应显示面板第五行和第六行的子像素单元)的工作过程描述如下。
在第一阶段1中，第二级移位寄存器单元10中的第一子单元输出的移位信号CR<3>为高电平，即第三级移位寄存器单元10接收的第一输入信号STU1为高电平，所以第五晶体管M5和第八晶体管M8导通。高电平的第一电压VDD通过第五晶体管M5对第一节点Q1<5>充电，并通过第八晶体管M8对第二节点Q2<6>进行充电，从而将第一节点Q1<5>和第二节点Q2<6>都上拉至高电平。
第七晶体管M7在第一节点Q1<5>的控制下导通，但由于此时第八子时钟信号线CLK_8提供的第三时钟信号CLKC为低电平，所以第三级移位寄存器单元10输出的第一输出信号OUT1<5>为低电平；第九晶体管M9在第二节点Q2<6>的控制下导通，但由于此时第九子时钟信号线CLK_9提供的第四时钟信号CLKD为低电平，所以第三级移位寄存器单元10输出的第二输出信号OUT2<6>为低电平；在此阶段，同时对第三级移位寄存器单元10中的第一节点和第二节点完成预充电。
在第二阶段2中，第八子时钟信号线CLK_8提供的第三时钟信号CLKC变为高电平，第一节点Q1<5>的电位由于自举效应而进一步被拉高，所以第七晶体管M7保持导通，从而第三级移位寄存器单元10输出的第一输出信号OUT1<5>变为高电平。但由于此时第九子时钟信号线CLK_9提供的第四时钟信号CLKD仍然为低电平，所以第三级移位寄存器单元10输出的第二输出信号OUT2<6>继续保持低电平。
在第三阶段3中，第九子时钟信号线CLK_9提供的第四时钟信号CLKD变为高电平，第二节点Q2<6>的电位由于自举效应而进一步被拉高，第九晶体管M9保持导通，从而第三级移位寄存器单元10输出的第二输出信号OUT2<6>变为高电平。
在第四阶段4中，由于第二电容C2的保持作用，第一节点Q1<5>仍然保持高电平，所以第七晶体管M7导通。但由于第八子时钟信号线CLK_8提供的第三时钟信号CLKC变为低电平，所以第三级移位寄存器单元10输出的第一输出信号OUT1<5>变为低电平。同时由于第二电容C2的自举作用，第一节点Q1<5>的电位也会下降。
在第五阶段5中，由于第三电容C3的保持作用，第二节点Q2<6>仍然保持高电平，所以第九晶体管M9导通。但由于第九子时钟信号线CLK_9提供的第四时钟信号CLKD变为高电平，所以第三级移位寄存器单元10输出的第二输出信号OUT2<6>变为低电平。同时由于第三电容C3的自举作用，第二节点Q2<6>的电位也会下降。
在第六阶段6中，由于本实施例采用6CLK的时钟信号，每三级移位寄存器单元10(每一级依次输出第一输出信号OUT1和第二输出信号OUT2)输出的信号为一个循环，同时又因为第三级移位寄存器单元10接收第五级移位寄存器单元10输出的移位信号CR作为显示复位信号STD，所以在此阶段当第六子时钟信号线CLK_6提供的第三时钟信号 CLKC变为高电平时，第三级移位寄存器单元10接收的显示复位信号STD也为高电平，从而使得第三十八晶体M38和第三十九晶体管M39导通，从而可以利用低电平的第四电压VGL1对第一节点Q1<5>和第二节点Q2<6>完成下拉复位。
第三级移位寄存器单元10驱动显示面板中第五行和第六行的子像素完成显示后，依次类推，第四级、第五级等移位寄存器单元10逐行驱动显示面板中的子像素单元完成一帧的显示驱动。至此，第一帧的显示时段结束。
同时在第一帧1F的显示时段DS中还对第三节点H进行充电，例如，当第一帧1F中需要对第五行子像素单元进行补偿时，则在第一帧1F的显示时段DS中还进行如下操作。
在第二阶段2和第三阶段3中，使得第十一子时钟信号线CLK_11提供和第三级移位寄存器单元10输出的移位信号CR<5>相同的信号，所以第一晶体管M1导通。同时可以使第三级移位寄存器单元10接收的第二输入信号STU2和移位信号CR<5>相同，从而高电平的第二输入信号STU2可以对第三节点H<5>充电，将第三节点H<5>上拉至高电平。
需要说明的是，上述对第三节点H<5>的充电过程仅是一种示例，本公开的实施例包括但不限于此。例如，第三级移位寄存器单元10接收的第二输入信号STU2还可以和其它级移位寄存器单元10输出的移位信号CR相同，同时使得提供至第十一子时钟信号线CLK_11的信号和该第二输入信号STU2的信号时序相同即可。
第三节点H<5>的高电位可以一直保持到第一帧1F的消隐时段BL中。当第一帧1F中需要对第五行子像素单元进行补偿时，则在第一帧1F的消隐时段BL中进行如下操作。
在第七阶段7中，第一时钟子信号线CLKA1和第二时钟子信号线CLKA2提供的第一时钟子信号CLKA1和第二时钟子信号CLKA2为高电平，由于在此阶段第三节点H<5>保持高电平，所以第二晶体管M2导通，高电平的第一时钟子信号CLKA1通过第二晶体管M2传输至第四节点N<5>，从而使得第四节点N<5>变为高电平。第三晶体管M3和第四晶体管M4在第四节点N<5>的控制下导通，所以高电平的第一电压VDD可以分别对第一节点Q1<5>和第二节点Q2<6>进行充电，第一节点Q1<5>和第二节点Q2<6>的电位被上拉。
或者，在图5B-5D所示的示例中，第三晶体管M3和第四晶体管M4在第二时钟子信号CLKA2的控制下导通，所以第四节点N<5>的高电平可以分别对第一节点Q1<5>和第二节点Q2<6>进行充电，第一节点Q1<5>和第二节点Q2<6>的电位被上拉。
同时，在第七阶段7中，由于第一电容C1的耦合作用，第四节点N<5>由低电平变为高电平时会对第三节点H<5>进行耦合上拉，从而使得第三节点H<5>可以保持在一个较高的高电位上，保证第二晶体管M2被完全导通。
然后第一时钟子信号线CLKA1和第二时钟子信号线CLKA2提供的第一时钟子信号CLKA1和第二时钟子信号CLKA2从高电平变为低电平，从而使得第四节点N<5>变为低电平，由于第一电容C1的耦合作用，第三节点H<5>的电位也会下降。
在第八阶段8中，第八子时钟信号线CLK_8提供的第三时钟信号CLKC变为高电平，第一节点Q1<5>的电位由于自举效应而进一步被拉高，所以第七晶体管M7保持导通，从而第三级移位寄存器单元10输出的第一输出信号OUT1<5>变为高电平。但由于此时第九子时钟信号线CLK_9提供的第四时钟信号CLKD仍然为低电平，所以第三级移位寄存器单元10输出的第二输出信号OUT2<6>为低电平。
例如，在第八阶段8输出的第一输出信号OUT1<5>可以用于驱动显示面板中的子像素单元中的感测晶体管，以实现外部补偿。
在第九阶段9中，由于第二电容C2的保持作用，第一节点Q1<5>仍然保持高电平，所以第七晶体管M7导通。但由于第八子时钟信号线CLK_8提供的第三时钟信号CLKC变为低电平，所以第三级移位寄存器单元10输出的第一输出信号OUT1<5>变为低电平。同时由于第二电容C2的自举作用，第一节点Q1<5>的电位也会下降。
在第十阶段10中，第十子时钟信号线CLK_10和第十一子时钟信号线CLK_11提供高电平，每一级移位寄存器单元10中的第四十晶体管M40和第四十一晶体管M41导通，从而可以对每一级移位寄存器单元10中的第一节点Q1和第二节点Q2进行复位；每一级移位寄存器单元10中的第一晶体管M1导通，由于此时接收的第二输入信号STU2为低电平，所以可以对每一级移位寄存器单元10中的第三节点H进行复位，从而完成全局复位。
至此，第一帧的驱动时序结束。后续在第二帧、第三帧等更多阶段中对栅极驱动电路的驱动可以参考上述描述，这里不再赘述。
需要说明是，在上述对随机补偿的工作原理进行描述时，是以第一帧的消隐时段输出对应于显示面板的第五行子像素单元的驱动信号为例进行说明的，本公开对此不作限定。例如，当在某一帧的消隐时段中需要输出对应于显示面板的第n行子像素单元的驱动信号时，则需要在该帧的显示时段DS中将对应的第三节点H上拉至高电平，同时在该帧的消隐时段BL中，提供高电平的第一时钟信号CLKA以拉高第一节点Q1或第二节点Q2的电位，然后在需要输出高电平的驱动信号时，提供高电平的第三时钟信号CLKC或第四时钟信号CLKD，n为大于零的整数。
另外，在本公开的实施例中，两个信号时序相同指的是位于高电平的时间同步，而不要求两个信号的幅值相同。
本公开的一个实施例还提供一种栅极驱动电路20，如图17所示，图18为对应图17所示的栅极驱动电路20工作时的信号时序图。下面描述图17所示的栅极驱动电路20与图14所示的栅极驱动电路20的区别。
如图17和图18所示，在该实施例中，栅极驱动电路20采用10CLK的时钟信号，第四子时钟信号线CLK_4、第五子时钟信号线CLK_5、第六子时钟信号线CLK_6、第七子时钟信号线CLK_7、第八子时钟信号线CLK_8、第九子时钟信号线CLK_9、第十五子时钟信号线CLK_15、第十六子时钟信号线CLK_16、第十七子时钟信号线CLK_17和第十 八子时钟信号线CLK_18共十条时钟信号线向各级移位寄存器单元10提供逐行输出的驱动信号。在本实施例中，采用10CLK的时钟信号，可以进一步增加每一行子像素单元的预充电时间，从而使得该栅极驱动电路可以适用于更高频率的扫描显示。
在图17和图18所示的实施例中，除了前两级移位寄存器单元10外，其它级移位寄存器单元10和前两级移位寄存器单元10中的第一子单元连接以接收移位信号CR并作为第一输入信号STU1。除了最后四级移位寄存器单元10外，其它级移位寄存器单元10和后四级移位寄存器单元10中的第一子单元连接以接收移位信号CR并作为显示复位信号STD。
如图17所示，在本实施例中，第十子时钟信号线CLK_10和前两级移位寄存器单元10中的第一子单元和第二子单元(即A1、A2、A3和A4)连接以提供第一输入信号STU1，同时第十子时钟信号线CLK_10还和其它级移位寄存器单元10连接以提供全局复位信号TRST。采用这种方式，可以节省时钟信号线的数量，从而可以减小采用该栅极驱动电路的显示装置的边框尺寸，提高该显示装置的PPI。例如，对于前两级移位寄存器单元10，可以不设置第四十晶体管M40和第四十一晶体管M41。
如图18所示，在该实施例中，选择的是对第十一行子像素单元进行补偿(对应第六级移位寄存器单元10)。在第一帧1F的显示时段DS中，对第三节点H<11>进行充电；在消隐时段BL中，提供高电平的第一时钟信号CLKA，完成对第一节点Q1<11>和第二节点Q2<12>的充电，然后第四子时钟信号线CLK_4提供高电平的第三时钟信号，使得第六级移位寄存器单元10输出的第一输出信号OUT1<11>为高电平，该第一输出信号OUT1<11>可以用于驱动第十一行子像素单元完成外部补偿。图19示出了图17所示的栅极驱动电路的信号仿真图。
例如，栅极驱动电路因为时钟信号较多，且时钟信号都是高频信号，因此时钟信号之间的交叉(cross)较多会导致不良率较高，同时多交叉会引起时钟信号的电容大导致栅极驱动电路输出下降沿较大难以满足高PPI高刷新频率要求。
本公开的实施例还提供一种栅极驱动电路，该栅极驱动电路的多个级联的移位寄存器单元中与同一条信号线连接的多个移位寄存器单元连续排布。
例如，如图16A所示，将与相同的时钟信号线连接的移位寄存器单元放在一起降低时钟信号间的交叉，降低时钟信号间的电容进而降低移位寄存器单元的输出下降沿，同时降低交叉还能够提升栅极驱动电路的良率。
例如，如图16A所示，将与时钟信号线CLK1相连的移位寄存器单元GOA1和GOA5连续排布，与时钟信号线CLK2相连的移位寄存器单元GOA2和GOA6连续排布，与时钟信号线CLK3相连的移位寄存器单元GOA3和GOA7连续排布，与时钟信号线CLK4相连的移位寄存器单元GOA4和GOA8连续排布。这样排布下时钟信号线CLK2与时钟信号线CLK1只会交叠一次，与现有方案相比，时钟信号线CLK1和时钟信号线CLK2的电容都会降低为之前的一半。时钟信号线CLK1-CLK4为高频信号，跳变比较频繁对电 容非常敏感，这样的排布虽然增加了输出G<1>-G<8>的交叠但是这些信号都是低频输出，增加的电容不会累加，同时影响也不大(因为栅线的电容都是200皮法(pF)，而且交叠的地方最多10法拉(fF)。这样的排布极大地减少了信号线CLK间的交叉，也会增加良率。
图16B为与同一信号线连接的四个移位寄存器单元逐行排布图，这样排布可以降低信号线CLK电容至原来的四分之一。依次类推可以采用与相同信号线CLK连接的8个移位寄存器单元逐行排布，与相同信号线CLK连接的16个移位寄存器单元逐行排布逐行排布等，本公开的实施例对此不作限制。
需要注意的是图16A和图16B仅是示例性的示出了与同一信号线连接的移位寄存器单元的排布方式，为了表示清楚、简洁，并没有示出与本公开实施例提供的电路结构对应的栅极驱动电路，但是根据图14的介绍，可以得出采用图16A和14C的排布上式对应的栅极驱动电路，在此不再赘述。
此外，图16A和14C的栅极驱动电路的时序和工作方式可以参考图14和图15的介绍，在此不再赘述。
本公开的实施例还提供一种显示装置1，如图20所示，该显示装置1包括本公开实施例提供的栅极驱动电路20以及多个呈阵列排布的子像素单元410。例如，该显示装置1还包括显示面板40，多个子像素单元410构成的像素阵列设置在显示面板40中。
栅极驱动电路20中的每一个移位寄存器单元10输出的第一输出信号OUT1和第二输出信号OUT2分别提供至不同行的子像素单元410，例如，栅极驱动电路20通过栅线GL与子像素单元410电连接。栅极驱动电路20用于提供驱动信号至像素阵列，例如该驱动信号可以驱动子像素单元410中的扫描晶体管和感测晶体管。
例如，该显示装置1还可以包括数据驱动电路30，该数据驱动电路30用于提供数据信号至像素阵列。例如，数据驱动电路30通过数据线DL与子像素单元410电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (21)

  1. 一种显示基板，包括：衬底基板以及设置在所述衬底基板上的栅极驱动电路和多条信号线；其中，
    所述多条信号线包括第一时钟子信号线和第二时钟子信号线；
    所述栅极驱动电路包括多个级联的移位寄存器单元，所述多个级联的移位寄存器单元的每个包括：第一子单元和消隐输入子单元；
    所述第一子单元包括第一输入电路、第一输出电路、第一控制电路和第三控制电路，
    所述消隐输入子单元包括第一传输电路、选择控制电路和第三输入电路；
    所述第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制；
    所述第一输出电路被配置为在所述第一节点的电平的控制下输出移位信号和第一输出信号；
    所述第一传输电路和所述第一节点以及第四节点电连接，且被配置为在所述第四节点的电平或第一传输信号的控制下对所述第一节点的电平进行控制；
    所述选择控制电路被配置为响应于选择控制信号利用第二输入信号对第三节点的电平进行控制，并保持所述第三节点的电平；以及
    所述第三输入电路和所述第三节点、所述第四节点以及所述第一时钟子信号线连接，且被配置为在所述第三节点的电平的控制下将所述第一时钟子信号线提供的第一时钟子信号传输至所述第四节点以控制所述第四节点的电平；
    所述第一控制电路被配置为在所述第一节点的电平和第二电压的控制下，对第五节点的电平进行控制；
    所述第三控制电路与所述第二时钟子信号线和所述第五节点连接，且被配置为响应于所述第二时钟子信号线提供的第二时钟字信号对所述第五节点的电平进行控制；
    其中，所述第一时钟子信号线在所述衬底基板上的正投影和所述第二时钟子信号线在所述衬底基板上的正投影并排设置，且所述第一时钟子信号线提供的第一时钟子信号和所述第二时钟子信号线提供的第二时钟子信号相同。
  2. 根据权利要求1所述的显示基板，其中，所述移位寄存器单元还包括第二子单元，所述第二子单元包括第二输入电路、第二输出电路、第二控制电路、第五控制电路和第六控制电路，
    所述第二输入电路被配置为响应于所述第一输入信号对第二节点的电平进行控制；
    所述第二输出电路被配置为在所述第二节点的电平的控制下输出第二输出信号；
    所述第二控制电路被配置为在所述第二节点的电平和第三电压的控制下，对所述第六节点的电平进行控制；
    所述第五控制电路与所述第二时钟子信号线和所述第六节点连接，且被配置为响应于所述第二时钟子信号线提供的第二时钟字信号对所述第六节点的电平进行控制；
    所述第六控制电路被配置为响应于所述第一输入信号对所述第六节点的电平进行控制。
  3. 根据权利要求2所述的显示基板，其中，所述第一子单元还包括第四控制电路、第一复位电路、第二复位电路、移位信号输出端以及第一输出信号端，
    其中，所述移位信号输出端被配置为输出所述移位信号，所述第一输出信号端被配置为输出所述第一输出信号；
    所述第一复位电路被配置为在所述第五节点的电平的控制下，对所述第一节点、所述移位信号输出端和所述第一输出信号端进行复位；
    所述第二复位电路被配置为在第六节点的电平的控制下，对所述第一节点、所述移位信号输出端和所述第一输出信号端进行复位；以及
    所述第四控制电路被配置为响应于所述第一输入信号对所述第五节点的电平进行控制。
  4. 根据权利要求3所述的显示基板，其中，所述第二子单元还包括第三复位电路、第四复位电路以及第二输出信号端；
    所述第二输出信号端被配置为输出所述第二输出信号；
    所述第三复位电路被配置为在所述第六节点的电平的控制下，对所述第二节点、所述第二输出信号端进行复位；以及
    所述第四复位电路被配置为在所述第五节点的电平的控制下，对所述第二节点和所述第二输出信号端进行复位。
  5. 根据权利要求1-4任一所述的显示基板，其中，所述消隐输入子单元还包括第二传输电路和公共复位电路，
    所述第二传输电路和第二节点以及所述第四节点电连接，且被配置为在所述第四节点的电平或第二传输信号的控制下对所述第二节点的电平进行控制；
    所述公共复位电路和所述第四节点、所述第五节点以及所述第六节点电连接，且被配置为在所述第五节点或所述第六节点的电平的控制下对所述第四节点进行复位。
  6. 根据权利要求1-5任一所述的显示基板，其中，所述选择控制电路包括第一晶体管和第一电容；
    所述第一晶体管的栅极被配置为接收所述选择控制信号，所述第一晶体管的第一极被配置为接收所述第二输入信号，所述第一晶体管的第二极和所述第三节点连接；所述第一电容的第一极和所述第三节点连接。
  7. 根据权利要求1-6任一所述的显示基板，其中，所述第三输入电路包括第二晶体管；
    所述第二晶体管的栅极和所述第三节点连接，所述第二晶体管的第一极与所述第一时钟子信号线连接以接收第一时钟信号，所述第二晶体管的第二极和所述第四节点连接。
  8. 根据权利要求7所述的显示基板，其中，所述第二晶体管的栅极在所述衬底基板 上的正投影和所述第二晶体管的第一极在所述衬底基板上的正投影之间的距离大于3微米。
  9. 根据权利要求5所述的显示基板，其中，所述第一传输电路包括第三晶体管，所述第二传输电路包括第四晶体管；
    所述第三晶体管的栅极和所述第四节点连接，所述第三晶体管的第一极被配置为接收第一电压，所述第三晶体管的第二极和所述第一节点连接；以及
    所述第四晶体管的栅极和所述第四节点连接，所述第四晶体管的第一极被配置为接收所述第一电压，所述第四晶体管的第二极和所述第二节点连接。
  10. 根据权利要求1-9任一所述的显示基板，其中，所述第一输入电路包括第五晶体管，所述第一输出电路包括第六晶体管、第七晶体管和第二电容；
    所述第五晶体管的栅极被配置为接收所述第一输入信号，所述第五晶体管的第一极被配置为接收第一电压，所述第五晶体管的第二极和所述第一节点连接；
    所述第六晶体管的栅极和所述第一节点连接，所述第六晶体管的第一极被配置为接收第二时钟信号并作为所述移位信号，所述第六晶体管的第二极被配置为输出所述移位信号；
    所述第七晶体管的栅极和所述第一节点连接，所述第七晶体管的第一极被配置为接收第三时钟信号并作为所述第一输出信号，所述第七晶体管的第二极被配置为输出所述第一输出信号；以及
    所述第二电容的第一极和所述第一节点连接，所述第二电容的第二极和所述第七晶体管的第二极连接。
  11. 根据权利要求2所述的显示基板，其中，所述第二输入电路包括第八晶体管，所述第二输出电路包括第九晶体管和第三电容；
    所述第八晶体管的栅极被配置为接收所述第一输入信号，所述第八晶体管的第一极被配置为接收第一电压，所述第八晶体管的第二极和所述第二节点连接；
    所述第九晶体管的栅极和所述第二节点连接，所述第九晶体管的第一极被配置为接收第四时钟信号并作为所述第二输出信号，所述第九晶体管的第二极被配置为输出所述第二输出信号；以及
    所述第三电容的第一极和所述第二节点连接，所述第三电容的第二极和所述第九晶体管的第二极连接。
  12. 根据权利要求5所述的显示基板，其中，所述公共复位电路包括第十晶体管和第十一晶体管；
    所述第十晶体管的栅极和所述第五节点连接，所述第十晶体管的第一极和所述第四节点连接，所述第十晶体管的第二极被配置为接收第四电压；以及
    所述第十一晶体管的栅极和所述第六节点连接，所述第十一晶体管的第一极和所述第四节点连接，所述第十一晶体管的第二极被配置为接收所述第四电压。
  13. 根据权利要求3所述的显示基板，其中，所述第一控制电路包括第十二晶体管和第十三晶体管，所述第一复位电路包括第十四晶体管、第十五晶体管和第十六晶体管，所述第二复位电路包括第十七晶体管、第十八晶体管和第十九晶体管；
    所述第十二晶体管的栅极和第一极被配置为接收所述第二电压，所述第十二晶体管的第二极和所述第五节点连接；
    所述第十三晶体管的栅极和所述第一节点连接，所述第十三晶体管的第一极和所述第五节点连接，所述第十三晶体管的第二极被配置为接收第四电压；
    所述第十四晶体管的栅极和所述第五节点连接，所述第十四晶体管的第一极和所述第一节点连接，所述第十四晶体管的第二极被配置为接收所述第四电压；
    所述第十五晶体管的栅极和所述第五节点连接，所述第十五晶体管的第一极和所述移位信号输出端连接，所述第十五晶体管的第二极被配置为接收所述第四电压；
    所述第十六晶体管的栅极和所述第五节点连接，所述第十六晶体管的第一极和所述第一输出信号端连接，所述第十六晶体管的第二极被配置为接收第五电压；
    所述第十七晶体管的栅极和所述第六节点连接，所述第十七晶体管的第一极和所述第一节点连接，所述第十七晶体管的第二极被配置为接收所述第四电压；
    所述第十八晶体管的栅极和所述第六节点连接，所述第十八晶体管的第一极和所述移位信号输出端连接，所述第十八晶体管的第二极被配置为接收所述第四电压；以及
    所述第十九晶体管的栅极和所述第六节点连接，所述第十九晶体管的第一极和所述第一输出信号端连接，所述第十九晶体管的第二极被配置为接收所述第五电压。
  14. 根据权利要求4所述的显示基板，其中，所述第二控制电路包括第二十晶体管和第二十一晶体管，所述第三复位电路包括第二十二晶体管和第二十三晶体管，所述第四复位电路包括第二十四晶体管和第二十五晶体管；
    所述第二十晶体管的栅极和第一极被配置为接收所述第三电压，所述第二十晶体管的第二极和所述第六节点连接；
    所述第二十一晶体管的栅极和所述第二节点连接，所述第二十一晶体管的第一极和所述第六节点连接，所述第二十一晶体管的第二极被配置为接收第四电压；
    所述第二十二晶体管的栅极和所述第六节点连接，所述第二十二晶体管的第一极和所述第二节点连接，所述第二十二晶体管的第二极被配置为接收所述第四电压；
    所述第二十三晶体管的栅极和所述第六节点连接，所述第二十三晶体管的第一极和所述第二输出信号端连接，所述第二十三晶体管的第二极被配置为接收所述第五电压；
    所述第二十四晶体管的栅极和所述第五节点连接，所述第二十四晶体管的第一极和所述第二节点连接，所述第二十四晶体管的第二极被配置为接收所述第四电压；以及
    所述第二十五晶体管的栅极和所述第五节点连接，所述第二十五晶体管的第一极和所述第二输出信号端连接，所述第二十五晶体管的第二极被配置为接收所述第五电压。
  15. 根据权利要求4所述的显示基板，其中，
    所述第一子单元还包括第三输出信号端，所述第三输出信号端被配置为输出第三输出信号；
    所述第二子单元还包括第四输出信号端，所述第四输出信号端被配置为输出第四输出信号；
    所述第一复位电路和所述第二复位电路还被配置为对所述第三输出信号端进行复位；以及
    所述第三复位电路和所述第四复位电路还被配置为对所述第四输出信号端进行复位。
  16. 根据权利要求2所述的显示基板，其中，
    所述第一子单元还包括第五复位电路和第六复位电路，所述第五复位电路被配置为响应于显示复位信号对所述第一节点进行复位，所述第六复位电路被配置为响应于全局复位信号对所述第一节点进行复位；以及
    所述第二子单元还包括第七复位电路和第八复位电路，所述第七复位电路被配置为响应于所述显示复位信号对所述第二节点进行复位，所述第八复位电路被配置为响应于所述全局复位信号对所述第二节点进行复位。
  17. 根据权利要求4所述的显示基板，还包括公共防漏电电路、第一防漏电电路、第二防漏电电路、第三防漏电电路和第四防漏电电路；其中，
    所述公共防漏电电路和所述第一节点以及第七节点电连接，且被配置为在所述第一节点的电平的控制下控制所述第七节点的电平；
    所述第一防漏电电路和所述第七节点、所述第一复位电路、所述第二复位电路、所述第五复位电路以及所述第六复位电路电连接，且被配置为在所述第七节点的电平的控制下防止所述第一节点发生漏电；以及
    所述第二防漏电电路和所述第七节点、所述第三复位电路、所述第四复位电路、所述第七复位电路以及所述第八复位电路电连接，且被配置为在所述第七节点的电平的控制下防止所述第二节点发生漏电。
  18. 根据权利要求1-17任一所述的显示基板，其中，所述第三控制电路包括第三十二晶体管和第三十三晶体管；
    所述第三十二晶体管的栅极与所述第二时钟子信号线连接以接收所述第二时钟子信号，所述第三十二晶体管的第一极和所述第五节点连接，所述第三十二晶体管的第二极和所述第三十三晶体管的第一极连接；
    所述第三十三晶体管的栅极和所述第三节点连接，所述第三十三晶体管的第二极被配置为接收第四电压。
  19. 根据权利要求2所述的显示基板，其中，所述第五控制电路包括第三十五晶体管和第三十六晶体管；
    所述第三十五晶体管的栅极与所述第二时钟子信号线连接以接收所述第二时钟子信号，所述第三十五晶体管的第一极和所述第六节点连接，所述第三十五晶体管的第二极和 所述第三十六晶体管的第一极连接；
    所述第三十六晶体管的栅极和所述第三节点连接，所述第三十六晶体管的第二极被配置为接收第四电压；
    所述第六控制电路包括第三十七晶体管；
    所述第三十七晶体管的栅极被配置为接收所述第一输入信号，所述第三十七晶体管的第一极和所述第六节点连接，所述第三十七晶体管的第二极被配置为接收所述第四电压。
  20. 根据权利要求1-19任一所述的显示基板，其中，所述栅极驱动电路的多个级联的移位寄存器单元中与同一条信号线连接的多个移位寄存器单元连续排布。
  21. 一种显示装置，包括如权利要求1-20任一所述的显示基板。
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