CN113939914B - 显示基板及其制备方法、显示装置 - Google Patents

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Abstract

一种显示基板及其制备方法、显示装置。显示基板包括：衬底基板(101)以及移位寄存器单元(104)、第一时钟信号线(GCK)以及第二时钟信号线(GCB)。移位寄存器单元(104)包括输入电路(1041)、输出电路(1043)、第一控制电路(1042)、第二控制电路(1045)和稳压电路(1046)。移位寄存器单元(104)的第二控制电路(1045)的第一降噪晶体管(T7)的第一极(SD71)和移位寄存器单元(104)的稳压电路(1046)的稳压晶体管(T8)的第一极(SD81)位于第一源漏电极层，第一源漏电极层包括第一转接电极(E1)，第一转接电极(E1)包括第一部分(E11)以及第二部分(E12)，第一部分(E11)与第一降噪晶体管(T7)的第一极(SD71)以及稳压晶体管(T8)的第一极(SD81)连接，第二部分(E12)与第一控制电路(1042)的第一控制晶体管(T2)的栅极(G2)连接。移位寄存器单元(104)的布线更加简洁，有利于增加显示基板的空间利用率，从而更容易实现显示基板的窄边框。

Description

显示基板及其制备方法、显示装置
技术领域
本公开的实施例涉及一种显示基板及其制备方法、显示装置。
背景技术
显示器件近年来迅速发展，尤其是AMOLED(Active-matrix organic light-emitting diode，有源矩阵有机发光二极管)显示器件因其具有色彩鲜艳，可视角度好，对比度高，响应速度快，功耗低等优点而备受人们关注。AMOLED显示器件在移动显示、车载显示、医疗显示等多个显示领域有着广阔的应用空间，而柔性AMOLED显示器件主要应用于可变形的屏幕显示领域。随着技术的逐步发展以及人们对显示器件的需求更新，使得屏幕的形态设计面临了更多新的挑战。
发明内容
本公开至少一实施例提供一种显示基板，包括：衬底基板，包括显示区以及位于所述显示区至少一侧的周边区；以及设置在所述衬底基板的周边区上的移位寄存器单元、第一时钟信号线以及第二时钟信号线，所述第一时钟信号线和所述第二时钟信号线在所述衬底基板上沿第一方向延伸，且配置为分别向所述移位寄存器单元提供第一时钟信号以及第二时钟信号，所述移位寄存器单元包括输入电路、输出电路、第一控制电路、第二控制电路和稳压电路，所述输入电路配置为响应于所述第一时钟信号将输入信号输入至第一节点；所述第一控制电路与所述第一节点和第二节点连接，且配置为响应于所述第一节点的电平和所述第一时钟信号，控制所述第二节点的电平；所述第二控制电路与所述第一节点和所述第二节点连接，且配置为在所述第二节点的电平和所述第二时钟信号的控制下，对所述第一节点的电平进行控制；所述稳压电路与所述第一节点和第三节点连接，且配置为稳定所述第三节点的电平；所述输出电路与所述第三节点连接，且配置为在所述第三节点的电平的控制下，将输出信号输出至输出端；所述第一控制电路包括第一控制晶体管，所述第二控制电路包括第一降噪晶体管，所述稳压电路包括稳压晶体管，所述第一控制晶体管的栅极、所述第一降噪晶体管的第一极以及所述稳压晶体管的第一极均与所述第一节点连接，所述第一降噪晶体管的第一极和所述稳压晶体管的第一极位于第一源漏电极层，所述第一源漏电极层包括第一转接电极，所述第一转接电极包括沿不同于所述第一方向的第二方向平行延伸的第一部分以及与所述第一部分一体化形成且沿所述第一方向延伸的第二部分，所述第一部分的第一端连接所述第一降噪晶体管的第一极，所述第一部分的第二端与所述稳压晶体管的第一极连接，所述第二部分与不在相同层的所述第一控制晶体管的栅极连接。
例如，在本公开至少一实施例提供的显示基板中，所述第一转接电极还包括与所述第二方向平行延伸的第三部分，所述第三部分与所述第二部分连接，所述第三部分与所述第一部分在所述第一方向上并排设置，所述输入电路包括输入晶体管，所述输入晶体管的有源层在所述衬底基板上的正投影位于所述第一控制晶体管的有源层在所述衬底基板上的正投影与所述第一降噪晶体管的有源层在所述衬底基板上的正投影之间，所述输入晶体管的第一极与所述第三部分的端部连接。
例如，在本公开至少一实施例提供的显示基板中，所述第一转接电极包括所述第一节点。
例如，本公开至少一实施例提供的显示基板，还包括第二转接电极，所述第一控制电路还包括第二控制晶体管，所述第二转接电极包括第一部分以及平行于所述第二方向的第二部分，所述第二转接电极的第一部分的端部与所述第二控制晶体管的第一极连接，所述第二转接电极的第二部分与所述第一控制晶体管的第一极连接，所述第二转接电极包括所述第二节点。
例如，在本公开至少一实施例提供的显示基板中，所述第二控制晶体管的有源层在所述衬底基板上的正投影位于所述第一控制晶体管的有源层在所述衬底基板上的正投影远离所述显示区的一侧。
例如，在本公开至少一实施例提供的显示基板中，所述第二控制电路还包括第二降噪晶体管,所述第二降噪晶体管的有源层和所述第一降噪晶体管的有源层位于一个连续的第一半导体层，且所述第一半导体层沿第一方向延伸，所述第二降噪晶体管的栅极和所述第一降噪晶体管的栅极沿第二方向延伸且沿第一方向并排设置，所述显示基板还包括沿所述第二方向延伸的所述第一连接走线以及第二连接走线，所述第一连接走线以及所述第二连接走线平行设置，以及所述第一连接走线与所述第二连接走线分别与所述第一转接电极交叠，所述第一连接走线的第一端与所述第二降噪晶体管的栅极连接，所述第一连接走线的第二端与不在同层的所述第二转接电极的第二部分的端部连接，所述第二连接走线的第一端与所述第一降噪晶体管的栅极连接，所述第二连接走线的第二端与所述第二时钟信号线连接以接收所述第二时钟信号。
例如，在本公开至少一实施例提供的显示基板中，所述第二降噪晶体管的有源层和所述第一降噪晶体管的有源层在所述衬底基板上的正投影位于所述第一控制晶体管的有源层在所述衬底基板上的正投影靠近所述显示区的一侧。
例如，在本公开至少一实施例提供的显示基板中，所述移位寄存器单元还包括第一绝缘层、第二绝缘层和第三绝缘层，所述第一绝缘层位于所述第一控制晶体管的有源层和所述第一控制晶体管的栅极之间，所述第二绝缘层和所述第三绝缘层位于所述第一转接电极以及所述第一控制晶体管的栅极之间，所述第一控制晶体管的栅极通过贯穿所述第二绝缘层以及所述第三绝缘层的过孔与所述第一转接电极的第二部分连接，以及所述第一连接走线的第二端通过贯穿所述第二绝缘层以及所述第三绝缘层的过孔与所述第二转接电极的第二部分的端部连接。
例如，在本公开至少一实施例提供的显示基板中，所述稳压晶体管的有源层在所述衬底基板上的正投影位于所述第一控制晶体管的有源层在所述衬底基板上的正投影远离所述显示区的一侧。
例如，在本公开至少一实施例提供的显示基板中，所述第一方向与所述第二方向的夹角在70°到90°之间。
例如，在本公开至少一实施例提供的显示基板中，所述第一时钟信号以及所述第二时钟信号线位于所述移位寄存器单元的远离所述显示区的一侧。
例如，本公开至少一实施例提供的显示基板还包括第一电源线，配置为向所述移位寄存器单元提供第一电压，所述第一电源线在所述衬底基板上沿所述第一方向延伸，且与所述第二控制电路连接，所述第一电源线在所述衬底基板上的正投影位于所述移位寄存器单元在所述衬底基板上的正投影的靠近所述显示区的一侧。
例如，本公开至少一实施例提供的显示基板还包括第二电源线，所述第二电源线在所述衬底基板上沿所述第一方向延伸，且配置为向所述移位寄存器单元提供第二电压；所述第二电源线在所述衬底基板上的正投影位于所述第一时钟信号线以及所述第二时钟信号线在所述衬底基板上的正投影与所述移位寄存器单元在所述衬底基板上的正投影之间，所述稳压晶体管的栅极与所述第二电源线连接以接收所述第二电压。
例如，在本公开至少一实施例提供的显示基板中，所述第二电源线包括在所述第二方向上突出的突出部，所述第二控制晶体管的第二极与所述第二电源线上的突出部连接，以接收所述第二电压。
例如，在本公开至少一实施例提供的显示基板中，所述输入晶体管包括并列的第一栅极和第二栅极，所述输入晶体管的第一栅极以及第二栅极与所述第二控制晶体管的栅极连接，所述第二控制晶体管的栅极还与所述第一时钟信号线连接，所述第一时钟信号线向所述第二控制晶体管的栅极以及所述输入晶体管的第一栅极和第二栅极提供所述第一时钟信号。
例如，本公开至少一实施例提供的显示基板还包括第三转接电极，所述第三转接电极沿所述第一方向延伸，所述第三转接电极的第一端通过贯穿绝缘层的过孔与所述第二控制晶体管的栅极以及所述输入晶体管的第一栅极和第二栅极连接，所述第三转接电极的第二端与所述第一控制晶体管的第二极连接。
例如，在本公开至少一实施例提供的显示基板中，所述移位寄存器单元还包括输出控制电路，所述输出控制电路配置为在所述第二节点的电平的控制下，对所述输出端的电平进行控制，所述输出控制电路包括输出控制晶体管和第一电容，所述第一电容在所述衬底基板上的正投影位于所述输出控制晶体管的有源层在所述衬底基板上的正投影靠近所述显示区的一侧，所述第一电容在所述衬底基板上的正投影与所述第一电源线在所述衬底基板上的正投影至少部分重叠。
例如，在本公开至少一实施例提供的显示基板中，所述第一电容的形状为矩形。
例如，本公开至少一实施例提供的显示基板还包括第四转接电极，所述第四转接电极与所述第二降噪晶体管的第一极以及所述输出控制晶体管的第一极连接，所述第二降噪晶体管的栅极与所述输出控制晶体管的栅极连接，所述第四转接电极也包括所述第二节点。
例如，本公开至少一实施例提供的显示基板还包括第五转接电极，所述输出电路包括输出晶体管和第二电容，所述第二电容在所述衬底基板上的正投影位于所述第一电源线在衬底基板上的正投影的远离所述显示区的一侧，所述输出晶体管的第一极与所述第五转接电极的第一端连接，所述第一降噪晶体管的栅极通过贯穿绝缘层的过孔与所述第五转接电极连接。
例如，在本公开至少一实施例提供的显示基板中，所述第二电容为矩形。
例如，本公开至少一实施例提供的显示基板还包括沿所述第二方向延伸的第六转接电极，其中，所述输出晶体管的栅极通过贯穿绝缘层的过孔与所述第六转接电极的第一端连接，所述第六转接电极的第二端与所述稳压晶体管的第二极连接，所述第六转接电极包括所述第三节点。
例如，本公开至少一实施例提供的显示基板还包括第七转接电极，所述第七转接电极的第一端与所述输出控制晶体管的第二极连接，所述第七转接电极的第二端与所述输出晶体管的第二极连接，所述输出晶体管的第二极与和所述移位寄存器单元相邻的下级移位寄存器单元的输入晶体管的第二极。
例如，在本公开至少一实施例提供的显示基板中，所述输出控制晶体管有源层和所述输出晶体管的至少部分有源层位于一个连续的第二半导体层，且所述第二半导体层沿所述第一方向延伸，所述输出控制晶体管的栅极和所述输出晶体管的栅极沿所述第二方向延伸且在所述第一方向上并排设置，所述输出控制晶体管的第一极与所述第一电源线连接，以接收所述第一电压。
本公开至少一实施例还提供一种显示装置，包括上述任一实施例所述的显示基板。
本公开至少一实施例还提供一种显示基板的制备方法，包括：提供衬底基板，所述衬底基板包括显示区以及至少围绕显示区的周边区，以及在所述衬底基板的周边区上形成移位寄存器单元、第一时钟信号线、第二时钟信号线、第一电源线以及第二电源线，包括：在衬底基板上形成半导体层，并对所述半导体层进行构图工艺形成所述移位寄存器的各个电路的多个晶体管的有源层；在所述多个晶体管的有源层的远离所述衬底基板的一侧形成第一绝缘材料层，并对所述第一绝缘材料层进行构图工艺形成第一绝缘层，且所述第一绝缘层包括过孔；在所述第一绝缘层的远离所述衬底基板的一侧形成第一导电材料层，并对所述第一导电材料进行构图工艺形成所述多个晶体管的栅极、多条连接走线以及所述各个电路的多个电容的第一极；在所述多个晶体管的栅极的远离所述衬底基板的一侧形成第二绝缘材料层，并对所述第二绝缘材料层进行构图工艺形成第二绝缘层，且所述第二绝缘层包括过孔；在所述第二绝缘层的远离所述衬底基板的一侧形成第二导电材料层，并对所述第二导电材料进行构图工艺形成所述多个电容的第二极；在所述第二绝缘层以及所述多个电容的第二电容极板的远离所述衬底基板的一侧形成第三绝缘材料层，并对所述第三绝缘材料层进行构图工艺形成第三绝缘层，且所述第三绝缘层包括过孔；在所述第三绝缘层的远离所述衬底基板的一侧形成第三导电材料层，并对所述第三导电材料进行构图工艺形成所述多个晶体管的第一极和第二极、多个转接电极、所述第一时钟信号线、所述第二时钟信号线、所述第一电源线以及所述第二电源线；所述各个晶体管的第一极和第二极通过贯穿所述第一绝缘层、所述第二绝缘层以及所述第三绝缘层的过孔与所述各个晶体管的有源层连接，所述各个晶体管以及所述各个电容通过所述多条连接走线或所述多个转接电极并通过贯穿所述第二绝缘层以及所述第三绝缘层的过孔相互连接以及与所述第一电源线、所述第二电源线、所述第一时钟信号线和所述第二时钟信号线连接。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为一种显示面板的整体电路架构示意图；
图1B为一种移位寄存器单元的电路图；
图1C为图1B所示的移位寄存器单元工作时的信号时序图；
图1D为图1B中所示的移位寄存器单元在显示基板上的布局示意图；
图2为本公开至少一实施例提供的一种显示基板的布局示意图；
图3为本公开至少一实施例提供显示基板的半导体层的平面图；
图4为本公开至少一实施例提供显示基板的第一导电层的平面图；
图5为本公开至少一实施例提供显示基板的第二导电层的平面图；
图6为本公开至少一实施例提供显示基板的过孔分布图；
图7为本公开至少一实施例提供显示基板的第三导电层的平面图；
图8为图2所示的显示基板沿A-B方向的剖面图；
图9为本公开至少一实施例提供的一种显示装置的示意图；以及
图10为本公开至少一实施例提供的一种显示基板的制作方法的流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面通过几个具体的实施例对本公开进行说明。为了保持本发明实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本发明实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同的参考标号表示。
在显示技术领域，例如液晶显示面板或有机发光二极管(Organic LightEmitting Diode,OLED)显示面板的像素阵列通常包括多行栅线和与栅线交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上形成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用包括多个级联的移位寄存器单元的GOA为像素阵列的多行栅线提供开关态电压信号(扫描信号)，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。GOA的大小会直接影响显示面板的边框的大小，显示面板的边框越小，可以实现更高的屏占比，使得显示效果更好。下面将结合附图对显示面板的整体电路结构进行介绍。
图1A为一种显示面板的整体电路架构的示意图。例如，如图1A所示，显示面板包括衬底基板101，衬底基板101包括显示区(即像素阵列区)102以及位于显示区102周边的周边区106。例如周边区106围绕显示区102。显示区102包括阵列排布的像素单元103，周边区106包括移位寄存器单元104，多个级联的移位寄存器单元104组成栅极驱动电路，用于向显示面板的显示区102中的阵列排布的像素单元103提供例如逐行移位的栅极扫描信号。周边区106还包括发光控制单元105，多个级联的发光控制单元105组成发光控制阵列，用于向显示面板的显示区102中的阵列排布的像素单元103提供例如逐行移位的发光控制信号。
如图1A所示，显示面板还包括位于周边区106的数据驱动芯片IC，数据驱动芯片IC配置为向阵列排布的像素单元103提供数据信号。与数据驱动芯片IC连接的数据线D1-DN(N为大于1的整数)纵向(例如图中的竖直方向)穿过显示区102，以分别为每一列的像素单元103提供数据信号。与移位寄存器单元104连接的栅线G1-GM(M为大于1的整数)横向(例如图中的水平方向)穿显示区102，与发光控制单元105连接的发光控制线E1-EM(M为大于1的整数)横向穿显示区102，以为阵列排布的像素单元103提供栅极扫描信号和发光控制信号。
例如，各个像素单元103可以包括本领域内的具有7T1C、8T2C或4T1C等电路结构的像素电路和发光元件，像素电路在通过数据线传输的数据信号和通过栅线传输的栅极扫描信号和发光控制线E1-EM传输的发光控制信号的控制下工作，以驱动发光元件发光从而实现显示等操作。该发光元件例如可以为有机发光二极管(OLED)或量子点发光二极管(QLED)。
图1B为一种移位寄存器单元的电路结构图。图1C为图1B所示的移位寄存器单元工作时的信号时序图。下面结合图1B和图1C对该移位寄存器单元的工作过程进行简要地介绍。
如图1B所示，该移位寄存器单元104包括8个晶体管(输入晶体管T1、第一控制晶体管T2、第二控制晶体管T3、输出控制晶体管T4、输出晶体管T5、第一降噪晶体管T7、第二降噪晶体管T6以及稳压晶体管T8)以及2个电容(第一电容C1和第二电容C2)。例如，当多个移位寄存器单元104级联时，第一级移位寄存器单元中的输入晶体管T1的第二极和输入端IN连接，输入端IN被配置为与触发信号线GSTV(图中未示出)连接以接收触发信号作为输入信号，而其它各级移位寄存器单元104(例如除第一极移位寄存器单元外)中的与输入晶体管T1的第二极连接的输入端IN与上一级移位寄存器单元104的输出端电连接，以接收上一级移位寄存器单元104的输出端GOUT输出的输出信号作为输入信号，由此实现移位输出，以用于对显示区102的像素单元103的阵列进行例如逐行扫描。
另外，在图1B所示的示例中，移位寄存器单元104还包括第一时钟信号端CK和第二时钟信号端CB，GCK表示第一时钟信号线，GCB表示第二时钟信号线。例如，第一时钟信号端CK和第二时钟信号线GCB或第一时钟信号线GCK连接以接收第一时钟信号。例如，当第一时钟信号端CK和第一时钟信号线GCK连接时，第一时钟信号线GCK提供第一时钟信号，当第一时钟信号端CK和第二时钟信号线GCB连接时，第二时钟信号线GCB提供第一时钟信号；具体视实际情况而定，本公开的实施例对此不作限制。第二时钟信号端CB和第二时钟信号线GCB或第一时钟信号线GCK连接以接收第二时钟信号。下面以第一时钟信号端CK和第一时钟信号线GCK连接以接收第一时钟信号，第二时钟信号端CB和第二时钟信号线GCB连接以接收第二时钟信号为例进行介绍，本公开的实施例对此不作限制。例如，第一时钟信号GCK以及第二时钟信号GCB可以采用占空比大于50％的脉冲信号，并且二者例如相差半个周期；VGH表示第一电源线以及第一电源线提供的第一电压，例如，第一电压为直流高电平，VGL表示第二电源线以及第二电源线提供的第二电压，例如，第二电压为直流低电平，且第一电压大于第二电压；N1、N2以及N3分别表示电路示意图中的第一节点、第二节点以及第三节点。
如图1B所示，输入晶体管T1的栅极和第一时钟信号端CK(第一时钟信号端CK和第一时钟信号线GCK连接)连接以接收第一时钟信号，输入晶体管T1的第二极和输入端IN连接，输入晶体管T1的第一极和第一节点N1连接。例如，当移位寄存器单元104为第一级移位寄存器单元时，输入端IN与触发信号线GSTV(图中未示出)连接以接收触发信号，当移位寄存器单元104为除第一级移位寄存器以外的其他各级移位寄存器单元时，输入端IN与其上级移位寄存器单元的输出端GOUT连接。
第一控制晶体管T2的栅极和第一节点N1连接，第一控制晶体管T2的第二极和第一时钟信号端CK(第一时钟信号端CK和第一时钟信号线GCK连接)连接以接收第一时钟信号，第一控制晶体管T2的第一极和第二节点N2连接。
第二控制晶体管T3的栅极和第一时钟信号端CK(第一时钟信号端CK和第一时钟信号线GCK连接)连接以接收第一时钟信号，第二控制晶体管T3的第二极和第二电源线VGL连接以接收第二电压，第二控制晶体管T3的第一极和第二节点N2连接。
输出控制晶体管T4的栅极和第二节点N2连接，输出控制晶体管T4的第一极和第一电源线VGH连接以接收第一电压，输出控制晶体管T4的第二极和输出端GOUT连接。
第一电容C1的第一极和第二节点N2连接，第一电容C1的第二极和第一电源线VGH连接。
输出晶体管T5的栅极和第三节点N3连接，输出晶体管T5的第一极和第二时钟信号端CB(第二时钟信号端CB和第二时钟信号线GCB连接)连接，输出晶体管T5的第二极和输出端GOUT连接。
第二电容C2的第一极和第三节点N3连接，第二电容C2的第二极和输出端GOUT连接。
第一降噪晶体管T7的栅极和第二时钟信号端CB(第二时钟信号端CB和第二时钟信号线GCB连接)连接以接收第二时钟信号，第一降噪晶体管T7的第一极和第一节点N1连接。
第二降噪晶体管T6的栅极和第二节点N2连接，第二降噪晶体管T6的第一极和第一电源线VGH连接以接收第一电压，第二降噪晶体管T6的第二极和第一降噪晶体管T7的第二极连接。
稳压晶体管T8的栅极和第二电源线VGL连接以接收第二电压，稳压晶体管T8的第一极和第一节点N1连接，稳压晶体管T8的第二极和第三节点N3连接。
图1B中所示的移位寄存器单元104中的晶体管均是以P型晶体管为例进行说明的，即各个晶体管在栅极接入低电平时导通(导通电平)，而在接入高电平时截止(截止电平)。此时，晶体管的第一极可以是源极，晶体管的第二极可以是漏极，在其它实施例中晶体管的第一极和第二极可以互换。
该移位寄存器单元包括但不限于图1B的配置方式，例如，移位寄存器单元104中的各个晶体管也可以采用N型晶体管或混合采用P型晶体管和N型晶体管，只需同时将选定类型的晶体管的端口极性按照本公开的实施例中的相应晶体管的端口极性进行连接即可。
需要说明的是，该移位寄存器单元中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，这里均以薄膜晶体管为例进行说明，例如该晶体管的有源层(沟道区)采用半导体材料，例如，多晶硅(例如低温多晶硅或高温多晶硅)、非晶硅、氧化铟镓锡(IGZO)等，而栅极、源极、漏极等则采用金属材料，例如金属铝或铝合金。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，在本公开的实施例中，电容的电极可以采用金属电极或其中一个电极采用半导体材料(例如掺杂的多晶硅)。
图1C为图1B所示的移位寄存器单元104工作时的信号时序图。下面结合图1B和图1C对该移位寄存器的工作过程进行详细地介绍。例如，以移位寄存器单元104的工作原理进行说明，其余各级移位寄存器单元104(除第一级移位寄存器单元)的工作原理与其类似，不再赘述。然而，第一级寄存器单元的工作原理与移位寄存器单元104的区别在于：第一级寄存器单元的输入端连接触发信号线GSTV，而移位寄存器单元104的输入端连接上一级移位寄存器单元的输出端。如图1C所示，该移位寄存器单元104的工作过程包括4个阶段，分别为第一阶段t1、第二阶段t2、第三阶段t3和第四阶段t4，图1C示出了每个阶段中各个信号的时序波形。
在输入阶段t1，如图1C所示，第一时钟信号端CK上提供的第一时钟信号为低电平信号，第二时钟信号端CB上提供的第二时钟信号为高电平信号，输入端IN接收上一级移位寄存器单元的输出端提供的触发信号(例如为输入信号Vin)，例如输入信号Vin与第二电源线VGL提供的低电平信号VL相等。由于第一时钟信号为低电平信号，输入晶体管T1导通，输入信号经由输入晶体管T1传输至第一节点N1。由于输入晶体管T1传递低电平信号具有阈值损失，从而第一节点N1的电压为Vin-Vth1，即VL-Vth1，其中，Vth1表示输入晶体管T1的阈值电压。由于稳压晶体管T8的栅极接收第二电源线VGL提供的低电平信号VL，从而稳压晶体管T8处于开启状态，由此，电压VL-Vth1经由稳压晶体管T8传输至第三节点N3。例如，稳压晶体管T8的阈值电压表示为Vth8，同理，由于稳压晶体管T8传递低电平信号具有阈值损失，第三节点N3的电压为VL-VthN1，其中，VthN1为Vth1和Vth8中较小的一个。第三节点N3的电压可以控制输出晶体管T5导通，第二时钟信号经由输出晶体管T5被写入输出端GOUT以作为输出信号，即在输入阶段t1，输出信号为高电平的第二时钟信号，即第一电源线VGH提供的高电平信号VH。
在输入阶段t1，由于第一时钟信号为低电平信号，第二控制晶体管T3导通，第二电源线VGL提供的低电平信号VL经由第二控制晶体管T3传输至第二节点N2，由于第一节点N1的电压为VL-Vth1，第一控制晶体管T2导通，低电平的第一时钟信号经由第一控制晶体管T2传输至第二节点N2。例如，第一控制晶体管T2的阈值电压表示为Vth2，第二控制晶体管T3的阈值电压表示为Vth3，当Vth3<Vth2+Vth1时，则第二节点N2的电压为VL-Vth2-Vth1；而当Vth3>Vth2+Vth1时，则第二节点N2的电压为VL-Vth3。此时，输出控制晶体管T4和第一降噪晶体管T6均导通。由于第二时钟信号为高电平信号，第二降噪晶体管T7截止。
在输出阶段t2，第一时钟信号端CK上提供的第一时钟信号为高电平信号，第二时钟信号端CB上提供的第二时钟信号为低电平信号，输入端IN接收上一级移位寄存器单元的输出端提供的输入信号Vin为高电平信号。输出晶体管T5导通，第二时钟信号经由输出晶体管T5被写入输出端GOUT以作为输出信号。在输入阶段t1，第二电容C2的连接输出端GOUT的一端的电压为第一电源线VGH提供的高电平信号VH，第二电容C2的连接第三节点N3的一端的电压为VL-VthN1，而在输出阶段t2，第二电容C2的连接输出端GOUT的一端的电压变为第二电源线VGL提供的低电平信号VL，由于第二电容C2的自举作用，第二电容C2的连接第三节点N3的一端的电压变为2VL-VthN1-VH，即第三节点N3的电压变为2VL-VthN1-VH，此时，稳压晶体管T8截止，输出晶体管T5可以更好地打开，输出信号为第二电源线VGL提供的低电平信号VL。
在输出阶段t2，第一时钟信号为高电平信号，从而输入晶体管T1和第二控制晶体管T3均截止。第一节点N1的电压仍为VL-VthN1，第一控制晶体管T2导通，高电平的第一时钟信号经由第一控制晶体管T2传输至第二节点N2，即第二节点N2的电压为高电平信号VH，由此，输出控制晶体管T4和第二降噪晶体管T6均截止。由于第二时钟信号为低电平信号，第一降噪晶体管T7导通。
在缓冲阶段t3，第一时钟信号端CK上提供的第一时钟信号和第二时钟信号端CB上提供的第二时钟信号均为高电平信号，输入端IN接收上一级移位寄存器单元的输出端提供的输入信号Vin为高电平信号。输出晶体管T5导通，第二时钟信号经由输出晶体管T5被写入输出端GOUT以作为输出信号，此时，输出信号为高电平的第二时钟信号，即高电平信号VH。由于第二电容C2的自举作用，第三节点N3的电压变为VL-VthN1。
在缓冲阶段t3，第一时钟信号为高电平信号，从而输入晶体管T1和第二控制晶体管T3均截止。第三节点N3的电压变为VL-VthN1，此时，稳压晶体管T8导通，第一节点N1的电压也为VL-VthN1，第一控制晶体管T2导通，高电平的第一时钟信号经由第一控制晶体管T2传输至第二节点N2，即第二节点N2的电压为高电平信号VH，由此，第二降噪晶体管T6和输出控制晶体管T4均截止。由于第二时钟信号为高电平信号，第二降噪晶体管T7截止。
在稳定阶段t4的第一子阶段t41中，第一时钟信号端CK上提供的第一时钟信号为低电平信号，第二时钟信号端CB上提供的第二时钟信号为高电平信号，输入端IN接收上一级移位寄存器单元的输出端提供的输入信号Vin为高电平信号，例如输入信号Vin与第一电源线VGH提供的高电平信号VH相等。由于第一时钟信号为低电平信号，输入晶体管T1导通，输入信号Vin经由输入晶体管T1传输至第一节点N1，由于输入晶体管T1传递高电平信号无阈值损失，第一节点N1的电压为输入信号Vin(即，高电平信号VH)，第一控制晶体管T2截止。由于稳压晶体管T8处于开启状态，第三节点N3的电压与第一节点N1相同，也就是说，第三节点N3的电压为VH，输出晶体管T5截止。由于第一时钟信号为低电平信号，第二控制晶体管T3导通，第二节点N2的电压为VL-Vth1，第二降噪晶体管T6和输出控制晶体管T4均导通，高电平信号VH经由输出控制晶体管T4传输至输出端GOUT，即输出信号为高电平信号VH。
在稳定阶段t4的第二子阶段t42中，第一时钟信号端CK上提供的第一时钟信号为高电平信号，第二时钟信号端CB上提供的第二时钟信号为低电平信号，输入端IN接收上一级移位寄存器单元的输出端提供的输入信号Vin为高电平信号。第一节点N1和第三节点N3的电压为输入信号Vin(即，第一电源线VGH提供的高电平信号VH)，第一控制晶体管T2和输出晶体管T5均截止。第一时钟信号为高电平信号，从而输入晶体管T1和第二控制晶体管T3均截止，由于第一电容C1的保持作用，第二节点N2的电压仍为VL-Vth3，输出控制晶体管T4和第一降噪晶体管T6均导通，高电平信号VH经由输出控制晶体管T4传输至输出端GOUT，输出信号为高电平信号VH。
在第二子阶段t42中，由于第二时钟信号为低电平信号，第二降噪晶体管T7导通，从而高电平信号VH经由第一降噪晶体管T6和第二降噪晶体管T7被传输至第三节点N3和第一节点N1，以使第一节点N1的电压和第三节点N3的电压保持为高电平。
在稳定阶段t4的第三子阶段t43中，第一时钟信号端CK上提供的第一时钟信号和第二时钟信号端CB上提供的第二时钟信号均为高电平信号，输入端IN接收上一级移位寄存器单元的输出端提供的输入信号Vin为高电平信号。第一节点N1和第三节点N3的电压为高电平信号VH，第一控制晶体管T2和输出晶体管T5截止。第一时钟信号为高电平信号，从而输入晶体管T1和第二控制晶体管T3均截止，第二节点N2的电压仍为VL-Vth3，输出控制晶体管T4和第一降噪晶体管T6均导通。高电平信号VH经由输出控制晶体管T4传输至输出端GOUT，输出信号为高电平信号VH。
图1D为图1B中所示的移位寄存器单元104在显示基板上的布局示意图。如图1D所示，该显示基板包括移位寄存器单元104的输入晶体管T1至稳压晶体管T8、第一电容C1和第二电容C2以及第一时钟信号线GCK、第二时钟信号线GCB、第一电源线VGH和第二电源线VGL。
例如，如图1D所示，稳压晶体管T8位于第一控制晶体管T2和第二电源线VGL的靠近显示区(例如，图1D中输出端GOUT向显示区102延伸)的一侧，第一降噪晶体管T7和第二降噪晶体管和T6位于第一控制晶体管T2和第二电源线VGL的远离显示区的一侧，使得需要利用一条连接走线以及两个转接线将连接稳压晶体管T8的第一极和第一降噪晶体管T7的第一极连接，而且连接走线还与多条走线交叠(例如，第二电源线VGL，第一控制晶体管T2的有源层等)，增加了电路寄生电容以及空间利用率很低。需要说明的是，寄生电容可以包括平面寄生电容以及空间寄生电容等。在显示基板中，当位于不同层的例如转接电极、连接走线以及栅极等之间在垂直于衬底基板方向上的正投影交叠时可以形成平面寄生电容，另外当位于同一层中的例如转接电极、连接走线以及栅极等之间在平面方向上，例如并排相对时可以形成空间寄生电容(或者称为3D寄生电容)。第一降噪晶体管T7的栅极与输出晶体管T5的第一极连接并与多条走线交叠(例如，第一电源线VGL、第一控制晶体管T2的第一极与T6的栅极之间的转接线)，增加了电路寄生电容以及走线复杂度。因此，在图1D所示的显示基板的各个晶体管的排列方式和连接方式造成很多的走线交叠并增加了连接走线的数量，从而增加了电路寄生电容、走线复杂度，反而使得空间利用率降低，增大了栅极驱动电路占用的空间，不利于显示面板的窄边框设计的实现，且容易由于不必要的交叠使得寄生电容过大而产生信号窜扰等问题，影响显示面板的显示质量。因此，更加简洁的栅极驱动电路的走线布局有利于提高显示面板的空间利用率，从而容易实现显示面板的窄边框、增加屏占比、实现更加惊艳的显示效果。
本公开至少一实施例提供一种显示基板，包括：衬底基板，包括显示区以及位于显示区至少一侧的周边区；以及设置在衬底基板的周边区上的移位寄存器单元、第一时钟信号线以及第二时钟信号线。第一时钟信号线和第二时钟信号线在衬底基板上沿第一方向延伸，且配置为分别向移位寄存器单元提供第一时钟信号以及第二时钟信号，移位寄存器单元包括输入电路、输出电路、第一控制电路、第二控制电路和稳压电路，输入电路配置为响应于第一时钟信号将输入信号输入至第一节点；第一控制电路与第一节点和第二节点连接，且配置为响应于第一节点的电平和第一时钟信号，控制第二节点的电平；第二控制电路与第一节点和第二节点连接，且配置为在第二节点的电平和第二时钟信号的控制下，对第一节点的电平进行控制；稳压电路与第一节点和第三节点连接，且配置为稳定第三节点的电平；输出电路与第三节点连接，且配置为在第三节点的电平的控制下，将输出信号输出至输出端；第一控制电路包括第一控制晶体管，第二控制电路包括第一降噪晶体管，稳压电路包括稳压晶体管，第一控制晶体管的栅极、第一降噪晶体管的第一极以及稳压晶体管的第一极均与第一节点连接，第一降噪晶体管的第一极和稳压晶体管的第一极位于第一源漏电极层，第一源漏电极层包括第一转接电极，第一转接电极包括沿不同于第一方向的第二方向平行延伸的第一部分以及与第一部分一体化形成且沿第一方向延伸的第二部分，第一部分的第一端连接第一降噪晶体管的第一极，第一部分的第二端与稳压晶体管的第一极连接，第二部分与不在相同层的第一控制晶体管的栅极连接。
本公开至少一实施例还提供一种对应于上述显示基板的显示装置和显示基板的制作方法。
本公开上述实施例提供的显示基板优化了的移位寄存器单元的线路连接和结构布局，在一定程度上减少了移位寄存器单元的走线交叠数量、走线复杂度以及增加了移位寄存器单元的空间利用率，有利于实现显示面板的窄边框设计，同时保证了显示面板的显示质量。
下面结合附图对本公开的实施例及其一些示例进行详细说明。
本公开至少一实施例提供一种显示基板。图2为图1B中所示的移位寄存器单元104在显示基板上的一种布局示意图。
例如，如图2所示，显示基板1包括：衬底基板101和设置在衬底基板101上的移位寄存器单元104、第一电源线VGH、第二电源线VGL以及多条时钟信号线(例如，图中所示的第一时钟信号线GCK、第二时钟信号线GCB)。例如，第一电源线VGH第二电源线VGL以及多条时钟信号线在衬底基板10上沿第一方向X延伸，且配置为向移位寄存器单元104分别提供第一电压、第二电压和多个时钟信号(例如，上面所述的第一时钟信号或第二时钟信号等)。
需要注意的是，第一电源线VGH、第二电源线VGL以及多条时钟信号线均可以沿第一方向X平行设置，也可以相互之间交叉一定的角度(例如，小于等于20°)，本公开的实施例对此不作限制。
需要说明的是，沿第一方向延伸指的是第一电源线、第二电源线以及多条时钟信号线的主干的延伸方向，不包括从各信号线从主干上分出的突出部或拐角等。
例如，第一电源线VGH配置为向栅极驱动电路包括的多个级联的移位寄存器单元104提供第一电压，第二电源线VGL配置为向栅极驱动电路包括的多个级联的移位寄存器单元104提供第二电压。例如，第一电压大于第二电压，例如第一电压为直流高电平，第二电压为直流低电平。
例如，该衬底基板101可以采用例如玻璃、塑料、石英或其他适合的材料，本公开的实施例对此不作限制。
例如，显示基板1包括像素阵列区(即图1A所示的显示区102，下面称作像素阵列区102)和除像素阵列区之外的周边区106(如图1A所示)，例如，上述第一电源线VGH、第二电源线VGL、多条时钟信号线和移位寄存器单元104位于周边区106内且位于衬底基板101的一侧(如图1A所示，位于像素阵列区102与衬底基板101的侧边之间)，例如，如图1A所示，位于衬底基板101的左侧，当然也可以位于衬底基板101的右侧或左右双侧，本公开的实施例对此不作限制。
例如，第一时钟信号GCK以及第二时钟信号线GCB位于移位寄存器单元104的远离显示区102的一侧。例如，第一电源线VGH在衬底基板101上的正投影位于移位寄存器单元104在衬底基板101上的正投影的靠近显示区102的一侧。例如，第二电源线VGL在衬底基板101上的正投影位于第一时钟信号线CGK以及第二时钟信号线CGB在衬底基板101上的正投影与移位寄存器单元104在衬底基板101上的正投影之间。上述走线设置，可以便于移位寄存器104的其它走线与第一时钟信号GCK、第二时钟信号线GCB、第一电源线VGL以及第二电源线VGH连接。
需要注意的是，上述走线位置仅是示例性的，只要能满足走线的设置便于与移位寄存器单元104的连接即可，本公开的实施例对此不作限制。
例如，像素阵列区102包括阵列排布的多个像素单元103。例如，多个像素单元103的每个包括像素驱动电路，例如还可以进一步包括发光元件(图中未示出)。
例如，多个级联的移位寄存器单元104组成栅极驱动电路。例如，该多个移位寄存器单元104的输出端GOUT分别与位于像素阵列区102的各行像素驱动电路的栅极扫描信号端连接以向该各行像素电路提供输出信号(例如，栅极扫描号)，从而实现驱动发光元件发光。例如，该像素驱动电路可以是本领域内的例如包括7T1C、2T1C、4T2C、8T2C等电路结构的像素电路，在此不再赘述。
图2中仅示出了栅极驱动电路中的其中一级移位寄存器单元104，例如，如图2所示，移位寄存器单元104的第一时钟端CK(如图1B所示)和第一时钟信号GCK连接以接收第一时钟信号，移位寄存器单元104的第二时钟信号端CB(如图1B所示)和第二时钟信号线GCB连接以接收第二时钟信号，而移位寄存器单元104的下一级移位寄存器单元的第一时钟信号端CK和第二时钟信号线GCB连接以接收第一时钟信号，第二时钟信号端CB和第一时钟信号GCK连接以接收第二时钟信号，以此类推。例如，若移位寄存器单元104作为第一级移位寄存器单元的下一级移位寄存器单元，则第X(X为大于1的偶数)级移位寄存器单元的第一时钟信号端CK和第一时钟信号线GCK连接以接收第一时钟信号，第X级移位寄存器单元的第二时钟信号端CB和第二时钟信号线GCB连接以接收第二时钟信号，第X-1级移位寄存器单元104的第一时钟端CK和第二时钟信号线GCB连接以接收第一时钟信号，第X-1级移位寄存器单元104的第二时钟信号端CB和第一时钟信号GCK连接以接收第二时钟信号，需要注意的是，各级移位寄存器单元和时钟信号线的连接方式还可以采用本领域内的其他的连接方式，本公开的实施例对此不作限制。例如，第一级移位寄存器单元的输入端和触发信号线GSTV连接以接收触发信号作为输入信号，则其它级的移位寄存器单元的输入端和上一级移位寄存器单元(例如，第二级移位寄存器单元的输入端与第一级移位寄存器单元)的输出端GOUT连接。下面以图2所示的移位寄存器单元104的结构为例进行说明，本公开的实施例对此不作限制。
例如，如图1B所示，在一些示例中，该移位寄存器单元104包括输入电路1041、输出电路1043、第一控制电路1042、第二控制电路1045和稳压电路1046。在另一些示例中，该移位寄存器单元104还包括输出控制电路1044。
输入电路1041配置为响应于第一时钟信号将输入信号输入至第一节点N1。例如，输入电路1041和输入端IN、第一节点N1以及第一时钟信号端CK连接，配置为在第一时钟信号端CK接收的第一时钟信号的控制下导通，将输入端IN与第一节点N1连接，从而将输入信号输入至第一节点N1。例如，输入电路1041实现为上面所述的输入晶体管T1，输入晶体管T1的连接方式可参考上面的描述，在此不再赘述。
输出电路1043与第三节点N3连接且配置为将输出信号输出至输出端GOUT。例如，输出电路1043和第三节点N3、输出端GOUT以及第二时钟信号端CB连接，配置为在第三节点N3的电平的控制下导通，使得第二时钟信号端CB和输出端GOUT连接，从而在输出端GOUT输出第二时钟信号，例如，输出第二时钟信号的低电平。例如，输出电路1043实现为上面所述的输出晶体管T5和第二电容C2，输出晶体管T5和第二电容C2的连接方式可参考上面的描述，在此不再赘述。
第一控制电路1042与第一节点N1和第二节点N2连接，且配置为响应于第一节点N1的电平和第一时钟信号，控制第二节点N2的电平。例如，第一控制电路和第一节点N1、第二节点N2以及第一时钟信号端CK连接，配置为在第一节点N1的电平的控制下导通，使得第二节点N2和第一时钟信号端CK连接，从而将第一时钟信号端CK提供的第一时钟信号提供至第二节点N2。例如，第一控制电路1042实现为上面所述的第一控制晶体管T2和第二控制晶体管T3，第一控制晶体管T2和第二控制晶体管T3的连接方式可参考上面的描述，在此不再赘述。需要注意的是，第一控制电路1042不限于与第一节点N1连接，还可以与其他独立的电压端(提供与第一节点N1的电压相同的电压)或者单独设置的一个与输入电路相同的电路连接，本公开的实施例对此不作限制。移位寄存器单元的其他电路的连接与此类似，在此不再赘述。
第二控制电路1045与第一节点N1和第二节点N2连接，且配置为在第二节点N2的电平和第二时钟信号的控制下，对第一节点N1的电平进行控制。例如，第二控制电路1045与第一节点N1、第二节点N2、第一电源线VGH和第二时钟信号端CB连接，配置为在第二节点N2的电平和第二时钟信号端CB接收的第二时钟信号的控制下导通，使得第一电源线VGH和第一节点N1连接，从而将第一节点N1的电位充电至高电平，以避免在非输出阶段输出电路1042导通，从而避免误输出。例如，第二控制电路1045实现为上面所述的第一降噪晶体管T6和第二降噪晶体管T7，第一降噪晶体管T6和第二降噪晶体管T7的连接方式可参考上面的描述，在此不再赘述。
稳压电路1046与第一节点N1和第三节点N3连接，且配置为稳定第三节点N3的电平。例如，稳压电路1046与第一节点N1、第三节点N3和第二电源线VGL连接，且配置为在第二电源线VGL提供的第二电压的控制下导通，使得第一节点N1和第三节点N3连接。例如，稳压电路1046实现为稳压晶体管T8，具体介绍可参考上面图1B中关于稳压晶体管T8的描述，在此不再赘述。
输出控制电路1044配置为在第二节点N2的电平的控制下，对输出端GOUT的电平进行控制。例如，输出控制电路1044和第二节点N2、第一电源线VGH以及输出端GOUT连接，且配置为在第二节点N2的电平的控制下，使得输出端GOUT与第一电源线VGH连接，从而将第一电源线VGH提供的第一电压输出至输出端GOUT，以将输出端GOUT控制在高电平，从而避免移位寄存器单元在非输出阶段的误输出。例如，输出控制电路1044实现为上面所述的输出控制晶体管T4和第一电容C1，输出控制晶体管T4和第一电容C1的连接方式可参考上面的描述，在此不再赘述。
例如，稳压晶体管T8在第二电源线VGL提供的第二电压的控制下一直处于导通状态，使得第三节点N3通过该稳压晶体管T8与第一节点N1连接，从而防止第三节点N3的电平通过与第一节点N1连接的输入晶体管T1、第一控制晶体管T2以及第二降噪晶体管T7漏电，同时还可以减小第三节点N3的电平对第一控制晶体管T1的应力，从而可以有助于保持第三节点N3的电平，使得输出晶体管T5在输出阶段可以充分打开。
图3、图4、图5和图7分别示出了图2所示显示基板的移位寄存器单元的各层布线的平面图，以及图6示出了图2所示显示基板的移位寄存器单元的过孔分布图。图3为本公开至少一实施例提供显示基板的半导体层的平面图；图4为本公开至少一实施例提供显示基板的第一导电层的平面图；图5为本公开至少一实施例提供显示基板的第二导电层的平面图；图6为本公开至少一实施例提供显示基板的过孔分布图；图7为本公开至少一实施例提供显示基板的第三导电层的平面图；图8为图2所示的显示基板沿A-B方向的剖面。
例如，显示基板1还包括第一绝缘层350(例如，第一栅绝缘层)、第二绝缘层360(例如，第二栅绝缘层)、第三绝缘层370(例如，层间绝缘层)，并可以位于图3、图4、图5和图7所示的层结构之间。例如，第一绝缘层350(如图8所示)位于图3所示的半导体层310和图4所示的第一导电层320之间，第二绝缘层360(如图8所示)位于图4所示的第一导电层320和图5所示的第二导电层330之间，第三绝缘层370(如图8所示)位于图5所示的第二导电层330和图7所示的第三导电层340之间。
例如，如图8所示，显示基板1还包括第四绝缘层380，该第四绝缘层380位于第三导电层340上，用于保护第三导电层340。
例如，如图8所示，显示基板1还包括阻挡层390和缓冲层3100。缓冲层3100位于第一绝缘层350靠近衬底基板101的一侧，阻挡层390位于缓冲层3100与衬底基板101之间。阻挡层390和缓冲层3100可以提供用于形成栅极驱动电路的平坦表面，并且可以避免衬底基板101中可能存在的杂质扩散到栅极驱动电路中而不利影响显示基板的性能。
例如，第一绝缘层350、第二绝缘层360、第三绝缘层370、第四绝缘层380、阻挡层390和缓冲层3100中一种或多种的材料可以包括氧化硅、氮化硅、氧氮化硅等无机绝缘材料，或其它适合的材料，并且，第一绝缘层350、第二绝缘层360、第三绝缘层370、第四绝缘层380、阻挡层390和缓冲层3100的材料可以相同也可以不同，本公开的实施例对此不作限定。
需要注意的是，图2所示的显示基板以栅极驱动电路中的其中一级移位寄存器和与其连接的第一电源线、第二电源线以及信号线的布局设计为例进行说明，其余各级移位寄存器的布局实施方式可以参考图2中所示的布局方式，在此不再赘述，当然也可以采用其他的布局方式，本公开的实施例对此不作限制。当然，其余各个栅极驱动电路的各级移位寄存器也可以参考图2中所示的布局方式，也可以采用其他的布局实式，本公开的实施例对此不作限制。
下面结合图2-图8对本公开至少一实施例提供的显示基板进行详细地介绍。
例如，图2中所示的移位寄存器单元104的输入晶体管T1的有源层A1至稳压晶体管T8的有源层A8可以由图3所示的半导体层310形成。半导体层310可采用半导体材料图案化形成。例如，如图3所示，根据需要，该半导体层310可以短棒状或具有弯曲或弯折的形状，可用于制作上述输入晶体管T1的有源层A1至稳压晶体管T8的有源层A8。各有源层可包括源极区域、漏极区域以及位于源极区域和漏极区域之间的沟道区。例如，沟道区具有半导体特性；源极区域和漏极区域在沟道区的两侧，并且可掺杂有杂质，并因此具有导电性。例如，该源极区域为有源层的一部分，与该源极区域接触的金属电极(例如，位于第三导电层340)对应于晶体管的源极(或叫做第一极)，漏极区域为有源层的一部分，与该漏极区域接触的金属电极(例如，位于第三导电层340)对应于晶体管的漏极(或叫做第二极)。例如，源极区域通过贯穿第一绝缘层350、第二绝缘层360以及第三绝缘层370的过孔与其对应的金属电极(第一极)连接，漏极区域通过贯穿第一绝缘层350、第二绝缘层360以及第三绝缘层370的过孔与其对应的金属电极(第二极)连接。
例如，如图3所示，以第一控制晶体管T2为例，该第一控制晶体管T2的有源层A2包括源极区域S2、漏极区域D2和沟道区P2。例如，如图4所示，该第一控制晶体管T2还包括栅极G2，其中，栅极G2位于第一导电层320。以稳压晶体管T8为例，如图3所示，该稳压晶体管T8的有源层A8包括源极区域S8、漏极区域D8和沟道区P8。例如，如图4所示，该稳压晶体管T8还包括栅极G8，其中，栅极G8位于第一导电层320，其余晶体管与此类似，在此不再赘述。
例如，半导体层310的材料可以包括氧化物半导体、有机半导体或非晶硅、多晶硅等，例如，氧化物半导体包括金属氧化物半导体(例如氧化铟镓锌(IGZO))，多晶硅包括低温多晶硅或者高温多晶硅等，本公开的实施例对此不作限定。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域，本公开的实施例对此不作限制。
需要注意的是，在另一些示例中，各个晶体管的第一极和第二极也可以位于其他导电层，通过位于其和半导体层中间的绝缘层中的过孔与其对应的有源层连接，本公开的实施例对此不作限制。
图4示出了该显示基板的第一导电层320，第一导电层320设置在第一绝缘层350上，从而与半导体层310绝缘。例如，第一导电层320可包括第一电容C1的第一电极CE11以及第二电容C2的第一电极CE21以及输入晶体管T1的栅极G1至稳压晶体管T8的栅极G8和与栅极直接连接的各条走线(例如，第一连接走线L1和第二连接走线L2)。如图4所示，输入晶体管T1的栅极G1至稳压晶体管T8的栅极G8为用虚线圈起来的部分，即为各个晶体管的半导体层结构与第一导电层320上的走线交叠的部分。
例如，第一导电层320的材料可以包括金属材料或者合金材料，例如钼、铝及钛等形成的金属单层或多层结构，例如，该多层结构为多金属层叠层(如钛、铝及钛三层金属叠层(Ti/Al/Ti))。
图5示出了该显示基板的第二导电层330。第二导电层330设置在第二绝缘层360上，从而与第一导电层320绝缘。第二导电层330包括第一电容C1的第二电极CE12至第二电容C2的第二电极CE22。第二电极CE12与第一电极CE11至少部分重叠以形成第一电容C1，第二电极CE22与第一电极CE21至少部分重叠以形成第二电容C2。
例如，第二导电层330的材料可以包括金属材料或者合金材料，例如钼、铝及钛等形成的金属单层或多层结构，例如，该多层结构为多金属层叠层(如钛、铝及钛三层金属叠层(Ti/Al/Ti))。
图7示出了该显示基板的第三导电层340，第二导电层330设置在第三绝缘层360上，从而与其它导电层绝缘。第三导电层340包括多条信号线(例如，第一时钟信号线GCK和第二时钟信号线GCB)、第一电源线VGH、第二电源线VGL等。需要注意的是，该第三导电层340还包括各个晶体管的第一极(例如，与有源层的源极区域连接的源极)以及第二极(例如，与有源层的漏极区域连接的漏极)，连接各个晶体管、电容以及信号线之间的第一转接电极E1、第二转接电极E2、第三转接电极E3、第四转接电极E4、第五转接电极E5、第六转接电极E6以及第七转接电极E7等。
例如，第三导电层340的材料可以包括金属材料或者合金材料，例如由钼、铝及钛等形成的金属单层或多层结构，例如，该多层结构为多金属层叠层(如钛、铝及钛三层金属叠层(Ti/Al/Ti))。本公开的实施例对各功能层的材料不做具体限定。
如图3、图4、图5以及图7所示，多条信号线、第一电源线VGH、第二电源线VGL通过图6所示的至少一个过孔与其余各层中需要与其连接的晶体管以及电容连接，各个晶体管、电容之间也通过至少一个过孔连接，或通过转接电极桥接，在此不再赘述。
图2为上述图3所示的半导体层310、图4所示的第一导电层320、图5所示的第二导电层330和图7所示的第三导电层340的层叠位置关系，以及通过图6所示的多个过孔连接的示意图。
如图2所示，第一控制晶体管T2的栅极G2(如图4所示)、第一降噪晶体管T7的第一极SD71(如图7所示)以及稳压晶体管T8的第一极SD81均(如图7所示)与第一节点N1连接。第一降噪晶体管T7的第一极SD71(如图7所示)和稳压晶体管T8的第一极SD81(如图7所示)均位于第一源漏电极层，第一源漏电极层包括第一转接电极E1(如图7所示)，也就是说，第一降噪晶体管T7的第一极SD71(如图7所示)和稳压晶体管T8的第一极SD81(如图7所示)与第一转接电极E1(如图7所示)位于一个连续的第一源漏电极层且一体形成，从而减少布线数量，提高显示基板的空间占用率。
例如，如图3、图6以及图7所示，第一降噪晶体管T7的第一极SD71通过贯穿第一绝缘层350、第二绝缘层360以及第三绝缘层370的过孔H71与第一降噪晶体管T7的有源层A7连接。稳压晶体管T8的第一极SD81通过贯穿第一绝缘层350、第二绝缘层360以及第三绝缘层370的过孔H81与稳压晶体管T8的有源层A8连接。
例如，如图7所示，第一源漏电极层位于显示基板的第三导电层340。
例如，如图7所示，第一转接电极E1包括沿不同于第一方向X的第二方向Y平行延伸的第一部分E11以及与第一部分一体化形成且沿第一方向延伸的第二部分E12，第一部分E11的第一端连接第一降噪晶体管T7的第一极SD71，第一部分E11的第二端与稳压晶体管T8的第一极SD81连接，第二部分E12与不在相同层的第一控制晶体管T2的栅极G2连接(如图4所示)。需要说明的是，第一部分E11的第一端与第一降噪晶体管T7的第一极SD71的位置视为相同，即一体形成，所以图7中未示出第一部分E11的第一端的标号，同样的，在图7中也未示出第一部分E11的第二端的标号。
例如，如图4、图6以及图7所示，第一转接电极E1的第二部分E12通过贯穿第二绝缘层360以及第三绝缘层370的过孔GH1与第一控制晶体管T2的栅极G2连接。
例如，如图2以及图7所示，第一转接电极E1为位于第一降噪晶体管T7、稳压晶体管T8以及第一控制晶体管T2之间且沿第一方向X以及第二方向Y延伸的折线，第一转接电极E1在第二方向Y延伸的第一部分E11的其中一端(即第一部分E11的第一端)为第一降噪晶体管T7的第一极SD71，第一转接电极E1在第二方向Y延伸的第一部分E11的其中另一端(即第一部分E11的第二端)为稳压晶体管T8的第一极SD81。第一转接电极E1在第一方向X上延伸的第二部分E12从第一转接电极E1的第一部分引出，并且第一转接电极E1的第二部分与第一控制晶体管T2的栅极连接，从而使得第一部分E11以及第二部分E12形成类似倒“T”字型。通过第一转接电极E1的沿第二方向Y延伸的第一部分E11连接第一降噪晶体管T7的第一极SD71以及稳压晶体管T8的第一极SD81、第一转接电极E1的第二部分E12连接第一控制晶体管T2的栅极G2，可以减少转接电极的数量以及布线的复杂度，提高显示基板的空间利用率，此外还可以减少显示基板的寄生电容的产生。如图2所示的，第一转接电极E1在第二方向Y上使得第一降噪晶体管T7的第一极SD71与稳压稳压晶体管T8的第一极SD81相距较远，可以减少寄生电容(例如空间寄生电容)的产生，第一转接电极E1在第一方向X上使得第一控制晶体管T2的栅极与第一降噪晶体管T7以及稳压稳压晶体管T8相距较远，以减少寄生电容(例如空间寄生电容)的产生。
例如，在其它实施例中，如图2以及图7所示，还可以将稳压稳压晶体管T8的位置向靠近第一降噪晶体管T7的方向移动，必要时可以减少输出晶体管T5在第二方向Y上的长度，以使得稳压稳压晶体管T8的第一极SD81与第一转接电极E1的第二部分E12位于沿第一方向X上的直线上，这种情况下，第一转接电极E1的第二部分E12以及第一部分E11可以形成为“L”型，也可以实现减少转接电极的数量以及布线的复杂度，提高显示基板的空间利用率。但是，稳压稳压晶体管T8与第一降噪晶体管T7以及输出晶体管T5之间的距离减少，相比于图2所示的结构，可能会增加稳压稳压晶体管T8与第一降噪晶体管T7以及输出晶体管T5之间的空间寄生电容。本公开实施例的第一转接电极E1不限于倒如图2所示的倒“T”字型结构。
例如，第一方向与第二方向的夹角在70°到90°之间，并包括70°和90°。例如，第一方向与第二方向的夹角为70°、90°或80°等，可根据实际情况设定，本公开的实施例对此不作限制。例如，第一方向与第二方向的夹角还可以为75°、85°等。
例如，如图3所示，第一降噪晶体管T7的有源层A7在衬底基板101上的正投影位于第一控制晶体管T2的有源层A2在衬底基板101上的正投影靠近显示区102的一侧，即在第一方向Y上，第一降噪晶体管T7的有源层A7位于第一控制晶体管T2的有源层A2的右侧。例如，稳压晶体管T8的有源层A8在衬底基板101上的正投影位于第一控制晶体管T2的有源层A2在衬底基板101上的正投影远离显示区102的一侧，即在第一方向Y上，稳压晶体管T8的有源层A8位于第一控制晶体管T2的有源层A2的左侧。由此，可以降低第一转接电极E1布线的复杂度，提高显示基板的空间利用率，以及减少第一转接电极E1与其它走线交叠。
例如，在其它实施例中，稳压晶体管T8的有源层A8在衬底基板101上的正投影还可以位于第一控制晶体管T2的有源层A2在衬底基板101上的正投影与第一降噪晶体管T7的有源层A7在衬底基板101上的正投影之间，本公开实施例不以此为限。
例如，如图7所示，第一转接电极E1还包括与第二方向Y平行延伸的第三部分E13。第三部分E13与第二部分E12连接(也即，第三部分E13自第二部分E12沿第二方向Y向靠近输入晶体管T1的方向延伸)，第三部分E13与第一部分E11在第一方向上并排设置。输入晶体管T1的第一极SD11与第三部分E13的端部连接。需要说明的是，第三部分E13的端部与输入晶体管T1的第一极SD11的位置视为相同，即一体形成，所以图7中未示出第三部分E13的端部的标号。
例如，第一转接电极E1的第三部分E13也可以不与第二方向Y平行，例如第一转接电极E1的第三部分E13与第二方向Y相交一定的角度。例如，该交叉角度小于等于20°。
例如，在其它实施例中，如图2以及图7所示，还可以将输入晶体管T1的向靠近第一控制晶体管T2的方向移动，输入晶体管T1的第一极SD11与与第一转接电极E1的第二部分E12位于沿第一方向X上的直线上，这种情况下，输入晶体管T1的第一极SD11可以直接与第一转接电极E1的第二部分E12连接，而不需要设计第一转接电极E1的第三部分E13，也可以实现降低第一转接电极E1布线的复杂度，提高显示基板的空间利用率，以及减少第一转接电极E1与其它走线交叠。但是，当输入晶体管T1与第一控制晶体管T2以及第二控制晶体管T3的距离减少时，相比于图2所示的结构，可能增加会输入晶体管T1与第一控制晶体管T2以及第二控制晶体管T3之间的空间寄生电容。
例如，如图3、图6以及图7所示，输入晶体管T1的第一极SD11通过贯穿第一绝缘层350、第二绝缘层360以及第三绝缘层370的过孔H11与输入晶体管T1的有源层A1连接。
例如，如图3所示，输入晶体管T1的有源层A1在衬底基板101上的正投影位于第一控制晶体管T2的有源层A2在衬底基板101上的正投影与第一降噪晶体管T7的有源层A7在衬底基板101上的正投影之间，即在第二方向Y上，输入晶体管T1的有源层A1位于第一控制晶体管T2的有源层A2与第一降噪晶体管T7的有源层A7之间。由此，减少第一转接电极E1的第三部分E13与其它走线的交叠，并减少布线的复杂度，使得移位寄存器单元的布线更加紧凑以节省空间，并减少寄生电容的产生。
例如，如图2以及图7所示，第一转接电极E1包括第一节点N1。例如，第一转接电极E1实现为第一节点N1，用于连接第一降噪晶体管T7的第一极SD71、稳压晶体管T8的第一极SD81以及第一控制晶体管T2的栅极G2(如图4所示)。例如，第一转接电极E1位于第三导电层340。
例如，如图2以及图7所示，显示基板还包括第二转接电极E2。第二转接电极E2包括沿第一方向X延伸的第一部分E21以及平行于第二方向Y的第二部分E22。第二部分E22自第一部分E21延伸，第二部分E22与第一部分E21形成类“L”形，以使得第二转接电极E2的第一部分E21的端部与第二控制晶体管T3的第一极SD31连接，第二转接电极E2的第二部分E22与第一控制晶体管T2的第一极SD21连接。第二转接电极E2的设置方式可以不与其它走线交叠，减少寄生电容的产生。需要说明的是，第一部分E21的端部与第二控制晶体管T3的第一极SD31的位置视为相同，即一体形成，所以图7中未示出第一部分E21的端部的标号。
例如，第二转接电极E2的第二部分E22也可以不与第二方向Y平行，例如第二转接电极E2的第二部分E22与第二方向Y相交一定的角度。例如，该交叉角度小于等于20°。
例如，如图3、图6以及图7所示，第二控制晶体管T3的第一极SD31通过贯穿第一绝缘层350、第二绝缘层360以及第三绝缘层370的过孔H31与第二控制晶体管T3的有源层A3连接。第一控制晶体管T2的第一极SD21通过贯穿第一绝缘层350、第二绝缘层360以及第三绝缘层370的过孔H21与第一控制晶体管T2的有源层A2连接。
例如，图2以及图7所示，第二转接电极E2包括第二节点N2。例如，第二转接电极E2实现为第二节点N2，用于连接第二控制晶体管T3的第一极SD31以及第二控制晶体管T3的第一极SD31。例如，第二转接电极E2位于第三导电层340。
例如，如图3所示，第二控制晶体管T3的有源层A3在衬底基板101上的正投影位于第一控制晶体管T2的有源层A2在衬底基板101上的正投影位于远离显示区101的一侧，即，在第二方向Y上，第二控制晶体管T3的有源层A3位于第一控制晶体管T2的有源层A2的左侧。由此，可以降低第二转接电极E2布线的复杂度，提高显示基板的空间利用率，以及减少第二转接电极E2与其它走线交叠。
例如，如图3所示，第二降噪晶体管T6的有源层A6和第一降噪晶体管T7的有源层A7位于一个连续的第一半导体层，且第一半导体层沿第一方向延伸，即第二降噪晶体管T6的有源层A6和第一降噪晶体管T7的有源层A7一体化形成。例如，如图2和图3所示，第二降噪晶体管T6的有源层A6也可以与第一降噪晶体管T7的有源层A7在第一方向上错开一定的距离，只要不影响其他结构的排布以及过多增加移位寄存器单元的宽度即可，本公开的实施例对此不作限制。
例如，如图2以及图4所示，第二降噪晶体管T6的栅极G6和第一降噪晶体管T7的栅极G7沿第二方向Y延伸且沿第一方向X并排设置。例如，第二降噪晶体管T6的栅极G6和第一降噪晶体管T7的栅极G7可以平行，例如，均沿第二方向Y延伸，也可以第二降噪晶体管T6的栅极G6的延伸方向和第一降噪晶体管T7的栅极G7的延伸方向不平行，例如相交一定的角度，例如，该交叉角度小于等于20°，或者二者与水平线的角度小于等于20°，本公开的实施例对此不做限制，只要第二降噪晶体管T6和第一降噪晶体管T7一体设置且为上下排列的结构即可。
例如，如图4所示，显示基板还包括沿第二方向Y延伸的第一连接走线L1以及第二连接走线L2。第一连接走线L1以及第二连接走线L2平行设置并与第一转接电极E1(如图7所示)交叠。第一连接走线L1的第一端L11与第二降噪晶体管T6的栅极G6连接，第一连接走线L1的第二端L12与不在同层的第二转接电极E2的第二部分E22的端部E221连接。第二连接走线L2的第一端L21与第一降噪晶体管T7的栅极G7连接，第二连接走线L2的第二端L22与第二时钟信号线GCB连接以接收第二时钟信号。所以，第一连接走线L1以及第二连接走线L2均为没有弯折的直线型结构，可以使得显示基板的布线结构更加简洁，以节省布线空间。
例如，在其它实施例中，第一连接走线L1以及第二连接走线L2的延伸方向也可以不平行，例如第一连接走线L1以及第二连接走线L2相交一定的角度。例如，该交叉角度小于等于20°，或者二者与水平线的角度小于等于20°。
例如，如图4、图6以及图7所示，第一连接走线L1的第二端L12通过贯穿第二绝缘层360以及第三绝缘层370的过孔GH2与第二转接电极E2的第二部分E22的端部E221连接。第二连接走线L2的第二端L22通过贯穿第二绝缘层360以及第三绝缘层370的过孔GH7与第二时钟信号线GCB连接。
例如，如图2所示，稳压晶体管T8的栅极G8与第二电源线VGL连接以接收第二电压。例如，如图4、图6以及图7所示，稳压晶体管T8的栅极G8通过贯穿第二绝缘层360以及第三绝缘层370的过孔GH8与第二电源线VGL连接。
例如，如图7所示，第二电源线VGL包括在第二方向Y上突出的突出部E01。例如，第二电源线VGL以及突出部E01一体形成，突出部E01位于第三导电层340。第二控制晶体管T3的第二极SD32与第二电源线VGL上的突出部E01连接，以接收第二电压。例如，第二电源线VGL上的突出部E01与第二控制晶体管T3的第二极SD32一体形成。又例如，将第二电源线VGL上的突出部E01作为第二控制晶体管T3的第二极SD32。例如，如图3、图6以及图7所示，第二控制晶体管T3的第二极SD32通过贯穿第一绝缘层350、第二绝缘层360以及第三绝缘层370的过孔H32与第二控制晶体管T3的有源层A3连接。
例如，如图4所示，输入晶体管T1的栅极G1包括并列的第一栅极G11和第二栅极G12以形成类似“U”型的双栅结构，使得输入晶体管T1在截止时关闭的更紧，从而减少漏电。此时，输入晶体管T1的有源层A1沿第一方向X延伸且呈条形(如图3所示)，输入晶体管T1的第一栅极G11以及第二栅极G12与第二控制晶体管T3的栅极G3连接。第二控制晶体管T3的栅极G3还与第一时钟信号线GCK连接，以向第二控制晶体管T3的栅极G3以及输入晶体管T1的第一栅极G11和第二栅极G12提供第一时钟信号。由此，增加布线的紧密度，节省布线空间。当然，输入晶体管T1的栅极也可以仅包括单个栅极与输入晶体管T1的有源层重叠，本公开的实施例对此不作限制。
例如，还可以将有输入晶体管T1的源层A1的结构与输入晶体管T1的栅极G1的结构互换也可以使得输入晶体管T1形成双栅结构，例如有源层A1为类似“U”型的的结构，而栅极G1为沿第二方向Y上的条形。
例如，如图4、图6以及图7所示，第二控制晶体管T3的栅极G3通过贯穿第二绝缘层360以及第三绝缘层370的过孔GH6与第一时钟信号线GCK连接。
例如，如图7所示，显示基板还包括第三转接电极E3。第三转接电极E3沿第一方向X延伸，第三转接电极E3的第一端E31与第二控制晶体管T3的栅极G3(如图4所示)以及输入晶体管T1的第一栅极G11和第二栅极G12连接。第三转接电极E3的第二端与第一控制晶体管T2的第二极SD22连接且一体形成。由于在第一方向X上，第一控制晶体管T2的第二极SD22邻近第二控制晶体管T3的栅极G3(如图4所示)，所以第三转接电极E3相比于其它转接电极(例如第一转接电极E1以及第二转接电极E2)的长度较短，由此，增加了显示基板布线的紧密度，以及减少第三转接电极E3占用的空间以及与其它走线的交叠，并且降低显示基板的布线复杂度。需要说明的是，第三转接电极E3的第二端与第一控制晶体管T2的第二极SD22的位置视为相同，即一体形成，在图中不做标注。
例如，第三转接电极E3也可以不与第一方向X平行，例如第三转接电极E3与第一方向X相交一定的角度。例如，该交叉角度小于等于20°。
例如，如图4、图6以及图7所示，第三转接电极E3的第一端E31通过贯穿第二绝缘层360与第三绝缘层370的过孔GH3与第二控制晶体管T3的栅极G3以及输入晶体管T1的第一栅极G11和第二栅极G12连接。
例如，如图3、图6以及图7所示，第一控制晶体管T2的第二极SD22通过贯穿第一绝缘层350、第二绝缘层360与第三绝缘层370的过孔H22与第一控制晶体管T2的有源层A2连接。
例如，如图2以及图3所示，第一电容C1在衬底基板101上的正投影位于输出控制晶体管T4的有源层A4在衬底基板101上的正投影靠近显示区102的一侧，第一电容C1在衬底基板101上的正投影与第一电源线VGH在衬底基板101上的正投影至少部分重叠。即，在第二方向Y上，第一电容C1位于输出控制晶体管T4的右侧，使得第一电容C1更靠近显示区以在移位寄存器单元104中留出更多的空间给其它部分，例如晶体管、转接电极、电源线等，从而减少走线交叠。由此减少第一电容C1占用的空间。
例如，在其它实施例中，在移位寄存器单元的设计空间允许的情况下，第一电容C1在衬底基板101上的正投影与第一电源线VGH在衬底基板101上的正投影可以不重叠。需要说明的是，当第一电容C1在衬底基板101上的正投影与第一电源线VGH在衬底基板101上的正投影至少部分重叠时，第一电容C1正常工作不会受到影响。
例如，如图2所示，第一电容C1的形状为矩形。如图4以及图5所示，第一电容C1的第一极CE11与第二极CE12都为矩形。第一极CE11与第二极CE12之间设置第二绝缘层360。
例如，如图4、图6以及图7所示，第一电容C1的第一极CE11与输出控制晶体管T4的栅极G4连接。例如，第一电容C1的第一极CE11与输出控制晶体管T4的栅极G4可以一体形成。第一电容C1的第二极CE12通过贯穿第三绝缘层370的过孔GH9与第一电源线VGH连接。
例如，在其它示例中，第一电容C1的第二极CE12还可以位于第三导电层340，此时，第一极CE11与第二极CE12之间设置第二绝缘层360以及第三绝缘层370。
再例如，在其它示例中，第一电容C1的第一极CE11还可以位于第一导电层320，此时，第一极CE11与第二极CE12之间设置第一绝缘层350以及第二绝缘层360。
例如，如图7所示，显示基板还包括第四转接电极E4。第四转接电极E4与第二降噪晶体管T6的第一极SD61以及输出控制晶体管T4的第一极SD41连接。例如，第四转接电极E4自第二降噪晶体管T6的第一极SD61沿第一方向X向靠近输出控制晶体管T4的方向延伸，然后向第二方向Y弯折，以与输出控制晶体管T4的第一极SD41连接，以减少布线复杂度以及占据的空间。
例如，如图4所示，第二降噪晶体管T6的栅极G6与输出控制晶体管T4的栅极G4连接，且一体形成。例如，第二降噪晶体管T6的栅极G6以及输出控制晶体管T4的栅极G4之间的连接走线自第二降噪晶体管T6的栅极G6沿第一方向X想靠近输出控制晶体管的方向延伸，然后向第二方向Y弯折，以输出控制晶体管T4的栅极G4连接。第二降噪晶体管T6的栅极G6以及输出控制晶体管T4的栅极G4之间的连接走线在衬底基板上的正投影不与第四转接电极E4(如图7所示)在衬底基板上的正投影交叠。由此减少第二降噪晶体管T6与输出控制晶体管T4之间的连接线与其它走线的交叠，从而减少布线的复杂度，增加空间的利用率。
例如，如图2以及图7所示，第四转接电极E4也包括第二节点N2。第四转接电极E4用于连接第二降噪晶体管T6的第一极SD61以及输出控制晶体管T4的第一极SD41。第四转接电极E4位于第三导电层340。
例如，如图3、图6以及图7所示，第二降噪晶体管T6的第一极SD61通过贯穿第一绝缘层350、第二绝缘层360与第三绝缘层370的过孔H61与第二降噪晶体管T6的有源层A6连接。输出控制晶体管T4的第一极SD41通过贯穿第一绝缘层350、第二绝缘层360与第三绝缘层370的过孔H41与输出控制晶体管T4的有源层A4连接。
例如，如图2所示，第二电容C2在衬底基板101上的正投影位于第一电源线VGH在衬底基板101上的正投影以及输出控制晶体管T4的有源层A4(如图3所示)以及输出晶体管T5的有源层A5(如图3所示)在衬底基板101上的正投影之间。使得第二电容C2更靠近显示区，以在移位寄存器单元104中留出更多的空间给其它部分，例如晶体管、转接电极、电源线等，从而减少走线交叠。
例如，如图4所示，第二电容C2的第一极CE21与输出晶体管T5的栅极G5连接。例如，第二电容C2的第一极CE21与输出晶体管T5的栅极G5可以一体形成。
例如，如图2所示，第二电容C2的形状为矩形。例如，如图4以及图5所示，第二电容C2的第一极CE21与第二极CE22都为矩形。第一极CE21与第二极CE22之间设置第二绝缘层360。
例如，在其它示例中，第二电容C2的第二极CE22还可以位于第三导电层340，此时，第一极CE21与第二极CE22之间设置第二绝缘层360以及第三绝缘层370。
再例如，在其它示例中，第二电容C2的第一极CE21还可以位于第一导电层320，此时，第一极CE21与第二极CE22之间设置第一绝缘层350以及第二绝缘层360。
例如，如图4以及图7所示，显示基板还包括第五转接电极E5。输出晶体管T5的第一极SD51与第五转接电极E5的第一端E51连接，第一降噪晶体管T7的栅极G7与第五转接电极E5连接。例如，第五转接电极E5在衬底基板101上的正投影与第一转接电极E1以及第四转接电极E4在衬底基板101上的正投影都不交叠，由此，第五转接电极E5不与其它走线的交叠，从而减少布线的复杂度，增加空间的利用率。
例如，如图3、图6以及图7所示，输出晶体管T5的第一极SD51通过贯穿第一绝缘层350、第二绝缘层360与第三绝缘层370的过孔H51与输出晶体管T5的有源层A5连接。
例如，如图4、图6以及图7所示，第一降噪晶体管T7的栅极G7通过贯穿第二绝缘层360与第三绝缘层370的过孔GH4与第五转接电极E5连接。
例如，如图7所示，显示基板还包括沿第二方向Y平行延伸的第六转接电极E6。输出晶体管T5的栅极G5与第六转接电极E6的第一端E61连接，第六转接电极E6的第二端与稳压晶体管T8的第二极SD82连接。例如，第六转接电极E6在衬底基板上的正投影101不与第一转接电极E1在衬底基板101上的正投影交叠。由此，减少第六转接电极E6占用的空间以及与其它走线的交叠，减少寄生电容的产生。需要说明的是，第六转接电极E6的第二端与稳压晶体管T8的第二极SD82的位置视为相同且一体形成，在图中不再标注。
例如，第六转接电极E6也可以不与第二方向Y平行，例如第六转接电极E6与第二方向Y相交一定的角度。例如，该交叉角度小于等于20°。
例如，如图4、图6以及图7所示，输出晶体管T5的栅极G5通过贯穿第二绝缘层360与第三绝缘层370的过孔GH5与第六转接电极E6的第一端E61连接。
例如，如图3、图6以及图7所示，稳压晶体管T8的第二极SD82通过贯穿第一绝缘层350、第二绝缘层360与第三绝缘层370的过孔H82与稳压晶体管T8的有源层A8连接。
例如，如图2以及图7所示，第六转接电极E6包括第三节点N3。例如，第六转接电极E6实现为第三节点N3，用于连接稳压晶体管T8的第二极SD82以及输出晶体管T5的栅极G5(图4所示)。第六转接电极E6位于第三导电层340。
例如，如图7所示，显示基板还包括第七转接电极E7，第七转接电极E7的第一端E71与输出控制晶体管T4的第二极SD42连接，第七转接电极E7的第二端E72与输出晶体管T5的第二极SD52连接。例如，第七转接电极E7沿第一方向X延伸。例如，第七转接电极E7在衬底基板上的正投影位于第一电源线VGH以及输出控制晶体管T4的有源层A4(如图3所示)以及输出晶体管T5(如图3所示)的有源层A5在衬底基板上的正投影之间。由此，减少第七转接电极E7占用的空间以及与其它走线的交叠，从而减少寄生电容的产生，降低显示基板布线的复杂度。
例如，如图4、图6以及图7所示，第七转接电极E7通过贯穿第三绝缘层370的过孔GH10与第二电容C2的第二极CE22连接。
例如，如图3、图6以及图7所示，输出控制晶体管T4的第二极SD42通过贯穿第一绝缘层350、第二绝缘层360与第三绝缘层370的过孔H42与输出控制晶体管T4的有源层A4连接。输出晶体管T5的第二极SD52通过贯穿第一绝缘层350、第二绝缘层360与第三绝缘层370的过孔H52与输出晶体管T5的有源层A5连接。
例如，如图7所示，输出晶体管T5的第二极SD52与和移位寄存器单元104相邻的下级移位寄存器单元的输入晶体管T1的第二极SD12，以将输出晶体管T5的第二极SD52的输出信号作为下级移位寄存器单元的输入晶体管T1的第二极SD12的输入信号。
例如，如图3、图6以及图7所示，输入晶体管T1的第二极SD12通过贯穿第一绝缘层350、第二绝缘层360与第三绝缘层370的过孔H12与输入晶体管T1的有源层A1连接。
例如，如图4、图6以及图7所示，输入晶体管T1的第二极SD12以及输出控制晶体管T4的第二极SD42通过贯穿第二绝缘层360与第三绝缘层370的过孔GH11与移位寄存器单元的输出端GOUT连接，以将输出信号输出至输出端。
例如，如图3所示，输出控制晶体管T4有源层A4和输出晶体管T5的部分有源层A5(有源层A5的与有源层A4在第一方向X上位于同一列的部分)位于一个连续的第二半导体层，且第二半导体层沿第一方向X延伸。输出控制晶体管T4有源层A4和输出晶体管T5的部分有源层A5也可以在第一方向上错开一定的距离，只要不影响其他结构的排布以及过多增加移位寄存器单元的宽度即可，本公开的实施例对此不作限制。
例如，如图3以及图7所示，输出晶体管T5的有源层A5共包括两部分，其中一部分与输出控制晶体管T4的有源层A4位于一个连续的第一方向X延伸的第二半导体层，其中另一部分位于输出控制晶体管T4有源层A4的靠近稳压晶体管T8的一侧(例如位于图3中位于第一降噪晶体管T7的有源层A7的下方)，另外，输出晶体管T5的靠近稳压晶体管T8的部分第一极SD51以及部分第二极SD52(例如图7中远离输出控制晶体管T4的两个沿第二方向Y延伸的第一极SD51以及第二极SD52)的长度大于其它位置的第一极SD51以及第二极SD52的长度。由此，可以增加输出晶体管T5的在第二方向Y上的宽度，以增加输出晶体管T5的输出信号的能力。
例如，在其它实施例中，输出晶体管T5的有源层A5的位于输出控制晶体管T4有源层A4的靠近稳压晶体管T8的一侧(例如位于图3中位于第一降噪晶体管T7的有源层A7的下方)的部分可以向靠近输出控制晶体管T4的有源层A4的方向延伸，从而与有源层A5的另一部分连接在一起。例如，如图4所示，输出控制晶体管T4的栅极G4和输出晶体管T5的栅极G5沿第二方向Y延伸且在第一方向X上并排设置。例如，输出控制晶体管T4的栅极G4和输出晶体管T5的栅极G5可以平行，例如，均沿第二方向Y延伸，也可以输出控制晶体管T4的栅极G4的延伸方向和输出晶体管T5的栅极G5的延伸方向不平行，例如相交一定的角度，例如，该交叉角度小于等于20°，或者二者与水平线的角度小于等于20°，本公开的实施例对此不做限制，只要输出控制晶体管T4和输出晶体管T5一体设置且为上下排列的结构即可。
例如，如图7所示，输出控制晶体管T4的第一极SD41与第一电源线VGH连接，以接收第一电压，以减少连接走线占用的空间以及布线复杂度。
需要注意的是，在本公开实施例中，例如，第一转接电极E1，第二转接电极E2、第三转接电极E3、第四转接电极E4、第五转接电极E5、第六转接电极E6以及第七转接电极E7均位于第三导电层340。第一转接电极E1用于连接第一降噪晶体管T7、稳压晶体管T8以及第一控制晶体管T2的电极，且包括第一节点N1。第二转接电极E2用于连接第一控制晶体管T2以及第二控制晶体管T3的电极。第二转接电极E2包括第二节点N2。第三转接电极E3用于连接第二控制晶体管T3、输入晶体管T1以及第一控制晶体管T2的电极。第四转接电极E4用于连接第二降噪晶体管T6以及输出控制晶体T4的电极。第五转接电极E5用于连接第一降噪晶体管T7以及输出晶体管T5的电极。第六转接电极E6用于连接输出晶体管T5以及稳压晶体管T8的电极。第六转接电极E6包括第三节点N3。第七转接电极E7用于连接输出晶体管T5以及输出控制晶体T4的电极。根据移位寄存器104中的走线布局等的需要，在不影响电路功能的情况下，第一转接电极E1，第二转接电极E2、第三转接电极E3、第四转接电极E4、第五转接电极E5、第六转接电极E6以及第七转接电极E7也可以设置在其它层，例如将第七转接电极E7设置在第第二导电层330。
例如，在本公开一些实施例中，各层走线的线宽例如一般为3微米，位于同层的走线之间的间距例如大于3微米。例如，该走线间距例如与曝光机的精度有关，曝光机的精度越高，间距可以越小，具体可根据实际情况确定，本公开的实施例对此不作限制。在本公开的实施例中，同层的走线之间须留有必要的间距，以避免在实际工艺中导致走线粘连、信号短路。
例如，如图4所示，第一导电层320的各条走线在衬底基板101上的正投影和第二导电层330的各条走线在衬底基板101上的正投影之间的间距例如一般为1.5微米，例如，第一导电层320中的晶体管的栅极要超出其在半导体层310上的有源层例如2微米以上。例如，如图2、图3和图4所示，第一晶体管T1的第一栅极以及第二栅极在衬底基板101上的正投影，在第二方向Y上，超出第一晶体管T1的有源层A1在衬底基板101上的正投影的两侧例如2微米以上，本公开的实施例对此不作限制。
例如，如图3至图5所示，半导体层310上各个晶体管的有源层(例如有源层A1至有源层A8)在衬底基板10上的正投影与第一导电层320上的各条连接走线(例如第一连接线L1以及第二连接线L2)在衬底基板101上的正投影之间的间距为1.5微米以上，从而可以避免连接走线与半导体层310上各个晶体管的有源层之间产生沟道效应。例如，半导体层310在衬底基板10上的正投影与第二导电层330在衬底基板10上的正投影之间的间距无限制，可以重叠设置。例如，在本公开的一些实施例中，不同层走线之间尽可能保留一定间距(此间距小于同层走线间距)，可减少不必要的交叠，避免寄生电容过大产生窜扰。
例如，如图2以及图6所示，输入晶体管T1至稳定晶体管T8的连接晶体管的源极或漏极与有源层的过孔，例如过孔H11、H12至过孔H81、H82，在图6中过孔H11、H12至过孔H81、H82的数量存在差别。输出控制晶体管T4的过孔H41以及过孔H42在第二方向Y上为多个(例如，图6中分别为6个)，输出晶体管T5的过孔H51以及过孔H52在第一方向X上排布为多行以及在第二方向Y上排布为多个，由此，可以增加晶体管的源极或漏极与有源层的连接的牢固度以及紧密度，以减少漏电流产生的几率。例如，输入晶体管T1、第一控制晶体管T2、第二控制晶体管T3、第一降噪晶体管T7以及第二降噪晶体管T6的第一极(例如图7中SD11、SD21等)或第二极(例如图7中SD12、SD22等)各通过一个过孔(例如H11、H12等)与对应的有源层(例如图3中A1、A2等)连接。例如，两个过孔H81连接稳压晶体管T8的漏极区域D8(图3所示)与稳压晶体管T8的第一极SD81(图7所示)，两个过孔H82连接稳压晶体管T8的源极区域S8(图3所示)与稳压晶体管T8的第二极SD82(图7所示)，设置两个过孔H81以及两个过孔H82可以增加晶体管的源极或漏极与有源层的连接的牢固度以及紧密度，以减少漏电流产生的几率。例如，连接第一导电层320以及第三导电层340的过孔GH1-GH11的数量也不相同，过孔GH1-GH3各自的数量为1个，而GH4-GH9以及GH11各自的数量为2个，GH10的数量为6个，例如两个过孔GH4连接第一降噪晶体管T7的栅极G7与第五转接电极E5，可以增加栅极G7与第五转接电极E5的连接的牢固度以及紧密度，以减少漏电流产生的几率。也就是说在移位寄存器单元的排布空间允许的情况下，增加过孔的数量可以增加电极连接的牢固度以及紧密度，以减少漏电流产生的几率。
需要说明的是，图3中所示的过孔(例如过孔H11、H12至过孔H81、H82，过孔GH1至过孔GH11)的数量可以根据移位寄存器单元的晶体管、连接走线等设计时的需要进行变动，本公开实施例不以此为限。
例如，如图6以及图7所示，第三导电层340的各条走线的宽度要包住其对应的过孔(例如过孔H11、H12至过孔H81、H82，过孔GH1至过孔GH11)，例如，可以超过过孔的尺寸(例如，过孔的直径)1微米以上，例如，过孔的尺寸为2.0～2.5微米，第三导电层340的包住过孔的各条走线的宽度为4～5微米。例如，输出控制晶体管T4和输出晶体管T5的与过孔(H41、H42、H51、H52)对应的走线线宽为上下超过过孔1微米，例如为4.0～4.5微米，因为输出控制晶体管T4和输出晶体管T5对应的过孔较多，而连接其他晶体管的位于第三导电层340走线的宽度只需要在过孔位置满足包住过孔超过1微米的要求即可，例如，过孔之间的走线宽度可以细一点。
例如，如图7所示，位于第三导电层340的第一时钟信号线GCK、第二时钟信号线GCB、第一电源线VGH、第二电源线VGL等走线之间的间距为3微米以上，第一时钟信号线GCK和第二时钟信号线GCB为了满足驱动能力要求其线宽在9微米以上，第二电源线VGL的线宽为6、9或10微米都可以，第一电源线VGH的线宽例如为10微米，第二电源线VGL提供的第二电压例如一般为-7V。
例如，在一些示例中，第一导电层320和第二导电层330的厚度为2000～300埃，第三导电层340的厚度为5000～8000埃，本公开的实施例对此不作限制。
本公开至少一实施例还提供一种显示装置。图9为本公开至少一实施例提供的一种显示装置的示意图。如图9所示，该显示装置2包括本公开任一实施例提供的显示基板1，例如，图2中所示的显示基板1。
需要说明的是，该显示装置2可以为OLED面板、OLED电视、QLED面板、QLED电视、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置2还可以包括其他部件，例如数据驱动电路、时序控制器等，本公开的实施例对此不作限定。
需要说明的是，为表示清楚、简洁，本公开的实施例并没有给出该显示装置的全部组成单元。为实现该显示装置的基板功能，本领域技术人员可以根据具体需要提供、设置其他未示出的结构，本公开的实施例对此不作限制。
关于上述实施例提供的显示装置2的技术效果可以参考本公开的实施例中提供的显示基板1的技术效果，这里不再赘述。
本公开至少一实施例还提供了一种显示基板的制作方法。图10为本公开至少一实施例提供的一种显示基板的制作方法的流程图。例如，该制作方法可以用于制作本公开任一实施例提供的显示基板。例如，可以用于制作图2中所示的显示基板。
如图10所示，该显示基板的制作方法包括步骤S100至步骤S200。
步骤S100：提供衬底基板，衬底基板包括显示区以及至少围绕显示区的周边区。
步骤S200：在衬底基板的周边区上形成移位寄存器单元、第一时钟信号线、第二时钟信号线、第一电源线以及第二电源线。
在步骤S100中，例如，该衬底基板101可以采用例如玻璃、塑料、石英，或其他适合的材料，本公开的实施例对此不作限制。例如，在衬底基板101上沉积绝缘材料通过构图工艺形成阻挡层390。例如，绝缘材料可以包括氧化硅、氮化硅、氧氮化硅等无机绝缘材料，构图工艺包括：在绝缘材料上涂覆光刻胶层，使用掩膜板对光刻胶层进行曝光，对曝光的光刻胶层进行显影以得到光刻胶图案，使用光刻胶图案对绝缘材料进行蚀刻，然后可选地去除光刻胶图案。又例如，阻挡层390上沉积绝缘材料通过构图工艺形成缓冲层3100。
在步骤S200中，在衬底基板的周边区上形成移位寄存器单元、第一时钟信号线、第二时钟信号线、第一电源线以及第二电源线，包括：在衬底基板上形成半导体层，并对半导体层进行构图工艺形成移位寄存器的各个电路的多个晶体管(输入晶体管T1至稳压晶体管T8)的有源层(有源层A1至有源层A8)。在多个晶体管的有源层的远离衬底基板的一侧形成第一绝缘材料层，并对第一绝缘材料层进行构图工艺形成第一绝缘层350，且第一绝缘层包括过孔；在第一绝缘层的远离衬底基板的一侧形成第一导电材料层，并对第一导电材料进行构图工艺形成多个晶体管的栅极(栅极G1至栅极G8)、多条连接走线(第一连接走线L1、第二连接走线L2)以及各个电路(输入电路1041、输出电路1043、第一控制电路1042、输出控制电路1044、第二控制电路1045和稳压电路1046)的多个电容(第一电容C1以及第二电容C2)的第一极(第一极CE11以及第一极CE21)；在多个晶体管的栅极的远离衬底基板的一侧形成第二绝缘材料层，并对第二绝缘材料层进行构图工艺形成第二绝缘层360，且第二绝缘层包括过孔；在第二绝缘层的远离衬底基板的一侧形成第二导电材料层，并对第二导电材料进行构图工艺形成多个电容的第二极(第二极CE12以及第二极CE22)；在第二绝缘层以及多个电容的第二电容极板的远离衬底基板的一侧形成第三绝缘材料层，并对第三绝缘材料层进行构图工艺形成第三绝缘层370，且第三绝缘层包括过孔；在第三绝缘层的远离衬底基板的一侧形成第三导电材料层，并对第三导电材料进行构图工艺形成多个晶体管的第一极(第一极SD11至第一极SD81)和第二极(第二极SD12至第二极SD82)、多个转接电极(第一转接电极E1至第七转接电极E7)、第一时钟信号线GCK、第二时钟信号线GCB、第一电源线VGH以及第二电源线VGL。
例如，半导体层的材料可以包括多晶硅或氧化物半导体(例如，氧化铟镓锌)等。第一绝缘材料、第二绝缘材料以及第三绝缘材料的材料可以包括氧化硅、氮化硅、氧氮化硅等无机绝缘材料。第一导电材料、第二导电材料以及第三导电材料可以包括金属材料或者合金材料。
例如，各个晶体管的第一极和第二极通过贯穿第一绝缘层、第二绝缘层以及第三绝缘层的过孔(例如，过孔H11、过孔H12至过孔H81、过孔H82)与各个晶体管的有源层(有源层A1至有源层A8)连接，各个晶体管以及各个电容通过多条连接走线或多个转接电极并通过贯穿第二绝缘层以及第三绝缘层的过孔(例如，过孔GH1至过孔GH11)相互连接以及与第一时钟信号线GCK、第二时钟信号线GCB、第一电源线VGH以及第二电源线VGL。
例如，在第三导电层340的远离衬底基板的一侧形成第四绝缘材料层，通过构图工艺形成第四绝缘层380。例如，第四绝缘材料可以包括氧化硅、氮化硅、氧氮化硅等无机绝缘材料，或其它适合的材料。
关于移位寄存器单元104的各个晶体管和电容与第一电源线VGH、第二电源线VGL、多条时钟信号线以及连接走线和转接电极的连接结构的设置可参考图2-图8的描述，在此不再赘述。
需要说明的是，本公开的多个实施例中，该显示基板的制作方法的流程可以包括更多或更少的操作，这些操作可以顺序执行或并行执行。虽然上文描述的制作方法的流程包括特定顺序出现的多个操作，但是应该清楚地了解，多个操作的顺序并不受限制。上文描述的制作方法可以执行一次，也可以按照预定条件执行多次。
关于上述实施例提供的显示基板的制作方法的技术效果可以参考本公开的实施例中提供的显示基板的技术效果，这里不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (27)

1.一种显示基板，包括：
衬底基板，包括显示区以及位于所述显示区至少一侧的周边区；以及
设置在所述衬底基板的周边区上的移位寄存器单元、第一时钟信号线以及第二时钟信号线，其中，
所述第一时钟信号线和所述第二时钟信号线在所述衬底基板上沿第一方向延伸，且配置为分别向所述移位寄存器单元提供第一时钟信号以及第二时钟信号，
所述移位寄存器单元包括输入电路、输出电路、第一控制电路、第二控制电路和稳压电路，
所述输入电路配置为响应于所述第一时钟信号将输入信号输入至第一节点；
所述第一控制电路与所述第一节点和第二节点连接，且配置为响应于所述第一节点的电平和所述第一时钟信号，控制所述第二节点的电平；
所述第二控制电路与所述第一节点和所述第二节点连接，且配置为在所述第二节点的电平和所述第二时钟信号的控制下，对所述第一节点的电平进行控制；
所述稳压电路与所述第一节点和第三节点连接，且配置为稳定所述第三节点的电平；
所述输出电路与所述第三节点连接，且配置为在所述第三节点的电平的控制下，将输出信号输出至输出端；
其中，所述第一控制电路包括第一控制晶体管，所述第二控制电路包括第一降噪晶体管，所述稳压电路包括稳压晶体管，所述第一控制晶体管的栅极、所述第一降噪晶体管的第一极以及所述稳压晶体管的第一极均与所述第一节点连接，
所述第一降噪晶体管的第一极和所述稳压晶体管的第一极位于第一源漏电极层，所述第一源漏电极层包括第一转接电极，
所述第一转接电极包括沿不同于所述第一方向的第二方向平行延伸的第一部分以及与所述第一部分一体化形成且沿所述第一方向延伸的第二部分，所述第一部分的第一端连接所述第一降噪晶体管的第一极，所述第一部分的第二端与所述稳压晶体管的第一极连接，所述第二部分与不在相同层的所述第一控制晶体管的栅极连接。
2.根据权利要求1所述的显示基板，其中，所述第一转接电极还包括与所述第二方向平行延伸的第三部分，所述第三部分与所述第二部分连接，所述第三部分与所述第一部分在所述第一方向上并排设置，
所述输入电路包括输入晶体管，所述输入晶体管的有源层在所述衬底基板上的正投影位于所述第一控制晶体管的有源层在所述衬底基板上的正投影与所述第一降噪晶体管的有源层在所述衬底基板上的正投影之间，
所述输入晶体管的第一极与所述第三部分的端部连接。
3.根据权利要求1所述的显示基板，其中，所述第一转接电极包括所述第一节点。
4.根据权利要求1所述的显示基板，还包括第二转接电极，所述第一控制电路还包括第二控制晶体管，
其中，所述第二转接电极包括第一部分以及平行于所述第二方向的第二部分，所述第二转接电极的第一部分的端部与所述第二控制晶体管的第一极连接，所述第二转接电极的第二部分与所述第一控制晶体管的第一极连接，
所述第二转接电极包括所述第二节点。
5.根据权利要求4所述的显示基板，其中，所述第二控制晶体管的有源层在所述衬底基板上的正投影位于所述第一控制晶体管的有源层在所述衬底基板上的正投影远离所述显示区的一侧。
6.根据权利要求4所述的显示基板，其中，所述第二控制电路还包括第二降噪晶体管,
所述第二降噪晶体管的有源层和所述第一降噪晶体管的有源层位于一个连续的第一半导体层，且所述第一半导体层沿第一方向延伸，所述第二降噪晶体管的栅极和所述第一降噪晶体管的栅极沿第二方向延伸且沿第一方向并排设置，
所述显示基板还包括沿所述第二方向延伸的第一连接走线以及第二连接走线，所述第一连接走线以及所述第二连接走线平行设置，以及所述第一连接走线与所述第二连接走线分别与所述第一转接电极交叠，
所述第一连接走线的第一端与所述第二降噪晶体管的栅极连接，所述第一连接走线的第二端与不在同层的所述第二转接电极的第二部分的端部连接，
所述第二连接走线的第一端与所述第一降噪晶体管的栅极连接，所述第二连接走线的第二端与所述第二时钟信号线连接以接收所述第二时钟信号。
7.根据权利要求6所述的显示基板，其中，所述第二降噪晶体管的有源层和所述第一降噪晶体管的有源层在所述衬底基板上的正投影位于所述第一控制晶体管的有源层在所述衬底基板上的正投影靠近所述显示区的一侧。
8.根据权利要求6所述的显示基板，其中，所述移位寄存器单元还包括第一绝缘层、第二绝缘层和第三绝缘层，
所述第一绝缘层位于所述第一控制晶体管的有源层和所述第一控制晶体管的栅极之间，所述第二绝缘层和所述第三绝缘层位于所述第一转接电极以及所述第一控制晶体管的栅极之间，
所述第一控制晶体管的栅极通过贯穿所述第二绝缘层以及所述第三绝缘层的过孔与所述第一转接电极的第二部分连接，以及
所述第一连接走线的第二端通过贯穿所述第二绝缘层以及所述第三绝缘层的过孔与所述第二转接电极的第二部分的端部连接。
9.根据权利要求1-8任一所述的显示基板，其中，所述稳压晶体管的有源层在所述衬底基板上的正投影位于所述第一控制晶体管的有源层在所述衬底基板上的正投影远离所述显示区的一侧。
10.根据权利要求1-8任一所述的显示基板，其中，所述第一方向与所述第二方向的夹角在70°到90°之间。
11.根据权利要求1-8任一所述的显示基板，其中，所述第一时钟信号以及所述第二时钟信号线位于所述移位寄存器单元的远离所述显示区的一侧。
12.根据权利要求4-8任一所述的显示基板，还包括第一电源线，配置为向所述移位寄存器单元提供第一电压，
其中，所述第一电源线在所述衬底基板上沿所述第一方向延伸，且与所述第二控制电路连接，
所述第一电源线在所述衬底基板上的正投影位于所述移位寄存器单元在所述衬底基板上的正投影的靠近所述显示区的一侧。
13.根据权利要求4-8任一所述的显示基板，还包括第二电源线，
其中，所述第二电源线在所述衬底基板上沿所述第一方向延伸，且配置为向所述移位寄存器单元提供第二电压；
所述第二电源线在所述衬底基板上的正投影位于所述第一时钟信号线以及所述第二时钟信号线在所述衬底基板上的正投影与所述移位寄存器单元在所述衬底基板上的正投影之间，
所述稳压晶体管的栅极与所述第二电源线连接以接收所述第二电压。
14.根据权利要求13所述的显示基板，其中，所述第二电源线包括在所述第二方向上突出的突出部，
所述第二控制晶体管的第二极与所述第二电源线上的突出部连接，以接收所述第二电压。
15.根据权利要求12所述的显示基板，其中，所述输入晶体管包括并列的第一栅极和第二栅极，
所述输入晶体管的第一栅极以及第二栅极与所述第二控制晶体管的栅极连接，
所述第二控制晶体管的栅极还与所述第一时钟信号线连接，所述第一时钟信号线向所述第二控制晶体管的栅极以及所述输入晶体管的第一栅极和第二栅极提供所述第一时钟信号。
16.根据权利要求15所述的显示基板，还包括第三转接电极，所述第三转接电极沿所述第一方向延伸，
其中，所述第三转接电极的第一端通过贯穿绝缘层的过孔与所述第二控制晶体管的栅极以及所述输入晶体管的第一栅极和第二栅极连接，所述第三转接电极的第二端与所述第一控制晶体管的第二极连接。
17.根据权利要求12所述的显示基板，其中，所述移位寄存器单元还包括输出控制电路，
所述输出控制电路配置为在所述第二节点的电平的控制下，对所述输出端的电平进行控制，
所述输出控制电路包括输出控制晶体管和第一电容，
所述第一电容在所述衬底基板上的正投影位于所述输出控制晶体管的有源层在所述衬底基板上的正投影靠近所述显示区的一侧，所述第一电容在所述衬底基板上的正投影与所述第一电源线在所述衬底基板上的正投影至少部分重叠。
18.根据权利要求17所述的显示基板，其中，所述第一电容的形状为矩形。
19.根据权利要求17所述的显示基板，还包括第四转接电极，
其中，所述第四转接电极与所述第二降噪晶体管的第一极以及所述输出控制晶体管的第一极连接，以及
所述第二降噪晶体管的栅极与所述输出控制晶体管的栅极连接。
20.根据权利要求17所述的显示基板，还包括第五转接电极，
其中，所述输出电路包括输出晶体管和第二电容，所述第二电容在所述衬底基板上的正投影位于所述第一电源线在衬底基板上的正投影的远离所述显示区的一侧，
所述输出晶体管的第一极与所述第五转接电极的第一端连接，所述第一降噪晶体管的栅极通过贯穿绝缘层的过孔与所述第五转接电极连接。
21.根据权利要求20所述的显示基板，其中，所述第二电容为矩形。
22.根据权利要求20所述的显示基板，还包括沿所述第二方向延伸的第六转接电极，
其中，所述输出晶体管的栅极通过贯穿绝缘层的过孔与所述第六转接电极的第一端连接，所述第六转接电极的第二端与所述稳压晶体管的第二极连接，
所述第六转接电极包括所述第三节点。
23.根据权利要求20所述的显示基板，还包括第七转接电极，
其中，所述第七转接电极的第一端与所述输出控制晶体管的第二极连接，所述第七转接电极的第二端与所述输出晶体管的第二极连接，
所述输出晶体管的第二极与和所述移位寄存器单元相邻的下级移位寄存器单元的输入晶体管的第二极相连。
24.根据权利要求20所述的显示基板，其中，所述输出控制晶体管有源层和所述输出晶体管的至少部分有源层位于一个连续的第二半导体层，且所述第二半导体层沿所述第一方向延伸，
所述输出控制晶体管的栅极和所述输出晶体管的栅极沿所述第二方向延伸且在所述第一方向上并排设置，所述输出控制晶体管的第一极与所述第一电源线连接，以接收所述第一电压。
25.一种显示装置，包括权利要求1-24任一所述的显示基板。
26.根据权利要求25所述的显示装置，还包括阵列排布的像素单元，其中，所述移位寄存器单元的输出电路输出的输出信号作为栅极扫描信号以驱动所述像素单元发光。
27.一种显示基板的制备方法，包括：
提供衬底基板，所述衬底基板包括显示区以及至少围绕显示区的周边区，以及
在所述衬底基板的周边区上形成移位寄存器单元、第一时钟信号线、第二时钟信号线、第一电源线以及第二电源线，包括：
在衬底基板上形成半导体层，并对所述半导体层进行构图工艺形成所述移位寄存器的各个电路的多个晶体管的有源层；在所述多个晶体管的有源层的远离所述衬底基板的一侧形成第一绝缘材料层，并对所述第一绝缘材料层进行构图工艺形成第一绝缘层，且所述第一绝缘层包括过孔；在所述第一绝缘层的远离所述衬底基板的一侧形成第一导电材料层，并对所述第一导电材料进行构图工艺形成所述多个晶体管的栅极、多条连接走线以及所述各个电路的多个电容的第一极；在所述多个晶体管的栅极的远离所述衬底基板的一侧形成第二绝缘材料层，并对所述第二绝缘材料层进行构图工艺形成第二绝缘层，且所述第二绝缘层包括过孔；在所述第二绝缘层的远离所述衬底基板的一侧形成第二导电材料层，并对所述第二导电材料进行构图工艺形成所述多个电容的第二极；在所述第二绝缘层以及所述多个电容的第二电容极板的远离所述衬底基板的一侧形成第三绝缘材料层，并对所述第三绝缘材料层进行构图工艺形成第三绝缘层，且所述第三绝缘层包括过孔；在所述第三绝缘层的远离所述衬底基板的一侧形成第三导电材料层，并对所述第三导电材料进行构图工艺形成所述多个晶体管的第一极和第二极、多个转接电极、所述第一时钟信号线、所述第二时钟信号线、所述第一电源线以及所述第二电源线，其中，所述多个转接电极包括第一转接电极，以及所述第一时钟信号线和所述第二时钟信号线在所述衬底基板上沿第一方向延伸；
其中，所述各个晶体管的第一极和第二极通过贯穿所述第一绝缘层、所述第二绝缘层以及所述第三绝缘层的过孔与所述各个晶体管的有源层连接，所述各个晶体管以及所述各个电容通过所述多条连接走线或所述多个转接电极并通过贯穿所述第二绝缘层以及所述第三绝缘层的过孔相互连接以及与所述第一电源线、所述第二电源线、所述第一时钟信号线和所述第二时钟信号线连接；以及
形成所述第一转接电极的沿不同于所述第一方向的第二方向平行延伸的第一部分以及与所述第一部分一体化形成且沿所述第一方向延伸的第二部分，使得所述第一部分的第一端连接所述多个晶体管中的第一降噪晶体管的第一极，所述第一部分的第二端连接所述多个晶体管中的稳压晶体管的第一极，所述第二部分连接不在相同层的所述多个晶体管中的第一控制晶体管的栅极。
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