JP2023532824A - 表示基板及びその製造方法、表示装置 - Google Patents

Abstract

本開示は表示基板及びその製造方法、表示装置に関する。該表示基板は、ベース基板と、シフトレジスタユニット、第１のクロック信号線及び第２のクロック信号線、を備える。シフトレジスタユニットは入力回路、出力回路、第１の制御回路、第２の制御回路及び電圧レギュレータ回路を備える。シフトレジスタユニットの第２の制御回路の第１のノイズ低減トランジスタの第１極及びシフトレジスタユニットの電圧レギュレータ回路の電圧レギュレータトランジスタの第１極は第１のソースドレイン電極層に位置し、第１のソースドレイン電極層は第１の転送電極を備え、第１の転送電極は第１の部分及び第２の部分を備え、第１の部分は第１のノイズ低減トランジスタの第１極及び電圧レギュレータトランジスタの第１極に接続され、第２の部分は第１の制御回路の第１の制御トランジスタのゲートに接続されている。シフトレジスタユニットの配線はより簡潔であり、表示基板の空間利用率の向上に有利であり、それにより、表示基板の狭額縁の実現をより容易になる。

Description

本開示の実施例は表示基板及びその製造方法、表示装置に関する。

近年、表示ディバイスは急速に発展しており、特にＡＭＯＬＥＤ（Ａｃｔｉｖｅ‐ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ‐ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、アクティブマトリックス有機発光ダイオード）表示ディバイスは、その明るい色、良好な視野角、高コントラスト、高速応答速度、及び低消費電力等の利点のため注目を集めている。ＡＭＯＬＥＤ表示ディバイスは移動表示、車載表示、医療表示等の複数の表示分野において広い応用空間があり、フレキシブルＡＭＯＬＥＤ表示ディバイスは、主に変形可能な画面表示分野に適用される。技術の漸進的な発展及び表示ディバイスに対する人々のニーズの更新に伴って、画面の形状設計においてはより多くの新しい課題に直面する。

本開示の少なくとも１つの実施例は表示基板を提供し、表示基板は、表示領域及び前記表示領域の少なくとも一側に位置する周辺領域を有するベース基板と、前記ベース基板の周辺領域に設置されたシフトレジスタユニット、第１のクロック信号線及び第２のクロック信号線と、を備え、前記第１のクロック信号線及び前記第２のクロック信号線は、前記ベース基板において第１の方向に沿って延伸し、それぞれ前記シフトレジスタユニットに第１のクロック信号及び第２のクロック信号を提供するように構成され、前記シフトレジスタユニットは、入力回路、出力回路、第１の制御回路、第２の制御回路及び電圧レギュレータ回路を備え、前記入力回路は、前記第１のクロック信号に応答して入力信号を第１のノードに入力するように構成され、前記第１の制御回路は、前記第１のノード及び第２のノードに接続されており、前記第１のノードのレベル及び前記第１のクロック信号に応答して前記第２のノードのレベルを制御するように構成され、前記第２の制御回路は、前記第１のノード及び前記第２のノードに接続されており、前記第２のノードのレベル及び前記第２のクロック信号による制御で、前記第１のノードのレベルを制御するように構成され、前記電圧レギュレータ回路は、前記第１のノード及び第３のノードに接続されており、前記第３のノードのレベルを安定化するように構成され、前記出力回路は、前記第３のノードに接続されており、前記第３のノードのレベルによる制御で、出力信号を出力端に出力するように構成され、前記第１の制御回路は第１の制御トランジスタを備え、前記第２の制御回路は第１のノイズ低減トランジスタを備え、前記電圧レギュレータ回路は電圧レギュレータトランジスタを備え、前記第１の制御トランジスタのゲート、前記第１のノイズ低減トランジスタの第１極及び前記電圧レギュレータトランジスタの第１極はいずれも前記第１のノードに接続されており、前記第１のノイズ低減トランジスタの第１極及び前記電圧レギュレータトランジスタの第１極は、第１の転送電極を備える第１のソースドレイン電極層に位置し、前記第１の転送電極は、前記第１の方向とは異なる第２の方向に平行に延伸する第１の部分と、前記第１の部分と一体形成されて前記第１の方向に延伸する第２の部分と、を備え、前記第１の部分の第１端は前記第１のノイズ低減トランジスタの第１極に接続されており、前記第１の部分の第２端は前記電圧レギュレータトランジスタの第１極に接続されており、前記第２の部分は同じ層にない前記第１の制御トランジスタのゲートに接続されている。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記第１の転送電極は前記第２の方向に平行に延伸する第３の部分をさらに備え、前記第３の部分は前記第２の部分に接続されており、前記第３の部分は前記第１の部分と前記第１の方向に並んで配置されており、前記入力回路は入力トランジスタを備え、前記入力トランジスタの活性層の前記ベース基板での正投影は、前記第１の制御トランジスタの活性層の前記ベース基板での正投影と、前記第１のノイズ低減トランジスタの活性層の前記ベース基板での正投影との間に位置し、前記入力トランジスタの第１極は前記第３の部分の端部に接続されている。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記第１の転送電極は前記第１のノードを備える。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は、第２の転送電極をさらに備え、前記第１の制御回路は第２の制御トランジスタをさらに備え、前記第２の転送電極は第１の部分と、前記第２の方向に平行な第２の部分と、を備え、前記第２の転送電極の第１の部分の端部は前記第２の制御トランジスタの第１極に接続されており、前記第２の転送電極の第２の部分は前記第１の制御トランジスタの第１極に接続されており、前記第２の転送電極は前記第２のノードを備える。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記第２の制御トランジスタの活性層の前記ベース基板での正投影は、前記第１の制御トランジスタの活性層の前記ベース基板での正投影の前記表示領域から離れる側に位置する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記第２の制御回路は第２のノイズ低減トランジスタをさらに備え、前記第２のノイズ低減トランジスタの活性層及び前記第１のノイズ低減トランジスタの活性層は一つの連続する第１の半導体層に位置し、且つ前記第１の半導体層は第１の方向に沿って延伸し、前記第２のノイズ低減トランジスタのゲート及び前記第１のノイズ低減トランジスタのゲートは第２の方向に延伸して第１の方向に並んで配置されており、前記表示基板は、前記第２の方向に沿って延伸する前記第１の接続配線及び第２の接続配線をさらに備え、前記第１の接続配線及び前記第２の接続配線は平行に配置されており、前記第１の接続配線及び前記第２の接続配線はそれぞれ前記第１の転送電極と重なっており、前記第１の接続配線の第１端は前記第２のノイズ低減トランジスタのゲートに接続されており、前記第１の接続配線の第２端は同じ層にない前記第２の転送電極の第２の部分の端部に接続されており、前記第２の接続配線の第１端は前記第１のノイズ低減トランジスタのゲートに接続されており、前記第２の接続配線の第２端は前記第２のクロック信号線に接続されて前記第２のクロック信号を受信する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記第２のノイズ低減トランジスタの活性層及び前記第１のノイズ低減トランジスタの活性層の前記ベース基板での正投影は、前記第１の制御トランジスタの活性層の前記ベース基板での正投影の前記表示領域に近い側に位置する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記シフトレジスタユニットは、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、をさらに備え、前記第１の絶縁層は、前記第１の制御トランジスタの活性層と前記第１の制御トランジスタのゲートとの間に位置し、前記第２の絶縁層及び前記第３の絶縁層は、前記第１の転送電極と前記第１の制御トランジスタのゲートとの間に位置し、前記第１の制御トランジスタのゲートは前記第２の絶縁層及び前記第３の絶縁層を貫通するビアホールを介して前記第１の転送電極の第２の部分に接続されており、前記第１の接続配線の第２端は前記第２の絶縁層及び前記第３の絶縁層を貫通するビアホールを介して前記第２の転送電極の第２の部分の端部に接続されている。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記電圧レギュレータトランジスタの活性層の前記ベース基板での正投影は、前記第１の制御トランジスタの活性層の前記ベース基板での正投影の前記表示領域から離れる側に位置する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記第１の方向と前記第２の方向との間の夾角は７０°～９０°の間にある。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記第１のクロック信号及び前記第２のクロック信号線は前記シフトレジスタユニットの前記表示領域から離れる側に位置する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は第１の電源線をさらに備え、前記シフトレジスタユニットに第１の電圧を提供するように構成され、前記第１の電源線は前記ベース基板において前記第１の方向に延伸して、前記第２の制御回路に接続されており、前記第１の電源線の前記ベース基板での正投影は、前記シフトレジスタユニットの前記ベース基板での正投影の前記表示領域に近い側に位置する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は第２の電源線をさらに備え、前記第２の電源線は前記ベース基板において前記第１の方向に延伸し、前記シフトレジスタユニットに第２の電圧を提供するように構成され、前記第２の電源線の前記ベース基板での正投影は、前記第１のクロック信号線及び前記第２のクロック信号線の前記ベース基板での正投影と、前記シフトレジスタユニットの前記ベース基板での正投影との間に位置し、前記電圧レギュレータトランジスタのゲートは前記第２の電源線に接続されて前記第２の電圧を受信する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記第２の電源線は前記第２の方向へ突出する突出部を備え、前記第２の制御トランジスタの第２極は前記第２の電源線における突出部に接続されて、前記第２の電圧を受信する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記入力トランジスタは並んで配置される第１のゲート及び第２のゲートを備え、前記入力トランジスタの第１のゲート及び第２のゲートは前記第２の制御トランジスタのゲートに接続され、前記第２の制御トランジスタのゲートはさらに前記第１のクロック信号線に接続されており、前記第１のクロック信号線は前記第２の制御トランジスタのゲート及び前記入力トランジスタの第１のゲート及び第２のゲートに前記第１のクロック信号を提供する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は、前記第１の方向に延伸する第３の転送電極をさらに備え、前記第３の転送電極の第１端は絶縁層を貫通するビアホールを介して前記第２の制御トランジスタのゲート及び前記入力トランジスタの第１のゲート及び第２のゲートに接続されており、前記第３の転送電極の第２端は前記第１の制御トランジスタの第２極に接続されている。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記シフトレジスタユニットは出力制御回路をさらに備え、前記出力制御回路は前記第２のノードのレベルによる制御で前記出力端のレベルを制御するように構成され、前記出力制御回路は出力制御トランジスタと、第１のコンデンサと、を備え、前記第１のコンデンサの前記ベース基板での正投影は前記出力制御トランジスタの活性層の前記ベース基板での正投影の前記表示領域に近い側に位置し、前記第１のコンデンサの前記ベース基板での正投影は前記第１の電源線の前記ベース基板での正投影と少なくとも部分的に重なっている。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記第１のコンデンサの形状は矩形である。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は、第４の転送電極をさらに備え、前記第４の転送電極は、前記第２のノイズ低減トランジスタの第１極及び前記出力制御トランジスタの第１極に接続されており、前記第２のノイズ低減トランジスタのゲートは前記出力制御トランジスタのゲートに接続されており、前記第４の転送電極は前記第２のノードも備える。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は、第５の転送電極をさらに備え、前記出力回路は出力トランジスタと第２のコンデンサとを備え、前記第２のコンデンサの前記ベース基板での正投影は前記第１の電源線のベース基板での正投影の前記表示領域から離れる側に位置し、前記出力トランジスタの第１極は前記第５の転送電極の第１端に接続されており、前記第１のノイズ低減トランジスタのゲートは絶縁層を貫通するビアホールを介して前記第５の転送電極に接続されている。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記第２のコンデンサは矩形である。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は、前記第２の方向に沿って延伸する第６の転送電極をさらに備え、ここで、前記出力トランジスタのゲートは絶縁層を貫通するビアホールを介して前記第６の転送電極の第１端に接続されており、前記第６の転送電極の第２端は前記電圧レギュレータトランジスタの第２極に接続されており、前記第６の転送電極は前記第３のノードを備える。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は、第７の転送電極をさらに備え、前記第７の転送電極の第１端は前記出力制御トランジスタの第２極に接続されており、前記第７の転送電極の第２端は前記出力トランジスタの第２極に接続されており、前記出力トランジスタの第２極は、前記シフトレジスタユニットに隣接する下段シフトレジスタユニットの入力トランジスタの第２極に接続されている。

たとえば、本開示の少なくとも１つの実施例に係る表示基板では、前記出力制御トランジスタの活性層及び前記出力トランジスタの活性層の少なくとも一部は一つの連続する第２の半導体層に位置し、且つ前記第２の半導体層は前記第１の方向に延伸し、前記出力制御トランジスタのゲート及び前記出力トランジスタのゲートは前記第２の方向に延伸して前記第１の方向上に並んで配置されており、前記出力制御トランジスタの第１極は前記第１の電源線に接続されて、前記第１の電圧を受信する。

本開示の少なくとも１つの実施例は、上記いずれかの実施例に記載の表示基板を備える表示装置をさらに提供する。

本開示の少なくとも１つの実施例は表示基板の製造方法をさらに提供し、表示領域と、少なくとも表示領域を取り囲む周辺領域と、を備えるベース基板を提供するステップと、前記ベース基板の周辺領域にシフトレジスタユニット、第１のクロック信号線、第２のクロック信号線、第１の電源線及び第２の電源線を形成するステップにおいて、ベース基板に半導体層を形成して、前記半導体層をパターニングして前記シフトレジスタの各回路の複数のトランジスタの活性層を形成することと、前記複数のトランジスタの活性層の前記ベース基板から離れる側に第１の絶縁材料層を形成して、前記第１の絶縁材料層をパターニングしてビアホールを備える第１の絶縁層を形成することと、前記第１の絶縁層の前記ベース基板から離れる側に第１の導電性材料層を形成して、前記第１の導電性材料をパターニングして前記複数のトランジスタのゲート、複数の接続配線及び前記各回路の複数のコンデンサの第１極を形成することと、前記複数のトランジスタのゲートの前記ベース基板から離れる側に第２の絶縁材料層を形成して、前記第２の絶縁材料層をパターニングしてビアホールを備える第２の絶縁層を形成することと、前記第２の絶縁層の前記ベース基板から離れる側に第２の導電性材料層を形成して、前記第２の導電性材料をパターニングして前記複数のコンデンサの第２極を形成することと、前記第２の絶縁層及び前記複数のコンデンサの第２のコンデンサ極板の前記ベース基板から離れる側に第３の絶縁材料層を形成して、前記第３の絶縁材料層をパターニングしてビアホールを備える第３の絶縁層を形成することと、前記第３の絶縁層の前記ベース基板から離れる側に第３の導電性材料層を形成して、前記第３の導電性材料をパターニングして前記複数のトランジスタの第１極及び第２極、複数の転送電極、前記第１のクロック信号線、前記第２のクロック信号線、前記第１の電源線及び前記第２の電源線を形成することと、を含むステップと、を含み、前記各トランジスタの第１極及び第２極は、前記第１の絶縁層、前記第２の絶縁層及び前記第３の絶縁層を貫通するビアホールを介して前記各トランジスタの活性層に接続されており、各前記トランジスタ及び各前記コンデンサは、前記複数の接続配線又は前記複数の転送電極を介すると共に、前記第２の絶縁層及び前記第３の絶縁層を貫通するビアホールを介して、互いに接続され、また前記第１の電源線、前記第２の電源線、前記第１のクロック信号線及び前記第２のクロック信号線に接続されている。

本開示の実施例の技術案を明確に説明するために、以下、実施例の図面を簡単に説明し、明らかなように、以下の記述における図面は本開示のいくつかの実施例に関連するものに過ぎず、本開示を制限するものではない。

表示パネルの全体的な回路構造の概略図である。 シフトレジスタユニットの回路図である。 図１Ｂに示されるシフトレジスタユニットが動作している時の信号タイミング図である。 図１Ｂに示されるシフトレジスタユニットの表示基板でのレイアウト概略図である。 本開示の少なくとも１つの実施例に係る表示基板のレイアウトの概略図である。 本開示の少なくとも１つの実施例に係る表示基板の半導体層の平面図である。 本開示の少なくとも１つの実施例に係る表示基板の第１の導電層の平面図である。 本開示の少なくとも１つの実施例に係る表示基板の第２の導電層の平面図である。 本開示の少なくとも１つの実施例に係る表示基板のビアホールの分布図である。 本開示の少なくとも１つの実施例に係る表示基板の第３の導電層の平面図である。 図２に示される表示基板のＡ－Ｂ方向に沿った断面図である。 本開示の少なくとも１つの実施例に係る表示装置の概略図である。 本開示の少なくとも１つの実施例に係る表示基板の製造方法のフローチャートである。

本開示の実施例の目的、技術案、及びメリットをより明確にするために、以下において、本開示の実施例の図面を参照しながら、本開示の実施例の技術案について明確で、完全に説明する。明らかなように、説明される実施例は本開示のいくつかの実施例に過ぎず、すべての実施例ではない。説明される本開示の実施例に基づいて、当業者が創造的な労働を必要とせずに得る全ての他の実施例は、いずれも本開示の保護範囲に属する。

特に定義されていない限り、本開示で使用される技術用語又は科学用語は、当業者が理解できる通常の意味を有するべきである。本開示において使用される「第１」、「第２」及び類似の用語は、何れかの順序、数又は重要性を示すものではなく、異なる構成要素を区別するために使用されるものに過ぎない。同様に、「１つ」、「１」又は「該」等の類似する用語は、数を制限するものではなく、少なくとも１つが存在することを意味する。「備える」又は「含む」等の類似する用語は、該用語の前に記載された素子又は部材が該用語の後に挙げられた素子又は部材及びそれらの同等物を含むが、他の素子又は部材を排除しないことを意味する。「接続」又は「連結」などの類似する用語は、物理的又は機械的接続に限定されず、直接的又は間接的接続にかかわらず、電気的接続も含む。「上」、「下」、「左」、「右」などは、相対的な位置関係を示すのに使用されるものに過ぎなく、説明される対象の絶対位置が変化すると、該相対的な位置関係も対応して変化する可能性がある。

以下、いくつかの具体的な実施例により本開示を説明する。本発明の実施例の以下の説明が明確で簡潔であることを確保するために、既知の機能及び既知の部材についての詳細な説明を省略してもよい。本発明の実施例のいずれかの部材が１つ以上の図面において出現する場合、該部材が各図面において同じの参照番号で表される。

表示技術分野では、たとえば液晶表示パネル又は有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示パネルの画素アレイは、通常、複数の行のグリッド線と、グリッド線と交差される複数の列のデータ線と、を備える。バインディングされた集成駆動回路によりグリッド線を駆動することができる。近年、アモルファスシリコン薄膜トランジスタ又は酸化物薄膜トランジスタの製造プロセスの継続的な改善に伴って、グリッド線駆動回路を薄膜トランジスタアレイ基板において直接集成してＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）を形成してグリッド線を駆動してもよい。たとえば、複数のカスケード接続されたシフトレジスタユニットを含むＧＯＡを使用して画素アレイにおける複数の行のグリッド線にスイッチング状態の電圧信号（走査信号）を提供することで、たとえば、複数の行のグリッド線が順にオンになるように制御するとともに、データ線から画素アレイのうち対応する行の画素ユニットにデータ信号を提供して、各画素ユニットに形成された表示画像の各グレースケールに必要な階調電圧を形成し、ひいては１つのフレーム画像を表示する。ＧＯＡの大きさが表示パネルのフレームの大きさに直接的な影響を与える。表示パネルのフレームが小さいほど、画面占有率がより高くなっているため、表示効果がより良好になる。以下、図面を参照しながら表示パネルの全体的な回路構造を説明する。

図１Ａは表示パネルの全体的な回路構造の概略図である。たとえば、図１Ａに示すように、表示パネルはベース基板１０１を備え、ベース基板１０１は表示領域（即ち、画素アレイ領域）１０２と、表示領域１０２の周辺に位置する周辺領域１０６と、を備える。たとえば、周辺領域１０６は表示領域１０２を取り囲んでいる。表示領域１０２はアレイに配置される画素ユニット１０３を備え、周辺領域１０６はシフトレジスタユニット１０４を備え、複数のカスケード接続されたシフトレジスタユニット１０４がゲート駆動回路を構成することで、表示パネルの表示領域１０２におけるアレイに配置される画素ユニット１０３へ、たとえば、行ごとにシフトされたゲート走査信号を提供する。周辺領域１０６は発光制御ユニット１０５をさらに備え、複数のカスケード接続された発光制御ユニット１０５は発光制御アレイを構成することで、表示パネルの表示領域１０２におけるアレイに配置される画素ユニット１０３へ、たとえば、行ごとにシフトされた発光制御信号を提供する。

図１Ａに示すように、表示パネルは周辺領域１０６に位置するデータ駆動チップＩＣをさらに備え、データ駆動チップＩＣはアレイに配置される画素ユニット１０３にデータ信号を提供するように構成される。データ駆動チップＩＣに接続されているデータ線Ｄ１－ＤＮ（Ｎが１より大きい整数である）は、縦方向（たとえば図における鉛直方向）に表示領域１０２を貫通して、それぞれ各列の画素ユニット１０３にデータ信号を提供する。シフトレジスタユニット１０４に接続されているグリッド線Ｇ１－ＧＭ（Ｍが１より大きい整数である）は横方向（たとえば図における水平方向）に表示領域１０２を貫通し、発光制御ユニット１０５に接続されている発光制御線Ｅ１－ＥＭ（Ｍが１より大きい整数である）は横方向に表示領域１０２を貫通して、アレイに配置される画素ユニット１０３にゲート走査信号及び発光制御信号を提供する。

たとえば、各画素ユニット１０３は、本分野内の７Ｔ１Ｃ、８Ｔ２Ｃ又は４Ｔ１Ｃ等の回路構造を有する画素回路及び発光素子を含んでもよく、画素回路は、データ線により伝送されたデータ信号、グリッド線により伝送されたゲート走査信号及び発光制御線Ｅ１－ＥＭにより伝送された発光制御信号による制御で、発光素子を駆動して発光させて表示等の操作を実現するように動作する。該発光素子は、たとえば、有機発光ダイオード（ＯＬＥＤ）又は量子ドット発光ダイオード（ＱＬＥＤ）であってもよい。

図１Ｂはシフトレジスタユニットの回路構造図である。図１Ｃは図１Ｂに示されるシフトレジスタユニットが動作している時の信号タイミング図である。以下、図１Ｂ及び図１Ｃを参照しながら該シフトレジスタユニットの動作過程を簡単に説明する。

図１Ｂに示すように、該シフトレジスタユニット１０４は、８つのトランジスタ（入力トランジスタＴ１、第１の制御トランジスタＴ２、第２の制御トランジスタＴ３、出力制御トランジスタＴ４、出力トランジスタＴ５、第１のノイズ低減トランジスタＴ７、第２のノイズ低減トランジスタＴ６及び電圧レギュレータトランジスタＴ８）及び２つのコンデンサ（第１のコンデンサＣ１及び第２のコンデンサＣ２）を備える。たとえば、複数のシフトレジスタユニット１０４がカスケード接続されている場合、第１段シフトレジスタユニットにおける入力トランジスタＴ１の第２極は、トリガー信号線ＧＳＴＶ（図示せず）に接続されてトリガー信号を入力信号として受信するように構成される入力端ＩＮに接続され、他の各段のシフトレジスタユニット１０４（たとえば、第１段シフトレジスタユニットを除く）における入力トランジスタＴ１の第２極に接続されている入力端ＩＮは、前段シフトレジスタユニット１０４の出力端に電気的に接続されて、前段シフトレジスタユニット１０４の出力端ＧＯＵＴにより出力された出力信号を入力信号として受信し、それにより、表示領域１０２の画素ユニット１０３のアレイを、たとえば、行ごとに走査するために、シフト出力を実現する。

また、図１Ｂに示される例において、シフトレジスタユニット１０４は、第１のクロック信号端ＣＫ及び第２のクロック信号端ＣＢをさらに備え、ＧＣＫは第１のクロック信号線を表し、ＧＣＢは第２のクロック信号線を表す。たとえば、第１のクロック信号端ＣＫは第２のクロック信号線ＧＣＢ又は第１のクロック信号線ＧＣＫに接続されて第１のクロック信号を受信する。たとえば、第１のクロック信号端ＣＫが第１のクロック信号線ＧＣＫに接続されている場合、第１のクロック信号線ＧＣＫは第１のクロック信号を提供し、第１のクロック信号端ＣＫが第２のクロック信号線ＧＣＢに接続されている場合、第２のクロック信号線ＧＣＢは第１のクロック信号を提供し、具体的には、実際の状況に応じて決定され、本開示の実施例はこれについて制限しない。第２のクロック信号端ＣＢは第２のクロック信号線ＧＣＢ又は第１のクロック信号線ＧＣＫに接続されて第２のクロック信号を受信する。以下、第１のクロック信号端ＣＫは第１のクロック信号線ＧＣＫに接続されて第１のクロック信号を受信し、第２のクロック信号端ＣＢは第２のクロック信号線ＧＣＢに接続されて第２のクロック信号を受信することを例として説明するが、本開示の実施例はこれについて制限しない。たとえば、第１のクロック信号線ＧＣＫ及び第２のクロック信号線ＧＣＢはデューティサイクルが５０％よりも大きいパルス信号を用いることができ、且つ両者は、たとえば、半サイクルの間隔を置いており、ＶＧＨは第１の電源線及び第１の電源線により提供された第１の電圧を表し、たとえば、第１の電圧は直流高レベルであり、ＶＧＬは第２の電源線及び第２の電源線により提供された第２の電圧を表し、たとえば、第２の電圧は直流低レベルであり、且つ第１の電圧は第２の電圧より大きく、Ｎ１、Ｎ２及びＮ３はそれぞれ回路概略図における第１のノード、第２のノード及び第３のノードを表す。

図１Ｂに示すように、入力トランジスタＴ１のゲートは第１のクロック信号端ＣＫ（第１のクロック信号端ＣＫと第１のクロック信号線ＧＣＫとが接続されている）に接続されて第１のクロック信号を受信し、入力トランジスタＴ１の第２極は入力端ＩＮに接続されており、入力トランジスタＴ１の第１極は第１のノードＮ１に接続されている。たとえば、シフトレジスタユニット１０４が第１段シフトレジスタユニットである場合、入力端ＩＮはトリガー信号線ＧＳＴＶ（図示せず）に接続されてトリガー信号を受信し、シフトレジスタユニット１０４が第１段シフトレジスタ以外の他の各段のシフトレジスタユニットである場合、入力端ＩＮはその上位シフトレジスタユニットの出力端ＧＯＵＴに接続されている。

第１の制御トランジスタＴ２のゲートは第１のノードＮ１に接続されており、第１の制御トランジスタＴ２の第２極は第１のクロック信号端ＣＫ（第１のクロック信号端ＣＫと第１のクロック信号線ＧＣＫとが接続されている）に接続されて第１のクロック信号を受信し、第１の制御トランジスタＴ２の第１極は第２のノードＮ２に接続されている。

第２の制御トランジスタＴ３のゲートは第１のクロック信号端ＣＫ（第１のクロック信号端ＣＫと第１のクロック信号線ＧＣＫとが接続されている）に接続されて第１のクロック信号を受信し、第２の制御トランジスタＴ３の第２極は第２の電源線ＶＧＬに接続されて第２の電圧を受信し、第２の制御トランジスタＴ３の第１極は第２のノードＮ２に接続されている。

出力制御トランジスタＴ４のゲートは第２のノードＮ２に接続されており、出力制御トランジスタＴ４の第１極は第１の電源線ＶＧＨに接続されて第１の電圧を受信し、出力制御トランジスタＴ４の第２極は出力端ＧＯＵＴに接続されている。

第１のコンデンサＣ１の第１極は第２のノードＮ２に接続されており、第１のコンデンサＣ１の第２極は第１の電源線ＶＧＨに接続されている。

出力トランジスタＴ５のゲートは第３のノードＮ３に接続されており、出力トランジスタＴ５の第１極は第２のクロック信号端ＣＢ（第２のクロック信号端ＣＢと第２のクロック信号線ＧＣＢとが接続されている）に接続されており、出力トランジスタＴ５の第２極は出力端ＧＯＵＴに接続されている。

第２のコンデンサＣ２の第１極は第３のノードＮ３に接続されており、第２のコンデンサＣ２の第２極は出力端ＧＯＵＴに接続されている。

第１のノイズ低減トランジスタＴ７のゲートは第２のクロック信号端ＣＢ（第２のクロック信号端ＣＢと第２のクロック信号線ＧＣＢとが接続されている）に接続されて第２のクロック信号を受信し、第１のノイズ低減トランジスタＴ７の第１極は第１のノードＮ１に接続されている。

第２のノイズ低減トランジスタＴ６のゲートは第２のノードＮ２に接続されており、第２のノイズ低減トランジスタＴ６の第１極は第１の電源線ＶＧＨに接続されて第１の電圧を受信し、第２のノイズ低減トランジスタＴ６の第２極は第１のノイズ低減トランジスタＴ７の第２極に接続されている。

電圧レギュレータトランジスタＴ８のゲートは第２の電源線ＶＧＬに接続されて第２の電圧を受信し、電圧レギュレータトランジスタＴ８の第１極は第１のノードＮ１に接続されており、電圧レギュレータトランジスタＴ８の第２極は第３のノードＮ３に接続されている。

図１Ｂに示されるシフトレジスタユニット１０４におけるトランジスタはいずれもＰ型トランジスタを例として説明され、即ち、各トランジスタはゲートが低レベルに接続されるとオンになり（オンレベル）、高レベルに接続されるとオフになる（オフレベル）。この場合、トランジスタの第１極はソース電極であってもよく、トランジスタの第２極はドレイン電極であってもよく、他の実施例においては、トランジスタの第１極と第２極は交換することができる。

該シフトレジスタユニットは図１Ｂの配置方式を含むがそれらに制限されず、たとえば、シフトレジスタユニット１０４における各トランジスタはＮ型トランジスタを使用してもよく、又はＰ型トランジスタとＮ型トランジスタを混合して使用してもよく、それと共に、選択されたタイプのトランジスタのポートの極性を本開示の実施例の対応するトランジスタのポートの極性に従って、接続すればよい。

ただし、該シフトレジスタユニットにおいて使用されるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又は同じ特性を有する他のスイッチングデバイスであってもよく、ここで、いずれも薄膜トランジスタを例として説明し、たとえば該トランジスタの活性層（チャネル領域）は、たとえば、ポリシリコン（たとえば低温ポリシリコン又は高温ポリシリコン）、アモルファスシリコン、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）等が挙げられる半導体材料を使用し、ゲート、ソース電極、ドレイン電極等は、たとえば、金属アルミニウム又はアルミニウム合金が挙げられる金属材料を使用する。ここで使用されるトランジスタのソース電極、ドレイン電極は構造上に対称であってもよいため、構造上に区別がなくてもよい。本開示の実施例では、トランジスタのゲート以外の２つの極を区別するために、一方の極が第１極であり、他方の極が第２極であることを直接的に記述した。また、本開示の実施例では、コンデンサの電極は金属電極を使用してもよく、又はそのうちの１つの電極は半導体材料（たとえばドーピングされたポリシリコン）を使用してもよい。

図１Ｃは図１Ｂに示されるシフトレジスタユニット１０４が動作している時の信号タイミング図である。以下、図１Ｂ及び図１Ｃを参照しながら該シフトレジスタの動作過程を詳しく説明する。たとえば、シフトレジスタユニット１０４の動作原理を例として説明し、残りの各段のシフトレジスタユニット１０４（第１段シフトレジスタユニットを除く）の動作原理はそれと類似し、ここで詳細な説明は省略される。しかしながら、第１段シフトレジスタユニットとシフトレジスタユニット１０４との動作原理の違いは、第１段シフトレジスタユニットの入力端がトリガー信号線ＧＳＴＶに接続されており、シフトレジスタユニット１０４の入力端が前段シフトレジスタユニットの出力端に接続されていることである。図１Ｃに示すように、該シフトレジスタユニット１０４の動作過程はそれぞれが第１段階ｔ１、第２段階ｔ２、第３段階ｔ３及び第４の段階ｔ４である４つの段階を含み、図１Ｃには各段階における各信号のタイミング波形が示される。

入力段階ｔ１において、図１Ｃに示すように、第１のクロック信号端ＣＫで提供された第１のクロック信号は低レベル信号であり、第２のクロック信号端ＣＢで提供された第２のクロック信号は高レベル信号であり、入力端ＩＮは、前段シフトレジスタユニットの出力端により提供されたトリガー信号（たとえば入力信号Ｖｉｎ）を受信し、たとえば入力信号Ｖｉｎは第２の電源線ＶＧＬにより提供された低レベル信号ＶＬに等しい。第１のクロック信号が低レベル信号であるため、入力トランジスタＴ１はオンになり、入力信号は入力トランジスタＴ１を介して第１のノードＮ１に伝送される。入力トランジスタＴ１が低レベル信号を伝達する際に閾値損失が発生するため、第１のノードＮ１の電圧はＶｉｎ－Ｖｔｈ１、即ちＶＬ－Ｖｔｈ１であり、ここで、Ｖｔｈ１は入力トランジスタＴ１の閾値電圧を表す。電圧レギュレータトランジスタＴ８のゲートは第２の電源線ＶＧＬにより提供された低レベル信号ＶＬを受信するため、電圧レギュレータトランジスタＴ８はオン状態にあり、それにより、電圧ＶＬ－Ｖｔｈ１は電圧レギュレータトランジスタＴ８を介して第３のノードＮ３に伝送される。たとえば、電圧レギュレータトランジスタＴ８の閾値電圧はＶｔｈ８で表され、同様に、電圧レギュレータトランジスタＴ８が低レベル信号を伝達する際に閾値損失が発生するため、第３のノードＮ３の電圧はＶＬ－ＶｔｈＮ１であり、ここで、ＶｔｈＮ１はＶｔｈ１及びＶｔｈ８のうちの小さい一方である。第３のノードＮ３の電圧はオンになるように出力トランジスタＴ５を制御し、第２のクロック信号は出力トランジスタＴ５を介して出力端ＧＯＵＴに書き込まれて出力信号として使用され、即ち、入力段階ｔ１において、出力信号は高レベルの第２のクロック信号、即ち、第１の電源線ＶＧＨにより提供された高レベル信号ＶＨである。

入力段階ｔ１において、第１のクロック信号が低レベル信号であるため、第２の制御トランジスタＴ３はオンになり、第２の電源線ＶＧＬにより提供された低レベル信号ＶＬは第２の制御トランジスタＴ３を介して第２のノードＮ２に伝送され、第１のノードＮ１の電圧がＶＬ－Ｖｔｈ１であるため、第１の制御トランジスタＴ２はオンになり、低レベルの第１のクロック信号は第１の制御トランジスタＴ２を介して第２のノードＮ２に伝送される。たとえば、第１の制御トランジスタＴ２の閾値電圧はＶｔｈ２で表され、第２の制御トランジスタＴ３の閾値電圧はＶｔｈ３で表され、Ｖｔｈ３＜Ｖｔｈ２＋Ｖｔｈ１の場合、第２のノードＮ２の電圧はＶＬ－Ｖｔｈ２－Ｖｔｈ１であり、Ｖｔｈ３＞Ｖｔｈ２＋Ｖｔｈ１の場合、第２のノードＮ２の電圧はＶＬ－Ｖｔｈ３である。この場合、出力制御トランジスタＴ４及び第１のノイズ低減トランジスタＴ６はいずれもオンになる。第２のクロック信号が高レベル信号であるため、第２のノイズ低減トランジスタＴ７はオフになる。

出力段階ｔ２において、第１のクロック信号端ＣＫで提供された第１のクロック信号は高レベル信号であり、第２のクロック信号端ＣＢで提供された第２のクロック信号は低レベル信号であり、入力端ＩＮが受信した、前段シフトレジスタユニットの出力端により提供された入力信号Ｖｉｎは高レベル信号である。出力トランジスタＴ５はオンになり、第２のクロック信号は出力トランジスタＴ５を介して出力端ＧＯＵＴに書き込まれて出力信号として使用される。入力段階ｔ１において、第２のコンデンサＣ２の出力端ＧＯＵＴに接続されている一端の電圧は第１の電源線ＶＧＨにより提供された高レベル信号ＶＨであり、第２のコンデンサＣ２の第３のノードＮ３に接続されている一端の電圧はＶＬ－ＶｔｈＮ１であるが、出力段階ｔ２において、第２のコンデンサＣ２の出力端ＧＯＵＴに接続されている一端の電圧は第２の電源線ＶＧＬにより提供された低レベル信号ＶＬになり、第２のコンデンサＣ２のブートストラップ作用により、第２のコンデンサＣ２の第３のノードＮ３に接続されている一端の電圧は２ＶＬ－ＶｔｈＮ１－ＶＨになり、即ち、第３のノードＮ３の電圧は２ＶＬ－ＶｔｈＮ１－ＶＨになり、この場合、電圧レギュレータトランジスタＴ８はオフになり、出力トランジスタＴ５はより効果的にオンになることができ、出力信号は第２の電源線ＶＧＬにより提供された低レベル信号ＶＬである。

出力段階ｔ２において、第１のクロック信号は高レベル信号であるため、入力トランジスタＴ１及び第２の制御トランジスタＴ３はいずれもオフになる。第１のノードＮ１の電圧は依然としてＶＬ－ＶｔｈＮ１であり、第１の制御トランジスタＴ２はオンになり、高レベルの第１のクロック信号は第１の制御トランジスタＴ２を介して第２のノードＮ２に伝送され、即ち、第２のノードＮ２の電圧は高レベル信号ＶＨであり、それにより、出力制御トランジスタＴ４及び第２のノイズ低減トランジスタＴ６はいずれもオフになる。第２のクロック信号が低レベル信号であるため、第１のノイズ低減トランジスタＴ７はオンになる。

バッファ段階ｔ３において、第１のクロック信号端ＣＫで提供された第１のクロック信号及び第２のクロック信号端ＣＢで提供された第２のクロック信号はいずれも高レベル信号であり、入力端ＩＮが受信する、前段シフトレジスタユニットの出力端により提供された入力信号Ｖｉｎは高レベル信号である。出力トランジスタＴ５はオンになり、第２のクロック信号は出力トランジスタＴ５を介して出力端ＧＯＵＴに書き込まれて出力信号として使用され、この場合、出力信号は高レベルの第２のクロック信号、即ち、高レベル信号ＶＨである。第２のコンデンサＣ２のブートストラップ作用により、第３のノードＮ３の電圧はＶＬ－ＶｔｈＮ１になる。

バッファ段階ｔ３において、第１のクロック信号は高レベル信号であるため、入力トランジスタＴ１及び第２の制御トランジスタＴ３はいずれもオフになる。第３のノードＮ３の電圧はＶＬ－ＶｔｈＮ１になり、この場合、電圧レギュレータトランジスタＴ８はオンになり、第１のノードＮ１の電圧もＶＬ－ＶｔｈＮ１であり、第１の制御トランジスタＴ２はオンになり、高レベルの第１のクロック信号は第１の制御トランジスタＴ２を介して第２のノードＮ２に伝送され、即ち、第２のノードＮ２の電圧は高レベル信号ＶＨであり、それにより、第２のノイズ低減トランジスタＴ６及び出力制御トランジスタＴ４はいずれもオフになる。第２のクロック信号は高レベル信号であるため、第２のノイズ低減トランジスタＴ７はオフになる。

安定段階ｔ４の第１のサブ段階ｔ４１において、第１のクロック信号端ＣＫで提供された第１のクロック信号は低レベル信号であり、第２のクロック信号端ＣＢで提供された第２のクロック信号は高レベル信号であり、入力端ＩＮが受信する、前段シフトレジスタユニットの出力端により提供された入力信号Ｖｉｎは高レベル信号であり、たとえば入力信号Ｖｉｎは第１の電源線ＶＧＨにより提供された高レベル信号ＶＨに等しい。第１のクロック信号が低レベル信号であるため、入力トランジスタＴ１はオンになり、入力信号Ｖｉｎは入力トランジスタＴ１を介して第１のノードＮ１に伝送され、入力トランジスタＴ１が高レベル信号を伝達する際に閾値損失が発生しないため、第１のノードＮ１の電圧は入力信号Ｖｉｎ（即ち、高レベル信号ＶＨ）であり、第１の制御トランジスタＴ２はオフになる。電圧レギュレータトランジスタＴ８はオン状態にあるため、第３のノードＮ３の電圧は第１のノードＮ１と同じであり、つまり、第３のノードＮ３の電圧はＶＨであり、出力トランジスタＴ５はオフになる。第１のクロック信号が低レベル信号であるため、第２の制御トランジスタＴ３はオンになり、第２のノードＮ２の電圧はＶＬ－Ｖｔｈ１であり、第２のノイズ低減トランジスタＴ６及び出力制御トランジスタＴ４はいずれもオンになり、高レベル信号ＶＨは出力制御トランジスタＴ４を介して出力端ＧＯＵＴに伝送され、即ち、出力信号は高レベル信号ＶＨである。

安定段階ｔ４の第２のサブ段階ｔ４２において、第１のクロック信号端ＣＫで提供された第１のクロック信号は高レベル信号であり、第２のクロック信号端ＣＢで提供された第２のクロック信号は低レベル信号であり、入力端ＩＮが受信する、前段シフトレジスタユニットの出力端により提供された入力信号Ｖｉｎは、高レベル信号である。第１のノードＮ１及び第３のノードＮ３の電圧は入力信号Ｖｉｎ（即ち、第１の電源線ＶＧＨにより提供された高レベル信号ＶＨ）であり、第１の制御トランジスタＴ２及び出力トランジスタＴ５はいずれもオフになる。第１のクロック信号は高レベル信号であるため、入力トランジスタＴ１及び第２の制御トランジスタＴ３はいずれもオフになり、第１のコンデンサＣ１の維持作用により、第２のノードＮ２の電圧は依然としてＶＬ－Ｖｔｈ３であり、出力制御トランジスタＴ４及び第１のノイズ低減トランジスタＴ６はいずれもオンになり、高レベル信号ＶＨは出力制御トランジスタＴ４を介して出力端ＧＯＵＴに伝送され、出力信号は高レベル信号ＶＨである。

第２のサブ段階ｔ４２において、第２のクロック信号は低レベル信号であるため、第２のノイズ低減トランジスタＴ７はオンになって、第１のノードＮ１の電圧及び第３のノードＮ３の電圧が高レベルとして維持されるように、高レベル信号ＶＨが第１のノイズ低減トランジスタＴ６及び第２のノイズ低減トランジスタＴ７を介して第３のノードＮ３及び第１のノードＮ１に伝送される。

安定段階ｔ４の第３のサブ段階ｔ４３において、第１のクロック信号端ＣＫで提供された第１のクロック信号及び第２のクロック信号端ＣＢで提供された第２のクロック信号はいずれも高レベル信号であり、入力端ＩＮが受信する、前段シフトレジスタユニットの出力端により提供された入力信号Ｖｉｎは、高レベル信号である。第１のノードＮ１及び第３のノードＮ３の電圧は高レベル信号ＶＨであり、第１の制御トランジスタＴ２及び出力トランジスタＴ５はオフになる。第１のクロック信号は高レベル信号であるため、入力トランジスタＴ１及び第２の制御トランジスタＴ３はいずれもオフになり、第２のノードＮ２の電圧は依然としてＶＬ－Ｖｔｈ３であり、出力制御トランジスタＴ４及び第１のノイズ低減トランジスタＴ６はいずれもオンになる。高レベル信号ＶＨは出力制御トランジスタＴ４を介して出力端ＧＯＵＴに伝送され、出力信号は高レベル信号ＶＨである。

図１Ｄは図１Ｂに示されるシフトレジスタユニット１０４の表示基板でのレイアウト概略図である。図１Ｄに示すように、該表示基板はシフトレジスタユニット１０４の入力トランジスタＴ１～電圧レギュレータトランジスタＴ８、第１のコンデンサＣ１、第２のコンデンサＣ２、第１のクロック信号線ＧＣＫ、第２のクロック信号線ＧＣＢ、第１の電源線ＶＧＨ及び第２の電源線ＶＧＬを備える。

たとえば、図１Ｄに示すように、電圧レギュレータトランジスタＴ８は第１の制御トランジスタＴ２及び第２の電源線ＶＧＬの表示領域に近い（たとえば、図１Ｄにおける出力端ＧＯＵＴが表示領域１０２へ延伸する）側に位置し、第１のノイズ低減トランジスタＴ７及び第２のノイズ低減トランジスタＴ６は第１の制御トランジスタＴ２及び第２の電源線ＶＧＬの表示領域から離れる側に位置するため、１つの接続配線及び２つの転送線を利用して電圧レギュレータトランジスタＴ８の第１極と第１のノイズ低減トランジスタＴ７の第１極とを接続する必要があり、且つ、接続配線がさらに複数の配線（たとえば、第２の電源線ＶＧＬ、第１の制御トランジスタＴ２の活性層等）と重なっているので、回路寄生容量が増加し、空間利用率が非常に低い。なお、寄生容量は平面寄生容量及び空間寄生容量等を含んでもよい。表示基板において、異なる層に位置する、たとえば転送電極、接続配線及びゲート等の、ベース基板と垂直な方向での正投影が重なっている場合に平面寄生容量を形成でき、また、同じ層に位置する、たとえば転送電極、接続配線及びゲート等は平面方向に、たとえば並んで対向する場合に空間寄生容量（又は３Ｄ寄生容量とも呼ばれる）を形成できる。第１のノイズ低減トランジスタＴ７のゲートは出力トランジスタＴ５の第１極に接続されて、複数の配線（たとえば、第１の電源線ＶＧＬ、第１の制御トランジスタＴ２の第１極とＴ６のゲートとの間の転送線）と重なっているので、回路寄生容量及び配線の複雑さは増加する。従って、図１Ｄに示される表示基板の各トランジスタの配列態様及び接続方式により配線の重なりが多くなり、接続配線の数が増えるため、逆に回路寄生容量や配線の複雑さが増加し、空間利用率が低くなり、ゲート駆動回路の占有空間が大きくなり、表示パネルの狭額縁の設計の実現に不利であり、且つ不要な重なりにより寄生容量が過剰になり、信号干渉等の問題が発生しやすく、表示パネルの表示品質に影響を及ぼす。従って、ゲート駆動回路のより簡潔な配線レイアウトで表示パネルの空間利用率の向上に有利であり、それにより、表示パネルの狭額縁を実現し、画面占有率を増加し、より素晴らしい表示効果を実現することは容易になる。

本開示の少なくとも１つの実施例は表示基板を提供し、表示基板は、表示領域及び表示領域の少なくとも一側に位置する周辺領域を有するベース基板と、ベース基板の周辺領域上に設置されたシフトレジスタユニット、第１のクロック信号線及び第２のクロック信号線と、を備える。第１のクロック信号線及び第２のクロック信号線はベース基板において第１の方向に沿って延伸し、それぞれシフトレジスタユニットに第１のクロック信号及び第２のクロック信号を提供するように構成され、シフトレジスタユニットは入力回路、出力回路、第１の制御回路、第２の制御回路及び電圧レギュレータ回路を備え、入力回路は第１のクロック信号に応答して入力信号を第１のノードに入力するように構成され、第１の制御回路は第１のノード及び第２のノードに接続されており、第１のノードのレベル及び第１のクロック信号に応答して第２のノードのレベルを制御するように構成され、第２の制御回路は第１のノード及び第２のノードに接続されており、第２のノードのレベル及び第２のクロック信号による制御で第１のノードのレベルを制御するように構成され、電圧レギュレータ回路は第１のノード及び第３のノードに接続されており、第３のノードのレベルを安定化するように構成され、出力回路は第３のノードに接続されており、第３のノードのレベルによる制御で出力信号を出力端に出力するように構成されており、第１の制御回路は第１の制御トランジスタを備え、第２の制御回路は第１のノイズ低減トランジスタを備え、電圧レギュレータ回路は電圧レギュレータトランジスタを備え、第１の制御トランジスタのゲート、第１のノイズ低減トランジスタの第１極及び電圧レギュレータトランジスタの第１極はいずれも第１のノードに接続されており、第１のノイズ低減トランジスタの第１極及び電圧レギュレータトランジスタの第１極は第１のソースドレイン電極層に位置し、第１のソースドレイン電極層は第１の転送電極を備え、第１の転送電極は第１の方向とは異なる第２の方向に平行に延伸する第１の部分と、第１の部分と一体形成されて第１の方向に延伸する第２の部分とを備え、第１の部分の第１端は第１のノイズ低減トランジスタの第１極に接続されており、第１の部分の第２端は電圧レギュレータトランジスタの第１極に接続されており、第２の部分は同じ層にない第１の制御トランジスタのゲートに接続されている。

本開示の少なくとも１つの実施例は上記表示基板に対応する表示装置及び表示基板の製造方法をさらに提供する。

本開示の上記実施例により提供される表示基板の最適化されたシフトレジスタユニットの回路接続及び構造レイアウトは、ある程度でシフトレジスタユニットの重なっている配線の数や配線の複雑さを減少させ、シフトレジスタユニットの空間利用率を増加させ、表示パネルの狭額縁の設計の実現に有利であるとともに、表示パネルの表示品質が確保される。

以下、図面を参照しながら本開示の実施例及びいくつかの例を詳しく説明する。

本開示の少なくとも１つの実施例は表示基板を提供する。図２は図１Ｂに示されるシフトレジスタユニット１０４の表示基板でのレイアウト概略図である。

たとえば、図２に示すように、表示基板１は、ベース基板１０１と、ベース基板１０１上に設置されたシフトレジスタユニット１０４、第１の電源線ＶＧＨ、第２の電源線ＶＧＬ及び複数のクロック信号線（たとえば、図に示される第１のクロック信号線ＧＣＫ、第２のクロック信号線ＧＣＢ）と、を備える。たとえば、第１の電源線ＶＧＨ、第２の電源線ＶＧＬ及び複数のクロック信号線はベース基板１０上に第１の方向Ｘに沿って延伸し、シフトレジスタユニット１０４にそれぞれ第１の電圧、第２の電圧及び複数のクロック信号（たとえば、上記第１のクロック信号又は第２のクロック信号等）を提供するように構成される。

なお、第１の電源線ＶＧＨ、第２の電源線ＶＧＬ及び複数のクロック信号線はいずれも第１の方向Ｘに沿って平行に設置されてもよく、互いに所定の角度（たとえば、２０°以下）で交差されてもよく、本開示の実施例はこれについて制限しない。

ただし、第１の方向に延伸することは、第１の電源線、第２の電源線及び複数のクロック信号線の主線の延伸方向を指し、各信号線の主線から分岐する突出部又は角等を含まない。

たとえば、第１の電源線ＶＧＨは、ゲート駆動回路に含まれる複数のカスケード接続されたシフトレジスタユニット１０４へ第１の電圧を提供するように構成され、第２の電源線ＶＧＬは、ゲート駆動回路に含まれる複数のカスケード接続されたシフトレジスタユニット１０４へ第２の電圧を提供するように構成される。たとえば、第１の電圧は第２の電圧よりも大きく、たとえば第１の電圧は直流高レベルであり、第２の電圧は直流低レベルである。

たとえば、該ベース基板１０１は、たとえば、ガラス、プラスチック、セキエイ又は他の適切な材料を使用でき、本開示の実施例はこれについて制限しない。

たとえば、表示基板１は画素アレイ領域（即ち、図１Ａに示される表示領域１０２、以下、画素アレイ領域１０２と呼ばれる）と、画素アレイ領域以外の周辺領域１０６（図１Ａに示される）と、を備える。たとえば、上記第１の電源線ＶＧＨ、第２の電源線ＶＧＬ、複数のクロック信号線及びシフトレジスタユニット１０４は周辺領域１０６内に位置してベース基板１０１の一側に位置し（図１Ａに示すように、画素アレイ領域１０２とベース基板１０１の側辺との間に位置する）、たとえば、図 １Ａに示すように、ベース基板１０１の左側に位置する。なお、ベース基板１０１の右側又は左右両側に位置してもよく、本開示の実施例はこれについて制限しない。

たとえば、第１のクロック信号線ＧＣＫ及び第２のクロック信号線ＧＣＢはシフトレジスタユニット１０４の表示領域１０２から離れる側に位置する。たとえば、第１の電源線ＶＧＨのベース基板１０１での正投影は、シフトレジスタユニット１０４のベース基板１０１での正投影の表示領域１０２に近い側に位置する。たとえば、第２の電源線ＶＧＬのベース基板１０１での正投影は、第１のクロック信号線ＣＧＫ及び第２のクロック信号線ＣＧＢのベース基板１０１での正投影と、シフトレジスタユニット１０４のベース基板１０１での正投影との間に位置する。配線が上記のように設置されることにより、シフトレジスタ１０４の他の配線と第１のクロック信号線ＧＣＫ、第２のクロック信号線ＧＣＢ、第１の電源線ＶＧＬ及び第２の電源線ＶＧＨとの接続を容易になることができる。

なお、上記のような配線の位置は単に例示的なものであり、配線の設置がシフトレジスタユニット１０４への接続に有利であることを実現すればよく、本開示の実施例はこれについて制限しない。

たとえば、画素アレイ領域１０２はアレイに配置される複数の画素ユニット１０３を備える。たとえば、複数の画素ユニット１０３のそれぞれは画素駆動回路を備え、たとえば発光素子（図示せず）をさらに備えてもよく。

たとえば、複数のカスケード接続されたシフトレジスタユニット１０４はゲート駆動回路を構成する。たとえば、該複数のシフトレジスタユニット１０４の出力端ＧＯＵＴは、それぞれ画素アレイ領域１０２に位置する各行の画素駆動回路のゲート走査信号端に接続されて該各行の画素回路に出力信号（たとえば、ゲート走査信号）を提供し、それにより発光素子を駆動して発光させることを実現する。たとえば、該画素駆動回路は、本分野内の、たとえば、７Ｔ１Ｃ、２Ｔ１Ｃ、４Ｔ２Ｃ、８Ｔ２Ｃ等の回路構造を備える画素回路であってもよく、ここで詳細な説明は省略される。

図２にはゲート駆動回路における一段のシフトレジスタユニット１０４のみが示され、たとえば、図２に示すように、シフトレジスタユニット１０４の第１のクロック端ＣＫ（図１Ｂに示される）は第１のクロック信号線ＧＣＫに接続されて第１のクロック信号を受信し、シフトレジスタユニット１０４の第２のクロック信号端ＣＢ（図１Ｂに示される）は第２のクロック信号線ＧＣＢに接続されて第２のクロック信号を受信し、シフトレジスタユニット１０４の次の段のシフトレジスタユニットの第１のクロック信号端ＣＫは第２のクロック信号線ＧＣＢに接続されて第１のクロック信号を受信し、第２のクロック信号端ＣＢは第１のクロック信号線ＧＣＫに接続されて第２のクロック信号を受信し、以下、同様に同じ操作で行なう。たとえば、シフトレジスタユニット１０４は第１段シフトレジスタユニットの次の段のシフトレジスタユニットとして使用されると、第Ｘ（Ｘが１より大きい偶数である）段のシフトレジスタユニットの第１のクロック信号端ＣＫは第１のクロック信号線ＧＣＫに接続されて第１のクロック信号を受信し、第Ｘ段シフトレジスタユニットの第２のクロック信号端ＣＢは第２のクロック信号線ＧＣＢに接続されて第２のクロック信号を受信し、第Ｘ－１段シフトレジスタユニット１０４の第１のクロック端ＣＫは第２のクロック信号線ＧＣＢに接続されて第１のクロック信号を受信し、第Ｘ－１段シフトレジスタユニット１０４の第２のクロック信号端ＣＢは第１のクロック信号線ＧＣＫに接続されて第２のクロック信号を受信する。ただし、各段のシフトレジスタユニットとクロック信号線との接続方式は本分野内の他の接続方式をさらに使用してもよく、本開示の実施例はこれについて制限しない。たとえば、第１段シフトレジスタユニットの入力端はトリガー信号線ＧＳＴＶに接続されてトリガー信号を入力信号として受信し、他段のシフトレジスタユニットの入力端は前段シフトレジスタユニット（たとえば、第２の段シフトレジスタユニットの入力端は第１段シフトレジスタユニット）の出力端ＧＯＵＴに接続されている。以下、図２に示されるシフトレジスタユニット１０４の構造を例として説明し、本開示の実施例はこれについて制限しない。

たとえば、図１Ｂに示すように、いくつかの例では、該シフトレジスタユニット１０４は入力回路１０４１、出力回路１０４３、第１の制御回路１０４２、第２の制御回路１０４５及び電圧レギュレータ回路１０４６を備える。他のいくつかの例では、該シフトレジスタユニット１０４は出力制御回路１０４４をさらに備える。

入力回路１０４１は、第１のクロック信号に応答して入力信号を第１のノードＮ１に入力するように構成される。たとえば、入力回路１０４１は入力端ＩＮ、第１のノードＮ１及び第１のクロック信号端ＣＫに接続されており、第１のクロック信号端ＣＫは受信した第１のクロック信号による制御でオンになり、入力端ＩＮを第１のノードＮ１に接続し、それにより入力信号を第１のノードＮ１に入力するように構成される。たとえば、入力回路１０４１は上記で述べる入力トランジスタＴ１として実装され、入力トランジスタＴ１の接続方式は上記説明を参照でき、ここで詳細な説明は省略される。

出力回路１０４３は、第３のノードＮ３に接続されて、出力信号を出力端ＧＯＵＴに出力するように構成される。たとえば、出力回路１０４３は第３のノードＮ３、出力端ＧＯＵＴ及び第２のクロック信号端ＣＢに接続されており、第３のノードＮ３のレベルによる制御でオンになって、第２のクロック信号端ＣＢと出力端ＧＯＵＴとを接続して、出力端ＧＯＵＴに第２のクロック信号を出力し、たとえば、第２のクロック信号の低レベルを出力するように構成される。たとえば、出力回路１０４３は上記出力トランジスタＴ５及び第２のコンデンサＣ２として実装され、出力トランジスタＴ５と第２のコンデンサＣ２との接続方式は上記説明を参照でき、ここで詳細な説明は省略される。

第１の制御回路１０４２は、第１のノードＮ１及び第２のノードＮ２に接続されており、第１のノードＮ１のレベル及び第１のクロック信号に応答して第２のノードＮ２のレベルを制御するように構成される。たとえば、第１の制御回路は、第１のノードＮ１、第２のノードＮ２及び第１のクロック信号端ＣＫに接続され、第１のノードＮ１のレベルによる制御でオンになって、第２のノードＮ２を第１のクロック信号端ＣＫに接続し、それにより第１のクロック信号端ＣＫにより提供された第１のクロック信号を第２のノードＮ２に提供するように構成される。たとえば、第１の制御回路１０４２は、上記第１の制御トランジスタＴ２及び第２の制御トランジスタＴ３として実装され、第１の制御トランジスタＴ２と第２の制御トランジスタＴ３との接続方式は上記説明を参照でき、ここで詳細な説明は省略される。ただし、第１の制御回路１０４２は第１のノードＮ１に接続されていることに制限されず、他の独立した電圧端（第１のノードＮ１の電圧と同じ電圧を提供する）又は別個に設置され入力回路と同じ回路に接続されてもよく、本開示の実施例はこれについて制限しない。シフトレジスタユニットの他の回路の接続はそれと類似し、ここで詳細な説明は省略される。

第２の制御回路１０４５は、第１のノードＮ１及び第２のノードＮ２に接続されており、第２のノードＮ２のレベル及び第２のクロック信号による制御で第１のノードＮ１のレベルを制御するように構成される。たとえば、第２の制御回路１０４５は、第１のノードＮ１、第２のノードＮ２、第１の電源線ＶＧＨ及び第２のクロック信号端ＣＢに接続されており、第２のノードＮ２のレベル及び第２のクロック信号端ＣＢは受信した第２のクロック信号による制御でオンになって、第１の電源線ＶＧＨを第１のノードＮ１に接続し、それにより第１のノードＮ１の電位を高レベルまでに充電して、非出力段階で出力回路１０４２がオンになることを回避して、誤った出力を回避するように構成される。たとえば、第２の制御回路１０４５は、上記第１のノイズ低減トランジスタＴ６及び第２のノイズ低減トランジスタＴ７として実装され、第１のノイズ低減トランジスタＴ６と第２のノイズ低減トランジスタＴ７との接続方式は上記説明を参照でき、ここで詳細な説明は省略される。

電圧レギュレータ回路１０４６は、第１のノードＮ１及び第３のノードＮ３に接続されており、第３のノードＮ３のレベルを安定化するように構成される。たとえば、電圧レギュレータ回路１０４６は第１のノードＮ１、第３のノードＮ３及び第２の電源線ＶＧＬに接続されており、第２の電源線ＶＧＬにより提供された第２の電圧による制御でオンになって、第１のノードＮ１と第３のノードＮ３とを接続するように構成される。たとえば、電圧レギュレータ回路１０４６は電圧レギュレータトランジスタＴ８として実装され、具体的な説明は、上記図１Ｂにおける電圧レギュレータトランジスタＴ８についての説明を参照でき、ここで詳細な説明は省略される。

出力制御回路１０４４は、第２のノードＮ２のレベルによる制御で、出力端ＧＯＵＴのレベルを制御するように構成される。たとえば、出力制御回路１０４４は、第２のノードＮ２、第１の電源線ＶＧＨ及び出力端ＧＯＵＴに接続されており、第２のノードＮ２のレベルによる制御で、出力端ＧＯＵＴを第１の電源線ＶＧＨに接続し、第１の電源線ＶＧＨにより提供された第１の電圧を出力端ＧＯＵＴに出力して、出力端ＧＯＵＴを高レベルに制御し、それによりシフトレジスタユニットの非出力段階での誤った出力を回避するように構成される。たとえば、出力制御回路１０４４は上記出力制御トランジスタＴ４及び第１のコンデンサＣ１として実装され、出力制御トランジスタＴ４と第１のコンデンサＣ１との接続方式は上記説明を参照でき、ここで詳細な説明は省略される。

たとえば、電圧レギュレータトランジスタＴ８は、第２の電源線ＶＧＬにより提供された第２の電圧による制御で常にオン状態にあることで、第３のノードＮ３を該電圧レギュレータトランジスタＴ８を介して第１のノードＮ１に接続されて、第３のノードＮ３のレベルが、第１のノードＮ１に接続されている入力トランジスタＴ１、第１の制御トランジスタＴ２及び第２のノイズ低減トランジスタＴ７を介して漏れることを防止するとともに、第３のノードＮ３のレベルの第１の制御トランジスタＴ１に対する応力を減少させて、第３のノードＮ３のレベルを維持することに有利であり、それにより、出力トランジスタＴ５は出力段階で十分にオンになることができる。

図３、図４、図５及び図７には、それぞれ図２に示される表示基板のシフトレジスタユニットの各層配線の平面図が示されており、及び図６には、図２に示される表示基板のシフトレジスタユニットのビアホールの分布図が示されている。図３は本開示の少なくとも１つの実施例に係る表示基板の半導体層の平面図であり、図４は本開示の少なくとも１つの実施例に係る表示基板の第１の導電層の平面図であり、図５は本開示の少なくとも１つの実施例に係る表示基板の第２の導電層の平面図であり、図６は本開示の少なくとも１つの実施例に係る表示基板のビアホールの分布図であり、図７は本開示の少なくとも１つの実施例に係る表示基板の第３の導電層の平面図であり、図８は図２に示される表示基板のＡ－Ｂ方向に沿った断面である。

たとえば、表示基板１は、第１の絶縁層３５０（たとえば、第１のゲート絶縁層）と、第２の絶縁層３６０（たとえば、第２のゲート絶縁層）と、第３の絶縁層３７０（たとえば、層間絶縁層）と、をさらに備え、且つ図３、図４、図５及び図７に示される層構造同士の間に位置する。たとえば、第１の絶縁層３５０（図８に示される）は図３に示される半導体層３１０と図４に示される第１の導電層３２０との間に位置し、第２の絶縁層３６０（図８に示される）は図４に示される第１の導電層３２０と図５に示される第２の導電層３３０との間に位置し、第３の絶縁層３７０（図８に示される）は図５に示される第２の導電層３３０と図７に示される第３の導電層３４０との間に位置する。

たとえば、図８に示すように、表示基板１は第４の絶縁層３８０をさらに備え、該第４の絶縁層３８０は、第３の導電層３４０上に位置し、第３の導電層３４０を保護するために使用される。

たとえば、図８に示すように、表示基板１はバリア層３９０及びバッファ層３１００をさらに備える。バッファ層３１００は第１の絶縁層３５０のベース基板１０１に近い側に位置し、バリア層３９０はバッファ層３１００とベース基板１０１との間に位置する。バリア層３９０及びバッファ層３１００はゲート駆動回路を形成するための平坦な表面を提供することができ、且つベース基板１０１での存在する可能性がある不純物がゲート駆動回路へ拡散して表示基板の性能に悪影響を与えることを回避することができる。

たとえば、第１の絶縁層３５０、第２の絶縁層３６０、第３の絶縁層３７０、第４の絶縁層３８０、バリア層３９０及びバッファ層３１００のうちの１種又は複数種の材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等の無機絶縁材料、又は他の適切な材料を含んでもよく、且つ、第１の絶縁層３５０、第２の絶縁層３６０、第３の絶縁層３７０、第４の絶縁層３８０、バリア層３９０及びバッファ層３１００の材料は同じであってもよく、異なってもよく、本開示の実施例はこれについて制限しない。

なお、図２に示される表示基板は、ゲート駆動回路におけるある段のシフトレジスタ及びそれに接続されている第１の電源線、第２の電源線及び信号線のレイアウト設計を例として説明されるが、残りの各段シフトレジスタのレイアウトの実施形態は図２に示されるレイアウト態様を参照でき、ここで詳細な説明は省略され、もちろん、他のレイアウト態様を使用してもよく、本開示の実施例はこれについて制限しない。もちろん、残りの各ゲート駆動回路における各段シフトレジスタは図２に示されるレイアウト態様を参照してもよく、その他のレイアウト態様を使用してもよく、本開示の実施例はこれについて制限しない。

以下、図２～図８を参照しながら、本開示の少なくとも１つの実施例に係る表示基板を詳しく説明する。

たとえば、図２に示されるシフトレジスタユニット１０４の入力トランジスタＴ１の活性層Ａ１～電圧レギュレータトランジスタＴ８の活性層Ａ８は図３に示される半導体層３１０により形成されてもよい。半導体層３１０は半導体材料でパターニングをすることにより形成されてもよい。たとえば、図３に示すように、該半導体層３１０は、必要に応じて、短い棒状又は湾曲した又は曲がった形状であってもよく、上記入力トランジスタＴ１の活性層Ａ１～電圧レギュレータトランジスタＴ８の活性層Ａ８を製造するために使用される。各活性層はソース電極領域、ドレイン電極領域、及びソース電極領域とドレイン電極領域との間に位置するチャネル領域を備えることができる。たとえば、チャネル領域は半導体特性を有し、ソース電極領域及びドレイン電極領域は、チャネル領域の両側に位置し、且つ不純物がドーピングされ、そのため、導電性を有する。たとえば、該ソース電極領域は活性層の一部であり、該ソース電極領域に接触する金属電極（たとえば、第３の導電層３４０に位置するもの）は、トランジスタのソース電極（又は第１極と呼ばれる）に対応し、ドレイン電極領域は活性層の一部であり、該ドレイン電極領域に接触する金属電極（たとえば、第３の導電層３４０に位置するもの）はトランジスタのドレイン電極（又は第２極と呼ばれる）に対応する。たとえば、ソース電極領域は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールを介して、それに対応する金属電極（第１極）に接続されており、ドレイン電極領域は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールを介して、それに対応する金属電極（第２極）に接続されている。

たとえば、図３に示すように、第１の制御トランジスタＴ２を例として、該第１の制御トランジスタＴ２の活性層Ａ２はソース電極領域Ｓ２と、ドレイン電極領域Ｄ２と、チャネル領域Ｐ２と、を備える。たとえば、図４に示すように、該第１の制御トランジスタＴ２はゲートＧ２をさらに備え、ここで、ゲートＧ２は第１の導電層３２０に位置する。電圧レギュレータトランジスタＴ８を例として、図３に示すように、該電圧レギュレータトランジスタＴ８の活性層Ａ８はソース電極領域Ｓ８と、ドレイン電極領域Ｄ８と、チャネル領域Ｐ８と、を備える。たとえば、図４に示すように、該電圧レギュレータトランジスタＴ８はゲートＧ８をさらに備え、ここで、ゲートＧ８は第１の導電層３２０に位置する。その他のトランジスタはそれと類似するので、ここで詳細な説明は省略される。

たとえば、半導体層３１０の材料は、酸化物半導体、有機半導体又はアモルファスシリコン、ポリシリコン等を含んでもよく、たとえば、酸化物半導体は金属酸化物半導体（たとえばインジウムガリウム亜鉛酸化物（ＩＧＺＯ））を含み、ポリシリコンは低温ポリシリコン又は高温ポリシリコン等を含み、本開示の実施例はこれについて制限しない。ただし、上記ソース電極領域及びドレイン電極領域はｎ型不純物又はｐ型不純物がドーピングされた領域であってもよく、本開示の実施例はこれについて制限しない。

なお、他のいくつかの例では、各トランジスタの第１極及び第２極は他の導電層に位置してもよく、半導体層との間に位置する絶縁層におけるビアホールを介して、それに対応する活性層に接続されており、本開示の実施例はこれについて制限しない。

図４には該表示基板の第１の導電層３２０が示されており、第１の導電層３２０は第１の絶縁層３５０上に設置されるため、半導体層３１０と絶縁される。たとえば、第１の導電層３２０は、第１のコンデンサＣ１の第１の電極ＣＥ１１、第２のコンデンサＣ２の第１の電極ＣＥ２１、入力トランジスタＴ１のゲートＧ１～電圧レギュレータトランジスタＴ８のゲートＧ８、及びゲートに直接接続されている各配線（たとえば、第１の接続配線Ｌ１及び第２の接続配線Ｌ２）を含んでもよい。図４に示すように、入力トランジスタＴ１のゲートＧ１～電圧レギュレータトランジスタＴ８のゲートＧ８は破線で囲まれる部分、即ち、各トランジスタの半導体層構造と第１の導電層３２０上の配線との重なっている部分である。

たとえば、第１の導電層３２０の材料は、金属材料又は合金材料を含んでもよく、たとえばモリブデン、アルミニウム及びチタン等によって形成された金属単層又は多層構造であり、たとえば、該多層構造は複数の金属層が積層された構造（たとえばチタン、アルミニウム及びチタンという三つの金属層が積層された構造（Ｔｉ／Ａｌ／Ｔｉ））である。

図５には該表示基板の第２の導電層３３０が示される。第２の導電層３３０は第２の絶縁層３６０上に設置され、それにより第１の導電層３２０と絶縁される。第２の導電層３３０は第１のコンデンサＣ１の第２の電極ＣＥ１２～第２のコンデンサＣ２の第２の電極ＣＥ２２を含む。第２の電極ＣＥ１２は第１の電極ＣＥ１１と少なくとも部分的に重なって第１のコンデンサＣ１を形成し、第２の電極ＣＥ２２は第１の電極ＣＥ２１と少なくとも部分的に重なって、第２のコンデンサＣ２を形成する。

たとえば、第２の導電層３３０の材料は、金属材料又は合金材料を含んでもよく、たとえばモリブデン、アルミニウム及びチタン等によって形成される金属単層又は多層構造であり、たとえば、該多層構造は複数の金属層が積層された積層構造（たとえばチタン、アルミニウム及びチタンという三つの金属層が積層された構造（Ｔｉ／Ａｌ／Ｔｉ））である。

図７には該表示基板の第３の導電層３４０が示されており、第２の導電層３３０は第３の絶縁層３６０上に設置され、それにより他の導電層と絶縁される。第３の導電層３４０は、複数の信号線（たとえば、第１のクロック信号線ＧＣＫ及び第２のクロック信号線ＧＣＢ）、第１の電源線ＶＧＨ、第２の電源線ＶＧＬ等を含む。ただし、該第３の導電層３４０は、各トランジスタの第１極（たとえば、活性層のソース電極領域に接続されているソース電極）及び第２極（たとえば、活性層のドレイン電極領域に接続されているドレイン電極）をさらに備え、各トランジスタ、コンデンサ、及び信号線の間の第１の転送電極Ｅ１、第２の転送電極Ｅ２、第３の転送電極Ｅ３、第４の転送電極Ｅ４、第５の転送電極Ｅ５、第６の転送電極Ｅ６及び第７の転送電極Ｅ７等に接続されている。

たとえば、第３の導電層３４０の材料は、金属材料又は合金材料を含んでもよく、たとえばモリブデン、アルミニウム及びチタン等によって形成される金属単層又は多層構造であり、たとえば、該多層構造は、複数の金属層が積層された積層構造（たとえばチタン、アルミニウム及びチタンという三つの金属層が積層された構造（Ｔｉ／Ａｌ／Ｔｉ））である。本開示の実施例は各機能層の材料について具体的に限定しない。

図３、図４、図５及び図７に示すように、複数の信号線、第１の電源線ＶＧＨ、第２の電源線ＶＧＬは図６に示される少なくとも１つのビアホールを介して、残りの各層におけるそれに接続する必要があるトランジスタ及びコンデンサに接続されて、各トランジスタ、コンデンサの間も少なくとも１つのビアホールを介して接続されており、又は転送電極を介してブリッジングされており、ここで詳細な説明は省略される。

図２は、上記図３に示される半導体層３１０、図４に示される第１の導電層３２０、図５に示される第２の導電層３３０及び図７に示される第３の導電層３４０の積層位置関係、及び図６に示される複数のビアホールを介してそれらが接続されている概略図である。

図２に示すように、第１の制御トランジスタＴ２のゲートＧ２（図４に示される）、第１のノイズ低減トランジスタＴ７の第１極ＳＤ７１（図７に示される）及び電圧レギュレータトランジスタＴ８の第１極ＳＤ８１（図７に示される）はいずれも第１のノードＮ１に接続されている。第１のノイズ低減トランジスタＴ７の第１極ＳＤ７１（図７に示される）及び電圧レギュレータトランジスタＴ８の第１極ＳＤ８１（図７に示される）はいずれも第１のソースドレイン電極層に位置し、第１のソースドレイン電極層は第１の転送電極Ｅ１（図７に示される）を備え、つまり、第１のノイズ低減トランジスタＴ７の第１極ＳＤ７１（図７に示される）及び電圧レギュレータトランジスタＴ８の第１極ＳＤ８１（図７に示される）は第１の転送電極Ｅ１（図７に示される）と一つの連続する第１のソースドレイン電極層に位置し且つ一体形成され、それにより、配線の数を減少し、表示基板の空間占有率を向上させる。

たとえば、図３、図６及び図７に示すように、第１のノイズ低減トランジスタＴ７の第１極ＳＤ７１は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ７１を介して第１のノイズ低減トランジスタＴ７の活性層Ａ７に接続されている。電圧レギュレータトランジスタＴ８の第１極ＳＤ８１は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ８１を介して電圧レギュレータトランジスタＴ８の活性層Ａ８に接続されている。

たとえば、図７に示すように、第１のソースドレイン電極層は表示基板の第３の導電層３４０に位置する。

たとえば、図７に示すように、第１の転送電極Ｅ１は第１の方向Ｘとは異なる第２の方向Ｙに平行に延伸する第１の部分Ｅ１１と、第１の部分と一体形成されて第１の方向に延伸する第２の部分Ｅ１２と、を備え、第１の部分Ｅ１１の第１端は第１のノイズ低減トランジスタＴ７の第１極ＳＤ７１に接続され、第１の部分Ｅ１１の第２端は電圧レギュレータトランジスタＴ８の第１極ＳＤ８１に接続されており、第２の部分Ｅ１２は同じ層にない第１の制御トランジスタＴ２のゲートＧ２に接続されている（図４に示される）。ただし、第１の部分Ｅ１１の第１端と第１のノイズ低減トランジスタＴ７の第１極ＳＤ７１との位置は同じであると見なされ、即ち一体形成されており、従って、図７には第１の部分Ｅ１１の第１端の符号が示されておらず、同様に、図７には第１の部分Ｅ１１の第２端の符号も示されていない。

たとえば、図４、図６及び図７に示すように、第１の転送電極Ｅ１の第２の部分Ｅ１２は第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＧＨ１を介して第１の制御トランジスタＴ２のゲートＧ２に接続されている。

たとえば、図２及び図７に示すように、第１の転送電極Ｅ１は、第１のノイズ低減トランジスタＴ７、電圧レギュレータトランジスタＴ８及び第１の制御トランジスタＴ２の間に位置し第１の方向Ｘ及び第２の方向Ｙに沿って延伸する折れ線であり、第１の転送電極Ｅ１の第２の方向Ｙに延伸する第１の部分Ｅ１１の一端（即ち、第１の部分Ｅ１１の第１端）は第１のノイズ低減トランジスタＴ７の第１極ＳＤ７１であり、第１の転送電極Ｅ１の第２の方向Ｙに延伸する第１の部分Ｅ１１の他端（即ち、第１の部分Ｅ１１の第２端）は電圧レギュレータトランジスタＴ８の第１極ＳＤ８１である。第１の転送電極Ｅ１の第１の方向Ｘに沿って延伸する第２の部分Ｅ１２は第１の転送電極Ｅ１の第１の部分から引き出され、且つ第１の転送電極Ｅ１の第２の部分は第１の制御トランジスタＴ２のゲートに接続されることで、第１の部分Ｅ１１と第２の部分Ｅ１２が略逆「Ｔ」字状を形成するようにする。第１の転送電極Ｅ１の第２の方向Ｙに延伸する第１の部分Ｅ１１が第１のノイズ低減トランジスタＴ７の第１極ＳＤ７１及び電圧レギュレータトランジスタＴ８の第１極ＳＤ８１に接続され、第１の転送電極Ｅ１の第２の部分Ｅ１２が第１の制御トランジスタＴ２のゲートＧ２に接続されていることにより、転送電極の数や配線の複雑さを低減させ、表示基板の空間利用率を向上させることができ、また、表示基板の寄生容量の発生を減少させることができる。図２に示すように、第１の転送電極Ｅ１は、第１のノイズ低減トランジスタＴ７の第１極ＳＤ７１と電圧レギュレータトランジスタＴ８の第１極ＳＤ８１とを第２の方向Ｙにおいて遠くに離させることにより、寄生容量（たとえば空間寄生容量）の発生を減少させることができ、第１の転送電極Ｅ１は、第１の制御トランジスタＴ２のゲートと第１のノイズ低減トランジスタＴ７及び電圧レギュレータトランジスタＴ８とを第１の方向Ｘにおいて遠くに離させることにより、寄生容量（たとえば空間寄生容量）の発生を減少させる。

たとえば、他の実施例においては、図２及び図７に示すように、電圧レギュレータトランジスタＴ８の位置を第１のノイズ低減トランジスタＴ７に近い方向へ移動することができ、必要な場合、出力トランジスタＴ５の第２の方向Ｙでの長さを短縮して、電圧レギュレータトランジスタＴ８の第１極ＳＤ８１及び第１の転送電極Ｅ１の第２の部分Ｅ１２を第１の方向Ｘに沿った直線に位置させ、このような場合、第１の転送電極Ｅ１の第２の部分Ｅ１２及び第１の部分Ｅ１１は「Ｌ」字状に形成されることができ、転送電極の数や配線の複雑さを低減させ、表示基板の空間利用率を向上させることを実現できる。しかしながら、電圧レギュレータトランジスタＴ８と第１のノイズ低減トランジスタＴ７及び出力トランジスタＴ５との間の距離が短縮されるため、図２に示される構造に比べて、電圧レギュレータトランジスタＴ８と第１のノイズ低減トランジスタＴ７及び出力トランジスタＴ５との間の空間寄生容量が増加する可能性がある。本開示の実施例の第１の転送電極Ｅ１は図２に示される逆「Ｔ」字状の構造に制限されない。

たとえば、第１の方向と第２の方向との間の夾角は７０°～９０°の間にあり、７０°及び９０°を含む。たとえば、第１の方向と第２の方向との間の夾角は７０°、９０°又は８０°等であり、実際の状況に応じて設定することができ、本開示の実施例はこれについて制限しない。たとえば、第１の方向と第２の方向との間の夾角はさらに７５°、８５°等であってもよい。

たとえば、図３に示すように、第１のノイズ低減トランジスタＴ７の活性層Ａ７のベース基板１０１での正投影は第１の制御トランジスタＴ２の活性層Ａ２のベース基板１０１での正投影の表示領域１０２に近い側に位置し、即ち、第１の方向Ｙにおいて、第１のノイズ低減トランジスタＴ７の活性層Ａ７は第１の制御トランジスタＴ２の活性層Ａ２の右側に位置する。たとえば、電圧レギュレータトランジスタＴ８の活性層Ａ８のベース基板１０１での正投影は第１の制御トランジスタＴ２の活性層Ａ２のベース基板１０１での正投影の表示領域１０２から離れる側に位置し、即ち、第１の方向Ｙにおいて、電圧レギュレータトランジスタＴ８の活性層Ａ８は第１の制御トランジスタＴ２の活性層Ａ２の左側に位置する。それにより、第１の転送電極Ｅ１の配線の複雑さを低減させ、表示基板の空間利用率を向上させ、及び第１の転送電極Ｅ１とその他の配線との重なりを減少させることができる。

たとえば、他の実施例においては、電圧レギュレータトランジスタＴ８の活性層Ａ８のベース基板１０１での正投影は、さらに、第１の制御トランジスタＴ２の活性層Ａ２のベース基板１０１での正投影と、第１のノイズ低減トランジスタＴ７の活性層Ａ７のベース基板１０１での正投影との間に位置してもよく、本開示の実施例はこれに制限されない。

たとえば、図７に示すように、第１の転送電極Ｅ１は第２の方向Ｙに平行に延伸する第３の部分Ｅ１３をさらに備える。第３の部分Ｅ１３は第２の部分Ｅ１２に接続されており（即ち、第３の部分Ｅ１３は第２の部分Ｅ１２から第２の方向Ｙに沿って入力トランジスタＴ１に近い方向へ延伸する）、第３の部分Ｅ１３と第１の部分Ｅ１１とは第１の方向上に並んで配置されている。入力トランジスタＴ１の第１極ＳＤ１１は第３の部分Ｅ１３の端部に接続されている。ただし、第３の部分Ｅ１３の端部と入力トランジスタＴ１の第１極ＳＤ１１との位置は同じであると見なされ、即ち一体形成され、従って、図７には第３の部分Ｅ１３の端部の符号が示されていない。

たとえば、第１の転送電極Ｅ１の第３の部分Ｅ１３は第２の方向Ｙと平行でなくてもよく、たとえば第１の転送電極Ｅ１の第３の部分Ｅ１３は第２の方向Ｙと所定の角度で交差する。たとえば、該交差する角度は２０°以下である。

たとえば、他の実施例においては、図２及び図７に示すように、入力トランジスタＴ１を第１の制御トランジスタＴ２に近い方向へ移動してもよく、入力トランジスタＴ１の第１極ＳＤ１１及び第１の転送電極Ｅ１の第２の部分Ｅ１２は第１の方向Ｘに沿った直線に位置し、このような場合、入力トランジスタＴ１の第１極ＳＤ１１は第１の転送電極Ｅ１の第２の部分Ｅ１２に直接接続することができ、第１の転送電極Ｅ１の第３の部分Ｅ１３を設計する必要がなく、同様に第１の転送電極Ｅ１の配線の複雑さを低減させ、表示基板の空間利用率を向上させ、第１の転送電極Ｅ１とその他の配線との重なりを減少させることを実現することができる。しかしながら、入力トランジスタＴ１と第１の制御トランジスタＴ２及び第２の制御トランジスタＴ３との距離が短縮される場合、図２に示される構造に比べて、入力トランジスタＴ１と第１の制御トランジスタＴ２及び第２の制御トランジスタＴ３との間の空間寄生容量が増加する可能性がある。

たとえば、図３、図６及び図７に示すように、入力トランジスタＴ１の第１極ＳＤ１１は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ１１を介して入力トランジスタＴ１の活性層Ａ１に接続されている。

たとえば、図３に示すように、入力トランジスタＴ１の活性層Ａ１のベース基板１０１での正投影は、第１の制御トランジスタＴ２の活性層Ａ２のベース基板１０１での正投影と、第１のノイズ低減トランジスタＴ７の活性層Ａ７のベース基板１０１での正投影との間に位置し、即ち、入力トランジスタＴ１の活性層Ａ１は第２の方向Ｙにおいて第１の制御トランジスタＴ２の活性層Ａ２と第１のノイズ低減トランジスタＴ７の活性層Ａ７との間に位置する。それにより、第１の転送電極Ｅ１の第３の部分Ｅ１３と他の配線との重なりを減少させ、且つ配線の複雑さを低減させて、シフトレジスタユニットの配線がよりコンパクトになり、空間を節約して、寄生容量の発生を減少させるようにする。

たとえば、図２及び図７に示すように、第１の転送電極Ｅ１は第１のノードＮ１を備える。たとえば、第１の転送電極Ｅ１は第１のノードＮ１として実装され、第１のノイズ低減トランジスタＴ７の第１極ＳＤ７１、電圧レギュレータトランジスタＴ８の第１極ＳＤ８１及び第１の制御トランジスタＴ２のゲートＧ２（図４に示される）を接続するために使用される。たとえば、第１の転送電極Ｅ１は第３の導電層３４０に位置する。

たとえば、図２及び図７に示すように、表示基板は第２の転送電極Ｅ２をさらに備える。第２の転送電極Ｅ２は第１の方向Ｘに沿って延伸する第１の部分Ｅ２１と、第２の方向Ｙと平行な第２の部分Ｅ２２と、を備える。第２の部分Ｅ２２は第１の部分Ｅ２１から延伸し、第２の部分Ｅ２２と第１の部分Ｅ２１は略「Ｌ」字状を形成し、それにより第２の転送電極Ｅ２の第１の部分Ｅ２１の端部は第２の制御トランジスタＴ３の第１極ＳＤ３１に接続されており、第２の転送電極Ｅ２の第２の部分Ｅ２２は第１の制御トランジスタＴ２の第１極ＳＤ２１に接続されている。第２の転送電極Ｅ２の設置形態は他の配線と重ならなくてもよいため、寄生容量の発生を減少させる。ただし、第１の部分Ｅ２１の端部と第２の制御トランジスタＴ３の第１極ＳＤ３１の位置とは同じであると見なされ、即ち一体形成され、従って、図７には第１の部分Ｅ２１の端部の符号が示されていない。

たとえば、第２の転送電極Ｅ２の第２の部分Ｅ２２は第２の方向Ｙと平行でなくてもよく、たとえば、第２の転送電極Ｅ２の第２の部分Ｅ２２と第２の方向Ｙは所定の角度で交差される。たとえば、該交差角度は２０°以下である。

たとえば、図３、図６及び図７に示すように、第２の制御トランジスタＴ３の第１極ＳＤ３１は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ３１を介して第２の制御トランジスタＴ３の活性層Ａ３に接続されている。第１の制御トランジスタＴ２の第１極ＳＤ２１は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ２１を介して第１の制御トランジスタＴ２の活性層Ａ２に接続されている。

たとえば、図２及び図７に示すように、第２の転送電極Ｅ２は第２のノードＮ２を備える。たとえば、第２の転送電極Ｅ２は第２のノードＮ２として実装され、第２の制御トランジスタＴ３の第１極ＳＤ３１及び第２の制御トランジスタＴ３の第１極ＳＤ３１を接続するために使用される。たとえば、第２の転送電極Ｅ２は第３の導電層３４０に位置する。

たとえば、図３に示すように、第２の制御トランジスタＴ３の活性層Ａ３のベース基板１０１での正投影は、第１の制御トランジスタＴ２の活性層Ａ２のベース基板１０１での正投影の表示領域１０１から離れる側に位置し、即ち、第２の方向Ｙにおいて、第２の制御トランジスタＴ３の活性層Ａ３は、第１の制御トランジスタＴ２の活性層Ａ２の左側に位置する。それにより、第２の転送電極Ｅ２の配線の複雑さを低減させ、表示基板の空間利用率を向上させ、第２の転送電極Ｅ２と他の配線との重なりを減少させることができる。

たとえば、図３に示すように、第２のノイズ低減トランジスタＴ６の活性層Ａ６及び第１のノイズ低減トランジスタＴ７の活性層Ａ７は一つの連続する第１の半導体層に位置し、且つ第１の半導体層は第１の方向に沿って延伸し、即ち、第２のノイズ低減トランジスタＴ６の活性層Ａ６及び第１のノイズ低減トランジスタＴ７の活性層Ａ７は一体形成される。たとえば、図２及び図３に示すように、他の構造のレイアウトに影響を与えず且つシフトレジスタユニットの幅を余分に増加しない限り、第２のノイズ低減トランジスタＴ６の活性層Ａ６は第１のノイズ低減トランジスタＴ７の活性層Ａ７と第１の方向において所定の距離でずれていてもよく、本開示の実施例はこれについて制限しない。

たとえば、図２及び図４に示すように、第２のノイズ低減トランジスタＴ６のゲートＧ６及び第１のノイズ低減トランジスタＴ７のゲートＧ７は第２の方向Ｙに沿って延伸して第１の方向Ｘに並んで配置されている。たとえば、第２のノイズ低減トランジスタＴ６のゲートＧ６と第１のノイズ低減トランジスタＴ７のゲートＧ７とは平行であってもよく、たとえば、いずれも第２の方向Ｙに沿って延伸し、また、第２のノイズ低減トランジスタＴ６のゲートＧ６の延伸方向と第１のノイズ低減トランジスタＴ７のゲートＧ７の延伸方向とは平行でなくてもよく、たとえば所定の角度で交差され、たとえば、該交差する角度は２０°以下であり、又は両者と水平線との角度は２０°以下であり、本開示の実施例はこれについて制限せず、第２のノイズ低減トランジスタＴ６と第１のノイズ低減トランジスタＴ７とは一体設置されて、上下に並んでいる構造であればよい。

たとえば、図４に示すように、表示基板は第２の方向Ｙに沿って延伸する第１の接続配線Ｌ１及び第２の接続配線Ｌ２をさらに備える。第１の接続配線Ｌ１及び第２の接続配線Ｌ２は平行に設置されて第１の転送電極Ｅ１（図７に示される）と重なっている。第１の接続配線Ｌ１の第１端Ｌ１１は第２のノイズ低減トランジスタＴ６のゲートＧ６に接続され、第１の接続配線Ｌ１の第２端Ｌ１２は同じ層にない第２の転送電極Ｅ２の第２の部分Ｅ２２の端部Ｅ２２１に接続されている。第２の接続配線Ｌ２の第１端Ｌ２１は第１のノイズ低減トランジスタＴ７のゲートＧ７に接続され、第２の接続配線Ｌ２の第２端Ｌ２２は第２のクロック信号線ＧＣＢに接続されて第２のクロック信号を受信する。従って、第１の接続配線Ｌ１及び第２の接続配線Ｌ２はいずれも曲がることのない直線形構造であり、それにより表示基板の配線構造はより簡潔になり、配線の空間は節約される。

たとえば、他の実施例においては、第１の接続配線Ｌ１及び第２の接続配線Ｌ２の延伸方向は平行でなくてもよく、たとえば、第１の接続配線Ｌ１と第２の接続配線Ｌ２とは所定の角度で交差される。たとえば、該交差する角度は２０°以下であり、又は両者と水平線との角度は２０°以下である。

たとえば、図４、図６及び図７に示すように、第１の接続配線Ｌ１の第２端Ｌ１２は第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＧＨ２を介して第２の転送電極Ｅ２の第２の部分Ｅ２２の端部Ｅ２２１に接続されている。第２の接続配線Ｌ２の第２端Ｌ２２は第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＧＨ７を介して第２のクロック信号線ＧＣＢに接続されている。

たとえば、図２に示すように、電圧レギュレータトランジスタＴ８のゲートＧ８は第２の電源線ＶＧＬに接続されて第２の電圧を受信する。たとえば、図４、図６及び図７に示すように、電圧レギュレータトランジスタＴ８のゲートＧ８は第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＧＨ８を介して第２の電源線ＶＧＬに接続されている。

たとえば、図７に示すように、第２の電源線ＶＧＬは第２の方向Ｙへ突出した突出部Ｅ０１を備える。たとえば、第２の電源線ＶＧＬ及び突出部Ｅ０１は一体形成され、突出部Ｅ０１は第３の導電層３４０に位置する。第２の制御トランジスタＴ３の第２極ＳＤ３２は第２の電源線ＶＧＬの突出部Ｅ０１に接続されて、第２の電圧を受信する。たとえば、第２の電源線ＶＧＬの突出部Ｅ０１は第２の制御トランジスタＴ３の第２極ＳＤ３２と一体形成される。また、たとえば、第２の電源線ＶＧＬの突出部Ｅ０１を第２の制御トランジスタＴ３の第２極ＳＤ３２として使用する。たとえば、図３、図６及び図７に示すように、第２の制御トランジスタＴ３の第２極ＳＤ３２は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ３２を介して第２の制御トランジスタＴ３の活性層Ａ３に接続されている。

たとえば、図４に示すように、入力トランジスタＴ１のゲートＧ１は並んで配置される第１のゲートＧ１１及び第２のゲートＧ１２を備えて、略「Ｕ」字状のダブルゲート構造を形成し、それにより入力トランジスタＴ１はオフになる時にしっかりと閉じられて、リーク電流を減少する。この場合、入力トランジスタＴ１の活性層Ａ１は第１の方向Ｘに沿って延伸しストリップ形状（図３に示される）を有し、入力トランジスタＴ１の第１のゲートＧ１１及び第２のゲートＧ１２は第２の制御トランジスタＴ３のゲートＧ３に接続されている。第２の制御トランジスタＴ３のゲートＧ３はさらに第１のクロック信号線ＧＣＫに接続されて、第２の制御トランジスタＴ３のゲートＧ３及び入力トランジスタＴ１の第１のゲートＧ１１及び第２のゲートＧ１２へ第１のクロック信号を提供する。それにより、配線の緊密性を高めて、配線の空間を節約する。もちろん、入力トランジスタＴ１のゲートは単一のゲートのみを含んで入力トランジスタＴ１の活性層と重なっていてもよく、本開示の実施例はこれについて制限しない。

たとえば、入力トランジスタＴ１のソース層Ａ１を有する構造を入力トランジスタＴ１のゲートＧ１の構造と交換してもよく、また、入力トランジスタＴ１にダブルゲート構造を形成させてもよく、たとえば活性層Ａ１は略「Ｕ」字状の構造であり、ゲートＧ１は第２の方向Ｙに沿ったストリップ形状である。

たとえば、図４、図６及び図７に示すように、第２の制御トランジスタＴ３のゲートＧ３は第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＧＨ６を介して第１のクロック信号線ＧＣＫに接続されている。

たとえば、図７に示すように、表示基板は第３の転送電極Ｅ３をさらに備える。第３の転送電極Ｅ３は第１の方向Ｘに沿って延伸し、第３の転送電極Ｅ３の第１端Ｅ３１は第２の制御トランジスタＴ３のゲートＧ３（図４に示される）及び入力トランジスタＴ１の第１のゲートＧ１１及び第２のゲートＧ１２に接続されている。第３の転送電極Ｅ３の第２端は第１の制御トランジスタＴ２の第２極ＳＤ２２に接続されて一体形成される。第１の方向Ｘにおいて、第１の制御トランジスタＴ２の第２極ＳＤ２２は第２の制御トランジスタＴ３のゲートＧ３（図４に示される）に隣接するため、他の転送電極（たとえば第１の転送電極Ｅ１及び第２の転送電極Ｅ２）に比べて、第３の転送電極Ｅ３の長さは短く、それにより、表示基板の配線の緊密性を高め、第３の転送電極Ｅ３の占有空間及び他の配線との重なりを減少し、且つ表示基板の配線の複雑さを低減させる。ただし、第３の転送電極Ｅ３の第２端と第１の制御トランジスタＴ２の第２極ＳＤ２２との位置は同じであると見なされ、即ち一体形成されるため、図において符号が示されていない。

たとえば、第３の転送電極Ｅ３は第１の方向Ｘに平行でなくてもよく、たとえば第３の転送電極Ｅ３と第１の方向Ｘとは所定の角度で交差される。たとえば、該交差する角度は２０°以下である。

たとえば、図４、図６及び図７に示すように、第３の転送電極Ｅ３の第１端Ｅ３１は第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＧＨ３を介して第２の制御トランジスタＴ３のゲートＧ３及び入力トランジスタＴ１の第１のゲートＧ１１及び第２のゲートＧ１２に接続されている。

たとえば、図３、図６及び図７に示すように、第１の制御トランジスタＴ２の第２極ＳＤ２２は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ２２を介して第１の制御トランジスタＴ２の活性層Ａ２に接続されている。

たとえば、図２及び図３に示すように、第１のコンデンサＣ１のベース基板１０１での正投影は、出力制御トランジスタＴ４の活性層Ａ４のベース基板１０１での正投影の表示領域１０２に近い側に位置し、第１のコンデンサＣ１のベース基板１０１での正投影と第１の電源線ＶＧＨのベース基板１０１での正投影とは少なくとも部分的に重なっている。即ち、第１のコンデンサＣ１が第２の方向Ｙにおいて出力制御トランジスタＴ４の右側に位置することで、シフトレジスタユニット１０４において他の部分、たとえばトランジスタ、転送電極、電源線等のためにより多くの空間を残すように第１のコンデンサＣ１を表示領域により近くし、それにより配線の重なりを減少する。それにより、第１のコンデンサＣ１が占有される空間を減少する。

たとえば、他の実施例においては、シフトレジスタユニットの設計空間に対して許可される場合、第１のコンデンサＣ１のベース基板１０１での正投影と第１の電源線ＶＧＨのベース基板１０１での正投影とは重ならなくてもよい。ただし、第１のコンデンサＣ１のベース基板１０１での正投影と第１の電源線ＶＧＨのベース基板１０１での正投影とは少なくとも部分的に重なっている場合、第１のコンデンサＣ１の正常な動作は影響を受けない。

たとえば、図２に示すように、第１のコンデンサＣ１の形状は矩形である。図４及び図５に示すように、第１のコンデンサＣ１の第１極ＣＥ１１及び第２極ＣＥ１２はいずれも矩形である。第１極ＣＥ１１と第２極ＣＥ１２との間には第２の絶縁層３６０が設置されている。

たとえば、図４、図６及び図７に示すように、第１のコンデンサＣ１の第１極ＣＥ１１は出力制御トランジスタＴ４のゲートＧ４に接続されている。たとえば、第１のコンデンサＣ１の第１極ＣＥ１１と出力制御トランジスタＴ４のゲートＧ４とは一体形成されてもよい。第１のコンデンサＣ１の第２極ＣＥ１２は第３の絶縁層３７０を貫通するビアホールＧＨ９を介して第１の電源線ＶＧＨに接続されている。

たとえば、他の例では、第１のコンデンサＣ１の第２極ＣＥ１２はさらに第３の導電層３４０に位置してもよく、この場合、第１極ＣＥ１１と第２極ＣＥ１２との間には第２の絶縁層３６０及び第３の絶縁層３７０が設置されている。

また、たとえば、他の例では、第１のコンデンサＣ１の第１極ＣＥ１１はさらに第１の導電層３２０に位置してもよく、この場合、第１極ＣＥ１１と第２極ＣＥ１２との間には第１の絶縁層３５０及び第２の絶縁層３６０が設置されている。

たとえば、図７に示すように、表示基板は第４の転送電極Ｅ４をさらに備える。第４の転送電極Ｅ４は第２のノイズ低減トランジスタＴ６の第１極ＳＤ６１及び出力制御トランジスタＴ４の第１極ＳＤ４１に接続されている。たとえば、第４の転送電極Ｅ４は第２のノイズ低減トランジスタＴ６の第１極ＳＤ６１から第１の方向Ｘに沿って出力制御トランジスタＴ４に近い方向へ延伸した後、第２の方向Ｙへ曲がって、出力制御トランジスタＴ４の第１極ＳＤ４１に接続されて配線の複雑さ及び占有空間を減少させる。

たとえば、図４に示すように、第２のノイズ低減トランジスタＴ６のゲートＧ６は出力制御トランジスタＴ４のゲートＧ４に接続され、且つ一体形成される。たとえば、第２のノイズ低減トランジスタＴ６のゲートＧ６と出力制御トランジスタＴ４のゲートＧ４との間の接続配線は第２のノイズ低減トランジスタＴ６のゲートＧ６から第１の方向Ｘに沿って出力制御トランジスタに近い方向へ延伸した後、第２の方向Ｙへ曲がって、出力制御トランジスタＴ４のゲートＧ４に接続される。第２のノイズ低減トランジスタＴ６のゲートＧ６と出力制御トランジスタＴ４のゲートＧ４との間の接続配線のベース基板での正投影は第４の転送電極Ｅ４（図７に示される）のベース基板での正投影と重なっていない。それにより、第２のノイズ低減トランジスタＴ６と出力制御トランジスタＴ４との間の接続配線と他の配線との重なりを減少し、それにより配線の複雑さを低減させ、空間利用率を向上させる。

たとえば、図２及び図７に示すように、第４の転送電極Ｅ４も第２のノードＮ２も備える。第４の転送電極Ｅ４は第２のノイズ低減トランジスタＴ６の第１極ＳＤ６１及び出力制御トランジスタＴ４の第１極ＳＤ４１を接続するために使用される。第４の転送電極Ｅ４は第３の導電層３４０に位置する。

たとえば、図３、図６及び図７に示すように、第２のノイズ低減トランジスタＴ６の第１極ＳＤ６１は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ６１を介して第２のノイズ低減トランジスタＴ６の活性層Ａ６に接続されている。出力制御トランジスタＴ４の第１極ＳＤ４１は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ４１を介して出力制御トランジスタＴ４の活性層Ａ４に接続されている。

たとえば、図２に示すように、第２のコンデンサＣ２のベース基板１０１での正投影は、第１の電源線ＶＧＨのベース基板１０１での正投影と、出力制御トランジスタＴ４の活性層Ａ４（図３に示される）及び出力トランジスタＴ５の活性層Ａ５（図３に示される）のベース基板１０１での正投影との間に位置する。それにより、シフトレジスタユニット１０４において他の部分、たとえばトランジスタ、転送電極、電源線等のためにより多くの空間を残すように、第２のコンデンサＣ２を表示領域により近くにして、配線の重なりを減少する。

たとえば、図４に示すように、第２のコンデンサＣ２の第１極ＣＥ２１は出力トランジスタＴ５のゲートＧ５に接続されている。たとえば、第２のコンデンサＣ２の第１極ＣＥ２１と出力トランジスタＴ５のゲートＧ５とは一体形成されてもよい。

たとえば、図２に示すように、第２のコンデンサＣ２の形状は矩形である。たとえば、図４及び図５に示すように、第２のコンデンサＣ２の第１極ＣＥ２１及び第２極ＣＥ２２はいずれも矩形である。第１極ＣＥ２１と第２極ＣＥ２２との間には第２の絶縁層３６０が設置されている。

たとえば、他の例では、第２のコンデンサＣ２の第２極ＣＥ２２はさらに第３の導電層３４０に位置してもよく、この場合、第１極ＣＥ２１と第２極ＣＥ２２との間には第２の絶縁層３６０及び第３の絶縁層３７０が設置されている。

また、たとえば、他の例では、第２のコンデンサＣ２の第１極ＣＥ２１はさらに第１の導電層３２０に位置してもよく、この場合、第１極ＣＥ２１と第２極ＣＥ２２との間には第１の絶縁層３５０及び第２の絶縁層３６０が設置されている。

たとえば、図４及び図７に示すように、表示基板は第５の転送電極Ｅ５をさらに備える。出力トランジスタＴ５の第１極ＳＤ５１は第５の転送電極Ｅ５の第１端Ｅ５１に接続され、第１のノイズ低減トランジスタＴ７のゲートＧ７は第５の転送電極Ｅ５に接続されている。たとえば、第５の転送電極Ｅ５のベース基板１０１での正投影と第１の転送電極Ｅ１及び第４の転送電極Ｅ４のベース基板１０１での正投影とは重なっておらず、それにより、第５の転送電極Ｅ５は他の配線と重なっておらず、それにより配線の複雑さを低減させ、空間利用率を向上させる。

たとえば、図３、図６及び図７に示すように、出力トランジスタＴ５の第１極ＳＤ５１は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ５１を介して出力トランジスタＴ５の活性層Ａ５に接続されている。

たとえば、図４、図６及び図７に示すように、第１のノイズ低減トランジスタＴ７のゲートＧ７は第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＧＨ４を介して第５の転送電極Ｅ５に接続されている。

たとえば、図７に示すように、表示基板は第２の方向Ｙに沿って平行に延伸する第６の転送電極Ｅ６をさらに備える。出力トランジスタＴ５のゲートＧ５は第６の転送電極Ｅ６の第１端Ｅ６１に接続され、第６の転送電極Ｅ６の第２端は電圧レギュレータトランジスタＴ８の第２極ＳＤ８２に接続されている。たとえば、第６の転送電極Ｅ６のベース基板での正投影１０１は第１の転送電極Ｅ１のベース基板１０１での正投影と重なっていない。それにより、第６の転送電極Ｅ６の占有空間を減少し、他の配線との重なりを減少し、寄生容量の発生を減少する。ただし、第６の転送電極Ｅ６の第２端と電圧レギュレータトランジスタＴ８の第２極ＳＤ８２との位置は同じであると見なされ、一体形成され、図において符号が示されていない。

たとえば、第６の転送電極Ｅ６は第２の方向Ｙに平行でなくてもよく、たとえば第６の転送電極Ｅ６と第２の方向Ｙとは所定の角度で交差される。たとえば、該交差する角度は２０°以下である。

たとえば、図４、図６及び図７に示すように、出力トランジスタＴ５のゲートＧ５は第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＧＨ５を介して第６の転送電極Ｅ６の第１端Ｅ６１に接続されている。

たとえば、図３、図６及び図７に示すように、電圧レギュレータトランジスタＴ８の第２極ＳＤ８２は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ８２を介して電圧レギュレータトランジスタＴ８の活性層Ａ８に接続されている。

たとえば、図２及び図７に示すように、第６の転送電極Ｅ６は第３のノードＮ３を備える。たとえば、第６の転送電極Ｅ６は、第３のノードＮ３として実装され、電圧レギュレータトランジスタＴ８の第２極ＳＤ８２及び出力トランジスタＴ５のゲートＧ５（図４に示される）に接続するために構成される。第６の転送電極Ｅ６は第３の導電層３４０に位置する。

たとえば、図７に示すように、表示基板は第７の転送電極Ｅ７をさらに備え、第７の転送電極Ｅ７の第１端Ｅ７１は出力制御トランジスタＴ４の第２極ＳＤ４２に接続され、第７の転送電極Ｅ７の第２端Ｅ７２は出力トランジスタＴ５の第２極ＳＤ５２に接続されている。たとえば、第７の転送電極Ｅ７は第１の方向Ｘに沿って延伸する。たとえば、第７の転送電極Ｅ７のベース基板での正投影は、第１の電源線ＶＧＨ及び出力制御トランジスタＴ４の活性層Ａ４（図３に示される）及び出力トランジスタＴ５（図３に示される）の活性層Ａ５のベース基板での正投影の間に位置する。それにより、第７の転送電極Ｅ７の占有空間を減少し、他の配線との重なりを減少し、それにより寄生容量の発生を減少して、表示基板の配線の複雑さを低減させる。

たとえば、図４、図６及び図７に示すように、第７の転送電極Ｅ７は第３の絶縁層３７０を貫通するビアホールＧＨ１０を介して第２のコンデンサＣ２の第２極ＣＥ２２に接続されている。

たとえば、図３、図６及び図７に示すように、出力制御トランジスタＴ４の第２極ＳＤ４２は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ４２を介して出力制御トランジスタＴ４の活性層Ａ４に接続されている。出力トランジスタＴ５の第２極ＳＤ５２は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ５２を介して出力トランジスタＴ５の活性層Ａ５に接続されている。

たとえば、図７に示すように、出力トランジスタＴ５の第２極ＳＤ５２はシフトレジスタユニット１０４に隣接する下段シフトレジスタユニットの入力トランジスタＴ１の第２極ＳＤ１２に接続されて、出力トランジスタＴ５の第２極ＳＤ５２の出力信号を下段シフトレジスタユニットの入力トランジスタＴ１の第２極ＳＤ１２の入力信号とする。

たとえば、図３、図６及び図７に示すように、入力トランジスタＴ１の第２極ＳＤ１２は第１の絶縁層３５０、第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＨ１２を介して入力トランジスタＴ１の活性層Ａ１に接続されている。

たとえば、図４、図６及び図７に示すように、入力トランジスタＴ１の第２極ＳＤ１２及び出力制御トランジスタＴ４の第２極ＳＤ４２は第２の絶縁層３６０及び第３の絶縁層３７０を貫通するビアホールＧＨ１１を介してシフトレジスタユニットの出力端ＧＯＵＴに接続されて、出力信号を出力端に出力する。

たとえば、図３に示すように、出力制御トランジスタＴ４の活性層Ａ４及び出力トランジスタＴ５の活性層Ａ５の一部（活性層Ａ５の活性層Ａ４と第１の方向Ｘにおいて同じ列に位置する部分）は一つの連続する第２の半導体層に位置し、且つ第２の半導体層は第１の方向Ｘに沿って延伸する。他の構造のレイアウトに影響を与えず且つシフトレジスタユニットの幅を余分に増加しない限り、出力制御トランジスタＴ４の活性層Ａ４は出力トランジスタＴ５の活性層Ａ５の一部と第１の方向において所定の距離でずれていてもよく、本開示の実施例はこれについて制限しない。

たとえば、図３及び図７に示すように、出力トランジスタＴ５の活性層Ａ５は２つの部分を含み、その一部と出力制御トランジスタＴ４の活性層Ａ４とは一つの第１の方向Ｘに延伸する連続する第２の半導体層に位置し、他部は出力制御トランジスタＴ４の活性層Ａ４の電圧レギュレータトランジスタＴ８に近い側に位置し（たとえば、図３において第１のノイズ低減トランジスタＴ７の活性層Ａ７の下方に位置する）、また、出力トランジスタＴ５の電圧レギュレータトランジスタＴ８に近い第１極ＳＤ５１の一部及び第２極ＳＤ５２の一部（たとえば図７において出力制御トランジスタＴ４から離れる第２の方向Ｙに沿って延伸する２つの第１極ＳＤ５１及び第２極ＳＤ５２）の長さは、他の位置にある第１極ＳＤ５１及び第２極ＳＤ５２の長さよりも大きい。それにより、出力トランジスタＴ５の第２の方向Ｙでの幅を増加して、出力トランジスタＴ５の信号出力能力を高めることができる。

たとえば、他の実施例においては、出力トランジスタＴ５の活性層Ａ５の、出力制御トランジスタＴ４の活性層Ａ４の電圧レギュレータトランジスタＴ８に近い側に位置する（たとえば、図３において第１のノイズ低減トランジスタＴ７の活性層Ａ７の下方に位置する）部分は出力制御トランジスタＴ４の活性層Ａ４に近い方向へ延伸して、活性層Ａ５の他の部分に接続されている。たとえば、図４に示すように、出力制御トランジスタＴ４のゲートＧ４及び出力トランジスタＴ５のゲートＧ５は第２の方向Ｙに沿って延伸して第１の方向Ｘにおいて並んで配置されている。たとえば、出力制御トランジスタＴ４のゲートＧ４と出力トランジスタＴ５のゲートＧ５とは平行であってもよく、たとえば、いずれも第２の方向Ｙに沿って延伸し、また、出力制御トランジスタＴ４のゲートＧ４の延伸方向と出力トランジスタＴ５のゲートＧ５の延伸方向とは平行でなくてもよく、たとえば所定の角度で交差され、たとえば、該交差する角度は２０°以下であり、又は両者と水平線との角度は２０°以下であるが、本開示の実施例はこれについて制限せず、出力制御トランジスタＴ４と出力トランジスタＴ５とは一体設置されて、上下に並んでいる構造であればよい。

たとえば、図７に示すように、出力制御トランジスタＴ４の第１極ＳＤ４１は第１の電源線ＶＧＨに接続されて第１の電圧を受信することにより、接続配線の占有空間及び配線の複雑さを低減させる。

なお、本開示の実施例では、たとえば、第１の転送電極Ｅ１、第２の転送電極Ｅ２、第３の転送電極Ｅ３、第４の転送電極Ｅ４、第５の転送電極Ｅ５、第６の転送電極Ｅ６及び第７の転送電極Ｅ７はいずれも第３の導電層３４０に位置する。第１の転送電極Ｅ１は第１のノイズ低減トランジスタＴ７、電圧レギュレータトランジスタＴ８及び第１の制御トランジスタＴ２の電極を接続するために使用され、且つ第１のノードＮ１を備える。第２の転送電極Ｅ２は第１の制御トランジスタＴ２及び第２の制御トランジスタＴ３の電極を接続するために使用される。第２の転送電極Ｅ２は第２のノードＮ２を備える。第３の転送電極Ｅ３は第２の制御トランジスタＴ３、入力トランジスタＴ１及び第１の制御トランジスタＴ２の電極を接続するために使用される。第４の転送電極Ｅ４は第２のノイズ低減トランジスタＴ６及び出力制御トランジスタＴ４の電極を接続するために使用される。第５の転送電極Ｅ５は第１のノイズ低減トランジスタＴ７及び出力トランジスタＴ５の電極を接続するために使用される。第６の転送電極Ｅ６は出力トランジスタＴ５及び電圧レギュレータトランジスタＴ８の電極を接続するために使用される。第６の転送電極Ｅ６は第３のノードＮ３を備える。第７の転送電極Ｅ７は出力トランジスタＴ５及び出力制御トランジスタＴ４の電極を接続するために使用される。シフトレジスタ１０４における配線レイアウト等のニーズに応じて、回路機能に影響を与えない上で、第１の転送電極Ｅ１、第２の転送電極Ｅ２、第３の転送電極Ｅ３、第４の転送電極Ｅ４、第５の転送電極Ｅ５、第６の転送電極Ｅ６及び第７の転送電極Ｅ７は他の層に設置されてもよく、たとえば第７の転送電極Ｅ７を第２の導電層３３０に設置する。

たとえば、本開示のいくつかの実施例において、各層配線の線幅は、たとえば、一般的に３ミクロンであり、同じ層に位置する配線の間の間隔は、たとえば、３ミクロンより大きい。たとえば、該配線の間隔は、たとえば、露光装置の精度に関係があり、露光装置の精度が高ければ高いほど、間隔が小さくなり、具体的には、実際の状況に応じて決定することができ、本開示の実施例はこれについて制限しない。本開示の実施例では、実際のプロセスでの配線の付着、信号短絡を回避するために、同じ層の配線の間に必要な間隔を置く必要がある。

たとえば、図４に示すように、第１の導電層３２０の各配線のベース基板１０１での正投影と第２の導電層３３０の各配線のベース基板１０１での正投影との間の間隔は、たとえば、一般的に１．５ミクロンであり、たとえば、第１の導電層３２０におけるトランジスタのゲートは、半導体層３１０の活性層を、たとえば、２ミクロン以上超えなければならない。たとえば、図２、図３及び図４に示すように、第１のトランジスタＴ１の第１のゲート及び第２のゲートのベース基板１０１での正投影は、第１のトランジスタＴ１の活性層Ａ１のベース基板１０１での正投影の両側を、第２の方向Ｙにおいて、たとえば、２ミクロン以上超え、本開示の実施例はこれについて制限しない。

たとえば、図３～図５に示すように、半導体層３１０における各トランジスタの活性層（たとえば活性層Ａ１～活性層Ａ８）のベース基板１０での正投影と、第１の導電層３２０における各接続配線（たとえば第１の接続線Ｌ１及び第２の接続線Ｌ２）のベース基板１０１での正投影との間の間隔は１．５ミクロン以上であり、それにより、接続配線と半導体層３１０における各トランジスタの活性層との間のチャネル効果の発生を回避することができる。たとえば、半導体層３１０のベース基板１０での正投影と第２の導電層３３０のベース基板１０での正投影との間の間隔については制限されず、重なって設置されてもよい。たとえば、本開示のいくつかの実施例では、異なる層の配線の間に所定の間隔（この間隔が同じ層の配線の間隔よりも小さい）が可能な限り確保され、不要な重なりを減少させ、過剰の寄生容量による干渉を回避する。

たとえば、図２及び図６に示すように、入力トランジスタＴ１～電圧レギュレータトランジスタＴ８の、トランジスタのソース電極又はドレイン電極と活性層とを接続するビアホール、たとえばビアホールＨ１１、Ｈ１２～ビアホールＨ８１、Ｈ８２については、図６においてビアホールＨ１１、Ｈ１２～ビアホールＨ８１、Ｈ８２の数には違いがある。出力制御トランジスタＴ４のビアホールＨ４１及びビアホールＨ４２は第２の方向Ｙにおいて複数であり（たとえば、図６においてそれぞれ６つである）、出力トランジスタＴ５のビアホールＨ５１及びビアホールＨ５２は第１の方向Ｘにおいて複数の行に配置され第２の方向Ｙにおいて複数配置され、それにより、トランジスタのソース電極又はドレイン電極と活性層との接続の強固度及び緊密度を増加させて、リーク電流の発生の可能性を減らすことができる。たとえば、入力トランジスタＴ１、第１の制御トランジスタＴ２、第２の制御トランジスタＴ３、第１のノイズ低減トランジスタＴ７及び第２のノイズ低減トランジスタＴ６の第１極（たとえば図７におけるＳＤ１１、ＳＤ２１等）又は第２極（たとえば図７におけるＳＤ１２、ＳＤ２２等）はそれぞれ１つのビアホール（たとえばＨ１１、Ｈ１２等）を介して対応する活性層（たとえば図３におけるＡ１、Ａ２等）に接続されている。たとえば、２つのビアホールＨ８１は電圧レギュレータトランジスタＴ８のドレイン電極領域Ｄ８（図３に示される）と電圧レギュレータトランジスタＴ８の第１極ＳＤ８１（図７に示される）とを接続し、２つのビアホールＨ８２は電圧レギュレータトランジスタＴ８のソース電極領域Ｓ８（図３に示される）と電圧レギュレータトランジスタＴ８の第２極ＳＤ８２（図７に示される）とを接続し、２つのビアホールＨ８１及び２つのビアホールＨ８２を設置すると、トランジスタのソース電極又はドレイン電極と活性層との接続の強固度及び緊密度を増加させて、リーク電流の発生の可能性を減らすことができる。たとえば、第１の導電層３２０及び第３の導電層３４０を接続するビアホールＧＨ１－ＧＨ１１の数も同じではなく、ビアホールＧＨ１－ＧＨ３の各自の数が１つであり、ＧＨ４－ＧＨ９及びＧＨ１１の各自の数が２つであり、ＧＨ１０の数が６つである。たとえば２つのビアホールＧＨ４は第１のノイズ低減トランジスタＴ７のゲートＧ７と第５の転送電極Ｅ５とを接続すると、ゲートＧ７と第５の転送電極Ｅ５との接続の強固度及び緊密度を増加させて、リーク電流の発生の可能性を減らすことができる。つまり、シフトレジスタユニットの配置空間に対して許可される場合、ビアホールの数を増加すると、電極の接続の強固度及び緊密度を増加させて、リーク電流の発生の可能性を減らすことができる。

ただし、図３に示されるビアホール（たとえばビアホールＨ１１、Ｈ１２～ビアホールＨ８１、Ｈ８２、ビアホールＧＨ１～ビアホールＧＨ１１）の数はシフトレジスタユニットのトランジスタ、接続配線等の設計時の需要に応じて変化でき、本開示の実施例はこれについて制限しない。

たとえば、図６及び図７に示すように、第３の導電層３４０の各配線の幅はそれに対応するビアホール（たとえばビアホールＨ１１、Ｈ１２～ビアホールＨ８１、Ｈ８２、ビアホールＧＨ１～ビアホールＧＨ１１）を覆う必要があり、たとえば、ビアホールのサイズ（たとえば、ビアホールの直径）を１ミクロン以上超え、たとえば、ビアホールのサイズは２．０～２．５ミクロンであり、第３の導電層３４０のビアホールを覆う各配線の幅は４～５ミクロンである。たとえば、出力制御トランジスタＴ４及び出力トランジスタＴ５のビアホール（Ｈ４１、Ｈ４２、Ｈ５１、Ｈ５２）に対応する配線の幅は、上下でビアホールを１ミクロン超え、たとえば４．０～４．５ミクロンである。出力制御トランジスタＴ４と出力トランジスタＴ５の対応するビアホールが多いため、他のトランジスタに接続されて第３の導電層３４０に位置する配線の幅は、ビアホールの位置でビアホールを１ミクロン超えて覆うという要件を満たすればよく、たとえば、ビアホール同士の間の配線の幅は狭くてもよい。

たとえば、図７に示すように、第３の導電層３４０に位置する第１のクロック信号線ＧＣＫ、第２のクロック信号線ＧＣＢ、第１の電源線ＶＧＨ、第２の電源線ＶＧＬ等の配線の間の間隔は３ミクロン以上であり、第１のクロック信号線ＧＣＫ及び第２のクロック信号線ＧＣＢは駆動能力の要件を満たすために、その線幅が９ミクロン以上であり、第２の電源線ＶＧＬの線幅は６、９又は１０ミクロンであってもよく、第１の電源線ＶＧＨの線幅は、たとえば、１０ミクロンであり、第２の電源線ＶＧＬにより提供された第２の電圧は、たとえば、一般的に－７Ｖである。

たとえば、いくつかの例では、第１の導電層３２０及び第２の導電層３３０の厚さは２０００～３００オングストロームであり、第３の導電層３４０の厚さは５０００～８０００オングストロームであり、本開示の実施例はこれについて制限しない。

本開示の少なくとも１つの実施例はさらに表示装置を提供している。図９は本開示の少なくとも１つの実施例に係る表示装置の概略図である。図９に示すように、該表示装置２は本開示のいずれかの実施例に係る表示基板１、たとえば、図２に示される表示基板１を備える。

ただし、該表示装置２は、ＯＬＥＤパネル、ＯＬＥＤテレビ、ＱＬＥＤパネル、ＱＬＥＤテレビ、携帯電話、タブレットＰＣ、ノートパソコン、デジタルフレーム、ナビゲータ等の、表示機能を有する任意の製品又は部材であってもよい。該表示装置２はさらに他の部材、たとえばデータ駆動回路、タイミングコントローラ等を備えてもよく、本開示の実施例はこれについて制限しない。

ただし、明確かつ簡潔にするために、本開示の実施例には該表示装置のすべての構成ユニットが開示されていない。該表示装置の基板機能を実現するために、当業者は具体的な需要に応じて、他の図示されていない構造を提供し、設置することができ、本開示の実施例はこれについて制限しない。

上記実施例に係る表示装置２の技術的効果は本開示の実施例に係る表示基板１の技術的効果を参照でき、ここで詳細な説明は省略される。

本開示の少なくとも１つの実施例はさらに表示基板の作成方法を提供する。図１０は本開示の少なくとも１つの実施例に係る表示基板の製造方法のフローチャートである。たとえば、該製造方法は本開示のいずれかの実施例に係る表示基板の製造に適用できる。たとえば、図２に示される表示基板の製造に適用できる。

図１０に示すように、該表示基板の製造方法はステップＳ１００～ステップＳ２００を含む。

ステップＳ１００、表示領域及び少なくとも表示領域を取り囲む周辺領域を備えるベース基板を提供する。

ステップＳ２００、ベース基板の周辺領域上にシフトレジスタユニット、第１のクロック信号線、第２のクロック信号線、第１の電源線及び第２の電源線を形成する。

ステップＳ１００において、たとえば、該ベース基板１０１は、たとえば、ガラス、プラスチック、セキエイ、又は他の適切な材料を使用してもよく、本開示の実施例はこれについて制限しない。たとえば、ベース基板１０１上に絶縁材料を蒸着してパターニング処理によりバリア層３９０を形成する。たとえば、絶縁材料は酸化ケイ素、窒化ケイ素、酸窒化ケイ素等の無機絶縁材料を含んでもよく、パターニング処理は、絶縁材料上にフォトレジスト層をコーティングし、マスクを使用してフォトレジスト層を露光させ、露光されたフォトレジスト層を現像してフォトレジストパターンを得て、フォトレジストパターンを使用して絶縁材料をエッチングした後、フォトレジストパターンを選択可能に除去することを含む。また、たとえば、バリア層３９０上に絶縁材料を蒸着してパターニング処理によってバッファ層３１００を形成する。

ステップＳ２００において、ベース基板の周辺領域にシフトレジスタユニット、第１のクロック信号線、第２のクロック信号線、第１の電源線及び第２の電源線を形成するステップは、ベース基板に半導体層を形成して、半導体層をパターニングしてシフトレジスタの各回路の複数のトランジスタ（入力トランジスタＴ１～電圧レギュレータトランジスタＴ８）の活性層（活性層Ａ１～活性層Ａ８）を形成することを含む。複数のトランジスタの活性層のベース基板から離れる側に第１の絶縁材料層を形成して、第１の絶縁材料層をパターニングしてビアホールを備える第１の絶縁層３５０を形成し、第１の絶縁層のベース基板から離れる側に第１の導電性材料層を形成して、第１の導電性材料をパターニングして複数のトランジスタのゲート（ゲートＧ１～ゲートＧ８）、複数の接続配線（第１の接続配線Ｌ１、第２の接続配線Ｌ２）及び各回路（入力回路１０４１、出力回路１０４３、第１の制御回路１０４２、出力制御回路１０４４、第２の制御回路１０４５及び電圧レギュレータ回路１０４６）の複数のコンデンサ（第１のコンデンサＣ１及び第２のコンデンサＣ２）の第１極（第１極ＣＥ１１及び第１極ＣＥ２１）を形成し、複数のトランジスタのゲートのベース基板から離れる側に第２の絶縁材料層を形成して、第２の絶縁材料層をパターニングしてビアホールを備える第２の絶縁層３６０を形成し、第２の絶縁層のベース基板から離れる側に第２の導電性材料層を形成して、第２の導電性材料をパターニングして複数のコンデンサの第２極（第２極ＣＥ１２及び第２極ＣＥ２２）を形成し、第２の絶縁層及び複数のコンデンサの第２のコンデンサ極板のベース基板から離れる側に第３の絶縁材料層を形成して、第３の絶縁材料層をパターニングしてビアホールを備える第３の絶縁層３７０を形成し、第３の絶縁層のベース基板から離れる側に第３の導電性材料層を形成して、第３の導電性材料をパターニングして複数のトランジスタの第１極（第１極ＳＤ１１～第１極ＳＤ８１）及び第２極（第２極ＳＤ１２～第２極ＳＤ８２）、複数の転送電極（第１の転送電極Ｅ１～第７の転送電極Ｅ７）、第１のクロック信号線ＧＣＫ、第２のクロック信号線ＧＣＢ、第１の電源線ＶＧＨ及び第２の電源線ＶＧＬを形成する。

たとえば、半導体層の材料は、ポリシリコン又は酸化物半導体（たとえば、インジウムガリウム亜鉛酸化物）等を含んでもよい。第１の絶縁材料、第２の絶縁材料及び第３の絶縁材料の材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等の無機絶縁材料を含んでもよい。第１の導電性材料、第２の導電性材料及び第３の導電性材料は金属材料又は合金材料を含んでもよい。

たとえば、各トランジスタの第１極和第２極は第１の絶縁層、第２の絶縁層及び第３の絶縁層を貫通するビアホール（たとえば、ビアホールＨ１１、ビアホールＨ１２～ビアホールＨ８１、ビアホールＨ８２）を介して各トランジスタの活性層（活性層Ａ１～活性層Ａ８）に接続され、各トランジスタ及び各コンデンサは複数の接続配線又は複数の転送電極を介すると共に、第２の絶縁層及び第３の絶縁層を貫通するビアホール（たとえば、ビアホールＧＨ１～ビアホールＧＨ１１）を介して、互いに接続されており、及び第１のクロック信号線ＧＣＫ、第２のクロック信号線ＧＣＢ、第１の電源線ＶＧＨ及び第２の電源線ＶＧＬに接続されている。

たとえば、第３の導電層３４０のベース基板から離れる側に第４の絶縁材料層を形成して、パターニング処理によって第４の絶縁層３８０を形成する。たとえば、第４の絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等の無機絶縁材料、又は他の適切な材料を含んでもよい。

シフトレジスタユニット１０４の各トランジスタ及びコンデンサと、第１の電源線ＶＧＨ、第２の電源線ＶＧＬ、複数のクロック信号線、接続配線及び転送電極との接続構造の設置については、図２～図８の説明を参照でき、ここで詳細な説明は省略される。

ただし、本開示の複数の実施例では、該表示基板の製造方法のフローはより多く又はより少ない操作を含んでもよく、それらの操作は順に実行されてもよく又は並行に実行されてもよい。上記に説明される製造方法のフローは特定の順序で出現する複数の操作を含むが、複数の操作の順序が制限されないことは明確に理解すべきである。上記に説明される製造方法は一度だけ実行されてもよく、所定の条件で複数回で実行されてもよい。

上記実施例に係る表示基板の製造方法の技術的効果は本開示の実施例に係る表示基板の技術的効果を参照でき、ここで詳細な説明は省略される。

以下のいくつかの点を説明する必要がある。

（１）本開示の実施例の図面は、本開示の実施例に関連する構造のみに関し、他の構造については、通常の設計を参照することができる。

（２）矛盾がない場合、本開示の実施例及び実施例の特徴を互いに組み合わせて新たな実施例を得ることができる。

以上は、本開示の例示的な実施形態に過ぎず、本開示の保護範囲を限定するものではなく、本開示の保護範囲は添付する特許請求の範囲により定められる。

Claims (27)

1. 表示基板であって、
   表示領域と、前記表示領域の少なくとも一側に位置する周辺領域とを有するベース基板と、
   前記ベース基板の周辺領域に設置されたシフトレジスタユニット、第１のクロック信号線及び第２のクロック信号線と、を備え、
   前記第１のクロック信号線及び前記第２のクロック信号線は、前記ベース基板において第１の方向に沿って延伸し、それぞれ前記シフトレジスタユニットに第１のクロック信号及び第２のクロック信号を提供するように構成され、
   前記シフトレジスタユニットは、入力回路、出力回路、第１の制御回路、第２の制御回路及び電圧レギュレータ回路を備え、
   前記入力回路は、前記第１のクロック信号に応答して入力信号を第１のノードに入力するように構成され、
   前記第１の制御回路は、前記第１のノード及び第２のノードに接続されており、前記第１のノードのレベル及び前記第１のクロック信号に応答して前記第２のノードのレベルを制御するように構成され、
   前記第２の制御回路は、前記第１のノード及び前記第２のノードに接続されており、前記第２のノードのレベル及び前記第２のクロック信号による制御で前記第１のノードのレベルを制御するように構成され、
   前記電圧レギュレータ回路は、前記第１のノード及び第３のノードに接続されており、前記第３のノードのレベルを安定化するように構成され、
   前記出力回路は、前記第３のノードに接続されており、前記第３のノードのレベルによる制御で出力信号を出力端に出力するように構成され、
   前記第１の制御回路は第１の制御トランジスタを備え、前記第２の制御回路は第１のノイズ低減トランジスタを備え、前記電圧レギュレータ回路は電圧レギュレータトランジスタを備え、前記第１の制御トランジスタのゲート、前記第１のノイズ低減トランジスタの第１極及び前記電圧レギュレータトランジスタの第１極はいずれも前記第１のノードに接続されており、
   前記第１のノイズ低減トランジスタの第１極及び前記電圧レギュレータトランジスタの第１極は、第１の転送電極を備える第１のソースドレイン電極層に位置し、
   前記第１の転送電極は、前記第１の方向とは異なる第２の方向に平行に延伸する第１の部分と、前記第１の部分と一体形成されて前記第１の方向に延伸する第２の部分と、を備え、前記第１の部分の第１端は前記第１のノイズ低減トランジスタの第１極に接続されており、前記第１の部分の第２端は前記電圧レギュレータトランジスタの第１極に接続されており、前記第２の部分は同じ層にない前記第１の制御トランジスタのゲートに接続されている、表示基板。
2. 前記第１の転送電極は前記第２の方向に平行に延伸する第３の部分をさらに備え、前記第３の部分は前記第２の部分に接続されており、前記第３の部分は前記第１の部分と前記第１の方向に並んで配置されており、
   前記入力回路は入力トランジスタを備え、前記入力トランジスタの活性層の前記ベース基板での正投影は、前記第１の制御トランジスタの活性層の前記ベース基板での正投影と、前記第１のノイズ低減トランジスタの活性層の前記ベース基板での正投影との間に位置し、
   前記入力トランジスタの第１極は前記第３の部分の端部に接続されている、請求項１に記載の表示基板。
3. 前記第１の転送電極は前記第１のノードを備える、請求項１又は２に記載の表示基板。
4. 第２の転送電極をさらに備え、前記第１の制御回路は第２の制御トランジスタをさらに備え、
   前記第２の転送電極は第１の部分と、前記第２の方向に平行な第２の部分と、を備え、前記第２の転送電極の第１の部分の端部は前記第２の制御トランジスタの第１極に接続されており、前記第２の転送電極の第２の部分は前記第１の制御トランジスタの第１極に接続されており、
   前記第２の転送電極は前記第２のノードを備える、請求項１から３のいずれか一項に記載の表示基板。
5. 前記第２の制御トランジスタの活性層の前記ベース基板での正投影は、前記第１の制御トランジスタの活性層の前記ベース基板での正投影の前記表示領域から離れる側に位置する、請求項４に記載の表示基板。
6. 前記第２の制御回路は第２のノイズ低減トランジスタをさらに備え、
   前記第２のノイズ低減トランジスタの活性層及び前記第１のノイズ低減トランジスタの活性層は連続する第１の半導体層に位置し、且つ前記第１の半導体層は第１の方向に延伸し、前記第２のノイズ低減トランジスタのゲート及び前記第１のノイズ低減トランジスタのゲートは第２の方向に延伸して第１の方向に並んで配置されており、
   前記表示基板は、前記第２の方向に延伸する第１の接続配線及び第２の接続配線をさらに備え、前記第１の接続配線及び前記第２の接続配線は平行に配置されており、前記第１の接続配線及び前記第２の接続配線はそれぞれ前記第１の転送電極と重なっており、
   前記第１の接続配線の第１端は前記第２のノイズ低減トランジスタのゲートに接続されており、前記第１の接続配線の第２端は同じ層にない前記第２の転送電極の第２の部分の端部に接続されており、
   前記第２の接続配線の第１端は前記第１のノイズ低減トランジスタのゲートに接続されており、前記第２の接続配線の第２端は前記第２のクロック信号線に接続されて前記第２のクロック信号を受信する、請求項４又は５に記載の表示基板。
7. 前記第２のノイズ低減トランジスタの活性層及び前記第１のノイズ低減トランジスタの活性層の前記ベース基板での正投影は、前記第１の制御トランジスタの活性層の前記ベース基板での正投影の前記表示領域に近い側に位置する、請求項６に記載の表示基板。
8. 前記シフトレジスタユニットは、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、をさらに備え、
   前記第１の絶縁層は、前記第１の制御トランジスタの活性層と前記第１の制御トランジスタのゲートとの間に位置し、前記第２の絶縁層及び前記第３の絶縁層は、前記第１の転送電極と前記第１の制御トランジスタのゲートとの間に位置し、
   前記第１の制御トランジスタのゲートは前記第２の絶縁層及び前記第３の絶縁層を貫通するビアホールを介して前記第１の転送電極の第２の部分に接続されており、及び、
   前記第１の接続配線の第２端は前記第２の絶縁層及び前記第３の絶縁層を貫通するビアホールを介して前記第２の転送電極の第２の部分の端部に接続されている、請求項６又は７に記載の表示基板。
9. 前記電圧レギュレータトランジスタの活性層の前記ベース基板での正投影は、前記第１の制御トランジスタの活性層の前記ベース基板での正投影の前記表示領域から離れる側に位置する請求項１から８のいずれか一項に記載の表示基板。
10. 前記第１の方向と前記第２の方向との間の夾角は７０°～９０°の間にある、請求項１から９のいずれか一項に記載の表示基板。
11. 前記第１のクロック信号及び前記第２のクロック信号線は前記シフトレジスタユニットの前記表示領域から離れる側に位置する、請求項１から１０のいずれか一項に記載の表示基板。
12. 第１の電源線をさらに備え、前記シフトレジスタユニットに第１の電圧を提供するように構成され、
    前記第１の電源線は前記ベース基板において前記第１の方向に延伸して、前記第２の制御回路に接続されており、
    前記第１の電源線の前記ベース基板での正投影は、前記シフトレジスタユニットの前記ベース基板での正投影の前記表示領域に近い側に位置する、請求項４から８のいずれか一項に記載の表示基板。
13. 第２の電源線をさらに備え、
    前記第２の電源線は前記ベース基板において前記第１の方向に延伸し、前記シフトレジスタユニットに第２の電圧を提供するように構成され、
    前記第２の電源線の前記ベース基板での正投影は、前記第１のクロック信号線及び前記第２のクロック信号線の前記ベース基板での正投影と、前記シフトレジスタユニットの前記ベース基板での正投影との間に位置し、
    前記電圧レギュレータトランジスタのゲートは前記第２の電源線に接続されて前記第２の電圧を受信する、請求項４から１２のいずれか一項に記載の表示基板。
14. 前記第２の電源線は前記第２の方向へ突出する突出部を備え、
    前記第２の制御トランジスタの第２極は前記第２の電源線における突出部に接続されて、前記第２の電圧を受信する、請求項１３に記載の表示基板。
15. 前記入力トランジスタは並んで配置される第１のゲート及び第２のゲートを備え、
    前記入力トランジスタの第１のゲート及び第２のゲートは前記第２の制御トランジスタのゲートに接続されており、
    前記第２の制御トランジスタのゲートはさらに前記第１のクロック信号線に接続されており、前記第１のクロック信号線は前記第２の制御トランジスタのゲート及び前記入力トランジスタの第１のゲート及び第２のゲートに前記第１のクロック信号を提供する、請求項１２から１４のいずれか一項に記載の表示基板。
16. 前記第１の方向に延伸する第３の転送電極をさらに備え、
    前記第３の転送電極の第１端は絶縁層を貫通するビアホールを介して前記第２の制御トランジスタのゲート及び前記入力トランジスタの第１のゲート及び第２のゲートに接続されており、前記第３の転送電極の第２端は前記第１の制御トランジスタの第２極に接続されている、請求項１５に記載の表示基板。
17. 前記シフトレジスタユニットは出力制御回路をさらに備え、
    前記出力制御回路は前記第２のノードのレベルによる制御で、前記出力端のレベルを制御するように構成され、
    前記出力制御回路は出力制御トランジスタと、第１のコンデンサと、を備え、
    前記第１のコンデンサの前記ベース基板での正投影は前記出力制御トランジスタの活性層の前記ベース基板での正投影の前記表示領域に近い側に位置し、前記第１のコンデンサの前記ベース基板での正投影は前記第１の電源線の前記ベース基板での正投影と少なくとも部分的に重なっている、請求項１２から１６のいずれか一項に記載の表示基板。
18. 前記第１のコンデンサの形状は矩形である、請求項１７に記載の表示基板。
19. 第４の転送電極をさらに備え、
    前記第４の転送電極は、前記第２のノイズ低減トランジスタの第１極及び前記出力制御トランジスタの第１極に接続されており、
    前記第２のノイズ低減トランジスタのゲートは前記出力制御トランジスタのゲートに接続されており、
    前記第４の転送電極は前記第２のノードも備える、請求項１７又は１８に記載の表示基板。
20. 第５の転送電極をさらに備え、
    前記出力回路は出力トランジスタと第２のコンデンサとを備え、前記第２のコンデンサの前記ベース基板での正投影は前記第１の電源線のベース基板での正投影の前記表示領域から離れる側に位置し、
    前記出力トランジスタの第１極は前記第５の転送電極の第１端に接続されており、前記第１のノイズ低減トランジスタのゲートは絶縁層を貫通するビアホールを介して前記第５の転送電極に接続されている、請求項１７から１９のいずれか一項に記載の表示基板。
21. 前記第２のコンデンサは矩形である、請求項２０に記載の表示基板。
22. 前記第２の方向に延伸する第６の転送電極をさらに備え、
    前記出力トランジスタのゲートは絶縁層を貫通するビアホールを介して前記第６の転送電極の第１端に接続されており、前記第６の転送電極の第２端は前記電圧レギュレータトランジスタの第２極に接続されており、
    前記第６の転送電極は前記第３のノードを備える、請求項２０又は２１に記載の表示基板。
23. 第７の転送電極をさらに備え、
    前記第７の転送電極の第１端は前記出力制御トランジスタの第２極に接続されており、前記第７の転送電極の第２端は前記出力トランジスタの第２極に接続されており、
    前記出力トランジスタの第２極は、前記シフトレジスタユニットに隣接する下段シフトレジスタユニットの入力トランジスタの第２極に接続されている、請求項２０から２２のいずれか一項に記載の表示基板。
24. 前記出力制御トランジスタの活性層及び前記出力トランジスタの活性層の少なくとも一部は一つの連続する第２の半導体層に位置し、且つ前記第２の半導体層は前記第１の方向に延伸し、
    前記出力制御トランジスタのゲート及び前記出力トランジスタのゲートは前記第２の方向に延伸して前記第１の方向上に並んで配置されており、前記出力制御トランジスタの第１極は前記第１の電源線に接続されて、前記第１の電圧を受信する、請求項２０から２３のいずれか一項に記載の表示基板。
25. 請求項１から２４のいずれか一項に記載の表示基板を備える表示装置。
26. アレイに配置される画素ユニットをさらに備え、前記シフトレジスタユニットの出力回路により出力された出力信号はゲート走査信号として前記画素ユニットを駆動して発光させる、請求項２５に記載の表示装置。
27. 表示基板の製造方法であって、
    表示領域と、少なくとも表示領域を取り囲む周辺領域と、を備えるベース基板を提供するステップと、
    前記ベース基板の周辺領域にシフトレジスタユニット、第１のクロック信号線、第２のクロック信号線、第１の電源線及び第２の電源線を形成するステップであって、
    ベース基板に半導体層を形成して、前記半導体層をパターニングして前記シフトレジスタユニットの各回路の複数のトランジスタの活性層を形成することと、前記複数のトランジスタの活性層の前記ベース基板から離れる側に第１の絶縁材料層を形成して、前記第１の絶縁材料層をパターニングしてビアホールを備える第１の絶縁層を形成することと、前記第１の絶縁層の前記ベース基板から離れる側に第１の導電性材料層を形成して、前記第１の導電性材料層をパターニングして前記複数のトランジスタのゲート、複数の接続配線及び各回路の複数のコンデンサの第１極を形成することと、前記複数のトランジスタのゲートの前記ベース基板から離れる側に第２の絶縁材料層を形成して、前記第２の絶縁材料層をパターニングしてビアホールを備える第２の絶縁層を形成することと、前記第２の絶縁層の前記ベース基板から離れる側に第２の導電性材料層を形成して、前記第２の導電性材料層をパターニングして前記複数のコンデンサの第２極を形成することと、前記第２の絶縁層及び前記複数のコンデンサの第２のコンデンサ極板の前記ベース基板から離れる側に第３の絶縁材料層を形成して、前記第３の絶縁材料層をパターニングしてビアホールを備える第３の絶縁層を形成することと、前記第３の絶縁層の前記ベース基板から離れる側に第３の導電性材料層を形成して、前記第３の導電性材料層をパターニングして前記複数のトランジスタの第１極及び第２極、複数の転送電極、前記第１のクロック信号線、前記第２のクロック信号線、前記第１の電源線及び前記第２の電源線を形成することと、を含むステップと、を含み、
    各トランジスタの第１極及び第２極は、前記第１の絶縁層、前記第２の絶縁層及び前記第３の絶縁層を貫通するビアホールを介して各トランジスタの活性層に接続されており、各トランジスタ及び各コンデンサは、前記複数の接続配線又は前記複数の転送電極を介して、且つ前記第２の絶縁層及び前記第３の絶縁層を貫通するビアホールを介して、互いに接続されており、及び前記第１の電源線、前記第２の電源線、前記第１のクロック信号線及び前記第２のクロック信号線に接続されている、表示基板の製造方法。

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