CN114967249B - 一种显示基板、显示装置 - Google Patents

Abstract

本申请提供了一种显示基板、显示装置，涉及显示技术领域，该显示基板可以大大减小信号线间的交叠电容，在满足高刷新率的同时实现低功耗和高画质，用户体验佳。该显示基板包括：显示区和围绕所述显示区的周边区，所述周边区包括位于所述显示区一侧的驱动电路；所述周边区还包括多条走线，多条所述走线均与所述驱动电路电连接、且沿第一方向位于所述驱动电路相对两侧中的任一侧，所述第一方向为所述显示区指向所述驱动电路的方向；多条所述走线至少包括多条时钟信号线和多条电源信号线；其中，至少一条所述电源信号线沿所述第一方向与所述显示区的间距，小于至少一条所述时钟信号线沿所述第一方向与所述显示区的间距。

Description

一种显示基板、显示装置

技术领域

本申请涉及显示技术领域，尤其涉及一种显示基板、显示装置。

背景技术

随着科技的发展，LCD(Liquid Crystal Display，液晶显示器)的功能日益增多，对LCD的需求也越来越高，尤其是对于高附加值的集成多种功能的显示产品的要求相对更高，例如需要显示产品具有高刷新率。

然而，现有的很多具备高刷新率的显示产品大都存在功耗高、工艺稳定性差等问题，用户体验差。

发明内容

本申请的实施例提供一种显示基板、显示装置，该显示基板可以大大减小信号线间的交叠电容，在满足高刷新率的同时实现低功耗和高画质，用户体验佳。

为达到上述目的，本申请的实施例采用如下技术方案：

一方面，提供了一种显示基板，该显示基板包括：显示区和围绕所述显示区的周边区，所述周边区包括位于所述显示区一侧的驱动电路；

所述周边区还包括多条走线，多条所述走线均与所述驱动电路电连接、且沿第一方向位于所述驱动电路相对两侧中的任一侧，所述第一方向为所述显示区指向所述驱动电路的方向；多条所述走线至少包括多条时钟信号线和多条电源信号线；

其中，至少一条所述电源信号线沿所述第一方向与所述显示区的间距，小于至少一条所述时钟信号线沿所述第一方向与所述显示区的间距。

可选的，所述驱动电路位于所述显示区和多条所述走线之间；

所有所述电源信号线均位于所有所述时钟信号线与所述驱动电路之间。

可选的，所述驱动电路包括级联的多个移位寄存器；

至少一条所述走线包括多条第一线段和第二线段，所述第一线段的数量与所述移位寄存器的数量相同；相邻所述第一线段通过所述第二线段电连接。

可选的，所述第二线段沿所述第一方向的宽度小于所述第一线段沿所述第一方向的宽度。

可选的，所述第一线段包括并联且并排设置的第一子线段和第二子线段、且所述第一子线段和所述第二子线段均包括双层结构。

可选的，所述第一子线段和所述第二子线段均包括依次层叠设置的第一导电部和第二导电部，所述第一导电部与所述第二导电部通过过孔连接；

或者，所述第一导电部与所述第二导电部直接接触连接。

可选的，所述第一子线段和所述第二子线段均还包括设置在所述第一导电部和所述第二导电部之间的绝缘部，所述绝缘部上具有过孔，所述第一导电部通过所述绝缘部上的所述过孔与所述第二导电部电连接。

可选的，所述第二线段包括单层结构、且与所述第二导电部同层设置。

可选的，所有所述时钟信号线和部分所述电源信号线均包括双层结构。

可选的，所述显示基板还包括衬底，所述显示区和所述周边区均位于所述衬底上；

所述驱动电路包括移位寄存器，所述移位寄存器包括第一晶体管组和第二晶体管组，所述第一晶体管组位于所述第二晶体管组和多条所述走线之间；

所述第一晶体管组包括多个第一晶体管，所述第二晶体管组包括多个第二晶体管，各所述第一晶体管在所述衬底上的正投影的面积均小各所述第二晶体管在所述衬底上的正投影的面积。

可选的，所述第一晶体管组沿所述第一方向与所有所述走线中距离最近的所述走线的间距大于或等于50μm。

可选的，所述第一晶体管组和所述第二晶体管组中的任一晶体管的有源层包括多个分立的有源部。

可选的，所述驱动电路包括移位寄存器，所述移位寄存器包括复位单元，所述复位单元电连接第一复位信号线、第二复位信号线、电源信号线和第一节点，被配置为在复位阶段，在所述第一复位信号线和所述第二复位信号线的复位信号的分时交替控制下，分时交替将所述电源信号线中的电源信号写入所述第一节点。

可选的，所述显示基板还包括位于所述第二导电部远离所述第一导电部一侧的有机层，所述有机层上具有贯穿的凹槽，所述凹槽位于所有所述时钟信号线远离所述驱动电路的一侧；

或者，所述凹槽位于多条所述走线与所述驱动电路之间。

可选的，多条所述走线至少还包括输入信号线和复位信号线，所述输入信号线位于所有所述时钟信号线远离所述驱动电路的一侧；

所述输入信号线和所述复位信号线均位于所有所述时钟信号线和所述驱动电路之间。

另一方面，提供了一种显示装置，包括上述的显示基板。

本申请的实施例提供了一种显示基板，该显示基板包括：显示区和围绕显示区的周边区，周边区包括位于显示区一侧的驱动电路；周边区还包括多条走线，多条走线均与驱动电路电连接、且沿第一方向位于驱动电路相对两侧中的任一侧，第一方向为显示区指向驱动电路的方向；多条走线至少包括多条时钟信号线和多条电源信号线；其中，至少一条电源信号线沿第一方向与显示区的间距，小于至少一条时钟信号线沿第一方向与显示区的间距。

这样通过设置至少一条电源信号线相比至少一条时钟信号线更靠近显示区，由于时钟信号线是逐条逐行向驱动电路的一行输入信号的，使得只有一条时钟信号线跨过至少一条电源信号线，从而能够大大减小信号线间的交叠电容，可以满足低功耗、高画质、高刷新率的需求，有效保证了显示基板的性能。

上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种显示基板的结构示意图；

图2为本申请实施例提供的另一种显示基板的结构示意图；

图3为图2中时钟信号线CLK1的放大结构示意图；

图4为本申请实施例提供的一种相关技术中的显示基板的结构示意图；

图5为本申请实施例提供的另一种相关技术中的显示基板的结构示意图；

图6为本申请实施例提供的一种单个TFT中有源层的结构示意图；

图7为本申请实施例提供的一种相关技术中的单个TFT中有源层的结构示意图；

图8为本申请实施例提供的一种相关技术中的移位寄存器示意图；

图9为图8中晶体管M1-晶体管M4的结构示意图；

图10为驱动图9中晶体管的时序图；

图11为本申请实施例提供的一种显示基板正常显示的输出信号图；

图12为本申请实施例提供的一种显示基板非正常显示的输出信号图；

图13为本申请实施例提供的一种移位寄存器示意图；

图14为驱动图13中晶体管的时序图；

图15为本申请实施例提供的一种相关技术中的ORG挖槽的结构示意图；

图16为本申请实施例提供的一种ORG挖槽的结构示意图；

图17为本申请实施例提供的另一种ORG挖槽的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的实施例中，采用“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分，仅为了清楚描述本申请实施例的技术方案，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。

在本申请的实施例中，“多个”的含义是两个或两个以上，“至少一个”的含义是一个或一个以上，除非另有明确具体的限定。

在本申请的实施例中，术语“上”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

当前，NB(Notebook，笔记本电脑)等电子产品市场竞争日趋激烈，亟需开发出高附加值的集成多种功能的显示产品，以赢得市场的青睐。GOA(Gate On Array，阵列基板行驱动)技术由于具有可以显著减少显示产品中IC(integrated circuit，集成电路)的使用量，降低显示产品的成本、功耗等优点，提升了产品的竞争力，因而得到越来越普遍的应用。其中，GOA技术是利用TFT(Thin Film Transistor，薄膜晶体管)阵列制程将栅极扫描驱动电路制作在显示基板上，以实现逐行扫描的驱动方式。

目前一些集成有GOA的显示产品，例如电竞用NB等均需求超高刷新率，从而为动态画面提供较为优质的画面。然而，通常的高刷新率产品往往伴随着功耗高、工艺稳定性差等缺陷，导致用户体验极差，因此亟需进行特别的优化设计。

基于上述，本申请实施例提供了一种显示基板，参考图1和图2所示，该显示基板包括：显示区AA和围绕显示区AA的周边区BB，周边区BB包括位于显示区AA一侧的驱动电路1。

参考图1和图2所示，周边区BB还包括多条走线，多条走线均与驱动电路1电连接、且沿第一方向(图中所示的OA方向)位于驱动电路1相对两侧中的任一侧，第一方向为显示区AA指向驱动电路1的方向；多条走线至少包括多条时钟信号线CLK和多条电源信号线。

其中，参考图1和图2所示，至少一条电源信号线沿第一方向与显示区AA的间距，小于至少一条时钟信号线CLK沿第一方向与显示区AA的间距。

上述显示基板的显示区(Active Area，AA)是指用于实现显示的区域。

上述周边区是指显示区以外的区域，又称作边框区，一般用于设置驱动走线；驱动电路，例如：GOA驱动电路；或者用于设置屏内摄像头、听筒或扬声器等。上述周边区围绕显示区一圈设置，图1以周边区BB围绕显示区AA一圈设置为例进行绘示；图2中只绘示出了位于显示区AA一侧的周边区BB。

上述周边区包括位于显示区一侧的驱动电路。其中，周边区可以包括位于显示区的一侧的一个驱动电路，例如，一个驱动电路位于显示区的左侧、右侧、上侧、下侧中的其中一侧；或者，也可以包括分别位于显示区相对两侧的两个驱动电路，例如，两个驱动电路分为位于显示区的左侧和右侧；或者，两个驱动电路分为位于显示区的上侧和下侧。

这里对于上述驱动电路的类型不做具体限定。示例的，上述驱动电路可以包括GOA电路，该GOA电路具体可以包括栅极GOA电路。

上述多条走线沿第一方向位于驱动电路相对两侧中的任一侧是指：多条走线沿第一方向位于驱动电路靠近显示区的一侧；或者，多条走线沿第一方向位于驱动电路远离显示区的一侧。图1和图2均以多条走线沿OA方向位于驱动电路1远离显示区AA的一侧，具体为驱动电路1沿OA方向位于多条走线与显示区AA之间为例进行绘示。

这里对于上述走线的材料不做具体限定。示例的，上述走线的材料可以包括金属等。

这里对于上述电源信号线的类型不做具体限定。示例的，上述电源信号线可以包括信号线VGL、信号线LVGL、信号线VDDO、信号线VDDE等等。

上述至少一条电源信号线沿第一方向与显示区的间距，小于至少一条时钟信号线沿第一方向与显示区的间距是指：至少一条电源信号线沿第一方向比至少一条时钟信号线沿第一方向更靠近显示区设置。此时对于至少一条电源信号与至少一条时钟信号线和显示区的位置不做具体限定，示例的，至少一条电源信号沿第一方向位于至少一条时钟信号线和显示区之间；或者，至少一条电源信号沿第一方向不位于至少一条时钟信号线和显示区之间。图1和图2均以至少一条电源信号沿OA方向位于至少一条时钟信号线CLK和显示区AA之间为例进行绘示。

上述第一方向可以是如图1和图2所示的OA方向，也可以是与OA方向相反的方向，具体可以根据实际情况确定。

上述显示基板可以是柔性显示基板，也可以是刚性显示基板，这里不做限定。本申请提供的实施例均以上述显示基板为刚性显示基板为例进行说明。

图4和图5均为相关技术中的走线排布示意图，其中图4和图5均以驱动电路1位于多条走线与显示区AA之间进行绘示。参考图4和图5所示，电源信号线VGL/电源信号线LVGL均位于时钟信号线CLK(图4和图5中包括十条时钟信号线CLK，分别为时钟信号线CLK1-CLK10)远离驱动电路1一侧。由于所有的时钟信号线CLK和电源信号线VGL/电源信号线LVGL均与驱动电路电连接，使得电源信号线VGL/电源信号线LVGL需要跨过所有的时钟信号线CLK，从而形成较大的交叠电容，导致驱动电路的功耗显著增大。

本申请的实施例提供了一种显示基板，该显示基板包括：显示区和围绕显示区的周边区，周边区包括位于显示区一侧的驱动电路；周边区还包括多条走线，多条走线均与驱动电路电连接、且沿第一方向位于驱动电路相对两侧中的任一侧，第一方向为显示区指向驱动电路的方向；多条走线至少包括多条时钟信号线和多条电源信号线；其中，至少一条电源信号线沿第一方向与显示区的间距，小于至少一条时钟信号线沿第一方向与显示区的间距。这样通过设置至少一条电源信号线相比至少一条时钟信号线更靠近显示区，由于时钟信号线是逐条逐行向驱动电路的一行输入信号的，使得只有一条时钟信号线跨过至少一条电源信号线，从而能够大大减小信号线间的交叠电容，可以满足低功耗、高画质、高刷新率的需求，有效保证了显示基板的性能。

可选的，参考图1和图2所示，驱动电路1位于显示区AA和多条走线之间；所有电源信号线均位于所有时钟信号线CLK与驱动电路1之间。从而使得所有的电源信号线相比所有的时钟信号线都更靠近显示区设置，保证只有一条时钟信号线跨过所有的电源信号线，能够尽可能减小信号线间的交叠电容，更有效的保证了显示基板的性能。

可选的，参考图2和图3所示，驱动电路1包括级联的多个移位寄存器11；至少一条走线包括多条第一线段21和第二线段22，第一线段21的数量与移位寄存器11的数量相同；相邻第一线段21通过第二线段22电连接。

上述多个移位寄存器级联，从而使得上一级的移位寄存器的输出信号可以作为下一级的移位寄存器的输入信号。

将图2所示的虚线圈中的时钟信号线CLK3和时钟信号线CLK4放大，得到图3所示的时钟信号线CLK3和时钟信号线CLK4的结构示意图。图3以一条时钟信号线CLK3和一条时钟信号线CLK4分别包括两条第一线段21和三条第二线段22为例进行绘示，此处，驱动电路1包括级联的两个移位寄存器11。

上述各第一线段的结构不做具体限定。示例的，上述各第一线段可以包括单层结构；或者，上述各第一线段可以包多层结构。图2和图3均以上述各第一线段为双层结构为例进行绘示。

上述各条第二线段的结构不做具体限定。示例的，上述各条第二线段可以包括单层结构；或者，上述各条第二线段可以包多层结构。图2和图3均以上述上述各条第二线段为单层结构为例进行绘示。

需要说明的是，第一，时钟信号线CLK通过连接线段与移位寄存器电连接，具体为连接线段与时钟信号线CLK的第二线段直接连接。在多条走线包括多条第一线段和第二线段的情况下，连接一条走线的第二线段与移位寄存器的连接线段沿OA方向，与其它走线的第二线段沿OA方向存在交叠。图3以时钟信号线CLK3通过连接线段25与移位寄存器11电连接、且时钟信号线CLK4通过连接线段26与移位寄存器11电连接为例进行绘示。参考图3所示，连接线段25沿OA方向与时钟信号线CLK4的第二线段22沿OA方向存在交叠。

第二，图中的虚线均不代表具体结构，也没有实际意义，只是为了更好的说明本申请的结构而绘示的示意图。

相关技术中，参考图4和图5所示，多条走线均为单层结构。由于越来越多NB产品的尺寸越来越大，沿垂直于第一方向(OA方向)上，多条走线延伸的越来越远，因而目前的单层金属走线已经不能满足高刷新率产品对阻抗的需求。

本申请实施例提供的显示基板中，在非跨线区域，设计了双层金属走线，从而能够有效降低例如时钟信号线CLK区走线电阻，进而减小驱动电路输出信号的延迟(delay)时间，并有效降低驱动电路的功耗。

可选的，参考图3所示，第二线段22沿第一方向的宽度d1小于第一线段21沿第一方向的宽度d2。从而一方面，能够有效的减小跨线区域的交叠电容；另一方面，能够降低第二线段的阻抗，提高驱动电路的驱动能力，提高显示基板的亮度均一性。

这里对于上述第二线段沿第一方向的宽度不做具体限定。示例的，上述第二线段沿第一方向的宽度d1范围可以包括15-18μm，例如：15μm、16μm、17μm或者18μm等等。

可选的，参考图3所示，第一线段21包括并联且并排设置的第一子线段211和第二子线段212、且第一子线段211和第二子线段212均包括双层结构。从而使得非跨线区域的双层金属走线均包括四个线段，更加有效的降低了例如时钟信号线CLK区走线电阻，更进一步减小驱动电路输出信号的delay时间，并更进一步降低了驱动电路的功耗。

这里对于上述第一子线段和第二子线段如何并联的方式不做具体限定。示例的，第一子线段和第二子线段可以通过过孔实现并联。图3以第一子线段211和第二子线段212均通过过孔23实现并联为例进行绘示。

这里对于上述双层结构如何并联不做具体限定。示例的，上述双层结构可以直接并联；或者，上述双层结构可以通过过孔实现并联。

本申请提供了一种第一子线段和第二子线段并联的方式。可选的，第一子线段和第二子线段均包括依次层叠设置的第一导电部和第二导电部，第一导电部与第二导电部通过过孔连接。这样能够非常有效的降低走线间交叠电容和走线电阻，从而降低驱动电路的功耗和显示基板的延迟时间等，大幅提升高刷新率产品的画质。

这里对于上述第一导电部和第二导电部的材料不做具体限定。示例的，上述第一导电部和第二导电部的材料可以包括金属。

本申请提供了另一种第一子线段和第二子线段并联的方式。可选的，第一子线段和第二子线段均包括依次层叠设置的第一导电部和第二导电部，第一导电部与第二导电部直接接触连接。从而更易制作，简单易实现。

可选的，第一子线段和第二子线段均还包括设置在第一导电部和第二导电部之间的绝缘部，绝缘部上具有过孔，第一导电部通过绝缘部上的过孔与第二导电部电连接。

这里对于上述绝缘部的材料不做具体限定。示例的，上述绝缘部的材料可以包括氧化硅或者氮化硅。

在显示基板还包括依次层叠设置的栅极层(Gate)、绝缘层、源漏金属层(SD层)的情况下，第一导电部与Gate层同层设置，第二导电部与SD层同层设置。

上述同层设置是指采用一次构图工艺制作。一次构图工艺是指经过一次曝光形成所需要的层结构工艺。一次构图工艺包括掩膜、曝光、显影、刻蚀和剥离等工艺。

可选的，参考图3所示，第二线段22包括单层结构、且与第二导电部同层设置。从而能够通过较为简单的制作工艺实现第一相邻组第一线段的电连接，且整体制作工艺也简单易操作。

上述第二导电部可以为SD层，具体可根据实际情况确定。

可选的，参考图2所示，所有时钟信号线CLK和部分电源信号线均包括双层结构。从而能够通过时钟信号线和电源信号线更加有效的降低了例如时钟信号线CLK区走线电阻，更进一步减小驱动电路输出信号的delay时间，并更进一步降低了驱动电路的功耗。

图2以时钟信号线CLK1-10、电源信号线VGL和电源信号线LVGL均为双层结构，且电源信号线VDDE、电源信号线VDDO，以及复位信号线TRST均为单层结构为例进行绘示。此时可以有效的进行布线设计，节省空间，从而更好的实现窄边框。

可选的，显示基板还包括衬底，显示区和周边区均位于衬底上。

参考图1和图2所示，驱动电路包括移位寄存器，移位寄存器包括第一晶体管组Z1和第二晶体管组Z2，第一晶体管组Z1位于第二晶体管组Z2和多条走线之间；第一晶体管组Z1包括多个第一晶体管，第二晶体管组Z2包括多个第二晶体管，各第一晶体管在衬底上的正投影的面积均小各第二晶体管在衬底上的正投影的面积。

该衬底的材料不做限定，其可以包括刚性材料，例如：玻璃；或者，还可以包括柔性材料，例如：聚酰亚胺(PI)。

这里对于上述第一晶体管组中晶体管的尺寸不做具体限定。示例的，上述晶体管的尺寸范围包括1-50μm，例如1μm、10μm、20μm、30μm、40μm或者50μm等等。

这里对于上述第一晶体管组和第二晶体管组中晶体管的类型不做具体限定。示例的，上述晶体管组中的晶体管可以包括TFT，具体可以包括氧化物TFT，例如IGZO(IndiumGalliumZinc Oxide，铟镓锌氧化物)型TFT。

这里对于上述第一晶体管组中包括的第一晶体管的数量不做具体限定，示例的，上述第一晶体管组中包括的第一晶体管的数量可以为一个；或者，上述第一晶体管组中包括的第一晶体管的数量可以为多个。图2以一个移位寄存器的第一晶体管组中包括7个晶体管，例如图2中标注的晶体管M15、晶体管M7B、晶体管M5B、晶体管M6B、晶体管M6A、晶体管M5A、晶体管M7A为例进行绘示。在上述第一晶体管组中包括多个第一晶体管的情况下，对于所有第一晶体管的尺寸不做具体限定，示例的，所有第一晶体管的尺寸可以相同；或者，所有第一晶体管的尺寸可以不同；或者，部分第一晶体管的尺寸可以相同。

这里对于上述第二晶体管组中包括的第二晶体管的数量不做具体限定，示例的，上述第二晶体管组中包括的第二晶体管的数量可以为一个；或者，上述第二晶体管组中包括的第二晶体管的数量可以为多个。图2以二个移位寄存器的第二晶体管组中包括8个晶体管，例如图2中标注的晶体管M1、晶体管M2、晶体管M8B、晶体管M12B、晶体管M13B、晶体管M8A、晶体管M12A、晶体管M13A为例进行绘示。在上述第二晶体管组中包括多个第二晶体管的情况下，对于所有第二晶体管的尺寸不做具体限定，示例的，所有第二晶体管的尺寸可以相同；或者，所有第二晶体管的尺寸可以不同；或者，部分第二晶体管的尺寸可以相同。

相关技术中，参考图5所示，对应显示基板的封框胶(Seal胶)覆盖区域设置有M8A、M8B这样的尺寸较大的晶体管，例如TFT。那么当显示基板的边框较窄时，较大尺寸的TFT中由于有大块金属存在，会影响透光性。由于Seal胶需要紫外光(UV)固化才能起到封框的效果，那么这些较大尺寸的TFT中的大块金属会影响UV光对Seal胶的固化。同时，一些较大尺寸的TFT是为了实现移位寄存器的降噪功能的，尺寸较大就需要UV光照时间较长，而较长时间的UV光照可能会这些较大尺寸的TFT损伤，从而造成特性不良。

本申请实施例提供的移位寄存器中，各第一晶体管在衬底上的正投影的面积均小各第二晶体管在衬底上的正投影的面积，且第一晶体管位于第二晶体管和多条走线之间，即如图2所示，标注为M5B等的尺寸较小的晶体管设置在更靠近走线的一侧、同时标注为M8B等的尺寸较大的晶体管设置在远离走线的一侧，使得所有的尺寸较小的晶体管更靠近时钟信号线CLK等走线处。由于尺寸较小的晶体管中金属的面积也较小，可以尽可能减少晶体管对封框胶的遮挡，以增大UV光照透过率，优化显示基板的窄边框的同时保证显示基板的性能。

可选的，第一晶体管组沿第一方向与所有走线中距离最近的走线的间距大于或等于50μm。从而可以防止显示基板出现静电释放(Electro-Static discharge，简称ESD)造成信号线烧毁不良。

示例的，上述间距可以为50μm、60μm、70μm等等。

可选的，参考图6所示，第一晶体管组和第二晶体管组中的任一晶体管的有源层包括多个分立的有源部31。

这里对于上述相邻有源部之间的间距范围不做具体限定。示例的，上述相邻有源部之间的间距范围包括1-7μm，例如1μm、3μm、5μm或者7μm等等。在相邻有源部之间的间距为5μm时，非常有利于改善移位寄存器的阈值电压(Vth)的稳定性。

这里对于上述任一晶体管的有源部的形状不做具体限定。示例的，上述有源部在衬底上的正投影的形状可以为矩形等。

这里对于上述任一晶体管的有源部的尺寸不做具体限定。示例的，在上述任一晶体管为TFT、且该TFT的有源部在衬底上的正投影的形状为矩形的情况下，任一TFT的有源部的长度范围包括5-10μm，例如5μm、7μm、8μm或者10μm等等；任一TFT的有源部的宽度范围包括5-7μm，例如5μm、6μm或者7μm等等。

这里对于上述有源部的数量和排布方式等均不做具体限定。示例的，上述有源部可以为5×5的矩阵排布。

需要说明的是，图6和图7中还示出了一个TFT的栅极32、源极和漏极33。

相关技术中，参考图7所示，TFT的有源层30为整体的大块化设计，此时针对氧化物TFT来说，迁移率较高，非常容易发生Vth特性漂移，并伴随发热等不良。本申请实施例提供的晶体管中，将图7中一个大块化的有源层30分为图6中多个分立的有源部31，即图6中所有的有源部31相当于图7中一个有源层30。这样将有源层进行多组分散设计，有利于改善TFT的Vth稳定性。

可选的，参考图13所示，驱动电路包括移位寄存器，移位寄存器包括复位单元5，复位单元5电连接第一复位信号线ResetA、第二复位信号线ResetB、电源信号线和第一节点PU，被配置为在复位阶段，在第一复位信号线ResetA和第二复位信号线ResetB的复位信号的分时交替控制下，分时交替将电源信号线中的电源信号写入第一节点PU。

相关技术中，构成GOA电路的TFT包括多种类型，其中一种类型为氧化物TFT。现有的氧化物TFT采用如图8所示的常规的18T1C的驱动架构时，存在某个或者某些TFT管子信赖性不稳定的问题，进而长时间使用后由于TFT特性损伤，导致显示产品出现横纹不良。对图8中的一部分TFT，具体为TFT1、TFT2、TFT3和TFT4构成的图9所示的电路再结合图10所示的时序，具体说明造成显示产品出现横纹不良的原因等。

参考图9所示，晶体管M1电连接信号线Input和第一节点PU，被配置为在信号线Input的Input信号的控制下，将信号线Input的Input信号写入第一节点PU和电容C。晶体管M3电连接时钟信号线CLK、第一节点PU和电容C，被配置为在第一节点PU的Input信号的控制下，将时钟信号线CLK的CLK信号写入输出信号线Gout。晶体管M2电连接信号线RESET和电源信号线LVGL，被配置为在信号线RESET的RESET信号的控制下，将电源信号线LVGL的LVGL信号写入第一节点PU。晶体管M4电连接信号线RESET和电源信号线VGL，被配置为在信号线RESET的RESET信号的控制下，将电源信号线VGL的VGL信号写入输出信号线Gout。

下面以第一晶体管、第二晶体管、第三晶体管和第四晶体管均为N型晶体管为例，结合如图10所示的各信号线的时序图，对图9所示的GOA电路的工作原理进行详细介绍。

参考图10所示，在t1阶段，向信号线Input输入高电平，此时晶体管M1打开，第一节点PU上拉为高电平，电容C充电；在t2阶段，晶体管M3打开，向时钟信号线CLK输入高电平，此时输出信号线Gout输出高电平，并且由于电容C的自举作用，第一节点PU再次抬高；在t3阶段，向信号线RESET输入低电平，此时晶体管M2、晶体管M4打开，将第一节点PU下拉为低电平，输出信号线Gout输出低电平。

在上述过程中，信号线Input输出高电平，打开晶体管M1，第一节点PU变为高电平，又打开了M3晶体管；然后时钟信号线CLK输入高电平，输出信号线Gout输出高电平，例如高电平为22V。因电容C的自举作用，可以使得第一节点PU再次抬高，例如抬高到22V～44V的更高压。那么向信号线RESET输入低电平，打开晶体管M2和/或晶体管M4时，例如对于晶体管M2而言，输入-11V的LVGL低电平，导致晶体管M2的源漏级压差Vds可能达到33V～55V，即晶体管M2的源漏极间压差Vds较大。若晶体管M2抗压能力较好时，输出信号线Gout正常输出如图11所示的信号。但是，若晶体管M2抗压能力不足时，极易使得晶体管M2特性损伤，从而由于晶体管M2特性损伤导致无法拉低第一节点PU，晶体管M3长时间打开，使得输出信号线Gout多输出，发生如图12所示的横纹不良。

对相关技术中的多款主流产品中的氧化物晶体管M2进行研究后发现，当氧化物晶体管M2的有源层长度较长时，例如达到35.8μm时，氧化物晶体管M2的发热会更严重。在此基础上，若氧化物晶体管M2的整体宽度较小，例如只有366μm、且存在大块SD金属相连接时，会进一步降低氧化物晶体管M2的散热能力。因此，非常有必要对类似氧化物晶体管M2的晶体管进行优化设计。

为了解决上述问题，本申请实施例提供了一种栅极驱动电路，该栅极驱动电路在复位阶段，在第一复位信号线ResetA和第二复位信号线ResetB的复位信号的分时交替控制下，分时交替将电源信号线中的电源信号写入第一节点。具体的参考图13所示，晶体管M1电连接信号线Input和第一节点PU，被配置为在信号线Input的Input信号的控制下，将信号线Input的Input信号写入第一节点PU和电容C。晶体管M3电连接时钟信号线CLK、第一节点PU和电容C，被配置为在第一节点PU的Input信号的控制下，将时钟信号线CLK的CLK信号写入输出信号线Gout。晶体管M2A电连接信号线RESETA和电源信号线LVGL，被配置为在信号线RESETA的RESET信号的控制下，将电源信号线LVGL的LVGL信号写入第一节点PU；以及晶体管M2B电连接信号线RESETB和电源信号线LVGL，被配置为在信号线RESETB的RESET信号的控制下，将电源信号线LVGL的LVGL信号写入第一节点PU。晶体管M4A电连接信号线RESETB和电源信号线VGL，被配置为在信号线RESETB的RESET信号的控制下，将电源信号线VGL的VGL信号写入第一节点PU；以及晶体管M4B电连接信号线RESETA和电源信号线VGL，被配置为在信号线RESETA的RESET信号的控制下，将电源信号线VGL的VGL信号写入第一节点PU。

参考图14所示，在t1阶段，向信号线Input输入高电平，此时晶体管M1打开，第一节点PU上拉为高电平，电容C充电；在t2阶段，晶体管M3打开，向时钟信号线CLK输入高电平，此时输出信号线Gout输出高电平，并且由于电容C的自举作用，第一节点PU再次抬高；在t3阶段，向信号线RESETA输入低电平，此时晶体管M2A、晶体管M4B打开，将第一节点PU下拉为低电平，输出信号线Gout输出低电平。在t4阶段，向信号线Input输入高电平，此时晶体管M1打开，第一节点PU上拉为高电平，电容C充电；在t5阶段，晶体管M3打开，向时钟信号线CLK输入高电平，此时输出信号线Gout输出高电平，并且由于电容C的自举作用，第一节点PU再次抬高；在t6阶段，向信号线RESETB输入低电平，此时晶体管M2B、晶体管M4A打开，将第一节点PU下拉为低电平，输出信号线Gout输出低电平。

本申请实施例提供的栅极驱动电路，在相邻时序周期交替打开复位单元中的一个晶体管，具体为在第一周期的复位阶段打开如图13所示的晶体管M2A和晶体管M4B，在第二周期的复位阶段打开如图13所示的晶体管M2B和晶体管M4A，如此循环往复，与相关技术中仅设置一个晶体管M2和晶体管M4相比，本申请实施例提供的栅极驱动电路能够大幅降低复位单元中晶体管的使用次数，从而提升晶体管的特性，防止由于Vds压差大反复使用晶体管而造成晶体管的特性损伤，保证了晶体管的稳定性，尽可能避免Gout异常输出不良，有效提升了画质。

此外，在显示基板的设计空间允许的情况下，设计晶体管M2、晶体管M4的尺寸范围包括60-90μm，例如60μm、70μm、80μm或者90μm，以进一步提升晶体管M2、晶体管M4是抗损伤能力。

并且，参考图13所示，在第一节点PU和晶体管M3之间设置有电容C，可以有效降低晶体管M3发热不良的概率。

需要说明的是，第一，上述信赖性测试是一种针对显示产品的可靠性测试，测试项目一般为：高温高湿环境测试、高温动作测试、低温动作测试等。

第二，上述第一节点只是为了便于描述电路结构而定义的，第一节点并不是一个实际的电路单元。

第三，为了制作工艺统一，且便于后续电路的驱动方法更简单，上述第一晶体管、第二晶体管、第三晶体管、第四晶体管均为N型晶体管。当然，上述所有晶体管也可以均为P型晶体管，上述晶体管为P型晶体管的情况，设计原理与本申请类似，也属于本申请保护的范围。

本申请实施例提供了一种凹槽结构。可选的，参考图16所示，显示基板还包括位于第二导电部远离第一导电部一侧的有机层，有机层上具有贯穿的凹槽41，凹槽41位于所有时钟信号线CLK远离驱动电路的一侧。

上述有机层的材料为有机材料，这里对于上述有机材料的具体种类不做限定，具体可以根据产品需求确定。

这里对于上述凹槽的数量不做限定。示例的，上述凹槽的数量可以均为1个；或者，也可以均为多个，若其数量为多个，上述多个凹槽可以间隔设置，也可以连通设置。

这里对于上述凹槽的位置不做限定。示例的，上述凹槽可以仅设置在显示区中具有驱动电路的一侧；或者，上述凹槽可以围绕显示区一周设置。

需要说明的是，上述凹槽的延伸方向均与第一方向OA方向垂直、且与衬底所在的平面平行。

相关技术中，参考图15所示，有机层上的凹槽(ORG挖槽)常设计在STV走线上。在本申请的走线为双层结构且双层结构通过过孔并联的情况下，若在双层结构的走线上设置ORG挖槽时，水汽和氧气等会通过ORG挖槽侵入过孔位置，导致过孔处腐蚀发生不良，进而出现显示横纹不良。

本申请实施例提供的显示基板，通过将ORG挖槽设计在输入信号线STV和时钟信号线CLK走线之间，有效的避免了水汽和氧气等通过ORG挖槽侵入双层走线的过孔位置，以防止信赖性不良。

本申请实施例提供了另一种凹槽结构。参考图17所示，显示基板还包括位于第二导电部远离第一导电部一侧的有机层，有机层上具有贯穿的凹槽41，凹槽41位于多条走线与驱动电路之间。通过将ORG挖槽位置设计在驱动电路与时钟信号线CLK之间，有效的避免了水汽和氧气等通过ORG挖槽侵入双层走线的过孔位置，同时还有效的隔绝水汽和氧气等进入并腐蚀移位寄存器中的晶体管，进一步防止信赖性不良。

需要说明的是，必须保证移位寄存器中的晶体管上的有机层存在，不能在晶体管上制作ORG挖槽，以更加有效的保护晶体管的性能良好。

可选的，参考图1和图2所示，多条走线至少还包括输入信号线STV和复位信号线TRST，输入信号线STV位于所有时钟信号线CLK远离驱动电路1的一侧；输入信号线STV和复位信号线TRST均位于所有时钟信号线CLK和驱动电路1之间。从而可以通过输入信号线STV向驱动电路输入信号，并使得只有一条时钟信号线跨过设置在时钟信号线距离显示区更近的至少一条电源信号线，从而能够大大减小交叠电容，进而能够有效保证显示基板的性能。

本申请实施例还提供了一种显示装置，包括上述的显示基板。

上述显示装置可以是柔性显示装置(又称柔性屏)，也可以是刚性显示装置(即不能折弯的显示屏)，这里不做限定。上述显示装置可以是LCD(Liquid Crystal Display，液晶显示装置)显示装置，还可以是OLED(Organic Light-Emitting Diode，有机发光二极管)显示装置。上述显示装置可以是电视、数码相机、手机、平板电脑等任何具有显示功能的产品或者部件；上述显示装置还可以应用于身份识别、医疗器械等领域，已推广或具有很好推广前景的产品包括安防身份认证、智能门锁、医疗影像采集等。该显示装置具有高刷新率、功耗低、稳定性好、显示效果好、寿命长、稳定性高、对比度高、成像质量好、产品品质高等优点。

需要说明的是，本申请的实施例均以上述显示装置为LCD显示装置为例进行说明。

本申请的实施例提供的显示装置，能够通过至少一条电源信号线相比至少一条时钟信号线更靠近显示区设置，由于时钟信号线是逐条输入信号的，使得只有一条时钟信号线跨过设置在时钟信号线距离显示区更近的至少一条电源信号线，从而能够大大减小交叠电容，进而能够有效保证显示基板的性能。

本文中所称的“实施例”意味着，结合实施例描述的特定特征、结构或者特性包括在本申请的至少一个实施例中。

在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本申请的实施例可以在没有这些具体细节的情况下被实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。

最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (13)

1.一种显示基板，其特征在于，包括显示区和围绕所述显示区的周边区，所述周边区包括位于所述显示区一侧的驱动电路；

所述周边区还包括多条走线，多条所述走线均与所述驱动电路电连接、且沿第一方向位于所述驱动电路相对两侧中的任一侧，所述第一方向为所述显示区指向所述驱动电路的方向；多条所述走线至少包括多条时钟信号线和多条电源信号线；

其中，至少一条所述电源信号线沿所述第一方向与所述显示区的间距，小于至少一条所述时钟信号线沿所述第一方向与所述显示区的间距；

所述驱动电路位于所述显示区和多条所述走线之间；

所有所述电源信号线均位于所有所述时钟信号线与所述驱动电路之间；

所述驱动电路包括级联的多个移位寄存器；

至少一条所述走线包括多条第一线段和第二线段，所述第一线段的数量与所述移位寄存器的数量相同；相邻所述第一线段通过所述第二线段电连接；

所述第二线段沿所述第一方向的宽度小于所述第一线段沿所述第一方向的宽度。

2.根据权利要求1所述的显示基板，其特征在于，所述第一线段包括并联且并排设置的第一子线段和第二子线段、且所述第一子线段和所述第二子线段均包括双层结构。

3.根据权利要求2所述的显示基板，其特征在于，所述第一子线段和所述第二子线段均包括依次层叠设置的第一导电部和第二导电部，所述第一导电部与所述第二导电部通过过孔连接；

或者，所述第一导电部与所述第二导电部直接接触连接。

4.根据权利要求3所述的显示基板，其特征在于，所述第一子线段和所述第二子线段均还包括设置在所述第一导电部和所述第二导电部之间的绝缘部，所述绝缘部上具有过孔，所述第一导电部通过所述绝缘部上的所述过孔与所述第二导电部电连接。

5.根据权利要求3所述的显示基板，其特征在于，所述第二线段包括单层结构、且与所述第二导电部同层设置。

6.根据权利要求5所述的显示基板，其特征在于，所有所述时钟信号线和部分所述电源信号线均包括双层结构。

7.根据权利要求1所述的显示基板，其特征在于，所述显示基板还包括衬底，所述显示区和所述周边区均位于所述衬底上；

所述驱动电路包括移位寄存器，所述移位寄存器包括第一晶体管组和第二晶体管组，所述第一晶体管组位于所述第二晶体管组和多条所述走线之间；

所述第一晶体管组包括多个第一晶体管，所述第二晶体管组包括多个第二晶体管，各所述第一晶体管在所述衬底上的正投影的面积均小各所述第二晶体管在所述衬底上的正投影的面积。

8.根据权利要求7所述的显示基板，其特征在于，所述第一晶体管组沿所述第一方向与所有所述走线中距离最近的所述走线的间距大于或等于50μm。

9.根据权利要求7所述的显示基板，其特征在于，所述第一晶体管组和所述第二晶体管组中的任一晶体管的有源层包括多个分立的有源部。

10.根据权利要求1所述的显示基板，其特征在于，所述驱动电路包括移位寄存器，所述移位寄存器包括复位单元，所述复位单元电连接第一复位信号线、第二复位信号线、电源信号线和第一节点，被配置为在复位阶段，在所述第一复位信号线和所述第二复位信号线的复位信号的分时交替控制下，分时交替将所述电源信号线中的电源信号写入所述第一节点。

11.根据权利要求5所述的显示基板，其特征在于，所述显示基板还包括位于所述第二导电部远离所述第一导电部一侧的有机层，所述有机层上具有贯穿的凹槽，所述凹槽位于所有所述时钟信号线远离所述驱动电路的一侧；

或者，所述凹槽位于多条所述走线与所述驱动电路之间。

12.根据权利要求1所述的显示基板，其特征在于，多条所述走线至少还包括输入信号线和复位信号线，所述输入信号线位于所有所述时钟信号线远离所述驱动电路的一侧；

所述输入信号线和所述复位信号线均位于所有所述时钟信号线和所述驱动电路之间。

13.一种显示装置，其特征在于，包括权利要求1-12任一项所述的显示基板。