CN108597431A - 移位寄存器单元及其控制方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其控制方法、栅极驱动电路、显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器单元，包括输入电路，复位电路，输出电路，第一下拉控制电路，第二下拉控制电路，第一下拉电路，以及，第二下拉电路。本发明还公开了一种移位寄存器单元的控制方法、栅极驱动电路、显示基板和显示装置。本发明提出的移位寄存器单元及其控制方法、栅极驱动电路、显示基板、显示装置，可在一定程度上改善下拉TFT特性。

Description

移位寄存器单元及其控制方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，特别是指一种移位寄存器单元及其控制方法、栅极驱动电路、显示装置。
背景技术
为了追求显示设备更高的低成本和窄边框化，现有显示面板(Panel)产品越来越多的采用GOA(Gate driver On Array，阵列基板上栅极驱动)技术，即直接将薄膜晶体管(Thin Film Transistor，TFT)栅极驱动电路制作在阵列基板上，从而省去IC绑定(Bonding)及扇出(Fan-Out)区域的空间占用，实现在材料及制备工艺等方面的成本降低与显示面板的栅线两侧边框变窄。
GOA技术和COG(chip on glass，玻璃上芯片封装)及COF(chip on film，膜上芯片封装)技术相比，在窄边框适用以及成本上具有无可比拟的优势，目前已经在Mobile(移动电话)，TPC(Touch PC，触控个人电脑)以及NB(Notebook，笔记本)类产品上广泛使用。
但是，本发明的发明人在实现本发明的过程中，发现现有技术至少存在以下问题：
现有技术的GOA中的移位寄存器单元中，下拉TFT(薄膜晶体管)在绝大多数时间均处于打开状态，其栅极与源极的压差VGS>0V，长时间的正向偏压会导致阈值电压Vth的正向漂移。对于一般的a-Si(非晶硅)TFT，长时间的正向偏压导致的Vth漂移量较小，但对于氧化物TFT(比如a-IGZOTFT)，由于受工艺影响，背沟道容易产生缺陷，在偏压作用下，缺陷捕获电子或是使电荷重新分布，TFT的Vth变化较大，Vth的正向漂移会导致其在打开状态开态电流Ion迅速变小，上拉节点和输出端的放噪能力大大降低，GOA的输出稳定性变差，在长时间运行或者信赖性条件下极可能产品误输出(Muti-output)及抖动等不良。
发明内容
有鉴于此，本发明实施例的目的之一在于，提出一种移位寄存器单元及其控制方法、栅极驱动电路、显示装置，能够在一定程度上改善下拉TFT特性。
基于上述目的，本发明实施例的第一个方面，提供了一种移位寄存器单元，包括输入电路、复位电路、输出电路、第一下拉控制电路、第二下拉控制电路、第一下拉电路和第二下拉电路；
所述输入电路，分别连接输入端、第一电压端和上拉节点，用于根据来自所述输入端的输入信号和来自所述第一电压端的第一电压信号，输出预输出信号到所述上拉节点，以控制所述上拉节点的电位；
所述输出电路，分别连接时钟信号端和所述上拉节点，用于根据来自所述时钟信号端的时钟信号以及所述上拉节点的电位，控制输出端的电位；
所述复位电路，分别连接复位信号端、第二电压端和所述上拉节点，用于根据来自所述复位信号端的复位信号和来自所述第二电压端的第二电压信号，输出预复位信号到所述上拉节点，以控制所述上拉节点的电位；
所述第一下拉控制电路，分别连接第一控制信号端、下拉信号端和所述上拉节点，用于根据来自所述第一控制信号端的第一控制信号和来自所述下拉信号端的下拉信号以及所述上拉节点的电位，输出第三控制信号到第一下拉电路，以控制所述第一下拉电路开启或关闭；
所述第二下拉控制电路，分别连接第二控制信号端、下拉信号端和所述上拉节点，用于根据来自所述第二控制信号端的第二控制信号和来自所述下拉信号端的下拉信号以及所述上拉节点的电位，输出第四控制信号到第二下拉电路，以控制所述第二下拉电路开启或关闭；
所述第一下拉电路，分别连接所述第二控制信号端、所述第一下拉控制电路、所述上拉节点和所述输出端，用于在所述第三控制信号的控制下开启，并根据所述第二控制信号，控制所述上拉节点和所述输出端的电位；
所述第二下拉电路，分别连接所述第一控制信号端、所述第二下拉控制电路、所述上拉节点和所述输出端，用于在所述第四控制信号的控制下开启，并根据所述第一控制信号，控制所述上拉节点和所述输出端的电位；
其中，所述第一下拉电路和所述第二下拉电路，在所述第三控制信号和所述第四控制信号的控制下，分时交替开启。
可选的，所述第一控制信号端接入的第一控制信号和所述第二控制信号端接入的第二控制信号的极性相反，且所述第一控制信号和所述第二控制信号的极性周期性交替，以控制所述第三控制信号和所述第四控制信号以相反的极性周期性交替变化。
可选的，所述第一下拉电路包括第一晶体管和第二晶体管，所述第一晶体管的控制极连接所述第一下拉控制电路，所述第一晶体管的第一极连接所述上拉节点，所述第一晶体管的第二极连接所述第二控制信号端，所述第二晶体管的控制极连接所述第一下拉控制电路，所述第二晶体管的第一极连接所述输出端，所述第二晶体管的第二极连接所述第二控制信号端。
可选的，所述第二下拉电路包括第三晶体管和第四晶体管，所述第三晶体管的控制极连接所述第二下拉控制电路，所述第三晶体管的第一极连接所述上拉节点，所述第三晶体管的第二极连接所述第一控制信号端，所述第四晶体管的控制极连接所述第二下拉控制电路，所述第四晶体管的第一极连接所述输出端，所述第四晶体管的第二极连接所述第一控制信号端。
可选的，所述第一下拉控制电路包括第五晶体管和第六晶体管，所述第五晶体管的控制极和第一极均连接所述第一控制信号端，所述第五晶体管的第二极连接所述第一下拉电路，所述第六晶体管的控制极连接所述上拉节点，所述第六晶体管的第一极连接所述第一下拉电路，所述第六晶体管的第二极连接所述下拉信号端。
可选的，所述第二下拉控制电路包括第七晶体管和第八晶体管，所述第七晶体管的控制极和第一极均连接所述第二控制信号端，所述第七晶体管的第二极连接所述第二下拉电路，所述第八晶体管的控制极连接所述上拉节点，所述第八晶体管的第一极连接所述第二下拉电路，所述第八晶体管的第二极连接所述下拉信号端。
可选的，所述输入电路包括第九晶体管，所述第九晶体管的控制极连接所述输入端，所述第九晶体管的第一极连接所述第一电压端，所述第九晶体管的第二极连接所述上拉节点。
可选的，所述输出电路包括第十晶体管和电容，所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第一极连接所述时钟信号端，所述第十晶体管的第二极输出所述输出信号到输出端；所述电容的第一端与所述第十晶体管的控制极连接，所述电容的第二端与所述第十晶体管的第二极连接。
可选的，所述复位电路包括第十一晶体管，所述第十一晶体管的控制极连接所述复位信号端，所述第十一晶体管的第一极连接所述第二电压端，所述第十一晶体管的第二极连接所述上拉节点。
本发明实施例的第二个方面，提供了一种移位寄存器单元的控制方法，其特征在于，用于驱动如前任一项所述的移位寄存器单元，包括：
充电阶段，输入端输出输入信号，第一电压端输出第一电压信号，输入电路根据所述输入信号和所述第一电压信号，输出预输出信号到上拉节点，以控制所述上拉节点的电位；
输出阶段，时钟信号端输出时钟信号，输出电路根据所述时钟信号以及所述上拉节点的电位，控制输出端的电位；
复位阶段，复位信号端输出复位信号，第二电压端输出第二电压信号，复位电路根据所述复位信号和所述第二电压信号，输出预复位信号到所述上拉节点，以控制所述上拉节点的电位；
降噪阶段，第一控制信号端输出第一控制信号，下拉信号端输出下拉信号，第二控制信号端输出第二控制信号，第一下拉控制电路根据所述第一控制信号和所述下拉信号以及所述上拉节点的电位，输出第三控制信号到第一下拉电路，第二下拉控制电路根据所述第二控制信号和所述下拉信号以及所述上拉节点的电位，输出第四控制信号到第二下拉电路，
所述第一下拉电路和所述第二下拉电路，在所述第三控制信号和所述第四控制信号的控制下，分时交替开启，其中，
所述第一下拉电路在所述第三控制信号的控制下开启，并根据所述第二控制信号，控制所述上拉节点和所述输出端的电位；
或者，所述第二下拉电路在所述第四控制信号的控制下开启，并根据所述第一控制信号，控制所述上拉节点和所述输出端的电位。
可选的，所述第一控制信号和所述第二控制信号的极性相反，并且所述第一控制信号和所述第二控制信号的极性周期性交替，以控制所述第三控制信号和所述第四控制信号以相反的极性周期性交替变化。
可选的，所述第一控制信号和所述第二控制信号的极性交替周期为一帧画面的驱动周期的整数倍。
本发明实施例的第三个方面，提供了一种栅极驱动电路，包括至少3个如前任一项所述的移位寄存器单元，所述移位寄存器单元相互级联；
其中，第N级移位寄存器单元的输入端连接第N-1级移位寄存器单元的输出端，第N级移位寄存器单元的复位信号端连接第N+1级移位寄存器单元的输出端；
或者，第N级移位寄存器单元的输入端连接第N+1级移位寄存器单元的输出端，第N级移位寄存器单元的复位信号端连接第N-1级移位寄存器单元的输出端。
本发明实施例的第四个方面，提供了一种显示基板，包括如前所述的栅极驱动电路。
本发明实施例的第五个方面，提供了一种显示装置，包括如前所述的显示基板。
从上面所述可以看出，本发明实施例提供的移位寄存器单元及其控制方法、栅极驱动电路、显示基板、显示装置，在移位寄存器单元中设置第一下拉单元和第二下拉单元并配合其他单元的工作，通过第一控制信号和第二控制信号的控制，可实现第一下拉单元和第二下拉单元的交替工作，使得第一下拉单元和第二下拉单元中的TFT的阈值电压的漂移问题能够得到补正，从而改善了放噪特性。
附图说明
图1为本发明提供的移位寄存器单元的一个实施例的结构示意图；
图2为本发明提供的移位寄存器单元的另一个实施例的结构示意图；
图3为本发明提供的移位寄存器单元的又一个实施例的结构示意图；
图4为本发明提供的移位寄存器单元的控制方法的一个实施例的流程示意图；
图5为本发明提供的移位寄存器单元的控制方法的另一个实施例的流程示意图；
图6为本发明提供的移位寄存器单元实施例的控制时序示意图；
图7为本发明提供的栅极驱动电路的一个实施例的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
为了解决上述问题，本发明实施例的第一个方面，提出了一种移位寄存器单元的一个实施例，可在一定程度上改善下拉TFT特性。如图1所示，为本发明提供的移位寄存器单元的一个实施例的结构示意图。
如图1所示，所述移位寄存器单元，包括输入电路101、输出电路102、复位电路103、第一下拉控制电路104、第二下拉控制电路105、第一下拉电路106和第二下拉电路107；
所述输入电路101，分别连接输入端G(N-1)、第一电压端VDD和上拉节点PU，用于根据来自所述输入端G(N-1)的输入信号和来自所述第一电压端VDD的第一电压信号，输出预输出信号到所述上拉节点PU，以控制所述上拉节点PU的电位；
所述输出电路102，分别连接时钟信号端CLK和所述上拉节点PU，用于根据来自所述时钟信号端CLK的时钟信号以及所述上拉节点PU的电位，控制输出端G(N)的电位；
所述复位电路103，分别连接复位信号端G(N+1)、第二电压端VSS和所述上拉节点PU，用于根据来自所述复位信号端G(N+1)的复位信号和来自所述第二电压端VSS的第二电压信号，输出预复位信号到所述上拉节点PU，以控制所述上拉节点PU的电位；
所述第一下拉控制电路104，分别连接第一控制信号端GCL、下拉信号端VGL和所述上拉节点PU，用于根据来自所述第一控制信号端GCL的第一控制信号和来自所述下拉信号端VGL的下拉信号以及所述上拉节点的电位，输出第三控制信号到所述第一下拉电路106，以控制所述第一下拉电路106开启或关闭；
所述第二下拉控制电路105，分别连接第二控制信号端GCH、下拉信号端VGL和所述上拉节点PU，用于根据来自所述第二控制信号端GCH的第二控制信号和来自所述下拉信号端VGL的下拉信号以及所述上拉节点的电位，输出第四控制信号到所述第二下拉电路107，以控制所述第二下拉电路107开启或关闭；
所述第一下拉电路106，分别连接所述第二控制信号端GCH、所述第一下拉控制电路104、所述上拉节点PU和所述输出端G(N)，用于在所述第三控制信号的控制下开启，并根据所述第二控制信号，控制所述上拉节点PU和所述输出端G(N)的电位；
所述第二下拉电路107，分别连接所述第一控制信号端GCL、所述第二下拉控制电路105、所述上拉节点PU和所述输出端G(N)，用于在所述第四控制信号的控制下开启，并根据所述第一控制信号，控制所述上拉节点PU和所述输出端G(N)的电位；
其中，所述第一下拉电路106和所述第二下拉电路107，在所述第三控制信号和所述第四控制信号的控制下，分时交替开启。
从上述实施例可以看出，本发明实施例提供的移位寄存器单元，设置第一下拉电路和第二下拉电路并配合其他电路的工作，通过第一控制信号和第二控制信号的控制，可实现第一下拉电路和第二下拉电路的交替工作，使得第一下拉电路和第二下拉电路中的TFT的阈值电压的漂移问题能够得到补正，从而改善了放噪特性。
较佳的，所述第一控制信号端GCL接入的第一控制信号和所述第二控制信号端GCH接入的第二控制信号的极性相反，且所述第一控制信号和所述第二控制信号的极性周期性交替，以控制所述第三控制信号和所述第四控制信号以相反的极性周期性交替变化；可选的，所述第一控制信号和所述第二控制信号的极性交替周期为一帧画面的驱动周期的整数倍，例如可以为2s；通过这种周期性交替控制信号极性的方式，使得下拉电路中的TFT的阈值电压的漂移问题能够得到较好的补正。
需要说明的是，所述第一控制信号和所述第二控制信号的极性，在对应于不同类型的晶体管的情况下，也可以是相同的。
本发明实施例还提出了所述移位寄存器单元的另一个实施例，可在一定程度上改善下拉TFT特性。如图2所示，为本发明提供的移位寄存器单元的另一个实施例的结构示意图。
如图2所示，所述移位寄存器单元，包括输入电路101、输出电路102、复位电路103、第一下拉控制电路104、第二下拉控制电路105、第一下拉电路106和第二下拉电路107；
所述输入电路101，分别连接输入端G(N-1)、第一电压端VDD和上拉节点PU，用于根据来自所述输入端G(N-1)的输入信号和来自所述第一电压端VDD的第一电压信号，输出预输出信号到所述上拉节点PU，以控制所述上拉节点PU的电位；
所述输出电路102，分别连接时钟信号端CLK和所述上拉节点PU，用于根据来自所述时钟信号端CLK的时钟信号以及所述上拉节点PU的电位，控制输出端G(N)的电位；
所述复位电路103，分别连接复位信号端G(N+1)、第二电压端VSS和所述上拉节点PU，用于根据来自所述复位信号端G(N+1)的复位信号和来自所述第二电压端VSS的第二电压信号，输出预复位信号到所述上拉节点PU，以控制所述上拉节点PU的电位；
所述第一下拉控制电路104，分别连接第一控制信号端GCL、下拉信号端VGL和所述上拉节点PU，用于根据来自所述第一控制信号端GCL的第一控制信号和来自所述下拉信号端VGL的下拉信号以及所述上拉节点PU的电位，输出第三控制信号到所述第一下拉电路106，以控制所述第一下拉电路106开启或关闭；
所述第二下拉控制电路105，分别连接第二控制信号端GCH、下拉信号端VGL和所述上拉节点PU，用于根据来自所述第二控制信号端GCH的第二控制信号和来自所述下拉信号端VGL的下拉信号以及所述上拉节点PU的电位，输出第四控制信号到所述第二下拉电路107，以控制所述第二下拉电路107开启或关闭；
所述第一下拉电路106，分别连接所述第二控制信号端GCH、所述第一下拉控制电路104、所述上拉节点PU和所述输出端G(N)，用于在所述第三控制信号的控制下开启，并根据所述第二控制信号，控制所述上拉节点PU和所述输出端G(N)的电位；
具体地，所述第一下拉电路106还可进一步包括第一晶体管T1和第二晶体管T2，所述第一晶体管T1的控制极连接所述第一下拉控制电路104，所述第一晶体管T1的第一极连接所述上拉节点PU，所述第一晶体管T1的第二极连接所述第二控制信号端GCH，所述第二晶体管T2的控制极连接所述第一下拉控制电路104，所述第二晶体管T2的第一极连接所述输出端G(N)，所述第二晶体管T2的第二极连接所述第二控制信号端GCH。
所述第二下拉电路107，分别连接所述第一控制信号端GCL、所述第二下拉控制电路105、所述上拉节点PU和所述输出端G(N)，用于在所述第四控制信号的控制下开启，并根据所述第一控制信号，控制所述上拉节点PU和所述输出端G(N)的电位；
具体地，所述第二下拉电路107还可进一步包括第三晶体管T3和第四晶体管T4，所述第三晶体管T3的控制极连接所述第二下拉控制电路105，所述第三晶体管T3的第一极连接所述上拉节点PU，所述第三晶体管T3的第二极连接所述第一控制信号端GCL，所述第四晶体管T4的控制极连接所述第二下拉控制电路105，所述第四晶体管T4的第一极连接所述输出端G(N)，所述第四晶体管T4的第二极连接所述第一控制信号端GCL。
其中，所述第一下拉电路106和所述第二下拉电路107，在所述第三控制信号和所述第四控制信号的控制下，分时交替开启。
从上述实施例可以看出，本发明实施例提供的移位寄存器单元，设置第一下拉电路和第二下拉电路并配合其他电路的工作，通过第一控制信号和第二控制信号的控制，可实现第一下拉电路和第二下拉电路的交替工作，使得第一下拉电路和第二下拉电路中的TFT的阈值电压的漂移问题能够得到补正，从而改善了放噪特性。
较佳的，所述第一控制信号端GCL接入的第一控制信号和所述第二控制信号端GCH接入的第二控制信号的极性相反，且所述第一控制信号和所述第二控制信号的极性周期性交替，以控制所述第三控制信号和所述第四控制信号以相反的极性周期性交替变化；可选的，所述第一控制信号和所述第二控制信号的极性交替周期为一帧画面的驱动周期的整数倍；这样，通过设计两组下拉TFT(Pull down-TFT)，两组下拉TFT在移位寄存器单元工作时栅极及源极压差VGS极性相反，配合两组下拉TFT的分时驱动方案(即第一控制信号和第二控制信号的极性周期性交替)，可实现对下拉TFT的Vth漂移进行补正，改善下拉TFT的放噪特性。
需要说明的是，所述第一控制信号和所述第二控制信号的极性，在对应于不同类型的晶体管的情况下，也可以是相同的。
本发明实施例还提出了所述移位寄存器单元的又一个实施例，可在一定程度上改善下拉TFT特性。如图3所示，为本发明提供的移位寄存器单元的又一个实施例的结构示意图。
如图3所示，所述移位寄存器单元，包括输入电路101、输出电路102、复位电路103、第一下拉控制电路104、第二下拉控制电路105、第一下拉电路106和第二下拉电路107；
所述输入电路101，分别连接输入端G(N-1)、第一电压端VDD和上拉节点PU，用于根据来自所述输入端G(N-1)的输入信号和来自所述第一电压端VDD的第一电压信号，输出预输出信号到所述上拉节点PU，以控制所述上拉节点PU的电位；
具体地，所述输入电路101还可进一步包括第九晶体管T9，所述第九晶体管T9的控制极连接所述输入端G(N-1)，所述第九晶体管T9的第一极连接所述第一电压端VDD，所述第九晶体管T9的第二极连接所述上拉节点PU。
所述输出电路102，分别连接时钟信号端CLK和所述上拉节点PU，用于根据来自所述时钟信号端CLK的时钟信号以及所述上拉节点PU的电位，控制输出端G(N)的电位；
具体地，所述输出电路102还可进一步包括第十晶体管T10和电容C，所述第十晶体管T10的控制极与所述上拉节点PU连接，所述第十晶体管T10的第一极连接所述时钟信号端CLK，所述第十晶体管T10的第二极输出所述输出信号到所述输出端G(N)；所述电容C的第一端与所述第十晶体管T10的控制极连接，所述电容C的第二端与所述第十晶体管T10的第二极连接。
所述复位电路103，分别连接复位信号端G(N+1)、第二电压端VSS和所述上拉节点PU，用于根据来自所述复位信号端G(N+1)的复位信号和来自所述第二电压端VSS的第二电压信号，输出预复位信号到所述上拉节点PU，以控制所述上拉节点PU的电位；
具体地，所述复位电路103还可进一步包括第十一晶体管T11，所述第十一晶体管T11的控制极连接所述复位信号端G(N+1)，所述第十一晶体管T11的第一极连接所述第二电压端VSS，所述第十一晶体管T11的第二极连接所述上拉节点PU。
所述第一下拉控制电路104，分别连接第一控制信号端GCL、下拉信号端VGL和所述上拉节点PU，用于根据来自所述第一控制信号端GCL的第一控制信号和来自所述下拉信号端VGL的下拉信号以及所述上拉节点PU的电位，输出第三控制信号到所述第一下拉电路106，以控制所述第一下拉电路106开启或关闭；
具体地，所述第一下拉控制电路104还可进一步包括第五晶体管T5和第六晶体管T6，所述第五晶体管T5的控制极和第一极均连接所述第一控制信号端GCL，所述第五晶体管T5的第二极连接所述第一下拉电路106，所述第六晶体管T6的控制极连接所述上拉节点PU，所述第六晶体管T6的第一极连接所述第一下拉电路106，所述第六晶体管T6的第二极连接所述下拉信号端VGL。
所述第二下拉控制电路105，分别连接第二控制信号端GCH、下拉信号端VGL和所述上拉节点PU，用于根据来自所述第二控制信号端GCH的第二控制信号和来自所述下拉信号端VGL的下拉信号以及所述上拉节点PU的电位，输出第四控制信号到所述第二下拉电路107，以控制所述第二下拉电路107开启或关闭；
具体地，所述第二下拉控制电路105还可进一步包括第七晶体管T7和第八晶体管T8，所述第七晶体管T7的控制极和第一极均连接所述第二控制信号端GCH，所述第七晶体管T7的第二极连接所述第二下拉电路107，所述第八晶体管T8的控制极连接所述上拉节点PU，所述第八晶体管T8的第一极连接所述第二下拉电路107，所述第八晶体管T8的第二极连接所述下拉信号端VGL。
所述第一下拉电路106，分别连接所述第二控制信号端GCH、所述第一下拉控制电路104、所述上拉节点PU和所述输出端G(N)，用于在所述第三控制信号的控制下开启，并根据所述第二控制信号，控制所述上拉节点PU和所述输出端G(N)的电位；
具体地，所述第一下拉电路106还可进一步包括第一晶体管T1和第二晶体管T2，所述第一晶体管T1的控制极连接所述第一下拉控制电路104，所述第一晶体管T1的第一极连接所述上拉节点PU，所述第一晶体管T1的第二极连接所述第二控制信号端GCH，所述第二晶体管T2的控制极连接所述第一下拉控制电路104，所述第二晶体管T2的第一极连接所述输出端G(N)，所述第二晶体管T2的第二极连接所述第二控制信号端GCH。
所述第二下拉电路107，分别连接所述第一控制信号端GCL、所述第二下拉控制电路105、所述上拉节点PU和所述输出端G(N)，用于在所述第四控制信号的控制下开启，并根据所述第一控制信号，控制所述上拉节点PU和所述输出端G(N)的电位；
具体地，所述第二下拉电路107还可进一步包括第三晶体管T3和第四晶体管T4，所述第三晶体管T3的控制极连接所述第二下拉控制电路105，所述第三晶体管T3的第一极连接所述上拉节点PU，所述第三晶体管T3的第二极连接所述第一控制信号端GCL，所述第四晶体管T4的控制极连接所述第二下拉控制电路105，所述第四晶体管T4的第一极连接所述输出端G(N)，所述第四晶体管T4的第二极连接所述第一控制信号端GCL。
其中，所述第一下拉电路106和所述第二下拉电路107，在所述第三控制信号和所述第四控制信号的控制下，分时交替开启。
这样，所述第一晶体管T1与所述第二晶体管T2为一组下拉TFT，所述第三晶体管T3与所述第四晶体管T4为另一组下拉TFT，所述第五晶体管T5与所述第六晶体管T6的打开和关闭可调节Q1点的电位，所述第七晶体管T7与所述第八晶体管T8的打开和关闭可调节Q2点的电位，Q1点电位控制所述第一晶体管T1与所述第二晶体管T2的开关，Q2点电位控制所述第三晶体管T3与所述第四晶体管T4的开关。
其中，所述输入电路101和所述复位电路103为对称结构，使得在驱动信号调换的情况下二者可以调换使用，即所述输入电路101作为复位电路使用，而所述复位电路103作为输入电路使用，从而满足更多的驱动要求。
从上述实施例可以看出，本发明实施例提供的移位寄存器单元，设置第一下拉电路和第二下拉电路并配合其他电路的工作，通过第一控制信号和第二控制信号的控制，可实现第一下拉电路和第二下拉电路的交替工作，使得第一下拉电路和第二下拉电路中的TFT的阈值电压的漂移问题能够得到补正，从而改善了放噪特性。
较佳的，所述第一控制信号端GCL接入的第一控制信号和所述第二控制信号端GCH接入的第二控制信号的极性相反，且所述第一控制信号和所述第二控制信号的极性周期性交替；可选的，所述第一控制信号和所述第二控制信号的极性交替周期为一帧画面的驱动周期的整数倍；这样，通过设计两组下拉TFT(Pull down-TFT)，两组下拉TFT在移位寄存器单元工作时栅极及源极压差VGS极性相反，配合两组下拉TFT的分时驱动方案(即第一控制信号和第二控制信号的极性周期性交替)，可实现对下拉TFT的Vth漂移进行补正，改善下拉TFT的放噪特性。
需要说明的是，所述第一控制信号和所述第二控制信号的极性，在对应于不同类型的晶体管的情况下，也可以是相同的。
为了解决上述问题，本发明实施例的第二个方面，提出了一种移位寄存器单元的控制方法的一个实施例，可在一定程度上改善下拉TFT特性。如图4所示，为本发明提供的移位寄存器单元的控制方法的一个实施例的流程示意图。
如图4所示，所述移位寄存器单元的控制方法，用于驱动如前所述的移位寄存器单元的任一实施例，包括：
步骤201：充电阶段，输入端G(N-1)输出输入信号，第一电压端VDD输出第一电压信号，输入电路101根据所述输入信号和所述第一电压信号，输出预输出信号到上拉节点PU，以控制所述上拉节点PU的电位；
步骤202：输出阶段，时钟信号端CLK输出时钟信号，输出电路102根据时钟信号以及所述上拉节点PU的电位，控制输出端G(N)的电位；
步骤203：复位阶段，复位信号端G(N+1)输出复位信号，第二电压端VSS输出第二电压信号，复位电路103根据所述复位信号和所述第二电压信号，输出预复位信号到所述上拉节点PU，以控制所述上拉节点PU的电位；
步骤204：降噪阶段，第一控制信号端GCL输出第一控制信号，下拉信号端VGL输出下拉信号，第二控制信号端GCH输出第二控制信号，第一下拉控制电路104根据所述第一控制信号和所述下拉信号以及所述上拉节点PU的电位，输出第三控制信号到第一下拉电路106，第二下拉控制电路105根据所述第二控制信号和所述下拉信号以及所述上拉节点PU的电位，输出第四控制信号到第二下拉电路107，
所述第一下拉电路106和所述第二下拉电路107，在所述第三控制信号和所述第四控制信号的控制下，分时交替开启，其中，
所述第一下拉电路106在所述第三控制信号的控制下开启，并根据所述第二控制信号，控制所述上拉节点PU和所述输出端G(N)的电位；
或者，所述第二下拉电路107在所述第四控制信号的控制下开启，并根据所述第一控制信号，控制所述上拉节点PU和所述输出端的电位G(N)。
可选的，所述第一电压信号和所述第二控制信号为第一电平信号，所述第二电压信号和所述第一控制信号为第二电平信号；或者，所述第一电压信号和所述第一控制信号为第一电平信号，所述第二电压信号和所述第二控制信号为第二电平信号；其中，所述第一电平信号和所述第二电平信号极性相反。需要说明的是，取决于不同晶体管类型，所述第一电平信号和所述第二电平信号的极性也可以是相同的。
从上述实施例可以看出，本发明实施例提供的移位寄存器单元的控制方法，在移位寄存器单元中设置第一下拉电路和第二下拉电路并配合其他电路的工作，通过第一控制信号和第二控制信号的控制，可实现第一下拉电路和第二下拉电路的交替工作，使得第一下拉电路和第二下拉电路中的TFT的阈值电压的漂移问题能够得到补正，从而改善了放噪特性。
较佳的，所述第一控制信号和所述第二控制信号的极性相反，并且所述第一控制信号和所述第二控制信号的极性周期性交替，以控制所述第三控制信号和所述第四控制信号以相反的极性周期性交替变化。可选的，所述第一控制信号和所述第二控制信号的极性交替周期为一帧画面的驱动周期的整数倍。
本发明实施例还提出了一种移位寄存器单元的控制方法的另一个实施例，可在一定程度上改善下拉TFT特性。如图5所示，为本发明提供的移位寄存器单元的控制方法的另一个实施例的流程示意图。
如图5所示，所述移位寄存器单元的控制方法，用于驱动如前所述的移位寄存器单元的任一实施例，包括：参照附图6左半部分的时序图，当所述第一电压端VDD接入的第一电压信号和第二控制信号端GCH接入的第二控制信号为第一电平信号，所述第二电压端VSS接入的第二电压信号和第一控制信号端GCL接入的第二控制信号为第二电平信号时，其中，所述第一电平信号和所述第二电平信号极性相反；
步骤301：在输入阶段，所述输入端G(N-1)接入的输入信号(可为上一级移位寄存器单元的输出信号)为第一电平信号，所述复位信号端G(N+1)接入的复位信号(可为下一级移位寄存器单元的输出信号)为第二电平信号，所述输入电路101在上拉节点PU输出预输出信号，所述输出电路102的输出端G(N)的输出信号为第二电平信号；所述第一下拉控制电路104和所述第二下拉控制电路105均输出第二电平信号，所述第一下拉电路106和所述第二下拉电路107均关闭；这里，所述输入信号使得第九晶体管T9打开，输入的第一电平信号给电容C进行充电，使得所述上拉节点PU的电位被拉高，所述上拉节点PU被拉高使得第六晶体管T6和第八晶体管T8打开，Q1点和Q2点处于低电位，第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4均处于关闭状态，保证了所述上拉节点PU电位的持续抬升。
步骤302：在输出阶段，所述输入端G(N-1)接入的输入信号和复位信号端G(N+1)接入的复位信号均为第二电平信号，所述时钟信号端CLK接入的时钟信号为第一电平信号，所述上拉节点PU的电位受电容C的自举效应影响进一步抬升，使所述输出电路102输出第一电平信号；所述第一下拉控制电路104和所述第二下拉控制电路105均输出第二电平信号，所述第一下拉电路106和所述第二下拉电路107均关闭；这里，所述输入信号为低电平，第九晶体管T9关断，所述上拉节点PU保持高电位，第十晶体管T10保持开启状态；这时候时钟信号为高电位，此时，所述上拉节点PU受电容C的自举效应(bootstrapping)影响，所述上拉节点PU电压继续抬升，第十晶体管T10进一步打开，使所述输出电路102输出第一电平信号；该阶段Q1点和Q2点继续处于低电位，第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4均处于关闭状态，保证了所述上拉节点PU电位及输出信号的稳定。
步骤303：在复位阶段和降噪阶段，所述输入端G(N-1)接入的输入信号为第二电平信号，所述复位信号端G(N+1)接入的复位信号为第一电平信号，所述上拉节点PU被所述第二电压端VSS接入的第二电压信号拉低；所述第一下拉控制电路104输出第二电平信号，所述第二下拉控制电路105输出第一电平信号，所述第一下拉电路106关闭，所述第二下拉电路107打开，所述上拉节点PU的电位被持续拉低到所述下拉信号端VGL接入的下拉信号，使所述输出电路102输出第二电平信号；这里，复位信号为第一电平信号，该第一电平信号使得第十一晶体管T11，所述上拉节点PU的电位被拉低，第十晶体管T10关闭；所述上拉节点PU处于低电位使得第六晶体管T6和第八晶体管T8关闭，由于所述第二控制信号和所述第一控制信号分别处于高电位和低电位，因此Q1点处于低电位，Q2点处于高电位，从而使得第三晶体管T3和第四晶体管T4打开，第一晶体管T1和第二晶体管T2关闭；所述上拉节点PU通过第三晶体管T3被所述第一控制信号持续拉低到下拉信号的低电位，所述输出端G(N)的输出信号通过第四晶体管T4被所述第一控制信号持续拉低到下拉信号的低电位。
步骤304：在持续阶段，所述输入端G(N-1)接入的输入信号和复位信号端G(N+1)接入的复位信号均为第二电平信号，所述上拉节点PU的电位保持为所述下拉信号，使所述输出电路102持续输出第二电平信号；这里，所述上拉节点PU、Q1点及Q2点的电位与上一时段相同，所述输出端G(N)的输出信号保持低电平输出直至下一帧该行移位寄存器单元(GOA)重新充放电。
参照附图6右半部分的时序图，当所述第一电压端VDD接入的第一电压信号和第一控制信号端GCL接入的第一控制信号为第一电平信号，所述第二电压端VSS接入的第二电压信号和第二控制信号端GCH接入的第二控制信号为第二电平信号时，其中，所述第一电平信号和所述第二电平信号极性相反；
步骤305：在输入阶段，所述输入端G(N-1)接入的输入信号为第一电平信号，所述复位信号端G(N+1)接入的复位信号为第二电平信号，所述输入电路101在所述上拉节点PU输出预输出信号，所述输出电路102输出第二电平信号；所述第一下拉控制电路104和所述第二下拉控制电路105均输出第二电平信号，所述第一下拉电路106和所述第二下拉电路107均关闭；
步骤306：在输出阶段，所述输入端G(N-1)接入的输入信号和复位信号端G(N+1)接入的复位信号均为第二电平信号，所述时钟信号端CLK接入的时钟信号为第一电平信号，所述上拉节点PU的电位受电容C的自举效应影响进一步抬升，使所述输出电路102输出第一电平信号；所述第一下拉控制电路104和所述第二下拉控制电路105均输出第二电平信号，所述第一下拉电路106和所述第二下拉电路107均关闭；
步骤307：在复位阶段和降噪阶段，所述输入端G(N-1)接入的输入信号为第二电平信号，所述复位信号端G(N+1)接入的复位信号为第一电平信号，所述上拉节点PU被所述第二电压端VSS接入的第二电压信号拉低；所述第二下拉控制电路105输出第二电平信号，所述第一下拉控制电路104输出第一电平信号，所述第二下拉电路107关闭，所述第一下拉电路106打开，所述上拉节点PU的电位被持续拉低到所述下拉信号，使所述输出电路102输出第二电平信号；
步骤308：在持续阶段，所述输入端G(N-1)接入的输入信号和复位信号端G(N+1)接入的复位信号均为第二电平信号，所述上拉节点PU的电位保持为所述下拉信号，使所述输出电路102持续输出第二电平信号。
较佳的，所述第一控制信号和所述第二控制信号的极性周期性交替，且所述第一控制信号和所述第二控制信号的极性交替周期为一帧画面的驱动周期的整数倍；通过这种周期性交替控制信号极性的方式，使得两组下拉电路中的TFT能够交替工作，从而其阈值电压的漂移问题能够得到较好的补正。图5中示出所述第一控制信号和所述第二控制信号的极性变换周期为2s，即驱动120帧后，GCH和GCL极性互换，可以知道，实际上该周期可随意设定，满足一帧时间的整数倍即可。
可以看出，所述第一控制信号和所述第二控制信号的极性互换，使得第三时段的驱动控制发生一定变化：
在前2s，所述第一控制信号端GCL接入的第一控制信号处于高电位，所述第二控制信号端GCH接入的第二控制信号处于低电位，因此Q1点处于高电位，Q2点处于低电位，从而使得第三晶体管T3和第四晶体管T4关闭，第一晶体管T1和第二晶体管T2打开。所述上拉节点PU通过第一晶体管T1被所述第一控制信号持续拉低到下拉信号的低电位，所述输出端G(N)的输出信号通过第二晶体管T2被所述第一控制信号持续拉低到下拉信号的低电位。此时第一晶体管T1和第二晶体管T2的VGS处于正向偏压状态，第三晶体管T3和第四晶体管T4的VGS处于反向偏压状态。
在后2s，所述第一控制信号端GCL接入的第一控制信号处于低电位，所述第二控制信号端GCH接入的第二控制信号处于高电位，因此Q1点处于低电位，Q2点处于高电位，从而使得第三晶体管T3和第四晶体管T4打开，第一晶体管T1和第二晶体管T2关闭。所述上拉节点PU通过第三晶体管T3被所述第二控制信号持续拉低到下拉信号的低电位，所述输出端G(N)的输出信号通过第四晶体管T4被所述第二控制信号持续拉低到下拉信号的低电位。此时第一晶体管T1和第二晶体管T2的VGS处于反向偏压状态，第三晶体管T3和第四晶体管T4的VGS处于正向偏压状态。
因此，在本发明实施例提出的移位寄存器单元中，通过所述第一控制信号和所述第二控制信号的周期性极性互换，可实现第一晶体管T1和第二晶体管T2以及第三晶体管T3和第四晶体管T4这两组下拉TFT的VGS偏压的周期性变化，对下拉TFT的Vth漂移进行补正，改善下拉TFT的放噪特性。
从上述实施例可以看出，本发明实施例提供的移位寄存器单元的控制方法，在移位寄存器单元中设置第一下拉电路和第二下拉电路并配合其他电路的工作，通过第一控制信号和第二控制信号的控制，可实现第一下拉电路和第二下拉电路的交替工作，使得第一下拉电路和第二下拉电路中的TFT的阈值电压的漂移问题能够得到补正，从而改善了放噪特性。
为了解决上述问题，本发明实施例的第三个方面，提出了一种栅极驱动电路的一个实施例，可在一定程度上改善下拉TFT特性。如图7所示，为本发明提供的栅极驱动电路的一个实施例的结构示意图。
所述栅极驱动电路，包括至少2个如前所述的移位寄存器单元的任一实施例，所述移位寄存器单元相互级联；其中，当移位寄存器单元的数量为3个以上时，第N级移位寄存器单元的输入端连接第N-1级移位寄存器单元的输出端，第N级移位寄存器单元的复位信号端连接第N+1级移位寄存器单元的输出端。
可选的，所述级联方式还可以是，第N级移位寄存器单元的输入端连接第N+1级移位寄存器单元的输出端，第N级移位寄存器单元的复位信号端连接第N-1级移位寄存器单元的输出端；与前述级联方式相比，此时的移位寄存器单元中的输入电路和复位电路的功能，进行了调换。
从上述实施例可以看出，本发明实施例提供的栅极驱动电路，在移位寄存器单元中设置第一下拉电路和第二下拉电路并配合其他电路的工作，通过第一控制信号和第二控制信号的控制，可实现第一下拉电路和第二下拉电路的交替工作，使得第一下拉电路和第二下拉电路中的TFT的阈值电压的漂移问题能够得到补正，从而改善了放噪特性。
为了解决上述问题，本发明实施例的第四个方面，提出了一种显示基板的一个实施例，可在一定程度上改善下拉TFT特性。
所述显示基板，包括如前所述的栅极驱动电路。
从上述实施例可以看出，本发明实施例提供的显示基板，在移位寄存器单元中设置第一下拉电路和第二下拉电路并配合其他电路的工作，通过第一控制信号和第二控制信号的控制，可实现第一下拉电路和第二下拉电路的交替工作，使得第一下拉电路和第二下拉电路中的TFT的阈值电压的漂移问题能够得到补正，从而改善了放噪特性。
为了解决上述问题，本发明实施例的第五个方面，提出了一种显示装置的一个实施例，可在一定程度上改善下拉TFT特性。
所述显示装置，包括如前所述的显示基板。
需要说明的是，本实施例中的显示装置可以为：电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
从上述实施例可以看出，本发明实施例提供的显示装置，在移位寄存器单元中设置第一下拉电路和第二下拉电路并配合其他电路的工作，通过第一控制信号和第二控制信号的控制，可实现第一下拉电路和第二下拉电路的交替工作，使得第一下拉电路和第二下拉电路中的TFT的阈值电压的漂移问题能够得到补正，从而改善了放噪特性。
需要说明的是，上述各实施例中的晶体管独立选自多晶硅薄膜晶体管、非晶硅薄膜晶体管、氧化物薄膜晶体管以及有机薄膜晶体管中的一种。在本实施例中涉及到的“控制极”具体可以是指晶体管的栅极或基极，“第一极”具体可以是指晶体管的源极或发射极，相应的“第二极”具体可以是指晶体管的漏极或集电极。当然，本领域的技术人员应该知晓的是，该“第一极”与“第二极”可进行互换。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为N型晶体管或P型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以N型晶体管为例进行说明，可以想到的是在采用P型晶体管实现时是本领域技术人员可在没有作出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
在本发明实施例中，对于N型晶体管，第一极为源极，第二极为漏极，对于P型晶体管，第一极为漏极，第二极为源极。
所属领域的普通技术人员应当理解：以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种移位寄存器单元，其特征在于，包括输入电路、复位电路、输出电路、第一下拉控制电路、第二下拉控制电路、第一下拉电路和第二下拉电路；
所述输入电路，分别连接输入端、第一电压端和上拉节点，用于根据来自所述输入端的输入信号和来自所述第一电压端的第一电压信号，输出预输出信号到所述上拉节点，以控制所述上拉节点的电位；
所述输出电路，分别连接时钟信号端和所述上拉节点，用于根据来自所述时钟信号端的时钟信号以及所述上拉节点的电位，控制输出端的电位；
所述复位电路，分别连接复位信号端、第二电压端和所述上拉节点，用于根据来自所述复位信号端的复位信号和来自所述第二电压端的第二电压信号，输出预复位信号到所述上拉节点，以控制所述上拉节点的电位；
所述第一下拉控制电路，分别连接第一控制信号端、下拉信号端和所述上拉节点，用于根据来自所述第一控制信号端的第一控制信号和来自所述下拉信号端的下拉信号以及所述上拉节点的电位，输出第三控制信号到所述第一下拉电路，以控制所述第一下拉电路开启或关闭；
所述第二下拉控制电路，分别连接第二控制信号端、下拉信号端和所述上拉节点，用于根据来自所述第二控制信号端的第二控制信号和来自所述下拉信号端的下拉信号以及所述上拉节点的电位，输出第四控制信号到所述第二下拉电路，以控制所述第二下拉电路开启或关闭；
所述第一下拉电路，分别连接所述第二控制信号端、所述第一下拉控制电路、所述上拉节点和所述输出端，用于在所述第三控制信号的控制下开启，并根据所述第二控制信号，控制所述上拉节点和所述输出端的电位；
所述第二下拉电路，分别连接所述第一控制信号端、所述第二下拉控制电路、所述上拉节点和所述输出端，用于在所述第四控制信号的控制下开启，并根据所述第一控制信号，控制所述上拉节点和所述输出端的电位；
其中，所述第一下拉电路和所述第二下拉电路，在所述第三控制信号和所述第四控制信号的控制下，分时交替开启。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一控制信号端接入的第一控制信号和所述第二控制信号端接入的第二控制信号的极性相反，且所述第一控制信号和所述第二控制信号的极性周期性交替，以控制所述第三控制信号和所述第四控制信号以相反的极性周期性交替变化。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉电路包括第一晶体管和第二晶体管，所述第一晶体管的控制极连接所述第一下拉控制电路，所述第一晶体管的第一极连接所述上拉节点，所述第一晶体管的第二极连接所述第二控制信号端，所述第二晶体管的控制极连接所述第一下拉控制电路，所述第二晶体管的第一极连接所述输出端，所述第二晶体管的第二极连接所述第二控制信号端。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二下拉电路包括第三晶体管和第四晶体管，所述第三晶体管的控制极连接所述第二下拉控制电路，所述第三晶体管的第一极连接所述上拉节点，所述第三晶体管的第二极连接所述第一控制信号端，所述第四晶体管的控制极连接所述第二下拉控制电路，所述第四晶体管的第一极连接所述输出端，所述第四晶体管的第二极连接所述第一控制信号端。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉控制电路包括第五晶体管和第六晶体管，所述第五晶体管的控制极和第一极均连接所述第一控制信号端，所述第五晶体管的第二极连接所述第一下拉电路，所述第六晶体管的控制极连接所述上拉节点，所述第六晶体管的第一极连接所述第一下拉电路，所述第六晶体管的第二极连接所述下拉信号端。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二下拉控制电路包括第七晶体管和第八晶体管，所述第七晶体管的控制极和第一极均连接所述第二控制信号端，所述第七晶体管的第二极连接所述第二下拉电路，所述第八晶体管的控制极连接所述上拉节点，所述第八晶体管的第一极连接所述第二下拉电路，所述第八晶体管的第二极连接所述下拉信号端。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入电路包括第九晶体管，所述第九晶体管的控制极连接所述输入端，所述第九晶体管的第一极连接所述第一电压端，所述第九晶体管的第二极连接所述上拉节点。
8.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出电路包括第十晶体管和电容，所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第一极连接所述时钟信号端，所述第十晶体管的第二极输出所述输出信号到输出端；所述电容的第一端与所述第十晶体管的控制极连接，所述电容的第二端与所述第十晶体管的第二极连接。
9.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位电路包括第十一晶体管，所述第十一晶体管的控制极连接所述复位信号端，所述第十一晶体管的第一极连接所述第二电压端，所述第十一晶体管的第二极连接所述上拉节点。
10.一种移位寄存器单元的控制方法，其特征在于，用于驱动如权利要求1-9任一项所述的移位寄存器单元，包括：
充电阶段，输入端输出输入信号，第一电压端输出第一电压信号，输入电路根据所述输入信号和所述第一电压信号，输出预输出信号到上拉节点，以控制所述上拉节点的电位；
输出阶段，时钟信号端输出时钟信号，输出电路根据所述时钟信号以及所述上拉节点的电位，控制输出端的电位；
复位阶段，复位信号端输出复位信号，第二电压端输出第二电压信号，复位电路根据所述复位信号和所述第二电压信号，输出预复位信号到所述上拉节点，以控制所述上拉节点的电位；
降噪阶段，第一控制信号端输出第一控制信号，下拉信号端输出下拉信号，第二控制信号端输出第二控制信号，第一下拉控制电路根据所述第一控制信号和所述下拉信号以及所述上拉节点的电位，输出第三控制信号到第一下拉电路，第二下拉控制电路根据所述第二控制信号和所述下拉信号以及所述上拉节点的电位，输出第四控制信号到第二下拉电路，
所述第一下拉电路和所述第二下拉电路，在所述第三控制信号和所述第四控制信号的控制下，分时交替开启，其中，
所述第一下拉电路在所述第三控制信号的控制下开启，并根据所述第二控制信号，控制所述上拉节点和所述输出端的电位；
或者，所述第二下拉电路在所述第四控制信号的控制下开启，并根据所述第一控制信号，控制所述上拉节点和所述输出端的电位。
11.根据权利要求10所述的方法，其特征在于，所述第一控制信号和所述第二控制信号的极性相反，并且所述第一控制信号和所述第二控制信号的极性周期性交替，以控制所述第三控制信号和所述第四控制信号以相反的极性周期性交替变化。
12.根据权利要求11所述的方法，其特征在于，所述第一控制信号和所述第二控制信号的极性交替周期为一帧画面的驱动周期的整数倍。
13.一种栅极驱动电路，其特征在于，包括至少3个如权利要求1-9任一项所述的移位寄存器单元，所述移位寄存器单元相互级联；
其中，第N级移位寄存器单元的输入端连接第N-1级移位寄存器单元的输出端，第N级移位寄存器单元的复位信号端连接第N+1级移位寄存器单元的输出端；
或者，第N级移位寄存器单元的输入端连接第N+1级移位寄存器单元的输出端，第N级移位寄存器单元的复位信号端连接第N-1级移位寄存器单元的输出端。
14.一种显示基板，其特征在于，包括如权利要求13所述的栅极驱动电路。
15.一种显示装置，其特征在于，包括如权利要求14所述的显示基板。
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